KR100298546B1 - 반도체집적회로장치및그제조방법 - Google Patents

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Abstract

전기적으로 라이트 및 소거가능한 불휘발성메모리를 갖는 반도체집적회로장치 및 그 제조방법에 관한 것으로서, 불휘발성메모리의 리드속도 단축, 미세화 촉진 및 신뢰성 향상을 도모하기 위해서, 불휘발성 메모리셀(A0~A7, B0~B7)의 컨트롤게이트 또는 플로팅게이트(6a)와 동일한 도전재료(n형 다결정실리콘)로 구성된 트랜스퍼 MISFET(T0~T8)의 게이트(SELO, SELE 또는 (6))를 트랜스퍼 MISFET의 도전재료보다 낮은 저항의 도전재료(Aℓ)로 이루어지는 배선(20)에 의해 션트하고, 불휘발성 메모리셀상에 있어서 Aℓ배선(20)과 동일층에는 워드선(WA0~WA15, WB0~WB15)에 접속되는 배선이 형성되어 있지 않고, 메모리셀의 플로팅게이트를 구성하는 제1 도체층(6)에 대해 자기정합적으로 n+매립층(10)을 형성하고, 이온주입법에 의해 n+매립층을 형성할 때 제1 도체층(6)의 상부의 제2 게이트절연막(7) 상에 손상방지막으로서의 산화실리콘막(8)을 마련해 두는 구성으로 하였다.
이것에 의해, 트랜스퍼 MISFET의 게이트의 기생저항을 불휘발성 메모리의 컨트롤게이트(워드선)의 기생저항보다 작게 할 수 있으므로 불휘발성 메모리의 리드속도를 단축할 수 있고, n+매립층을 형성할 때 사용하는 포토마스크와 플로팅게이트 가공용의 포토마스크의 맞춤여부를 필요로 하지 않아 메모리셀 사이즈를 미세화할 수 있으며, 이온주입에 의한 질화실리콘막의 손상을 방지할 수 있으므로 제2 게이트절연막의 막질열화를 방지할 수 있다는 효과가 있다.

Description

반도체집적회로장치 및 그 제조방법
제1도는 본 발명의 1실시예인 불휘발성메모리의 회로구성을 도시한 도면.
제2도는 본 발명의 불휘발성메모리의 데이타의 라이트동작을 설명하는 도면.
제3도는 본 발명의 불휘발성메모리의 데이타의 리드동작을 설명하는 도면.
제4도는 본 발명의 불휘발성메모리를 탑재한 마이크로컴퓨터의 블럭도.
제5도는 본 발명의 불휘발성메모리를 갖는 ROM의 회로구성을 도시한 도면.
제6a도는 메모리매트의 블럭구성을 도시한 도면이고, 제6b도는 이 블럭구성에 대응하는 소거블럭 지정레지스터의 구성을 도시한 도면.
제7도는 본 발명의 다른 실시예인 불휘발성메모리의 회로구성을 도시한 도면.
제8도는 본 발명의 다른 실시예인 불휘발성메모리의 회로구성을 도시한 도면.
제9도는 제8도에 도시한 불휘발성메모리의 라이트 및 리드동작을 설명하는 도면.
제10도는 본 발명의 다른 실시예인 불휘발성메모리의 회로구성을 도시한 도면.
제11도는 본 발명의 1실시예인 불휘발성메모리의 제조방법을 도시한 반도체기판의 주요부단면도.
제12도는 본 발명의 1실시예인 불휘발성메모리의 제조방법을 도시한 반도체기판의 주요부단면도.
제13도는 본 발명의 1실시예인 불휘발성메모리의 제조방법을 도시한 반도체기판의 주요부단면도.
제14도는 본 발명의 1실시예인 불휘발성메모리의 제조방법을 도시한 메모리매트의 주요부평면도.
제15도는 본 발명의 1실시예인 불휘발성메모리의 제조방법을 도시한 메모리매트의 주요부평면도.
제16도는 본 발명의 1실시예인 불휘발성메모리의 제조방법을 도시한 반도체기판의 주요부단면도.
제17a도 및 제17b도는 본 발명의 1실시예인 불휘발성메모리의 제조방법을 도시한 반도체기판의 주요부단면도.
제18도는 본 발명의 1실시예인 불휘발성메모리의 제조방법을 도시한 반도체기판의 주요부단면도.
제19a도 및 제19b도는 본 발명의 1실시예인 불휘발성메모리의 제조방법을 도시한 반도체기판의 주요부단면도.
제20도는 본 발명의 1실시예인 불휘발성메모리의 제조방법을 도시한 반도체기판의 주요부단면도.
제21도는 본 발명의 1실시예인 불휘발성메모리의 제조방법을 도시한 반도체기판의 주요부단면도.
제22도는 본 발명의 1실시예인 불휘발성메모리의 제조방법을 도시한 반도체기판의 주요부단면도.
제23도는 본 발명의 1실시예인 불휘발성메모리의 제조방법을 도시한 메모리매트의 주요부평면도.
본 발명은 반도체집적회로장치 및 그 제조기술에 관한 것으로서, 특히 전기적으로 라이트 및 소거가능한 불휘발성메모리를 갖는 반도체집적회로장치에 적용해서 유효한 기술에 관한 것이다.
불휘발성메모리에 대해서는 예를 들면 IEDM(International Electron Device Meeting), Technical Digest, pp. 311~314, 1991에 기재되어 있다.
이러한 종류의 불휘발성메모리를 갖는 반도체집적회로장치는 제1 게이트절연막, 플로팅게이트, 제2 게이트절연막 및 컨트롤게이트를 갖는 MISFET로 구성된 불휘발성메모리의 여러개를 매트릭스형상으로 배치한 메모리어레이를 갖고, 이 메모리어레이를 1개 이상의 워드선으로 이루어지는 여러개의 블럭으로 분할해서 액세스시간의 단축이나 신뢰성의 향상을 도모하고 있다.
상기 메모리어레이의 각 블럭내에 있어서 불휘발성메모리의 소오스, 드레인은 예를 들면 반도체기판내에 매립층으로서 형성된 제1 데이타선에 접속되고, 이 제1 데이타선은 트랜스퍼 MISFET(Metal-Insulator-Semiconductor Field Effect Transistor)를 거쳐서 알루미늄(Aℓ)계의 도전재료로 이루어지는 제2 데이타선에 접속되어 있다. 그리고, 메모리어레이의 각 블럭의 선택은 이 트랜스퍼 MISFEF의 온/오프(ON/OFF)에 의해 실행된다.
본 발명은 1993년 3월 16일에 미국특허청에 출원한 미국출원번호08/031,877에 관련되어 있다.
본 발명자들은 상기의 구성을 구비한 불휘발성메모리의 제조방법으로서 제1 데이타선인 매립층의 형성후에 불휘발성메모리의 플로팅게이트를 형성하는 방법(제1 방법)과 플로팅게이트에 대해서 자기정합적으로 매립층을 형성하는 방법(제2 방법)을 검토하였다.
상기 제1 방법에서는 우선 반도체기판상에 형성한 질화실리콘막을 스트라이프형상으로 패터닝하고, 이 질화실리콘막이 제거된 영역을 제1 영역, 질화실리콘막이 남은 영역을 제2 영역으로 한다. 계속해서, 제2 영역상의 질화실리콘막을 마스크로 해서 제1 영역의 반도체기판에 이 기판과는 역도전형의 불순물을 이온주입하는 것에 의해 매립층(제1 데이타선)을 형성한다.
다음에, 상기 매립층의 상부에 소자분리용의 두꺼운 산화실리콘막(필드절연막)을 형성한 후, 제2 영역의 질화실리콘막을 제거하고, 그곳에 얇은 산화실리콘막으로 이루어지는 제1 게이트절연막을 형성한다. 계속해서, 상기 제1 게이트절연막상에 다결정실리콘막으로 이루어지는 플로팅게이트를 형성한 후, 그 상부에 제2 게이트절연막(통상 산화실리콘막/질화실리콘막/산화실리콘막의 3층막으로 구성된다) 및 폴리사이드막으로 이루어지는 컨트롤게이트를 순차로 형성한다.
이것에 대해 제2 방법에서는 우선 소자분리용의 두꺼운 산화실리콘막을 형성한 반도체기판상에 산화실리콘막으로 이루어지는 제1 게이트절연막을 형성한 후, 그 상부에 플로팅게이트용의 다결정실리콘막 및 제2 게이트절연막(산화실리콘막/질화실리콘막/산화실리콘막)을 순차로 형성한다.
다음에, 상기 다결정실리콘막 및 제2 게이트절연막을 스트라이프형상으로 패터닝하고, 이들 막이 제거된 영역을 제1 영역, 이들 막이 남은 영역을 제2 영역으로 한다. 계속해서, 상기 제2 게이트절연막을 마스크로 해서 제1 영역의 반도체기판에 이 기판과는 역도전형의 불순물을 이온주입해서 매립층(제1 데이타선)을 형성한 후, 제2 게이트절연막상에 폴리사이드막으로 이루어지는 컨트롤게이트를 형성한다.
본 발명자들은 상기 제1 방법 또는 제2 방법에 있어서, 트랜스퍼 MISFET의 게이트를 플로팅게이트와 동일층의 다결정실리콘막 또는 컨트롤게이트와 동일층의 폴리사이드막으로 형성한 경우에는 불휘발성메모리의 리드속도가 트랜스퍼 MISFET의 스위칭속도에 의해서 규정되어 버린다는 문제가 있다는 것을 발견하였다.
즉, 불휘발성메모리의 컨트롤게이트가 선택레벨"H"로 될때까지의 지연시간(Tw)는 워드선의 기생저항(Rw)와 기생용량(Cw)의 곱(Cw×Rw=Tw)으로 표시되고, 한편, 제1 데이타선에 접속된 드레인이 선택레벨"H"로 될때까지의 지연시간 (TDB)는 주로 트랜스퍼 MISFET의 게이트의 기생저항(RT)와 기생용량(CT)의 곱 (CT×RT=TDB)으로 표시되며, 트랜스퍼 MISFET의 게이트를 불휘발성메모리의 플로팅게이트 또는 컨트롤게이트와 동일한 도전재료(다결정실리콘 또는 폴리사이드)로 형성한 경우에는 양자의 기생저항은 동일하더라도 트랜스퍼 MISFET의 게이트의 기생용량이 워드선의 기생용량보다 크게 되기 때문에, 컨트롤게이트의 지연시간이 드레인의 지연시간보다 크게 되어(TW＞TDB), 불휘발성메모리의 리드속도가 트랜스퍼 MISFET의 지연시간에 의해서 규정되게 된다.
또, 본 발명자들은 상기와 같은 불휘발성메모리의 제조방법(제1 방법, 제2 방법)에는 각각 다음과 같은 문제가 있다는 것을 발견하였다.
우선, 매립층(제1 데이타선)의 형성후에 불휘발성메로리의 플로팅게이트를 형성하는 제1 방법은 매립층을 이온주입에 의해 형성할 때 사용하는 포토마스크와 플로팅게이트 가공용의 포토마스크의 맞춤여유가 필요하게 되므로, 그만큼 메모리사이즈의 미세화가 방해된다는 문제가 있다.
한편, 플로팅게이트에 대해서 자기정합적으로 매립층을 형성하는 제2 방법 에서는 상기와 같은 문제는 발생하지 않지만, 이 방법은 제2 게이트절연막을 마스크로 해서 반도체기판에 불순물을 이온주입하여 매립층(제1 데이타선)을 형성하므로, 이 이온주입에 의한 손상에 의해서 제2 게이트절연막의 질이 열화(劣化)한다는 문제가 있다.
또, 그 대책으로서 플로팅게이트용 다결정실리콘막과 그 상부의 제2 게이트절연막을 패터닝할 때 사용한 포토마스크를 제2 게이트절연막상에 남기고, 이것을 마스크로 해서 이온주입하는 것이 고려되지만, 플로팅게이트용 다결정실리콘막과 제2 게이트절연막을 패터닝하면, 그 주위의 반도체기판상의 제1 게이트절연막도 다소 에칭되어 그의 막두께가 얇게 됨과 동시에 레지스트막으로부터의 불순물에 의해 막질도 열화된다. 그 때문에, 이 제1 게이트절연막을 남긴채로 매립층형성용의 이온주입을 실행하면 반도체기판내에 오염이 발생하게 된다. 특히, 플래시메모리와 같이 플로팅게이트와 기판 사이에서 제1 절연막을 거치는 전자터널링에 의해 데이타의 라이트 또는 소거를 실행하는 메모리셀에서는 제1 절연막이 100Å이하의 얇은 막두께로 형성되어 있으므로 이 오염의 영향은 크다. 이 오염에 의해 소자특성이 열화한다.
따라서, 이 오염을 방지하기 위해서는 플로팅게이트용 다결정실리콘막과 그 상부의 제2 게이트절연막을 패터닝한 후, 제2 게이트절연막상의 포토마스크를 제거하고, 반도체기판상에 새로운 제1 게이트절연막을 형성할 필요가 있다. 즉, 플로팅게이트용 다결정실리콘막과 그 상부의 제2 게이트절연막을 패터닝할 때 사용한 포토마스크를 제2 게이트절연막상에 남긴채로 매립층형성용의 이온주입을 실행할 수는 없다.
본 발명의 목적은 종래기술의 상술한 문제점을 감안해서 이루어진 것으로서, 불휘발성메모리의 리드속도를 단축할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 불휘발성메모리의 미세화를 촉진할 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 불휘발성메모리의 신뢰성을 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
[1] 제1 게이트절연막, 플로팅게이트, 제2 게이트절연막 및 컨트롤게이트를 갖는 MISFET로 구성된 전기적으로 라이트 및 소거가능한 여러개의 불휘발성메모리를 매트릭스형상으로 배치한 메모리어레이를 갖는 반도체집적회로장치로서, 상기 메모리어레이는 상기 불휘발성메모리의 컨트롤게이트에 접속된 워드선을 1개 이상 포함하는 여러개의 블럭으로 분할되고, 상기 각각의 블럭내의 불휘발성메모리의 소오스, 드레인은 반도체기판에 매립층으로서 형성되며, 또한 블럭마다 분할해서 형성된 제1 데이타선에 접속되고, 상기 제1 데이타선은 상기 블럭을 선택하는 트랜스퍼 MISFET를 거쳐서 제2 데이타선에 접속되고, 상기 트랜스퍼 MISFET의 게이트는 상기 불휘발성메모리의 컨트롤게이트 또는 플로팅게이트와 동일한 도전재료로 구성되며, 상기 도전재료보다 낮은 저항의 도전재료로 이루어지는 배선에 의해 션트(shunt)되어 있다.
[2] 제1 게이트절연막, 플로팅게이트, 제2 게이트절연막 및 컨트롤게이트를 갖는 MISFET로 구성된 전기적으로 라이트 및 소거가능한 불휘발성메모리의 제조방법으로서, 반도체기판상에 제1 게이트절연막, 플로팅게이트용 제1 도체층, 적어도 그의 최상층이 제2 게이트절연막용의 질화실리콘막으로 이루어지는 절연막 및 산화실리콘막을 순차로 형성하는 공정, 상기 산화실리콘막, 절연막 및 제1 도 제층을 스트라이프형상으로 패터닝하는 공정 및 상기 스트라이프형상으로 패터닝한 산화실리콘막을 마스크로 해서 반도체기판에 상기 반도체기판과는 역도전형의 불순물을 이온주입해서 반도체영역을 형성하는 공정을 갖고 있다.
상기한 수단[1]에 의하면, 불휘발성메모리의 컨트롤게이트 또는 플로팅게이트와 동일한 도전재료로 구성된 트랜스퍼 MISFET의 게이트를 상기 도전재료 보다 낮은 저항의 도전재료로 이루어지는 배선으로 션트하는 것에 의해 트랜스퍼 MISFET의 게이트의 기생저항을 불휘발성메모리의 컨트롤게이트(워드선)의 기생저항보다 작게 할 수 있으므로, 불휘발성메모리의 리드속도를 단축할 수 있다.
상기한 수단[2]에 의하면, 불휘발성메모리의 플로팅게이트를 구성하는 제1도체증에 대해 자기정합적으로 반도체영역을 형성하므로, 이 반도체영역을 형성할 때 사용하는 포토마스크와 플로팅게이트 가공용의 포토마스크의 맞춤여유를 필요로 하는 종래기술에 비해 메모리셀사이즈를 미세화할 수 있다.
상기한 수단[2]에 의하면, 이온주입법에 의해 반도체영역을 형성할 때, 제2 게이트절연막의 일부를 구성하는 질화실리콘막의 상부에 산화실리콘막을 마련해 두는 것에 의해 이온주입에 의한 질화실리콘막의 손상을 방지할 수 있다.
이하, 본 발명의 불휘발성메모리 및 그 제조방법을 실시예에 따라 설명한다.
또한, 실시예를 설명하기 위한 모든 도면에 있어서 동일기능을 갖는 것에는 동일 부호를 붙이고, 그의 반복적인 설명은 생략한다.
이하, 제1도~제6도를 사용해서 본 발명의 1실시예인 플래시메모리를 갖는 반도체집적회로장치의 구성에 대해서 설명한다.
플래시메모리에 대해서는 예를 들면 IEDM, Technical Digest, pp. 303~306, 1991에 메모리셀의 1예가 기재되어 있다.
제4도에 도시한 바와 같이, 본 실시예의 플래시메모리는 반도체기판(칩)(1)상에 형성된 마이크로컴퓨터에 탑재되어 있다. 이 마이크로컴퓨터는 1예로서 CPU, RAM, ROM, 직렬통신인터페이스(SCI), 타이머(TIMER), 아날로그/디지탈변환기(A/D) 및 입출력부(I/O)로 구성되어 있다.
CPU는 연산부로서, 그의 내부에 연산을 위한 각종 레지스터나 제어회로를 포함하고 있다. 본 실시예의 플래시메모리를 포함한 ROM은 프로그램 및 사전데이타를 기억해두기 위해 사용된다. RAM은 연산도중의 데이타를 일시기억해두기 위해 사용된다. 이들 CPU, ROM, RAM, SCI, TIMER, A/D 및 I/O 는 버스(BUS)를 거쳐서 서로 접속되어 있다. BUS는 데이타버스, 어드레스버스 및 제어버스로 구성되어 있다.
제5도에 도시한 바와 같이, 상기 ROM은 BUS로부터의 신호에 의해 제어회로 (CC)를 통해서 전체의 제어가 실행된다. BUS로부터의 어드레스데이타는 일단 어드레스래치(ADL)에 기억되고, 제어회로(CC)에 의해서 X디코더(X-DEC) 및 Y디코더(Y-DEC)가 제어되고, 메모리매트(M-MAT)의 바라는 메모리셀이 선택된다. 후술하는 바와 같이, 이 메모리매트(M-MAT)는 여러개의 블럭으로 분할되어 있다.
데이타를 리드하기 위해서는 Y셀렉트(Y-SELECT)에 의해서 선택된 데이타선출력을 센스앰프(SA)에 의해 센스하고, 일단 데이타래치(DATA-L)에 기억한 후, 제이회로(CC)의 제어에 의해 출력버퍼(DOB)를 거쳐서 BUS로 출력한다.
데이타를 라이트하기 위해서는 입력버퍼(DIB)를 거쳐서 BUS에서 입력된 라이트데이타를 일단 데이타래치(DATA-L)에 기억한 후, 제어회로(CC)의 제어에의해 라이트회로(WRITE)를 통해서 실행한다.
데이타의 소거는 블럭단위로 실행된다. 즉, 소거블럭 지정레지스터(ER)에 의해 소거할 블럭을 지정하고, 지정된 블럭내의 데이타를 소거회로(ERASE)를 통해서 일괄소거한다.
제6도a에 도시한 바와 같이, 상기 메모리매트(M-MAT)는 1예로서 7개의 큰 블럭과 1개의 작은 블럭으로 분할되어 있다. 큰 블럭(0~6)은 각각이 8KB의 용량을 갖도록 균일하게 분할되고, 작은 블럭은 또 256B, 512B 또는 1KB의 용량을 갖는 8개의 블럭(0~7)로 불균일하게 분할되어 있다.
그리고, 제6도b에 도시한 바와 같이, 상기 15개의 블럭의 각각에 대응하는 15개의 레지스터(7개의 큰블럭 지정용 레지스터(EBR1)과 8개의 작은 블럭지정용 레지스터(EBR2))에 의해서 상기 소거블럭 지정레지스터(ER)이 구성되어 있다. 예를 들면, 소거블럭 지정레지시터에 대응하는 비트"1"의 블럭이 소거대상블럭으로 된다.
다음에 제1도를 사용해서 상기 메모리매트(M-MAT)의 회로구성을 더욱 상세하게 설명한다. 또, 동일도면에는 상기 제6도a에 도시한 15개의 블럭중 2개의 블럭(블럭A 및 블럭B)의 각 일부만을 도시하고 있다.
블럭A의 메모리셀A0~A7, 블럭B의 메모리셀B0~B7은 컨트롤게이트, 플로팅게이트, 소오스 및 드레인으로 이루어지는 n채널형의 MISFET로 구성되어 있다.
상기 MISFET는 컨트롤게이트가 폴리사이드로 구성되고, 플로팅게이트가 다결정실리콘으로 구성되어 있다. 또, 이 MISFET의 소오스, 드레인은 제1 데이타선인 반도체기판(1)내에 형성된 n+매립층d0~d8에 접속되어 있다.
상기 n+매립층d0~d8은 메모리매트(M-MAT)의 블럭마다 분할해서 형성되고, 트랜스터 MISFET T0~T8을 거쳐서 제2 데이타선D0~D4에 접속되어 있다. 또, n+매립층d0~d8과 교차하는 방향으로 메로리셀A0~A7, B0~B7의 컨트롤게이트를 겸한 워드선WA0~WB15, WB0~WB15가 연장하고 있다. 이들 워드선WA0~WA15, WB0~WB15는 스위치(SW-C)를 거쳐서 X디코더(X-DEC)에 접속되어 있다.
상기 제2 데이타선D0~D4는 워드선WA0~WA15, WB0~WB15보다 상층의 배선층에 형성된 Aℓ배선으로 구성되고 또한 워드선WA0~WA15, WB0~WB15와 교차하는 방향으로 연장하고 있다. 또, 제2 데이타선D0~D4는 제1 데이타선인 n+매립층d0~d8의 2개에 대해 1개의 비율로 마련되어 있고, 그의 한쪽끝은 스위치(SW-A)를 거쳐서 Y셀렉트(Y-SELECT)에 접속되고, 다른쪽끝은 스위치(SW-B)를 거쳐서 [Vs]전위에 접속되어 있다. [Vs]는 회로의 전원전위[Vcc] 또는 기준전위(GND)이다. 상기 트랜스퍼 MISFET TO~T8은 각 블럭에 있어서 n+매립층d0~d8의 양끝부에 마련되어 있다. 또, 트랜스퍼 MISFET T0~T8의 게이트(SELO, SELE)는 스위치t0,t1을 거쳐서 블럭선택워드선WA, WB에 접속되고, 이 블럭선택워드선WA, WB는 X디코더(X-DEC)에 접속되어 있다.
본 실시예에서는 트랜스퍼 MISFET T0~T8의 게이트(SELO, SELE)가 메모리셀 A0~A7, B0~B7의 플로팅게이트와 동일한 층의 다결정실리콘으로 구성되며, 또한 그 기생저항을 저감하기 위해 다결정실리콘보다 낮은 저항의 Aℓ배선(20)에 의해 8비트마다 션트되어 있다. 이 Aℓ배선(20)은 상기 제2 데이타선D0~D4를 구성하는 Aℓ배선보다 상층의 배선층에 형성되며, 또한 트랜스퍼 MISFET T0~T8의 게이트(SELO, SELE)와 평행하게 연장하고 있다. 도면에 도시한 바와 같이, 메모리셀(A0~A7, B0~B7)상에 있어서 Aℓ배선(20)과 동일층으로 구성되고 또한 워드선(WA0~WA15, WBO~WB15)에 접속되는 배선은 형성되어 있지 않다.
다음에, 제1도~제3도를 사용해서 상기 메모리매트(M-MAT)의 회로동작을 설명한다.
데이타를 라이트하기 위해서는 우선 스위치(SW-A)를 온, 스위치(SW-B)를 오프로 하고, Y셀렉트(Y-SELECT)를 거쳐서 Y디코더(Y-DEC)에 의해 제2데이타선D0~D4의 전위를 제어한다. 또, 스위치(SW-C)를 온, 스위치(SW-D)를 오프로 해서 X디코더(X-DEC)에 의해 워드선WA0~WA15, WBO~WB15의 전위를 제어한다.
블럭의 선택은 블럭선택워드선WA, WB에 의해 실행하고, 각 블럭내의 n+매립층d0~d8의 선택은 제2 데이타선D0~D4와 스위치tO,t1에 의해 실행한다.
블럭A의 메모리셀A0,A2,A4및 A6의 선택은 스위치tO을 온으로 하고, (SELO)에 접속된 트랜스퍼 MISFET TO~T8을 온으로 하는 것에 의해 실행한다. 또, 메모리셀A1,A3,A5및 A7의 선택은 스위치t1을 온으로 하고, (SELE)에 접속된 트랜스퍼 MISFET T0~T8을 온으로 하는 것에 의해 실행한다(블럭B의 메모리셀B0~B7의 선택도 동일하게 실행한다).
제2 데이타선D0~D4의 선택은 Y셀렉트(Y-SELECT)를 거쳐서 Y디코더(Y-DEC)에 의해 실행한다. 제2 데이타선D0~D4의 1개(예를 들면 D1)을 선택하면, 그 우측의 제2 데이타선(D2)는 GND레벨로 되고, 그 밖의 제2 데이타선은 모두 플로팅상태(OPEN)로 된다.
예를 들면, 메모리셀A2에 데이타를 라이트하는 경우에는 제2도에 도시한 바와 같이, 제2 데이타선은 D1이 선택레벨"H," D2가 GND레벨(비선택레벨"L"), 그밖의 것은 플로팅상태로 된다. 또,(SELO)에 접속된 트랜스퍼 MISFET T0~T8을 온으로 하는 것에 의해 n+매립층d1,d2가 선택레벨"H", d3,d4가 GND레벨, 그 밖의 것은 플로팅상태로 된다.
그 결과, 메모리셀A2의 드레인에 접속된 n+매립층d2가 선택레벨"H", 소오스에 접속된 n+매립층d3이 GND레벨로 되므로, 메모리셀A2가 선택된다. 이때, 메모리셀A0은 n+매립층d1,d2가 모두 선택레벨"H"로 되어 소오스, 드레인이 동일한 전위로 되기 때문에 라이트는 실행되지 않는다. 또, 메모리셀A1은 소오스에 접속된 n+매립층d1이 선택레벨"H"로 되어 소오스, 드레인이 동일한 전위로 되기 때문에 라이트는 실행되지 않는다. 또, 메모리셀A1은 소오스에 접속된 n+매립층d1이 선택레벨"H"로 되지만, 드레인에 접속된 n+매립층d0이 플로팅상태로 되므로 역시 라이트는 실행되지 않는다.
또, 메모리셀A3에 데이타를 라이트하는 경우, 제2 데이타선은 D1이 선택레벨"H", D2가 GND레벨, 그 밖의 것은 플로팅상태로 된다. 또,(SELE)에 접속된 트랜스퍼 MISFET T0~T8을 온으로 하는 것에 의해, n+매립층d2,d3이 선택레벨"H",d4,d5가 GND레벨, 그 밖의 것은 플로팅상태로 된다.
그 결과, 메모리셀A3의 드레인에 접속된 n+매립층d3이 선택레벨"H", 소오스에 접속된 n+매립층d4가 GND레벨로 되기 때문에 메모리셀A3이 선택된다. 또, 선택된 메모리셀의 컨트롤게이트(워드선)에 인가되는 라이트전압[Vpp]는 예를 들면 12V, 드레인(n+매립층)에 인가되는 전압은 예를 들면 6V이다.
다음에, 데이타를 리드하는 경우, 메모리셀의 선택은 상술한 라이트동작과 동일하게 실행한다. 본 실시예에서는 상기와 같이 다결정실리콘으로 이루어지는 트랜스퍼 MISFET T0~T8의 게이트가 Aℓ배선(20)에 의해 션트되어 있다(즉, Aℓ의 시트저항은 다결정실리콘보다 더욱 낮은 저항의 배선재료인 폴리사이드의 약 1/100정도이다).
이것에 의해, 트랜스퍼 MISFET T0~T8의 게이트의 기생저항이 메모리셀 A0~A7, B0~B7의 컨트롤게이트(워드선WA0~WA15, WB0~WB15)의 기생저항보다 작아지고, 선택된 메모리셀A0~A7, B0~B7의 드레인이 선택레벨"H"로 될때까지의 지연시간(TDB)는 워드선WA0~WA15, WB0~WB15의 지연시간(Tw)보다 작게 되기 때문에, 종래기술에 비해 메모리셀A0~A7, B0~B7의 리드속도를 대폭으로 단축할 수 있다.
한편, 데이타의 소거는 소거방식에 따라서 동작이 다르다. 제3도에 도시한 바와 같이, 소거방식으로는 게이트 부바이어스방식, 기판 정바이어스방식, 소오스/드레인 바이어스방식 등이 있다.
우선, 게이트 부바이어스방식에서는 소거하는 블럭의 선택은 블럭선택워드선 WA, WB에 의해 p채널 MISFET(p)를 거쳐서 실행한다. 선택된 블럭내의 n+매립층d0~d8에는 트랜스퍼 MISFET T0~T8을 거쳐서 [Vs]전위([Vcc] 또는 GND)를 공급한다.
그리고, 스위치(SW-A) 및 스위치(SW-C)를 오프로 해서 선택된 블럭을 Y디코더(Y-DEC) 및 X디코더(X-DEC)에서 분리하고(스위치(SW-B)는 온), 스위치(SW-D)를 온으로 해서 블럭내의 워드선에 소거용의 높은 부전위[-Vpp]를 인가한다.
기판 정바이어스방식의 소거동작은 실질적으로 상기 게이트 부바이어스방식과 동일하고, 선택한 블럭내의 n+매립층d0~d8에 소거용의 고전위[Vpp]를 인가한 상태에서 기판측에 고전위[Vpp](또는 [Vcc])를 인가한다. 또, 소오스/드레인 바이어스방식은 [Vs]전위를 고전위[Vpp]로 하고, 이것을 선택한 블럭내의 n+매립층d0~d8에 인가해서 실행한다.
제7도는 본 실시예의 플래시메모리의 다른 회로구성도로서, 트랜스퍼 MISFET T0~T4가 메모리셀A0~A7, B0~B7의 2개에 대해 1개의 비율로 마련되어 있다. 또, 트랜스퍼 MISFET T0~T4의 게이트는 Aℓ배선(20)에 의해 션트되어 있다.
상기와 같은 회로구성을 갖는 플래시메모리에 있어서도 선택된 메모리셀 A0~A7, B0~B7의 드레인이 선택레벨"H"로 될때까지의 지연시간(TDB)는 워드선WA0~WA15, WBO~WB15의 지연시간(Tw)보다 작게 되므로, 종래기술에 비해 메모리셀A0~A7, B0~B7의 리드속도를 대폭으로 단축할 수 있다.
제8도 및 제10도는 본 실시예의 플래시메모리의 또 다른 회로구성도이다. 제8도는 인접하는 블럭간의 n+매립층d0~d8에 스위치(SW-A)를 마련한 예이며, 그의 라이트 및 리드동작을 제9도에 도시한다. 또, 블럭의 선택은 WA(즉, SW-A)에 의해 실행한다. 한편, 제10도는 제1 데이타선인 n+매립층 1개에 대해 제2 데이타선D0~D4를 1개의 비율로 마련한 예이다.
도시는 생략하지만, 이들의 회로구성을 갖는 플래시메모리에 있어서도 트랜스퍼 MISFET의 게이트를 Aℓ배선(20)으로 션트하는 것에 의해; 종래기술에 비해 메로리셀A0~A7, B0~B7의 리드속도를 대폭으로 단축할 수 있다.
다음에, 제11도~제22도를 사용해서 본 실시예의 플래시메모리(게이트 부바이어스방식으로 데이타의 소거를 실행한다)의 제조방법에 대해서 설명한다.
또, 다음의 설명에서는 메모리셀을 구성하는 n채널형 MISFET 및 블럭을 선택하는 트랜스퍼 MISFET의 제조방법에 대해 주로 설명한다. 또한, 주변회로는 상보형 MISFET로 구성한다.
우선, 제11도에 도시한 바와 같이, 실리콘단결정으로 이루어지는 p-형 반도체기판(1)내에 이온주입법을 사용해서 p형 웰(p웰)(2)를 형성한 후, 이 p웰(2)의 주면에 산화실리콘으로 이루어지는 소자분리용의 두꺼운 필드절연막(3)을 형성한다. 또, 이 때 필드절연막(3)의 하부에 p-형의 채널스토퍼영역(4)를 형성한다.
계속해서, 메모리셀 형성영역(제11도의 중앙부)의 반도체기판(1)의 주면에 막두께가 8~12nm정도인 제1 게이트절연막(5a)를, 또 트랜스퍼 MISFET 형성영역 (제11도의 우측) 및 주변회로 형성영역(제11도의 좌측)의 반도체기판(1)의 주면에 막두께가 40~50nm정도인 게이트절연막(5b)를 각각 형성한다. 이 제1 게이트절연막 (5a) 및 게이트절연막(5b)는 열산화법에 의해 형성한 산화실리콘막으로 이루어진다. 또, 주변회로 형성영역은 n채널 MISFET의 형성영역만을 나타내고, p채널 MISFET의 형성영역의 도시는 생략하고 있다.
다음에, 제12도에 도시한 바와 같이, 반도체기판(1)의 주면에 메모리셀의 플로팅게이트(6a) 및 트랜스퍼 MISFET의 게이트를 각각 구성하는 제1 도체층(6)을 형성한 후, 이 제1 도체층(6)의 상부에 산화실리콘과 질화실리콘의 2층막으로 이루어지는 제2 게이트절연막(7)을 형성하고, 또 이 제2 게이트절연막(7)의 상부에 손상방지막으로서 작용하는 산화실리콘막(8)을 형성한다.
상기 제1 도체층(6)은 CVD(Chemical Vapor Deposition)법에 의해 퇴적시킨 막두께200~300nm정도의 n형 다결정실리콘으로 이루어진다. 다결정실리콘 막내로의 n형 불순물의 도프(주입)는 다결정실리콘막 퇴적후의 열확산에 의해 실행하거나 다결정실리콘막의 퇴적중에 실행한다.
상기 제2 게이트절연막(7)은 상기 다결정실리콘막을 열산화해서 그의 표면에 막두께20nm정도의 산화실리콘막을 형성한 후, 이 산화실리콘막의 상부에 CVD법에 의해 막두께20nm정도의 질화실리콘막을 퇴적시켜서 형성한다. 또, 상기 산화실리콘막(8)은 CVD법을 사용해서 막두께50~100nm정도로 퇴적한다.
다음에, 제13도에 도시한 바와 같이, 상기 산화실리콘막(8), 제2 게이트절연막(7) 및 제1 도체층(6)을 스트라이프형상으로 패터닝하고, 이들 막이 제거된 영역을 제1 영역, 이들 막이 남은 영역을 제2 영역으로 한다. 또, 주변회로 형성영역에는 제1 도체층을 남겨둔다.
제14도는 상기 제13도의 제조공정에 대응하는 반도체기판(1)의 평면도이다. 또한, 주변회로 형성영역의 도시는 생략하고 있다. 메모리셀의 플로팅게이트를 구성하는 제1 도체층(6)은 제14도의 종방향을 따라서 스트라이프형상으로 연장하고, 트랜스퍼 MISFET의 게이트(워드선SELO 및 SELE)를 구성하는 제1 도체층(6)은 제14도의 횡방향을 따라서 스트라이프형상으로 연장하고 있다(제14도에서는 제1 도체층(6)의 상부의 제2 게이트절연막(7) 및 산화실리콘막(8)은 도시하고 있지 않다).
제14도에 도시한 바와 같이, 메모리셀의 플로팅게이트(6a)를 구성하는 제1 도체층(6)은 8개(8비트)마다 필드절연막(3)으로 분리되어 있다(또, 제13도에서는 상기 8개의 제1 도체층(6) 중 4개만을 도시하고 있다). 또, 이 제1 도체층(6)은 각 블럭의 끝부에서 1개 걸러 필드절연막(3)의 일부와 중첩되도록 배치되어 있다. 또한, 트랜스퍼 MISFET의 게이트폭은 메모리셀을 구성하는 MISFET의 게이트폭보다 크게 구성되고, 트랜스퍼 MISFET의 게이트폭방향은 메모리셀을 구성하는 MISFET의 게이트길이방향과 평행하게 구성되어 있다.
다음에, 제16도에 도시한 바와 같이, 제1 영역의 제1 게이트절연막(5a) 및 게이트절연막(5b)를 에칭에 의해 제거한 후, CVD법을 사용해서 반도체기판(1)의 전면에 막두께20nm정도의 산화실리콘막(9)를 퇴적한다.
다음에, 제17도a에 도시한 바와 같이, 상기 산화실리콘막(9)를 마스크로 해서 메모리셀 형성영역에 불순물을 이온주입하고 950℃정도의 열처리로 불순물을 신장확산하는 것에 의해, 메모리셀의 소오스, 드레인 또한 제1 데이타선을 구성하는 n+매립층(10)과 p형 반도체영역(11)을 형성한다.
상기 n+매립층(10)은 n형 불순물인 비소(As)를 1~5×1015atoms/㎠정도 또는 이것에 부가해서 인(P)를 1×1015atoms/㎠정도 도입하는 것에 의해 형성한다. 또, 이 n+매립층(10)의 하부의 p형 반도체영역(11)은 p형 불순물인 붕소(B)를 1 ×1014atoms/㎠정도 도입하는 것에 의해 형성한다.
또, 제17도b에 도시한 바와 같이, 상기 산화실리콘막(9)를 마스크로 해서 트랜스퍼 MISFET 형성영역에 인을 1~5×1015atoms/㎠정도 이온주입하는 것에 의해, 트랜스퍼 MISFET의 소오스, 드레인을 구성하는 n형 반도체영역(10')를 형성한다. n형 반도체영역(10')는 n+매립층(10)과 일체로 형성된다.
또, 제17도a는 트랜스퍼 MISFET의 채널폭방향의 단면도이고, 제17도b는 채널길이방향의 단면도이다.
이와 같이, 본 실시예의 플래시메모리의 제조방법은 제14도에 도시한 메모리셀의 플로팅게이트를 구성하는 제1 도체층(6)에 대해 자기정합적으로 n+매립층(10)을 형성한다. 따라서, n+매립층을 형성할 때 사용하는 포토마스크와 플로팅게이트 가공용의 포토마스크의 맞춤여유를 필요로 하는 종래기술에 비해 메모리셀사이즈를 미세화할수 있다.
또, 본 실시예의 플래시메모리의 제조방법은 이온주입법에 의해 n+매립층 (10)을 형성할 때, 제1 도체층(6)의 상부의 제2 게이트절연막(7)상에 산화실리콘막(8)이 보호막(손상방지막)으로서 마련되어 있으므로, 이온주입의 손상에 의한 제2 게이트절연막(7)의 막질열화를 유효하게 방지할 수 있다.
다음에, 상기 이온주입의 마스크로서 사용한 산화실리콘막(9) 및 제2 게이트절연막(7)상의 산화실리콘막(8)을 에칭에 의해 제거한 후, 제18도에 도시한 바와 같이 열산화법을 사용해서 메모리셀의 n+매립층(10)의 상부와 제1 도체층(6)의 측벽에 막두께100~300nm정도의 산화실리콘막(12)를 형성한다. 또, 도시는 생략하였지만, 이 때 동시에 트랜스퍼 MISFET의 n형 반도체영역의 상부와 제1도체층(6)의 측벽에도 상기 산화실리콘막(12)를 형성한다.
다음에, 제19도a에 도시한 바와 같이, CVD법을 사용해서 반도체기판(1)의 전면에 막두께10~15nm정도의 질화실리콘막(13)을 퇴적한다. 이 질화실리콘막(13)은 주변회로 형성영역(도면중 좌측)의 반도체기판(1)의 표면의 산화실리콘막을 에칭에 의해 제거하고, 새로이 논리계 MISFET의 게이트절연막을 형성할 때의 마스크로서 사용한다.
또, 도시는 생략하였지만, 반도체기판(1)상에 질화실리콘막(13)을 퇴적하는 상기 수단 대신에 제1 도체층(6)의 상부의 제2 게이트절연막(7)을 에칭에 의해 제거한 후, 반도체기판(1)의 전면에 산화실리콘과 질화실리콘의 2층막으로 이루어지는 절연막 또는 산화실리콘, 질화실리콘, 산화실리콘 및 질화실리콘의 4층막으로 이루어지는 절연막을 퇴적해도 좋다.
상기 절연막은 메모리셀의 제2 게이트절연막으로서 사용됨과 동시에, 상기 질화실리콘막(13)과 마찬가지로 주변회로 형성영역의 반도체기판(1)의 표면의 산화실리콘막을 에칭에 의해 제거하고, 새로이 논리계 MISFET의 게이트절연막을 형성할 때의 마스크로서 사용된다.
다음에, 제19도b에 도시한 바와 같이, 주변회로 형성영역에 있어서 질화실리콘막(13), 제2 게이트절연막(7), 제1 도체층(6), 게이트절연막(5b)를 에칭에 의해 제거한 후, 주변회로 형성영역상에 게이트절연막(5c)를 형성한다. 게이트절연막 (5c)는 10~15nm의 막두께이고, 열산화법에 의해 형성된다. 질화실리콘막(13)은 게이트절연막(5c)의 형성시에 마스크로서 사용된다.
다음에, 반도체기판(1)의 전면에 제2 도체층을 형성한 후, 제20도 및 제15도에 도시한 바와 같이, 이 제2 도체층을 패터닝해서 메모리셀의 컨트롤게이트(워드선)(14) 및 주변회로를 구성하는 MISFET의 게이트전극(14')를 형성한다. 이 제2 도체층은 CVD법을 사용해서 퇴적한 n형 다결정실리콘의 상부에 텅스텐실리사이드를 적층한 폴리사이드막으로 이루어진다.
또, 이 때 동시에 메모리셀 형성영역의 질화실리콘막(13), 제2 게이트절연막 (7) 및 제1 도체층(6)을 패터닝해서 플로팅게이트(6a)를 형성하는 것에 의해, 메모리셀을 구성하는 MISFET가 완성된다. 또, 제거된 제1 도체층(6)은 제15도 중에 1점쇄선으로 나타내고 있으며, 제거되지 않는 제1 도체층(6a), (6)은 점선내의 사선으로 표시하고 있다.
다음에, 게이트전극(14')에 대해서 자기정합적으로 n-반도체영역(100)을 형성한다. n-반도체영역은 예를 들면 인을 1~3×1013atoms/㎠의 도즈량의 이온주입에 의해 형성된다. 다음에, 사이드월(102)를 게이트전극(14') 및 워드선(14)의 측벽에 형성한다. 다음에, 사이드월(102)에 대해서 자기정합적으로 n+반도체영역(104)를 형성한다. n+반도체영역(104)는 예를 들면 비소를 1~5×1015atoms/㎠의 도즈량의 이온주입에 형성된다. 이와 같이 주변회로를 형성하는 MISFET는 LDD(Lightly-Doped-Drain)구조로 형성된다.
다음에, 제21도에 도시한 바와 같이, 반도체기판(1)의 전면에 층간절연막 (15)를 형성하고, 트랜스퍼 MISFET의 게이트를 구성하는 제1 도체층(6) 및 제21도에는 도시하지 않은 트랜스퍼 MISFET의 소오스, 드레인의 각각의 상부의 층간절연막(15)에 구멍을 뚫어 콘택트홀(접속구멍)(16)을 형성한 후, 층간절연막(15)의 상부에 Aℓ배선(17),(17')를 형성한다. Aℓ배선(17)은 제2 데이타선을 구성한다.
상기 층간절연막(15)는 CVD법을 사용해서 퇴적한 산화실리콘막과 PSG(Phospho-Silicate Glass)막 또는 BPSG(Boron-doped Phospho-Silicate Glass)막의 2층막으로 이루어진다. 또, Aℓ배선(17)은 스퍼터법을 사용해서 층간절연막(15)의 상부에 퇴적한 Aℓ-Si-Cu(알루미늄-실리콘-동)합금막을 패터닝해서 형성한다.
다음에, 제22도에 도시한 바와 같이 반도체기판(1)의 전면에 층간절연막(18)을 형성하고, 트랜스퍼 MISFET의 게이트를 구성하는 제1 도체층(6)의 상부의 층간절연막(18)에 구멍을 뚫어 스루홀(관통구멍)(19)를 형성한 후, 층간절연막(18)의 상부에 Aℓ배선(20)을 형성하는 것에 의해, 트랜스퍼 MISFET의 게이트를 구성하는 제1 도체층(6)을 Aℓ배선(17)을 거쳐서 Aℓ배선(20)에 의해 션트한다.
상기 층간절연막(18)은 CVD법을 사용해서 퇴적한 산화실리콘막의 중간에 스핀온글래스막을 사이에 둔 3층막으로 이루어진다. 또, Aℓ배선(20)은 스퍼터법을 사용해서 층간절연막(18)의 상부에 퇴적한 Aℓ-Si-Cu합금막을 패터닝해서 형성한다.
그 후, 반도체기판(1)의 전면에 도시하지 않은 비활성화막을 형성하는 것에 의해, 본 실시예의 반도체집적회로가 완성된다. 이 비활성화막은 CVD법에 의해 퇴적한 산화실리콘막과 질화실리콘막의 적층막으로 이루어진다.
제23도는 상기 제22도의 제조공정에 대응하는 반도체기판(1)의 평면도로서, 제23도의 횡방향을 따라서 트랜스퍼 MISFET의 게이트(제1 도체층(6))가 연장하고, 그의 상부에는 이것과 중첩되게 해서 션트용의 Aℓ배선(20)이 연장하고 있다. 이 A ℓ배선(20)은 메모리어레이 끝부의 필드절연막(3)의 상부에 있어서 스루홀(19), A ℓ배선(17) 및 콘택트홀(16)을 거쳐서 트랜스퍼 MISFET의 게이트(제1 도체층(6))에 접속되어 있다. 제23도에 도시한 바와 같이, 메모리셀(A0~A7, B0~B7)상에 있어서 A ℓ배선(20)과 동일층으로 구성되고 또한 워드선(WA0~WA15, WB0~WB15)에 접속되는 배선은 형성되어 있지 않다. 즉, 워드선(14)의 가공레벨은 Aℓ배선(20)의 가공레벨보다 미세화할 수 있으므로, 메모리셀(A0~A7, B0~B7)상에 있어서 Aℓ배선(20)과 동일층으로 구성되고 또한 워드선(14)에 접속되는 배선을 형성하지 않는 것에 의해, 워드선(14)의 폭 및 간격을 미세화하여 고집적화할 수 있음과 동시에 Aℓ배선(20)에 의해 라이트효율을 저하시키지 않고 리드속도를 향상시킬 수 있다.
이와 같이, 본 실시예에 의하며, 다결정실리콘으로 이루어지는 트랜스퍼 MISFET T0~T8의 게이트가 Aℓ배선(20)에 의해 션트되어 있다.
이것에 의해, 트랜스퍼 MISFET T0~T8의 게이트의 기생저항(RT)가 메모리셀A0~A7, B0~B7의 컨트롤게이트(워드선WA0~WA15, WB0~WB15)의 기생저항(RW)보다 작아지고, 선택된 메모리셀A0~A7, B0~B7의 드레인이 선택레벨"H"로 될때까지의 지연시간 (TDB)는 워드선WA0~WA15, WB0~WB15의 지연시간(TW)보다 작아지므로, 종래기술에 비해 메모리셀A0~A7, B0~B7의 리드속도를 대폭으로 단축할 수 있다.
트랜스퍼 MISFET의 게이트폭은 메모리셀을 구성하는 MISFET의 게이트폭보다 크게 구성된다. 즉, 메모리셀A에 데이타를 라이트 및 소거하는 경우, 트랜스퍼 MISFET T0~T8을 거쳐서 메모리셀A의 드레인에 접속된 n+매립층(10)에 라이트 또는 소거전류를 공급하므로, 트랜스퍼 MISFET T0~T8의 게이트폭(W)는 큰 쪽이 라이트 또는 소거전류가 크게 되어 라이트 및 소거효율이 향상한다.
그러나, 라이트 및 소거효율을 향상시키기 위해 트랜스퍼 MISFET T0~T8의 게이트폭(W)를 크게 하면, 그의 게이트용량(기생용량(CT))가 크게 되므로, 그 지연시간(TDB=CT×RT)가 크게 되어 리드속도가 저하될 우려가 있다.
이것에 대해, 본 실시예에서는 트랜스퍼 MISFET T0~T8의 게이트를 Aℓ배선 (20)으로 션트하는 것에 의해 게이트의 기생저항(RT)를 저감하고 있으므로, 라이트 및 소거효율을 저감시키지 않고, 지연시간(TDB)를 저감해서 리드속도를 향상시킬 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
상기 실시예에서는 플래시메모리의 플로팅게이트와 트랜스퍼 MISFET의 게이트를 동일층의 다결정실리콘으로 구성했지만, 플래시메모리의 플로팅게이트와 트랜스퍼 MISFET의 게이트를 동일층의 폴리사이드로 구성하는 경우나 플래시메모리의 컨트롤게이트와 트랜스퍼 MISFET의 게이틀 동일층의 다결정실리콘 또는 폴리사이드로 구성하는 경우에도 적용할 수 있다.
상기 실시예에서는 게이트 부바이어스방식으로 소거를 실행하는 플래시메모리의 제조방법에 대해서 설명했지만, 반도체기판에 고전위[Vpp]를 인가해서 데이타의 소거를 실행하는 기판 정바이어스방식의 플래시메모리의 제조방법 등에도 적용할 수 있다.
상기 경우의 웰형성방법으로서는 [1] n형의 반도체기판을 사용하여 메모리셀 형성영역에 p웰을 형성하는 방법, [2] p형의 반도체기판을 사용해서 메모리셀 형성영역에 깊은 n웰을 형성하고, 이 n웰내에 p웰을 형성하는 방법, [3] p형의 반도체기판을 사용해서 깊은 n웰을 형성하고, 메모리셀 형성영역의 깊은 n웰내에 p웰을 형성하는 방법 등이 있다.
상기 실시예에서는 플래시메모리 및 그 제조방법을 설명했지만, EEPROM 및 그 제조방법에 적용할 수도 있다.
본원에서 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면, 다음과 같다.
[1] 불휘발성 메모리의 컨트롤게이트 또는 플로팅게이트와 동일한 도전재료로 구성된 트랜스퍼 MISFET의 게이트를 상기 도전재료보다 낮은 저항의 도전재료로 이루어지는 배선에 의해 션트하는 것에 의해, 트랜스퍼 MISFET의 게이트의 기생저항을 불휘발성 메모리의 컨트롤게이트(워드선)의 기생저항보다 작게 할 수 있으므로, 불휘발성 메모리의 리드속도를 단축할 수 있다.
[2] 불휘발성 메모리의 플로팅게이트를 구성하는 제1 도체층에 대해 자기 정합적으로 반도체영역을 형성하므로, 이 반도체영역을 형성할 때 사용하는 포토마스크와 플로팅게이트 가공용의 포토마스크의 맞춤여유를 필요로 하는 종래기술에 비해 메모리셀 사이즈를 미세화할 수 있다.
[3] 이온주입법에 의해 반도체영역을 형성할 때 불휘발성 메모리의 제2 게이트절연막의 일부를 구성하는 질화실리콘막의 상부에 산화실리콘막을 마련해 두는 것에 의해 이온주입에 의한 질화실리콘막의 손상을 방지할 수 있으므로, 제2 게이트절연막의 막질열화를 방지할 수 있다.

Claims (26)

  1. 제1 게이트절연막, 플로팅게이트, 제2 게이트절연막 및 컨트롤게이트를 갖는 MISFET로 구성된 전기적으로 라이트 및 소거가능한 여러개의 불휘발성메모리셀을 매트릭스형상으로 배치한 메모리어레이를 갖고, 상기 메모리어레이는 상기 불휘발성 메모리셀의 컨트롤게이트에 접속된 워드선을 1개 이상 포함하는 여러개의 블럭으로 분할되고, 상기 각각의 블럭내의 불휘발성 메모리셀의 소오스, 드레인은 블럭마다 분할해서 형성된 제1 데이타선에 접속되고, 상기 제1 데이타선은 상기 블럭을 선택하는 트랜스퍼 MISFET를 거쳐서 제2 데이타선에 접속되고, 상기 트랜스퍼 MISFET의 게이트는 상기 불휘발성 메모리셀의 컨트롤게이트 또는 플로팅게이트와 동일한 도전재료로 구성되어 이루어지는 반도체 집적회로장치로서, 상기 트랜스퍼 MISFET의 게이트를 상기 불휘발성 메모리셀의 컨트롤게이트 또는 플로팅게이트를 구성하는 도전재료보다 낮은 저항의 도전재료로 이루어지는 배선에 의해 션트하고, 상기 불휘발성 메모리셀상에 있어서 상기 배선과 동일층에는 상기 워드선에 접속되는 배선이 형성되어 있지 않는 반도체집적회로장치.
  2. 제1항에 있어서, 상기 제1 데이타선을 반도체기판에 매립한 반도체집적회로장치.
  3. 제2항에 있어서, 상기 트랜스퍼 MISFET의 게이트는 다결정실리콘 또는 폴리사이드로 이루어지며, 상기 트랜스퍼 MISFET의 게이트를 션트하는 배선은 A ℓ계 도전재료로 이루어지는 반도체집적회로장치.
  4. 제3항에 있어서, 상기 트랜스퍼 MISFET의 게이트를 션트하는 배선을 제2 데이타선보다 상층의 배선층에 마련하고, 상기 배선을 상기 제2 데이타선과 동일한 배선층에 마련한 배선을 거쳐서 상기 트랜스퍼 MISFET의 게이트에 접속한 반도체집적회로장치.
  5. 제3항에 있어서, 상기 트랜스퍼 MISFET의 게이트를 션트하는 배선을 상기 트랜스퍼 MISFET의 게이트와 중첩하도록 배치된 반도체집적회로장치.
  6. 제5항에 있어서, 상기 불휘발성 메모리셀은 플래시메모리의 메모리셀인 반도체집적회로장치.
  7. 제6항에 있어서, 상기 반도체집적회로장치는 마이크로컴퓨터인 반도체집적회로장치.
  8. 제1 게이트절연막, 플로팅게이트전극, 제2 게이트절연막 및 컨트롤게이트전극을 갖는 MISFET로 구성된 전기적으로 라이트 및 소거가능한 불휘발성메모리와 제조방법으로서, 반도체기판상에 제1 게이트절연막, 플로팅게이트용 제1 도체층, 적어도 그의 최상층이 제2 게이트절연막용의 질화실리콘막으로 이루어지는 절연막 및 산화실리콘막을 순차로 형성하는 공정, 상기 산화실리콘막, 절연막 및 제1 도체층을 제1 방향으로 연장하는 스트라이프형상으로 패터닝하는 공정 및 상기 스트라이프형상으로 패터닝한 산화실리콘막을 마스크로 해서 그 사이의 반도체기판에 제1 불순물을 이온주입하여 상기 제1 방향으로 연장하는 반도체영역을 형성하는 공정을 포함하는 불휘발성메모리의 제조방법.
  9. 제8항에 있어서, 상기 산화실리콘막을 제거하는 공정, 상기 산화실리콘막을 제거하는 공정후에 상기 제2 게이트절연막상 및 상기 반도체기판상에 제2 도체층을 형성하는 공정 및 상기 게2 도체층, 제2 게이트절연막, 제1 도체층을 선택적으로 에칭해서 컨트롤게이트전극 및 플로팅게이트전극을 형성하는 공정을 더 포함하며, 상기 컨트롤게이트전극을 구성하는 제2 도체층은 상기 제1방향과 진교하는 제2방향으로 연장하는 스트라이프형상으로 형성되고, 상기 반도체영역은 제1 데이타선으로 작용하고 또한 상기 MISFET의 소오스 또는 드레인영역과 일체로 형성되고, 상기 산화실리콘막은 상기 제1 불순물을 이온주입하는 공정에서 상기 제1불순물이 상기 제2 절연막내로 주입되는 것을 방지하는 손상방지막으로서 작용하는 불휘발성메모리의 제조방법.
  10. MISFET로 이루어지는 싱글 트랜지스터로 구성되는 메모리셀을 포함하는 불휘발성 메모리의 제조방법으로서, 주면을 갖는 반도체기판을 준비하는 공정, 상기 주면상에 제1 게이트절연막을 형성하는 공정, 상게 제1 게이트절연막상에 제1 도전층을 형성하는 공정, 상기 제1 도전층상에 제2 게이트절연막을 형성하는 공정, 상기제2 게이트절연막상에 손상방지막을 형성하는 공정, 상기 손상방지막, 제2 게이트절연막, 제1 도전층의 제1 방향으로 연장하는 스트라이프형상으로 패터닝하는 공정, 상기 스트라이프형상으로 형성된 손상방지막을 마스크로 함과 동시에 자기정합적으로 반도체기판내에 제1 불순물을 이온주입에 의해 도입해서 상기 제1 방향으로 연장하는 반도체영역을 형성하는 공정, 상기 손상방지막을 제거하는 공정, 상기 손상방지막을 제거한 후 상기 제2 게이트절연막 및 상기 주면상에 제2 도전층을 형성하는 공정 및 상기 제2 도전층, 제2 게이트절연막, 제1 도전층을 선택적으로 에칭해서 상기 MISFET의 컨트롤게이트전극 및 플로팅게이트전극을 형성하는 공정을 포함하고, 상기 손상방지막은 상기 제1 불순물이 상기 제2 게이트절연막에 주입되는것을 방지하도록 작용하고, 상기 반도체영역은 제1 데이타선으로서 작용하고 또한 상기 MISFET의 소오스 또는 드레인영역과 일체로 형성되는 불휘발성 메모리의 제조방법.
  11. 제10항에 있어서, 상기 손상방지막은 산화실리콘막으로 이루어지는 불휘발성 메모리의 제조방법.
  12. 제11항에 있어서, 상기 손상방지막은 50~100nm의 막두께를 갖는 불휘발성 메모리의 제조방법.
  13. 제10항에 있어서, 상기 제2 게이트절연막은 산화실리콘막과 질화실리콘막의 2층막으로 형성되는 불휘발성메모리의 제조방법.
  14. 제10항에 있어서, 상기 반도체영역은 제1 방향으로 연장하며, 상기 컨트롤게이트전극을 구성하는 제2 도전층은 워드선과 일체로 형성되고 상기 제1 방향과 직교하는 제2 방향으로 연장하는 불휘발성메모리의 제조방법.
  15. 제2항에 있어서, 상기 트랜스퍼 MISFET의 게이트를 션트하는 배선은 상기 트랜스퍼 MISFET의 게이트와 중첩하도록 배치된 반도체집적회로장치.
  16. 제2항에 있어서, 상기 트랜스퍼 MISFET의 게이트폭은 상기 메모리셀을 구성하는 MISFET의 게이트폭보다 넓은 반도체집적회로장치.
  17. 제16항에 있어서, 상기 트랜스퍼 MISFET의 게이트폭방향은 상기 메로리셀을 구성하는 MISFET의 게이트길이방향과 평행한 반도체집적회로장치.
  18. 반도체기판의 주면의 제1 영역에 형성되는 제1 트랜스퍼 MISFET, 상기 제1 트랜스퍼 MISFET의 게이트전극에 전기적으로 접속됨과 동시에 제1 방향으로 연장하는 제1 배선, 플로팅게이트전극과 컨트롤게이트전극을 갖고 상기 반도체기판의 주면의 제2 영역에 매트릭스형상으로 형성되는 메모리셀, 상기 컨트롤게이트전극에 전기적으로 접속되고 또한 상기 제1 방향으로 연장하는 워드선, 상기 메모리셀의 소오스, 드레인중의 한쪽에 전기적으로 접속됨과 동시에 상기 제1 트랜스퍼 MISFET의 소오스, 드레인중의 한쪽에 전기적으로 접속되고, 상기 제1 방향과 수직인 제2 방향으로 연장하는 제1 데이타선 및 상기 제1 배선보다 낮은 저항의 도전재료로 구성되고 또한 상기 제1 배선의 상부에 형성되고, 상기 제1 방향으로 연장함과 동시에 상기 제1 배선에 전기적으로 접속되는 제2 배선을 포함하고, 상기 메모리셀상에 있어서 상기 제2 배선과 동일층에는 상기 워드선에 전기적으로 접속되는 배선이 형성되어 있지 않은 반도체집적회로장치.
  19. 제18항에 있어서, 상기 제1 트랜스퍼 MISFET의 게이트폭은 상기 메모리셀의 게이트폭보다 큰 반도체집적회로장치.
  20. 제18항 또는 제19항에 있어서, 상기 제2 배선은 소자분리절연막상에 있어서 상기 제1 배선에 전기적으로 접속되는 반도체집적회로장치.
  21. 제18항 또는 제19항에 있어서, 상기 반도체기판의 주면의 제3 영역에 형성되는 제2 트랜스퍼 MISFET, 상기 메모리셀의 소오스, 드레인중의 다른쪽에 전기적으로 접속됨과 동시에 상기 제2 트랜스퍼 MISFET의 소오스, 드레인 중의 한쪽에 전기적으로 접속되고, 상기 제2 방향으로 연장하는 제2 데이타선, 상기 제1 배선과 동일층으로 구성되고 상기 제2 트랜스퍼 MISFET의 게이트전극에 전기적으로 접속되고 또한 상기 제1 방향으로 연장하는 제3 배선 및 상기 제2 배선과 동일층으로 구성되고 또한 상기 제3 배선의 상부에 형성되고, 상기 제1 방향으로 연장함과 동시에 상기 제3 배선에 전기적으로 접속되는 제4 배선을 더 포함하고, 상기 제2 영역은 상기 제2 방향에 있어서 상기 제1 영역과 상기 제3 영역사이에 위치하는 반도체집적회로장치.
  22. 반도체기판의 주면의 제1 영역에 형성되는 제1 트랜스퍼 MISFET, 상기 제1 트랜스퍼 MISFET의 게이트전극에 전기적으로 접속되는 제1 배선, 플로팅게이트전극과 컨트롤게이트전극을 갖고 상기 반도체기판의 주변의 제2 영역에 형성되는 메모리셀, 상기 컨트롤게이트전극에 전기적으로 접속되는 워드선, 상기 메모리셀의 소오스, 드레인의 한쪽에 전기적으로 접속됨과 동시에 상기 제1 트랜스퍼 MISFET의 소오스, 드레인의 한쪽에 전기적으로 접속되는 제1 데이타선 및 상기 제1 배선보다 낮은 저항의 도전재료로 구성되고, 상기 제1 배선의 상부에 형성됨과 동시에 상기 제1 배선에 전기적으로 접속되는 제2 배선을 포함하고, 상기 메모리셀상에 있어서 상기 제2 배선과 동일층에는 상기 워드선에 전기적으로 접속되는 배선이 형성되어 있지 않은 반도체집적회로장치.
  23. 제22항에 있어서, 상기 제1 트랜스퍼 MISFET의 게이트폭은 상기 메모리셀의 게이트폭보다 큰 반도체집적회로장치.
  24. 제22항 또는 제23항에 있어서, 상기 제2 배선은 소자분리절연막상에 있어서 상기 제1 배선에 전기적으로 접속되는 반도체집적회로장치.
  25. 제22항에 또는 제23항에 있어서, 상기 반도체기판의 주면의 제3 영역에 형성되는 제2 트랜스퍼 MISFET, 상기 메모리셀의 소오스, 드레인중의 다른쪽에 전기적으로 접속됨과 동시에 상기 제2 트랜스퍼 MISFET의 소오스, 드레인중의 한쪽에 전기적으로 접속되고, 상기 제2 방향으로 연장하는 제2 데이타선, 상기 제2 트랜스퍼 MISFET의 게이트전극에 전기적으로 접속됨과 동시에 상기 제1 배선과 동일층으로 구성되는 제3 배선 및 상기 제2 배선과 동일층으로 구성되고 또한 상기 제3 배선의 상부에 형성되고, 상기 제3 배선에 전기적으로 접속되는 제4 배선을 더 포함하고, 상기 제2 영역은 상기 제2 방향에 있어서 상기 제1 영역과 상기 제3 영역사이에 위치하는 반도체집적회로장치.
  26. 제22항 또는 제23항에 있어서, 상기 제1 배선은 실리콘막을 포함하고, 상기 제2 배선은 금속막을 포함하는 반도체집적회로장치.
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