JP2009123274A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2009123274A
JP2009123274A JP2007295491A JP2007295491A JP2009123274A JP 2009123274 A JP2009123274 A JP 2009123274A JP 2007295491 A JP2007295491 A JP 2007295491A JP 2007295491 A JP2007295491 A JP 2007295491A JP 2009123274 A JP2009123274 A JP 2009123274A
Authority
JP
Japan
Prior art keywords
bit line
memory
memory device
memory cell
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007295491A
Other languages
English (en)
Other versions
JP2009123274A5 (ja
Inventor
Keita Takahashi
桂太 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2007295491A priority Critical patent/JP2009123274A/ja
Priority to US12/270,170 priority patent/US8013378B2/en
Publication of JP2009123274A publication Critical patent/JP2009123274A/ja
Publication of JP2009123274A5 publication Critical patent/JP2009123274A5/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】ＭＯＮＯＳメモリにおいて、書き換え単位となるメモリセルの間に素子分離領域を設けた場合に、動作に必要な全てのビット線拡散層の電位を選択トランジスタで制御する。
【解決手段】書き換え単位となるメモリセルの間に素子分離領域を設けた半導体記憶装置であって、複数のメモリセルは、記憶領域に用いられる行方向に並ぶ８×Ｎ個のメモリセルを単位として列方向に並んで配置されたメモリセル群であり、複数の選択ワード線の本数は、少なくとも８本であり、複数の選択ワード線の各々には、少なくともＮ個に対応する個数の選択トランジスタが接続され、複数の選択ワード線の全体には、合計で８Ｎ個と少なくとも１個の選択トランジスタが接続されている。複数の主ビット線は、一対の選択トランジスタに共有されたドレインに接続する４Ｎ本と少なくとも１本存在する。
【選択図】図１

Description

本発明は、半導体記憶装置、特にＭＯＮＯＳ型メモリに関する。
近年、不揮発性半導体記憶装置の高集積化及び低コスト化に伴い、バーチャルグラウンド型アレイを有し、局所的に電荷をトラップさせる局所トラップ型ＭＯＮＯＳメモリが提案されている。
局所トラップ型ＭＯＮＯＳメモリは、バーチャルグラウンド型アレイを有しているため、選択トランジスタを介した動作方法に特徴があり、選択トランジスタの配置方法又は駆動方法が重要である。
以下、従来の不揮発性半導体記憶装置の構造及び動作について、図面を参照しながら説明する（例えば、特許文献１参照）。
まず、従来の不揮発性半導体記憶蔵置の構造について、図１３〜図１７を参照しながら説明する。
図１３は、ＭＯＮＯＳ型メモリセルの断面図を示している。
図１３に示すように、半導体基板１上には、複数のビット線拡散層２が互いに離間して配置されており、ビット線拡散層２に挟まれた半導体基板１上には、電荷トラップ膜（ＯＮＯ絶縁膜）３、ゲート電極４が順次積層されており、ビット線拡散層２上には、ビット線絶縁膜１０が配置されている。なお、ゲート電極４はビット線絶縁膜１０上にも配置されており、Ｘ方向（紙面に向かって左右方向）に延伸している。また、ビット線拡散層２はＹ方向（紙面に向かって手前から奥手方向）に延伸している。
図１４は、メモリアレイの回路図を示している。
図１４に示すように、メモリセル５を挟むように、上下に選択トランジスタ６が配置されている。メモリセル５は、Ｘ方向（紙面に向かって左右方向）に延伸するメモリワード線（WL0,WL1）にゲート電極４が接続されている。通常、選択トランジスタ６に挟まれたメモリワード線はＹ方向（紙面に向かって上下方向）に６４〜５１２本程度存在しているが、ここでは説明の便宜上、２本（WL0,WL1）のみを図示している。また、選択トランジスタは、通常のＭＯＳ構造からなるトランジスタであり、各メモリセル５に共通のゲート電極４、選択トランジスタ固有のゲート絶縁膜、ソース、及びドレインなどから構成されている。但し、選択トランジスタのゲート電極４の材料は、メモリセル５のゲート電極４の材料とは別材料で構成されていても構わない。
また、Ｘ方向に並ぶ８個のメモリセル５の上下には、合計８個の選択トランジスタ６が配置されており、Ｘ方向に延伸する選択ワード線（SL0〜SL7）に選択トランジスタ６のゲート電極４がそれぞれ接続されている。さらに、Ｙ方向に延伸するメインビット線（MBL-0〜15）が、Ｘ方向に並ぶメモリセル５の２個に１本の割合で配置されており、２個の選択トランジスタ６で共有されるドレインに接続されている。なお、メインビット線は、通常、Ｘ方向に１Ｋ本程度配置されているが、ここでは説明の便宜上、１６本（MBL-0〜15）のみ図示している。また、図１４では、メインビット線（MBL-0〜15）と選択トランジスタ６との接続状態は示していないが、これについては以下図１５に示している。
図１５は、上記図１４に示す一部を拡大して、メインビット線（MBL-0〜15）と選択トランジスタ６との結線状態を示している。
図１５に示すように、各メインビット線は２個の選択トランジスタ６に共通のドレインに接続されており、各選択トランジスタ６を介してメモリセル５のビット線拡散層（ソース・ドレイン）２（図１参照）に接続されている。このように、８個のメモリセル５毎に、４本のメインビット線が、８個の選択トランジスタ６を介して、８本のビット線拡散層２に接続されている。
図１６は、上記図１４に示すメモリセル５のアレイ部分を拡大して示している。
図１６に示すように、メモリセル５のゲート電極はＸ方向（紙面に向かって左右方向）に延伸するメモリワード線（WL0〜WL6）に接続されており、メモリセル５のソース・ドレインとなるビット線拡散層２は、Ｙ方向（紙面に向かって上下方向）に延伸しており（DBL-0〜20）、拡散層ビット線を構成している。なお、図１６では、Ｘ方向に２０個のメモリセル５が並んでおり、Ｙ方向に７個のメモリセル５が並んだ場合を図示しているが、このような構成がマトリックス状に配置されてアレイを構成する。
図１７は、上記図１４のメモリアレイの回路図に対応する平面レイアウトを示している。なお、図１７では、上記図１４における左右方向の半分、すなわち、選択ワード線（SL-0〜7）相当分とメインビット線（MBL-0〜7）相当分の領域を図示している。
図１７に示すように、紙面に向かって上下方向における中央部分において、素子分離領域８で囲まれた活性領域（薄膜領域）７、ビット線拡散層２、及びゲート電極４からなるメモリセル５が、紙面に向かって左右方向に並んで配置されており、各メモリセル５の上下には、活性領域７、ゲート電極４からなる選択トランジスタ６が配置されている。さらに、メインビット線は、ＭＢＬコンタクト９を介して、２個の選択トランジスタ６に共通の活性領域７（ドレイン）に接続されている。
次に、従来の不揮発性半導体記憶装置の動作について、図１８〜図２４を参照しながら説明する。
図１８は、書き込み動作時の回路図であり、図１９は、対応する書き込み動作時のメモリセルの断面図を示している。
図１８に示すように、メモリワード線ＷＬに＋９Ｖ、メモリセル５（Cell-2）の右側のビット線拡散層２に＋５Ｖ、左側のビット線拡散層２に０Ｖを印加する。他のビット線拡散層２はオープン状態である。これにより、図１９に示すように、メモリセル５（Cell-2）の電荷トラップ膜３における右端部に電子ａが注入される。
次に、図２０は、消去動作時の回路図であり、図２１は、対応する消去動作時のメモリセルの断面図を示している。
図２０に示すように、メモリワード線ＷＬに−５Ｖ、メモリセル５（Cell-2）の右側のビット線拡散層２に＋５Ｖを印加する。他のビット線拡散層２はオープン状態である。これにより、図２１に示すように、メモリセル５（Cell-2）の電荷トラップ膜３における右端部と、メモリセル５（Cell-3）の電荷トラップ膜３における左端部にホールｂが注入される。
次に、図２２は、読み出し動作時の回路図であり、図２３は、対応する読み出し動作時のメモリセルの断面図を示している。
図２２に示すように、メモリワード線ＷＬに＋５Ｖ、メモリセル５（Cell-2）の右側のビット線拡散層２に０Ｖ、左側のビット線拡散層２に＋１Ｖを印加する。他のビット線拡散層２はオープン状態である。これにより、図２３に示すように、メモリセル５（Cell-2）の電荷トラップ膜３における右端部に電子ａが注入されている場合にはしきい値電圧が上昇するため、ソース・ドレイン間に電流があまり流れない。メモリセル５（Cell-2）の電荷トラップ膜３の右端部にホールｂが注入されている場合にはしきい値電圧が下降するため、ソース・ドレイン間に電流が多く流れる。このようにして、メモリセル５のソース・ドレイン間に流れる電流量を比較することにより、メモリセルの書き込み状態であるか消去状態であるかを判別することができる。
なお、各メモリセル５は、電荷トラップ膜３の右端部及び左端部のそれぞれにおける電荷状態を独立に制御できるため、１つのメモリセルで２ビットの状態を記憶することができる。
図２４は、上記図１６に対応する図であって、選択トランジスタ６も含めた読み出し状態を説明するための回路動作図を示している。なお、図２４では、紙面に向かって左から４番目のメモリセル５における電荷トラップ膜３の右端部の電荷状態を読み出す場合を示している。
図２４に示すように、左から４番目のメモリセル５における左側のビット線拡散層２に＋１Ｖを印加するために、メインビット線（MBL-3）に＋１Ｖを印加し、選択ワード線（SL-1）に５Ｖを印加して選択ワード線（SL-1）にゲート電極４が接続されている選択トランジスタをオン状態にする。これにより、メインビット線（MBL-3）に印加した＋１Ｖをオン状態になった選択トランジスタのソースに伝達し、そのソースに接続された左から４番目のメモリセル５の左側のビット線拡散層２に＋１Ｖを伝達する。同様に、左から４番目のメモリセル５における右側のビット線拡散層２に０Ｖを印加するために、メインビット線（MBL-0）に０Ｖを印加し、選択ワード線（SL-5）に５Ｖを印加して選択ワード線（SL-5）にゲート電極４が接続されている選択トランジスタをオン状態にする。これにより、メインビット線（MBL-0）に印加した０Ｖをオン状態になった選択トランジスタのソースに伝達し、そのソースに接続された左から４番目のメモリセル５の右側のビット線拡散層２に０Ｖを伝達する。
このように、４本のメインビット線と８本の選択ワード線に印加する電圧を変化させることにより、複数のビット線拡散層２の電位状態を制御することができる。
ところで、不揮発性メモリでは、書き換えることのできるメモリ容量の単位（以下、書き換え単位）がユーザー要望などにより制限される。一般的に、書き換え単位が小さいほどユーザーの使い勝手は良いという一方で、メモリアレイの面積が大きくなるという問題がある。
そこで、以下では、まず、バーチャルグラウンド型アレイを有し、局所的に電荷トラップさせるＭＯＮＯＳメモリ技術における、従来の書き換え単位を小さくする方法について、図面を参照しながら説明する。
バーチャルグラウンド型アレイを有する場合、上記図１８のような書き込み状態においては、書き込み対象であるメモリセル５（Cell-2）だけでなく、同一のメモリワード線ＷＬに接続された隣接するメモリセル５（Cell-0,1,3,4,5など）もオン状態となる。そのため、図１８ではメモリセル５（Cell-2）にのみ書き込み電流が流れているように図示しているが、実際には、同一のメモリワード線ＷＬに接続された隣り合うメモリセル５（Cell-0,1,3,4,5など）にも微小な電流が流れ、これらのメモリセルも少しだけ書き込み状態になる（一般に、書き込みディスターブ現象と呼ばれる）。
この書き込みディスターブ現象について、メモリセル群が同一の書き換え単位に属する場合、例えば隣り合うメモリセルが同じ書き込みの単位であれば、この書き込みディスターブ回数が一回乃至数回までである。しかしながら、メモリセルが異なる書き換え単位に属する場合、例えば、一のメモリセルが書き込みの単位であり、隣り合うメモリセルが消去状態の単位であれば、消去状態の単位に対して１万〜１０万回程度の書き込みディスターブがかかる場合もあり、データが消去状態から書き込み状態に変化してしまう、すなわち、データが破壊されてしまうという問題が発生する。
これに対し、異なる書き換え単位にメモリセル群が属する場合における上記書き込みディスターブ現象の問題を回避する目的で、バーチャルグラウンド型アレイを書き換え単位で電気的に分断する構造が提案されている（例えば、特許文献２参照）。
図２５は、書き換え単位の分断をＸデコーダ（メモリワード線ＷＬを駆動するデコーダ）で行う方式のチップレイアウトの模式図を示している。
図２５に示すように、この方式では、書き換え単位毎に、ＸデコーダとＹデコーダをひとつずつ備える必要があり、チップサイズが大きくなるという問題がある。なお、Ｙ方向の書き換え単位の分断は、選択トランジスタ単位で行うことができる。
一方、図２６は、書き換え単位の分断をメモリセルアレイ内で行う方式のチップレイアウトの模式図を示している。
図２６に示すように、この方式では、ＸデコーダとＹデコーダとを複数の書き換え単位で共有化できるため、チップサイズの増大は抑制される。
ここで、上記図２５の構成と図２６の構成とを比較すると、Ｘデコーダは、図２５の場合で４個要するが、図２６の場合では１個で済むことになる。ただし、駆動すべきメモリワード線容量が大きくなるので、図２６の場合のＸデコーダは図２５の場合のＸデコーダよりもサイズが大きくなるが、総面積としては図２６の場合の方が小さくなる。また、Ｙデコーダは、図２５の場合と図２６の場合とでほぼ同一にできるので、図２６の場合は、Ｘデコーダの個数の少ない分だけ図２５の場合と比べて小さくすることができる。
より具体的には、図２５におけるメモリアレイ-1,2,3,4のそれぞれの面積を１．０として、Ｘデコーダ-1,2,3,4のそれぞれの面積を０．３、Ｙデコーダ-1,2,3,4のそれぞれの面積を０．３とすると、図２５におけるメモリチップの面積は、１×４＋０．３×４＋０．３×４＝６．４となる。一方、図２６におけるメモリアレイ-1,2,3,4のそれぞれの面積を１．０として、Ｘデコーダの面積を０．６、Ｙデコーダの面積を０．３とすると、図２６におけるメモリチップの面積は、１×４＋０．６＋０．３×４＝４．９となる。すなわち、図２５と図２６のメモリチップの面積比は、４．９／６．４となり、図２６の場合では図２５の場合に比べて、７７％の面積縮小効果が得られることが分かる。
図２７は、上記図２６に示したようなバーチャルグラウンド型アレイをメモリセルアレイ内で分断した場合における書き込み動作時の回路図を示している。
図２７に示すように、メモリセル５（Cell-13〜15）とメモリセル５（Cell-16〜17）とが異なる書き換え単位に属しているが、同図に示すように、メモリセル５（Cell-15）の右側のビット線拡散層２とメモリセル５（Cell-16）の左側のビット線拡散層２とが電気的に分離されているため、上記の書き込みディスターブ現象による問題は生じない。
図２８は、バーチャルグラウンド型アレイをメモリセルアレイ内で分断した場合のメモリアレイ回路図を示している。上記図２７を用いて説明したような電気的分離を行うために、図２８に示すように、メモリセル５は、１６個を単位とするメモリセル５群毎に、素子分離領域８によって電気的に絶縁分離されている。
図２９は、上記図２８の回路図の一部に対応するメモリセルの断面図を示している。
上記図２８を用いて説明した素子分離領域８は、図２９に示すように、隣り合うビット線拡散層２の間に設けられている。なお、この素子分離領域８は、電荷トラップ膜３の下に設けられていてもよいし、素子分離領域８に、加工を安定させるためなどの理由により、実際の記憶領域としては使用しないダミーのメモリセル５を配置してもよい。
図３０は、上記図２８の回路図におけるメモリセル５のアレイ部分を拡大した図を示している。
図３０に示すように、１６個のメモリセル５群毎に、素子分離領域８が配置されており、素子分離領域８は、例えばシャロートレンチアイソレーション法又はＬＯＣＯＳ法などを用いて素子分離溝が形成され、シリコン酸化膜などが埋め込まれて形成されている。
以上のように、書き換え単位の分断をメモリセルアレイ内で行う方式のチップレイアウトでは、素子分離領域を設けることでディスターブ現象を回避すると共に、チップサイズの増大を抑制している。
米国特許公報第５，９６３，４６５号 米国特許公報第６，９７５，５３６号
しかしながら、上記従来例に示した書き換え単位となるメモリセルの間に素子分離領域を設けた構造である場合、上記図２８に示すように、図１４の配線構造と同様の配線構造を採用すると、素子分離領域８で分離された１６番目（紙面に向かって左側から数えて１６番目）のメモリセル５のビット線拡散層２を制御する配線を設けることができず、このビット線拡散層２を駆動することができない。これに対して、このビット線拡散層２をいずれかの選択トランジスタ６のソースに接続したとしても、誤書き込み、誤消去、又は誤読み出しなどの誤動作が生じることになる。つまり、上記図２８に示す構造を用いた方式では、動作に必要な全てのビット線拡散層２の電位を選択トランジスタ６で制御することができないという問題がある。
前記に鑑み、本発明の目的は、書き換え単位となるメモリセル群の間に素子分離領域を設ける構造を採用した場合において、動作に必要な全てのビット線拡散層の電位を選択トランジスタで制御することができる構造を備えた半導体記憶装置を提供することである。
前記の目的を達成するために、本発明の一形態に係る半導体記憶装置は、基板中に列方向に延伸するように形成され、副ビット線を構成する複数のビット線拡散層と、基板上に、複数のビット線拡散層と交差して行方向に延伸するように形成された複数のワード線と、複数のビット線拡散層のうちの互いに隣り合う一対のビット線拡散層、複数のワード線のうちの一対のビット線拡散層に挟まれる領域を交差しているワード線、及び、基板とワード線との間に形成されているゲート絶縁膜よりなり、複数のビット線拡散層のうちの一のビット線拡散層を隣同士で共有する複数のメモリセルと、行方向に延伸する複数の選択ワード線と、列方向に延伸する複数の主ビット線と、ゲートが複数の選択ワード線のうちの一の選択ワード線に接続し、ソースが複数のビット線拡散層のうちの一のビット線拡散層に接続し、ドレインが複数の主ビット線のうちの一の主ビット線と接続する、複数のメモリセルのうちの任意のメモリセルを選択するための複数の選択トランジスタとを、基板における素子分離領域によって区画された領域内に含んでなるメモリセルアレイを備えた半導体記憶装置であって、複数のメモリセルは、記憶領域に用いられる行方向に並ぶ８×Ｎ（Ｎは自然数）個のメモリセルを単位として列方向に並んで配置されたメモリセル群であり、複数の選択ワード線の本数は、少なくとも８本であり、複数の選択ワード線の各々には、少なくともＮ個に対応する個数の選択トランジスタが接続されていると共に、複数の選択ワード線の全体には、合計で８Ｎ個に加えて少なくとも１個の選択トランジスタが接続されており、複数の選択トランジスタのうちの８Ｎ個の選択トランジスタは、ゲートが互いに異なる選択ワード線に接続されると共にドレインを共有する一対の選択トランジスタよりなり、複数の主ビット線は、一対の選択トランジスタに共有されたドレインに接続する４Ｎ本に加えて少なくとも１本存在し、複数のメモリセルを構成する各ビット線拡散層は、複数の選択トランジスタを構成する各ソースに接続されている。
本発明の一形態に係る半導体記憶装置において、複数の選択ワード線の本数は、Ｌ（９又は１０）本であり、複数の選択トランジスタの個数は、８Ｎ＋１個からＬＮ個であり、複数の主ビット線は、４Ｎ＋１本から（Ｌ×Ｎ）／２本である。
本発明の一形態に係る半導体記憶装置において、複数の選択ワード線の本数は、８本であり、複数の選択トランジスタの個数は、８Ｎ＋１個から８Ｎ＋８個であり、複数の主ビット線は、４Ｎ＋１本から４Ｎ＋４本である。
本発明の一形態に係る半導体記憶装置において、複数のメモリセルは、複数のメモリセル群の各々に、記憶領域に用いられない少なくとも１つのダミーセルを加えてなる。
本発明の一形態に係る半導体記憶装置において、少なくとも１つのダミーセルは、複数のメモリセル群の各々の片端に設けられている。
本発明の一形態に係る半導体記憶装置において、少なくとも１つのダミーセルは、２個以上存在するものであって、複数のメモリセル群の各々の両端に設けられている。
本発明の一形態に係る半導体記憶装置において、少なくとも１つのダミーセルは、駆動するように構成されている。
本発明の一形態に係る半導体記憶装置において、ゲート絶縁膜は、電荷トラップ機能を有する膜であり、複数のメモリセルを構成するゲート電極は、ワード線の一部として機能する。
本発明の半導体記憶装置によれば、書き換え単位となるメモリセルの間に素子分離領域を設ける構造を採用した場合に、動作に必要な全てのビット線拡散層の電位を選択トランジスタで制御することができる。その結果、一対のＸデコーダとＹデコーダを備えるメモリセルアレイ内において書き換え単位を分割することができるため、小さいメモリコア面積であって、且つ、小さい書き換え単位を実現することができる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその駆動方法について、図面を参照しながら説明する。
図１は、本実施形態のメモリアレイの回路図を示している。なお、本実施形態のメモリセルの断面構造については、背景技術における図２９を用いて説明した構造と同様であるから、ここではその説明は繰り返さない。
図１に示すように、本実施形態のメモリアレイの基本的な構造は、上記した図２８に示した構造と比較すると、選択ワード線（SL-0〜7）に加えて選択ワード線（SL-8）が設けられていると共に、該選択ワード線（SL-8）に接続する選択トランジスタ６が設けられており、該選択トランジスタ６のソースが、素子分離領域８で分離された１６番目のメモリセル５の紙面に向かって右側のビット線拡散層２に接続されている点で異なっており、その他の構造は同様である。このように、選択ワード線（SL-8）を設け、該選択ワード線（SL-8）に接続する選択トランジスタ６を、１６個のメモリセルからなるメモリセル群ひとつに対してＹ方向（紙面に向かって上下方向：列方向）にさらに一個設けることにより（従来例の８個に対してさらに１個追加することにより）、動作に必要な全てのビット線拡散層２の電位を制御することが可能になる。
なお、ここでは、本実施形態の半導体記憶装置を構成するメモリ素子がＭＯＮＯＳ型メモリ素子である場合について説明したが、これに限定されるものではなく、同様なアレイ構成を用いる浮遊ゲート電極型メモリ素子であってもよいし、シリコン酸化膜中に微細なシリコン単結晶粒を含むナノクリスタルメモリ素子などであってもよい。
また、図１に示すメモリセル５のアレイ部分を拡大した構造については、背景技術における図１６を用いて説明した構造と同様である。すなわち、図１６に示したように、メモリセル５のゲート電極はＸ方向（紙面に向かって左右方向：行方向）に延伸するメモリワード線（WL0〜WL6）に接続され、メモリセル５のソース・ドレインとなるビット線拡散層２は、Ｙ方向に延伸し、拡散層ビット線を構成している（DBL-0〜21）。Ｘ方向においては、１６個のメモリセル５からなるメモリセル群毎に、素子分離領域８が配置されており、Ｙ方向に７個のメモリセル５が並んでおり、それらがマトリックス状に配置されてアレイを構成している。
図２は、図１のメモリアレイの回路図に対応した平面レイアウトを示している。なお、図２では、上記図１における紙面に向かって左右方向の半分、すなわち、選択ワード線（SL-0〜8）相当分とメインビット線（MBL-0〜8）相当分の領域を図示している。
図２に示すように、紙面に向かって上下方向における中央部分において、素子分離領域８で囲まれた活性領域（薄膜領域）７、ビット線拡散層２、及びゲート電極４からなるメモリセル５が、Ｘ方向に向かって配置されており、各メモリセル５の上下には、活性領域７、ゲート電極４からなる選択トランジスタ６が配置されている。さらに、メインビット線（MBL-0〜8）は、ＭＢＬコンタクト９を介して、２個の選択トランジスタ６に共通の活性領域７（ドレイン）に接続されている。なお、図２において、実際に使用する選択ワード線（SL-8）に接続される選択トランジスタ６は、図中、紙面に向かって右下端の１個であるが、当該選択ワード線（SL-8）にかかる容量がその他の選択ワード線（SL-0〜7）にかかる容量と揃えるために、その他の選択ワード線（SL-0〜7）に接続される選択トランジスタ６と同様に、選択ワード線（SL-8）においても２つの選択トランジスタ６を設けている。
以上のように、本実施形態に係る半導体記憶装置によると、書き換え単位の分断をメモリセルアレイ内で行う方式の従来構造に比較して、素子分離領域８の両脇にあるビット線拡散層２が独立の選択トランジスタ６に接続されているので、誤書き込み、誤消去、及び誤読み出しを起こすことなく駆動することができる。
また、書き換え単位毎にＸデコーダ及びＹデコーダを備える方式の従来構造と比較すると、素子分離領域８が追加されること、縦方向に選択トランジスタ６が追加されることなどの面積増加の要因はあるが、Ｘデコーダ及びＹデコーダを共通化できることによる面積削減効果の方がはるかに大きいため、結果的に面積増大を大幅に抑制できる。
なお、図１では、Ｘ方向に並ぶ１６個のメモリセル５毎に、選択ワード線が９本（SL-0〜8）配置されており、その９本の選択ワード線に合計１７個の選択トランジス６が配置されているが、その配置方法、それぞれの選択トランジスタ６のソースとメモリセル５のビット線拡散層２との接続方法は、他の方法によってもよい。
さらに、図１では、素子分離領域８の間にメモリセル５がＸ方向に１６個配置されている場合について説明したが、例えば素子分離領域８間に、Ｘ方向に８個設けられている場合、または、Ｘ方向に３２個設けられている場合など、実際に記憶領域として使用される８個のメモリセル５を単位としてその整数倍からなるメモリセル群を設ければよい。さらに、その８個のメモリセル５を単位とするメモリセル群に、メモリ素子として実際に記憶領域として使用しないダミーのメモリセル５をさらに配置するようにしてもよい。また、この場合に、ダミーのメモリセル５に接続されるビット線拡散層２を駆動できるように、選択トランジスタ６を上記の合計１７個からさらに増設してもよく、この場合、選択ワード線を上記の合計９本からさらに増やして１０本にしてもよい。
例えば、素子分離領域８の間にＸ方向に８個のメモリセル５が配置される場合には、Ｘ方向の８個のメモリセル５に対して、選択ワード線が９本（SL-0〜8）配置されており、その９本の選択ワード線に合計９個の選択トランジスタ６が配置される。また、素子分離領域８の間にＸ方向に３２個のメモリセルが配置される場合には、Ｘ方向の３２個のメモリセル５に対して、選択ワード線が９本（SL-0〜8）配置されており、その９本の選択ワード線に計３３個の選択トランジスタ６が配置される。
以上で説明した実施例のバリエーションについて、具体例を挙げながら以下に変形例１及び変形例２として説明する。
−変形例１−
また、図３〜図５は、本実施形態の変形例１を説明するための図であって、それぞれ、図３は、本変形例１のメモリアレイの回路図を示しており、図４は、図３に示すメモリセル５のアレイ部分を拡大した構造を示しており、図５は、図３のメモリアレイの回路図に対応した平面レイアウトを示している。
図３〜図５に示すように、本変形例１では、選択ワード線（SL-0〜8）が９本、素子分離領域８の間に設けた選択トランジスタ６が１８個、選択トランジスタ６で駆動可能なビット線拡散層２に挟まれたメモリセル５が１７個、それぞれ存在している例を示している。
このように、変形例１では、図１の構造に対して、選択ワード線を１本追加して９本とし、選択トランジスタ６を１つ追加して１８個とし、素子分離領域８間のメモリセル５の数をダミーセルとして１つ追加して１７個としている。
−変形例２−
同様に、図６及び図７は、本実施形態の変形例２を説明するための図であって、それぞれ、図６は、本変形例１のメモリアレイの回路図を示しており、図７は、図６に示すメモリセル５のアレイ部分を拡大した構造を示している。
図６及び図７に示すように、本変形例２では、選択ワード線（SL-0〜8）が９本、素子分離領域８の間に設けた選択トランジスタ６が２０個、選択トランジスタ６で駆動可能なビット線拡散層２に挟まれたメモリセル５が１９個、それぞれ存在している例を示している。
このように、変形例２では、図１の構造に対して、選択ワード線を２本追加して１０本とし、選択トランジスタ６を４つ追加して２０個とし、素子分離領域８間のメモリセル５の数をダミーセルとして３つ追加して１９個としている。
−メモリセルの個数の数え方について−
図８は、局所トラップ型ＭＯＮＯＳ型メモリセルにおいて、素子分離領域８が設けられることにより、メモリ素子の繰り返しパターンが変化する箇所にダミーセルを配置した断面構造を示している。
図８に示すような構造を有する局所トラップ型ＭＯＮＯＳ型メモリセルである場合、背景技術において図１８〜図２６を用いて説明したように、メモリセル５に属する電荷トラップ膜３の片側ごとに独立して記憶状態を制御することができる。このため、図８に示すように、メモリセル５に属する電荷トラップ膜３の片側だけを使用することも可能である。この場合は、図９に示すメモリセル５のアレイ部分を拡大した構造に示すように、両側の素子分離領域８に挟まれた１９個のメモリセル５のうち、中央の１６個のメモリセル５が実際に記憶領域として使用するメモリセル５となる。このようにすると、１９個のメモリセル５を素子分離領域８間に配置することで、両側に１.５個ずつのダミーセルが配置された構造を実現でき、動作上のバランスが良い。
なお、局所トラップ型ＭＯＮＯＳ型メモリにおいては、１つのメモリセル５に二つの情報を記憶することが可能である。特に、記憶領域として使用されるメモリセル５のうちの端部のメモリセルにおいては、ビット線拡散層２に挟まれた電荷トラップ膜３の両端に記憶させてもよいし、片側にのみ記憶させてもよい。したがって、本発明におけるメモリセル５の個数の数え方も、ビット線拡散層２の中心から隣接するビット線拡散層２の中心までを一個と数えてもよいし、ゲート電極４の下にある電荷トラップ膜３の中心から隣り合うゲート電極４の下にある電荷トラップ膜３の中心までを一個と数えることもできる。
なお、局所トラップ型ＭＯＮＯＳ型メモリは、図１等を用いて上述したように、８個の選択トランジスタ６を一つの単位としてメモリセルアレイを構成する。このため、メモリセルアレイは行方向に並ぶ８×Ｎ個（Ｎは自然数）のメモリセル５を基本単位として素子分離領域８で分離される。なお、ここでメモリセル５の個数の数え方は、上述した二通りの数え方がある。
ここで、実際に記憶領域として使用されるメモリセルは、上述の通り８×Ｎ個であるが、上述したように、その両端に記憶領域には使用しない複数個のダミーセルを設けてもよい。これらのダミーセルは、加工安定性の確保、中央部のメモリセル５と端部のメモリセル５の特性の対称性を確保するために配置される。
さらに、選択ワード線は、基本単位である８個の選択トランジスタ６を駆動するために必要な８本（SL-0〜7）と、Ｙ方向にさらに少なくとも１本（SL-8）以上が付加される。上述した実施例では、１本又は２本の選択ワード線（SL-9,10）が付加された場合である。よって、選択ワード線の本数Ｌは、少なくとも９本以上を有する構造が考えられるが、Ｌ＝９本又は１０本を有する場合が現実的である。なお、本実施例においてＬ＝９本の場合の構造か、又はＬ＝１０本の場合の構造か、いずれの構造を採用するかは、駆動したいダミーセルの個数に依存する。
さらに、素子分離領域８で分離された行方向に並ぶ８×Ｎ個（Ｎは自然数）を単位とするメモリセル５に対応して、１つの選択ワード線には、１個から最大Ｎ個の選択トランジスタ６が接続されることになる。よって、本実施例においては、合計で８×Ｎ＋１個からＬ×Ｎ個の選択トランジスタ６が実際に機能する選択トランジスタ６の個数となる。
さらに、メインビット線は、選択トランジスタ２個で一本を共有して配置されるため、（（８×Ｎ＋１）／２）本から（Ｌ×Ｎ）／２本備えることになる。ここで、メインビット線の本数は自然数であるため、（（８×Ｎ＋１）／２）本は（４×Ｎ+１）本と表すことができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその駆動方法について、図面を参照しながら説明する。
図１０は、本実施形態のメモリアレイの回路図を示している。なお、本実施形態のメモリセルの断面構造については、背景技術における図２９を用いて説明した構造と同様であるから、ここではその説明は繰り返さない。
図１０に示すように、本実施形態のメモリセルアレイの構造は、上記した図２８に示した構造と比較すると、既存の選択ワード線（SL-4）に新たな選択トランジスタ６を設け、この選択トランジスタ６のソースが、素子分離領域８で分離された１６番目のメモリセル５の紙面に向かって右側のビット線拡散層２に接続されている点で異なっており、その他の構造は同様である。このように、Ｘ方向（紙面に向かって左右方向：行方向）に延伸する既存の選択ワード線ＳＬ４に新たな選択トランジスタ６を一個追加することにより、素子分離領域８の両脇にあるビット線拡散層２が独立の選択トランジスタ６に接続する構成となり、誤選択、誤書き込み、及び誤消去を起こすことなく駆動することができる。
さらに、選択トランジスタ６の増設によるメモリセルアレイの増加もない。ただし、選択トランジスタ６の大きさ（トランジスタ幅）が小さくなり、電流駆動能力が減少することには留意が必要である。
図１１は、図１０のメモリセルアレイの回路図に対応した平面レイアウトを示している。なお、図１１では、上記図１０における紙面に向かって左右方向の半分、すなわち、選択ワード線（SL-0〜7）相当分とメインビット線（MBL-0〜8）相当分の領域を図示している。
図１１に示すように、紙面に向かって上下方向（Ｘ方向）における中央部分において、素子分離領域８で囲まれた活性領域（薄膜領域）７、ビット線拡散層２、及びゲート電極４からなるメモリセル５が、紙面に向かって左右方向に配置されており、各メモリセル５の上下には、活性領域７、ゲート電極４からなる選択トランジスタ６が配置されている。さらに、メインビット線（MBL-0〜8）は、ＭＢＬコンタクト９を介して、２個の選択トランジスタ６に共通の活性領域７（ドレイン）に接続されている。なお、図１１において、実際に使用する１７個目の選択トランジスタ６は、選択ワード線（SL-4）に接続されている右端の選択トランジスタ６であるが、その他の選択トランジスタ６との電流駆動能力のバランス、それぞれの選択ワード線（SL-1〜7）にかかる容量をそろえるために、選択ワード線（SL-4）の上下にもダミーの選択トランジスタ６を配置している。
−変形例−
図１２は、本実施形態の変形例に係るメモリアレイの回路図を示している。
図１２に示すように、本変形例では、実際に記憶領域として使用するメモリ領域以外のメモリセルも駆動できるように、２４個の選択トランジスタ６とそれぞれのビット線拡散層２を接続している。
このように、実際に記憶領域として使用しないダミーセルにも電圧を印加できるようにしておくことにより、Ｘ方向における中央部のメモリセル５と端部のメモリセル５との特性の対称性を確保しやすくできる。
以上のように、本実施形態に係る半導体記憶装置によると、書き換え単位の分断をメモリセルアレイ内で行う方式の従来構造に比較して、素子分離領域８の両脇にあるビット線拡散層２が独立の選択トランジスタ６に接続されているので、誤書き込み、誤消去、及び誤読み出しを起こすことなく駆動することができる。
また、書き換え単位毎にＸデコーダ及びＹデコーダを備える方式の従来構造と比較すると、素子分離領域８が追加されること、縦方向に選択トランジスタ６が追加されることなどの面積増加の要因はあるが、Ｘデコーダ及びＹデコーダを共通化できることによる面積削減効果の方がはるかに大きいため、結果的に面積増大を大幅に抑制できる。
なお、局所トラップ型ＭＯＮＯＳ型メモリは、図１等を用いて上述したように、８個の選択トランジスタ６を一つの単位としてメモリセルアレイを構成する。このため、メモリセルアレイは行方向に並ぶ８×Ｎ個（Ｎは自然数）のメモリセル５を基本単位として素子分離領域８で分離される。なお、ここでメモリセル５の個数の数え方は、第１の実施形態で説明した二通りの数え方がある。
ここで、実際に記憶領域として使用されるメモリセルは、上述の通り８×Ｎ個であるが、上述したように、その両端に記憶領域には使用しない複数個のダミーセルを設けてもよい。これらのダミーセルは、加工安定性の確保、中央部のメモリセル５と端部のメモリセル５の特性の対称性を確保するために配置される。
さらに、選択ワード線は、基本単位である８個の選択トランジスタ６を駆動するために必要な８本（SL-0〜7）で構成されている。
さらに、素子分離領域８で分離された行方向に並ぶ８×Ｎ個（Ｎは自然数）を単位とするメモリセル５とダミーセルとを加えた数のメモリセル５に対応して、１つの選択ワード線には、最小Ｎ個からダミーセル駆動用を加えたＮ＋１個の選択トランジスタ６が接続されることになる。よって、合計で８×Ｎ＋１個から８×（Ｎ＋１）個の選択トランジスタが実際に機能する選択トランジスタ６の個数となる。
さらに、メインビット線は、選択トランジスタ２個で一本を共有して配置されるため、（（８×Ｎ＋１）／２）本から（Ｌ×Ｎ）／２本備えることになる。ここで、メインビット線の本数は自然数であるため、（（８×Ｎ＋１）／２）本は（４×Ｎ+１）本と表すことができる。
ここで、第１の実施形態に係る半導体記憶装置の構造と第２の実施形態に係る半導体記憶装置の構造とを比較すると、第１の実施形態の構造の場合には、選択ワード線が８本よりも多い一方で、第２の実施形態の構造の場合には、選択ワード線が８本であるという差異がある。
よって、第１の実施形態のように選択ワード線が８本よりも多くなれば、選択ワード線を駆動するデコーダ回路が大きくなるという短所があるが、選択トランジスタ６のゲート幅を広くできるため、選択トランジスタ６の駆動電流を大きくできるという長所がある。逆に、第２の実施形態のように選択ワード線が８本であれば、選択ワード線を駆動するデコーダ回路のサイズは従来と同じであるという長所があるが、選択トランジスタ６のゲート幅が狭くなるため、選択トランジスタ６の駆動電流が小さくなるという短所がある。このような長所及び短所を勘案した上で、第１の実施形態の構造か第２の実施形態の構造かを適宜選択することが重要である。
以上説明したように、本発明に係る半導体記憶装置は、書き換え単位となるメモリセルの間に素子分離領域を設けた場合に、動作に必要な全てのビット線拡散層の電位を選択トランジスタで制御できるものであり、特に、ＭＯＮＯＳ型メモリにとって有用である。
本発明の第１の実施形態のメモリアレイの回路図である。 本発明の第１の実施形態のメモリアレイの回路図に対応した平面レイアウト図である。 本発明の第１の実施形態の変形例１のメモリアレイの回路図である。 本発明の第１の実施形態の変形例１のメモリセルのアレイ部分を拡大した構造を示す図である。 本発明の第１の実施形態の変形例１のメモリアレイの回路図に対応した平面レイアウト図である。 本発明の第１の実施形態の変形例２のメモリアレイの回路図である。 本発明のメモリセルのアレイ部分を拡大した構造を示す図である。 本発明の第１の実施形態における、局所トラップ型ＭＯＮＯＳ型メモリセルにおいて、素子分離領域が設けられることにより、メモリ素子の繰り返しパターンが変化する箇所にダミーセルを配置した断面構造を示す図である。 本発明の第１の実施形態のメモリセルのアレイ部分を拡大した構造を示す図である。 本発明の第２の実施形態のメモリアレイの回路図である。 本発明の第２の実施形態のメモリセルアレイの回路図に対応した平面レイアウト図である。 本発明の第２の実施形態の変形例に係るメモリアレイの回路図である。 ＭＯＮＯＳ型メモリセルの断面図である。 メモリアレイの回路図である。 メモリアレイの一部を拡大して、メインビット線と選択トランジスタとの結線状態を示す図である。 メモリセルのアレイ部分を拡大して示す図である。 メモリアレイの回路図に対応する平面レイアウト図である。 書き込み動作時の回路図である。 書き込み動作時のメモリセルの断面図である。 消去動作時の回路図である。 消去動作時のメモリセルの断面図である。 読み出し動作時の回路図である。 読み出し動作時のメモリセルの断面図である。 読み出し状態を説明するための回路動作図である。 書き換え単位の分断をＸデコーダ（メモリワード線を駆動するデコーダ）で行う方式のチップレイアウトの模式図である。 書き換え単位の分断をメモリセルアレイ内で行う方式のチップレイアウトの模式図である。 バーチャルグラウンド型アレイをメモリセルアレイ内で分断した場合における書き込み動作時の回路図である。 バーチャルグラウンド型アレイをメモリセルアレイ内で分断した場合のメモリアレイ回路図である。 メモリアレイ回路図の一部に対応するメモリセルの断面図である。 メモリアレイ回路図におけるメモリセルのアレイ部分を拡大した図である。
符号の説明
１ 半導体基板
２ ビット線拡散層
３ 電荷トラップ膜
４ ゲート電極
５ メモリセル
６ 選択トランジスタ
７ 活性領域（薄膜領域）
８ 素子分離領域
９ ＭＢＬコンタクト
１０ ビット線絶縁膜

Claims (8)

  1. 基板中に列方向に延伸するように形成され、副ビット線を構成する複数のビット線拡散層と、
    前記基板上に、前記複数のビット線拡散層と交差して行方向に延伸するように形成された複数のワード線と、
    前記複数のビット線拡散層のうちの互いに隣り合う一対のビット線拡散層、前記複数のワード線のうちの前記一対のビット線拡散層に挟まれる領域を交差しているワード線、及び、前記基板と前記ワード線との間に形成されているゲート絶縁膜よりなり、前記複数のビット線拡散層のうちの一のビット線拡散層を隣同士で共有する複数のメモリセルと、
    行方向に延伸する複数の選択ワード線と、
    列方向に延伸する複数の主ビット線と、
    ゲートが前記複数の選択ワード線のうちの一の選択ワード線に接続し、ソースが前記複数のビット線拡散層のうちの一のビット線拡散層に接続し、ドレインが前記複数の主ビット線のうちの一の主ビット線と接続する、前記複数のメモリセルのうちの任意のメモリセルを選択するための複数の選択トランジスタとを、
    前記基板における素子分離領域によって区画された領域内に含んでなるメモリセルアレイを備えた半導体記憶装置であって、
    前記複数のメモリセルは、記憶領域に用いられる行方向に並ぶ８×Ｎ（Ｎは自然数）個のメモリセルを単位として列方向に並んで配置されたメモリセル群であり、
    前記複数の選択ワード線の本数は、少なくとも８本であり、
    前記複数の選択ワード線の各々には、少なくともＮ個に対応する個数の前記選択トランジスタが接続されていると共に、前記複数の選択ワード線の全体には、合計で８Ｎ個に加えて少なくとも１個の前記選択トランジスタが接続されており、
    前記複数の選択トランジスタのうちの８Ｎ個の前記選択トランジスタは、ゲートが互いに異なる前記選択ワード線に接続されると共にドレインを共有する一対の前記選択トランジスタよりなり、
    前記複数の主ビット線は、前記一対の選択トランジスタに共有されたドレインに接続する４Ｎ本に加えて少なくとも１本存在し、
    前記複数のメモリセルを構成する各ビット線拡散層は、前記複数の選択トランジスタを構成する各ソースに接続されている、半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、
    前記複数の選択ワード線の本数は、Ｌ（９又は１０）本であり、
    前記複数の選択トランジスタの個数は、８Ｎ＋１個からＬＮ個であり、
    前記複数の主ビット線は、４Ｎ＋１本から（Ｌ×Ｎ）／２本である、半導体記憶装置。
  3. 請求項１に記載の半導体記憶装置において、
    前記複数の選択ワード線の本数は、８本であり、
    前記複数の選択トランジスタの個数は、８Ｎ＋１個から８Ｎ＋８個であり、
    前記複数の主ビット線は、４Ｎ＋１本から４Ｎ＋４本である、半導体記憶装置。
  4. 請求項１〜３のうちのいずれか１項に記載の半導体記憶装置において、
    前記複数のメモリセルは、前記複数のメモリセル群の各々に、記憶領域に用いられない少なくとも１つのダミーセルを加えてなる、半導体記憶装置。
  5. 請求項４に記載の半導体記憶装置において、
    前記少なくとも１つのダミーセルは、前記複数のメモリセル群の各々の片端に設けられている、半導体記憶装置。
  6. 請求項４に記載の半導体記憶装置において、
    前記少なくとも１つのダミーセルは、２個以上存在するものであって、前記複数のメモリセル群の各々の両端に設けられている、半導体記憶装置。
  7. 請求項２〜６のうちのいずれか１項に記載の半導体記憶装置において、
    前記少なくとも１つのダミーセルは、駆動するように構成されている、半導体記憶装置。
  8. 請求項１〜７のうちのいずれか１項に記載の半導体記憶装置において、
    前記ゲート絶縁膜は、電荷トラップ機能を有する膜であり、
    前記複数のメモリセルを構成するゲート電極は、前記ワード線の一部として機能する、半導体記憶装置。
JP2007295491A 2007-11-14 2007-11-14 半導体記憶装置 Withdrawn JP2009123274A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007295491A JP2009123274A (ja) 2007-11-14 2007-11-14 半導体記憶装置
US12/270,170 US8013378B2 (en) 2007-11-14 2008-11-13 Memory device having additional selection transistors and main bit lines

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007295491A JP2009123274A (ja) 2007-11-14 2007-11-14 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2009123274A true JP2009123274A (ja) 2009-06-04
JP2009123274A5 JP2009123274A5 (ja) 2010-10-07

Family

ID=40622909

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007295491A Withdrawn JP2009123274A (ja) 2007-11-14 2007-11-14 半導体記憶装置

Country Status (2)

Country Link
US (1) US8013378B2 (ja)
JP (1) JP2009123274A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011111290A1 (ja) * 2010-03-10 2011-09-15 パナソニック株式会社 不揮発性半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3433808B2 (ja) * 1992-08-05 2003-08-04 株式会社日立製作所 半導体集積回路装置
US6633496B2 (en) * 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Symmetric architecture for memory cells having widely spread metal bit lines
US5963465A (en) * 1997-12-12 1999-10-05 Saifun Semiconductors, Ltd. Symmetric segmented memory array architecture
US6351415B1 (en) * 2001-03-28 2002-02-26 Tower Semiconductor Ltd. Symmetrical non-volatile memory array architecture without neighbor effect
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
JP4494820B2 (ja) * 2004-02-16 2010-06-30 パナソニック株式会社 不揮発性半導体記憶装置
US7755938B2 (en) * 2004-04-19 2010-07-13 Saifun Semiconductors Ltd. Method for reading a memory array with neighbor effect cancellation

Also Published As

Publication number Publication date
US20090121281A1 (en) 2009-05-14
US8013378B2 (en) 2011-09-06

Similar Documents

Publication Publication Date Title
JP4907897B2 (ja) 不揮発性半導体記憶装置
EP1256960B1 (en) Programming method for non-volatile semiconductor memory device
JP3884397B2 (ja) 不揮発性半導体記憶装置
US7212430B2 (en) Semiconductor memory
US6587380B2 (en) Programming method for non-volatile semiconductor memory device
JP2009267185A (ja) 不揮発性半導体記憶装置
KR100851546B1 (ko) 비휘발성 기억 장치 및 그 동작 방법
US6707720B2 (en) Nonvolatile semiconductor storage device
JP3640180B2 (ja) 不揮発性半導体記憶装置
JP4223859B2 (ja) 不揮発性半導体記憶装置
JP2008021782A (ja) 不揮発性半導体メモリ及びその駆動方法
JP4902196B2 (ja) 不揮発性半導体記憶装置
TW412861B (en) Non-volatile semiconductor memory
JP3640176B2 (ja) 不揮発性半導体記憶装置
US7486533B2 (en) Nonvolatile semiconductor memory
JP3843869B2 (ja) 不揮発性半導体記憶装置
JP2006196700A (ja) 不揮発性半導体記憶装置
JPH11233743A (ja) 不揮発性半導体記憶装置
US6822926B2 (en) Non-volatile semiconductor memory device
JP2009123274A (ja) 半導体記憶装置
JP3985689B2 (ja) 不揮発性半導体記憶装置
JP2805667B2 (ja) 半導体記憶装置
JP7297977B1 (ja) フラッシュメモリ
KR100886859B1 (ko) 비휘발성 반도체 기억 장치
JP4628757B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100716

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100819

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120127

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20120605