JP2009123274A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2009123274A
JP2009123274A JP2007295491A JP2007295491A JP2009123274A JP 2009123274 A JP2009123274 A JP 2009123274A JP 2007295491 A JP2007295491 A JP 2007295491A JP 2007295491 A JP2007295491 A JP 2007295491A JP 2009123274 A JP2009123274 A JP 2009123274A
Authority
JP
Japan
Prior art keywords
bit line
memory
memory device
memory cell
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007295491A
Other languages
English (en)
Other versions
JP2009123274A5 (ja
Inventor
Keita Takahashi
桂太 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2007295491A priority Critical patent/JP2009123274A/ja
Priority to US12/270,170 priority patent/US8013378B2/en
Publication of JP2009123274A publication Critical patent/JP2009123274A/ja
Publication of JP2009123274A5 publication Critical patent/JP2009123274A5/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491Virtual ground arrays
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/24Bit-line control circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】MONOSメモリにおいて、書き換え単位となるメモリセルの間に素子分離領域を設けた場合に、動作に必要な全てのビット線拡散層の電位を選択トランジスタで制御する。
【解決手段】書き換え単位となるメモリセルの間に素子分離領域を設けた半導体記憶装置であって、複数のメモリセルは、記憶領域に用いられる行方向に並ぶ8×N個のメモリセルを単位として列方向に並んで配置されたメモリセル群であり、複数の選択ワード線の本数は、少なくとも8本であり、複数の選択ワード線の各々には、少なくともN個に対応する個数の選択トランジスタが接続され、複数の選択ワード線の全体には、合計で8N個と少なくとも1個の選択トランジスタが接続されている。複数の主ビット線は、一対の選択トランジスタに共有されたドレインに接続する4N本と少なくとも1本存在する。
【選択図】図1

Description

本発明は、半導体記憶装置、特にMONOS型メモリに関する。
近年、不揮発性半導体記憶装置の高集積化及び低コスト化に伴い、バーチャルグラウンド型アレイを有し、局所的に電荷をトラップさせる局所トラップ型MONOSメモリが提案されている。
局所トラップ型MONOSメモリは、バーチャルグラウンド型アレイを有しているため、選択トランジスタを介した動作方法に特徴があり、選択トランジスタの配置方法又は駆動方法が重要である。
以下、従来の不揮発性半導体記憶装置の構造及び動作について、図面を参照しながら説明する(例えば、特許文献1参照)。
まず、従来の不揮発性半導体記憶蔵置の構造について、図13〜図17を参照しながら説明する。
図13は、MONOS型メモリセルの断面図を示している。
図13に示すように、半導体基板1上には、複数のビット線拡散層2が互いに離間して配置されており、ビット線拡散層2に挟まれた半導体基板1上には、電荷トラップ膜(ONO絶縁膜)3、ゲート電極4が順次積層されており、ビット線拡散層2上には、ビット線絶縁膜10が配置されている。なお、ゲート電極4はビット線絶縁膜10上にも配置されており、X方向(紙面に向かって左右方向)に延伸している。また、ビット線拡散層2はY方向(紙面に向かって手前から奥手方向)に延伸している。
図14は、メモリアレイの回路図を示している。
図14に示すように、メモリセル5を挟むように、上下に選択トランジスタ6が配置されている。メモリセル5は、X方向(紙面に向かって左右方向)に延伸するメモリワード線(WL0,WL1)にゲート電極4が接続されている。通常、選択トランジスタ6に挟まれたメモリワード線はY方向(紙面に向かって上下方向)に64〜512本程度存在しているが、ここでは説明の便宜上、2本(WL0,WL1)のみを図示している。また、選択トランジスタは、通常のMOS構造からなるトランジスタであり、各メモリセル5に共通のゲート電極4、選択トランジスタ固有のゲート絶縁膜、ソース、及びドレインなどから構成されている。但し、選択トランジスタのゲート電極4の材料は、メモリセル5のゲート電極4の材料とは別材料で構成されていても構わない。
また、X方向に並ぶ8個のメモリセル5の上下には、合計8個の選択トランジスタ6が配置されており、X方向に延伸する選択ワード線(SL0〜SL7)に選択トランジスタ6のゲート電極4がそれぞれ接続されている。さらに、Y方向に延伸するメインビット線(MBL-0〜15)が、X方向に並ぶメモリセル5の2個に1本の割合で配置されており、2個の選択トランジスタ6で共有されるドレインに接続されている。なお、メインビット線は、通常、X方向に1K本程度配置されているが、ここでは説明の便宜上、16本(MBL-0〜15)のみ図示している。また、図14では、メインビット線(MBL-0〜15)と選択トランジスタ6との接続状態は示していないが、これについては以下図15に示している。
図15は、上記図14に示す一部を拡大して、メインビット線(MBL-0〜15)と選択トランジスタ6との結線状態を示している。
図15に示すように、各メインビット線は2個の選択トランジスタ6に共通のドレインに接続されており、各選択トランジスタ6を介してメモリセル5のビット線拡散層(ソース・ドレイン)2(図1参照)に接続されている。このように、8個のメモリセル5毎に、4本のメインビット線が、8個の選択トランジスタ6を介して、8本のビット線拡散層2に接続されている。
図16は、上記図14に示すメモリセル5のアレイ部分を拡大して示している。
図16に示すように、メモリセル5のゲート電極はX方向(紙面に向かって左右方向)に延伸するメモリワード線(WL0〜WL6)に接続されており、メモリセル5のソース・ドレインとなるビット線拡散層2は、Y方向(紙面に向かって上下方向)に延伸しており(DBL-0〜20)、拡散層ビット線を構成している。なお、図16では、X方向に20個のメモリセル5が並んでおり、Y方向に7個のメモリセル5が並んだ場合を図示しているが、このような構成がマトリックス状に配置されてアレイを構成する。
図17は、上記図14のメモリアレイの回路図に対応する平面レイアウトを示している。なお、図17では、上記図14における左右方向の半分、すなわち、選択ワード線(SL-0〜7)相当分とメインビット線(MBL-0〜7)相当分の領域を図示している。
図17に示すように、紙面に向かって上下方向における中央部分において、素子分離領域8で囲まれた活性領域(薄膜領域)7、ビット線拡散層2、及びゲート電極4からなるメモリセル5が、紙面に向かって左右方向に並んで配置されており、各メモリセル5の上下には、活性領域7、ゲート電極4からなる選択トランジスタ6が配置されている。さらに、メインビット線は、MBLコンタクト9を介して、2個の選択トランジスタ6に共通の活性領域7(ドレイン)に接続されている。
次に、従来の不揮発性半導体記憶装置の動作について、図18〜図24を参照しながら説明する。
図18は、書き込み動作時の回路図であり、図19は、対応する書き込み動作時のメモリセルの断面図を示している。
図18に示すように、メモリワード線WLに+9V、メモリセル5(Cell-2)の右側のビット線拡散層2に+5V、左側のビット線拡散層2に0Vを印加する。他のビット線拡散層2はオープン状態である。これにより、図19に示すように、メモリセル5(Cell-2)の電荷トラップ膜3における右端部に電子aが注入される。
次に、図20は、消去動作時の回路図であり、図21は、対応する消去動作時のメモリセルの断面図を示している。
図20に示すように、メモリワード線WLに−5V、メモリセル5(Cell-2)の右側のビット線拡散層2に+5Vを印加する。他のビット線拡散層2はオープン状態である。これにより、図21に示すように、メモリセル5(Cell-2)の電荷トラップ膜3における右端部と、メモリセル5(Cell-3)の電荷トラップ膜3における左端部にホールbが注入される。
次に、図22は、読み出し動作時の回路図であり、図23は、対応する読み出し動作時のメモリセルの断面図を示している。
図22に示すように、メモリワード線WLに+5V、メモリセル5(Cell-2)の右側のビット線拡散層2に0V、左側のビット線拡散層2に+1Vを印加する。他のビット線拡散層2はオープン状態である。これにより、図23に示すように、メモリセル5(Cell-2)の電荷トラップ膜3における右端部に電子aが注入されている場合にはしきい値電圧が上昇するため、ソース・ドレイン間に電流があまり流れない。メモリセル5(Cell-2)の電荷トラップ膜3の右端部にホールbが注入されている場合にはしきい値電圧が下降するため、ソース・ドレイン間に電流が多く流れる。このようにして、メモリセル5のソース・ドレイン間に流れる電流量を比較することにより、メモリセルの書き込み状態であるか消去状態であるかを判別することができる。
なお、各メモリセル5は、電荷トラップ膜3の右端部及び左端部のそれぞれにおける電荷状態を独立に制御できるため、1つのメモリセルで2ビットの状態を記憶することができる。
図24は、上記図16に対応する図であって、選択トランジスタ6も含めた読み出し状態を説明するための回路動作図を示している。なお、図24では、紙面に向かって左から4番目のメモリセル5における電荷トラップ膜3の右端部の電荷状態を読み出す場合を示している。
図24に示すように、左から4番目のメモリセル5における左側のビット線拡散層2に+1Vを印加するために、メインビット線(MBL-3)に+1Vを印加し、選択ワード線(SL-1)に5Vを印加して選択ワード線(SL-1)にゲート電極4が接続されている選択トランジスタをオン状態にする。これにより、メインビット線(MBL-3)に印加した+1Vをオン状態になった選択トランジスタのソースに伝達し、そのソースに接続された左から4番目のメモリセル5の左側のビット線拡散層2に+1Vを伝達する。同様に、左から4番目のメモリセル5における右側のビット線拡散層2に0Vを印加するために、メインビット線(MBL-0)に0Vを印加し、選択ワード線(SL-5)に5Vを印加して選択ワード線(SL-5)にゲート電極4が接続されている選択トランジスタをオン状態にする。これにより、メインビット線(MBL-0)に印加した0Vをオン状態になった選択トランジスタのソースに伝達し、そのソースに接続された左から4番目のメモリセル5の右側のビット線拡散層2に0Vを伝達する。
このように、4本のメインビット線と8本の選択ワード線に印加する電圧を変化させることにより、複数のビット線拡散層2の電位状態を制御することができる。
ところで、不揮発性メモリでは、書き換えることのできるメモリ容量の単位(以下、書き換え単位)がユーザー要望などにより制限される。一般的に、書き換え単位が小さいほどユーザーの使い勝手は良いという一方で、メモリアレイの面積が大きくなるという問題がある。
そこで、以下では、まず、バーチャルグラウンド型アレイを有し、局所的に電荷トラップさせるMONOSメモリ技術における、従来の書き換え単位を小さくする方法について、図面を参照しながら説明する。
バーチャルグラウンド型アレイを有する場合、上記図18のような書き込み状態においては、書き込み対象であるメモリセル5(Cell-2)だけでなく、同一のメモリワード線WLに接続された隣接するメモリセル5(Cell-0,1,3,4,5など)もオン状態となる。そのため、図18ではメモリセル5(Cell-2)にのみ書き込み電流が流れているように図示しているが、実際には、同一のメモリワード線WLに接続された隣り合うメモリセル5(Cell-0,1,3,4,5など)にも微小な電流が流れ、これらのメモリセルも少しだけ書き込み状態になる(一般に、書き込みディスターブ現象と呼ばれる)。
この書き込みディスターブ現象について、メモリセル群が同一の書き換え単位に属する場合、例えば隣り合うメモリセルが同じ書き込みの単位であれば、この書き込みディスターブ回数が一回乃至数回までである。しかしながら、メモリセルが異なる書き換え単位に属する場合、例えば、一のメモリセルが書き込みの単位であり、隣り合うメモリセルが消去状態の単位であれば、消去状態の単位に対して1万〜10万回程度の書き込みディスターブがかかる場合もあり、データが消去状態から書き込み状態に変化してしまう、すなわち、データが破壊されてしまうという問題が発生する。
これに対し、異なる書き換え単位にメモリセル群が属する場合における上記書き込みディスターブ現象の問題を回避する目的で、バーチャルグラウンド型アレイを書き換え単位で電気的に分断する構造が提案されている(例えば、特許文献2参照)。
図25は、書き換え単位の分断をXデコーダ(メモリワード線WLを駆動するデコーダ)で行う方式のチップレイアウトの模式図を示している。
図25に示すように、この方式では、書き換え単位毎に、XデコーダとYデコーダをひとつずつ備える必要があり、チップサイズが大きくなるという問題がある。なお、Y方向の書き換え単位の分断は、選択トランジスタ単位で行うことができる。
一方、図26は、書き換え単位の分断をメモリセルアレイ内で行う方式のチップレイアウトの模式図を示している。
図26に示すように、この方式では、XデコーダとYデコーダとを複数の書き換え単位で共有化できるため、チップサイズの増大は抑制される。
ここで、上記図25の構成と図26の構成とを比較すると、Xデコーダは、図25の場合で4個要するが、図26の場合では1個で済むことになる。ただし、駆動すべきメモリワード線容量が大きくなるので、図26の場合のXデコーダは図25の場合のXデコーダよりもサイズが大きくなるが、総面積としては図26の場合の方が小さくなる。また、Yデコーダは、図25の場合と図26の場合とでほぼ同一にできるので、図26の場合は、Xデコーダの個数の少ない分だけ図25の場合と比べて小さくすることができる。
より具体的には、図25におけるメモリアレイ-1,2,3,4のそれぞれの面積を1.0として、Xデコーダ-1,2,3,4のそれぞれの面積を0.3、Yデコーダ-1,2,3,4のそれぞれの面積を0.3とすると、図25におけるメモリチップの面積は、1×4+0.3×4+0.3×4=6.4となる。一方、図26におけるメモリアレイ-1,2,3,4のそれぞれの面積を1.0として、Xデコーダの面積を0.6、Yデコーダの面積を0.3とすると、図26におけるメモリチップの面積は、1×4+0.6+0.3×4=4.9となる。すなわち、図25と図26のメモリチップの面積比は、4.9/6.4となり、図26の場合では図25の場合に比べて、77%の面積縮小効果が得られることが分かる。
図27は、上記図26に示したようなバーチャルグラウンド型アレイをメモリセルアレイ内で分断した場合における書き込み動作時の回路図を示している。
図27に示すように、メモリセル5(Cell-13〜15)とメモリセル5(Cell-16〜17)とが異なる書き換え単位に属しているが、同図に示すように、メモリセル5(Cell-15)の右側のビット線拡散層2とメモリセル5(Cell-16)の左側のビット線拡散層2とが電気的に分離されているため、上記の書き込みディスターブ現象による問題は生じない。
図28は、バーチャルグラウンド型アレイをメモリセルアレイ内で分断した場合のメモリアレイ回路図を示している。上記図27を用いて説明したような電気的分離を行うために、図28に示すように、メモリセル5は、16個を単位とするメモリセル5群毎に、素子分離領域8によって電気的に絶縁分離されている。
図29は、上記図28の回路図の一部に対応するメモリセルの断面図を示している。
上記図28を用いて説明した素子分離領域8は、図29に示すように、隣り合うビット線拡散層2の間に設けられている。なお、この素子分離領域8は、電荷トラップ膜3の下に設けられていてもよいし、素子分離領域8に、加工を安定させるためなどの理由により、実際の記憶領域としては使用しないダミーのメモリセル5を配置してもよい。
図30は、上記図28の回路図におけるメモリセル5のアレイ部分を拡大した図を示している。
図30に示すように、16個のメモリセル5群毎に、素子分離領域8が配置されており、素子分離領域8は、例えばシャロートレンチアイソレーション法又はLOCOS法などを用いて素子分離溝が形成され、シリコン酸化膜などが埋め込まれて形成されている。
以上のように、書き換え単位の分断をメモリセルアレイ内で行う方式のチップレイアウトでは、素子分離領域を設けることでディスターブ現象を回避すると共に、チップサイズの増大を抑制している。
米国特許公報第5,963,465号 米国特許公報第6,975,536号
しかしながら、上記従来例に示した書き換え単位となるメモリセルの間に素子分離領域を設けた構造である場合、上記図28に示すように、図14の配線構造と同様の配線構造を採用すると、素子分離領域8で分離された16番目(紙面に向かって左側から数えて16番目)のメモリセル5のビット線拡散層2を制御する配線を設けることができず、このビット線拡散層2を駆動することができない。これに対して、このビット線拡散層2をいずれかの選択トランジスタ6のソースに接続したとしても、誤書き込み、誤消去、又は誤読み出しなどの誤動作が生じることになる。つまり、上記図28に示す構造を用いた方式では、動作に必要な全てのビット線拡散層2の電位を選択トランジスタ6で制御することができないという問題がある。
前記に鑑み、本発明の目的は、書き換え単位となるメモリセル群の間に素子分離領域を設ける構造を採用した場合において、動作に必要な全てのビット線拡散層の電位を選択トランジスタで制御することができる構造を備えた半導体記憶装置を提供することである。
前記の目的を達成するために、本発明の一形態に係る半導体記憶装置は、基板中に列方向に延伸するように形成され、副ビット線を構成する複数のビット線拡散層と、基板上に、複数のビット線拡散層と交差して行方向に延伸するように形成された複数のワード線と、複数のビット線拡散層のうちの互いに隣り合う一対のビット線拡散層、複数のワード線のうちの一対のビット線拡散層に挟まれる領域を交差しているワード線、及び、基板とワード線との間に形成されているゲート絶縁膜よりなり、複数のビット線拡散層のうちの一のビット線拡散層を隣同士で共有する複数のメモリセルと、行方向に延伸する複数の選択ワード線と、列方向に延伸する複数の主ビット線と、ゲートが複数の選択ワード線のうちの一の選択ワード線に接続し、ソースが複数のビット線拡散層のうちの一のビット線拡散層に接続し、ドレインが複数の主ビット線のうちの一の主ビット線と接続する、複数のメモリセルのうちの任意のメモリセルを選択するための複数の選択トランジスタとを、基板における素子分離領域によって区画された領域内に含んでなるメモリセルアレイを備えた半導体記憶装置であって、複数のメモリセルは、記憶領域に用いられる行方向に並ぶ8×N(Nは自然数)個のメモリセルを単位として列方向に並んで配置されたメモリセル群であり、複数の選択ワード線の本数は、少なくとも8本であり、複数の選択ワード線の各々には、少なくともN個に対応する個数の選択トランジスタが接続されていると共に、複数の選択ワード線の全体には、合計で8N個に加えて少なくとも1個の選択トランジスタが接続されており、複数の選択トランジスタのうちの8N個の選択トランジスタは、ゲートが互いに異なる選択ワード線に接続されると共にドレインを共有する一対の選択トランジスタよりなり、複数の主ビット線は、一対の選択トランジスタに共有されたドレインに接続する4N本に加えて少なくとも1本存在し、複数のメモリセルを構成する各ビット線拡散層は、複数の選択トランジスタを構成する各ソースに接続されている。
本発明の一形態に係る半導体記憶装置において、複数の選択ワード線の本数は、L(9又は10)本であり、複数の選択トランジスタの個数は、8N+1個からLN個であり、複数の主ビット線は、4N+1本から(L×N)/2本である。
本発明の一形態に係る半導体記憶装置において、複数の選択ワード線の本数は、8本であり、複数の選択トランジスタの個数は、8N+1個から8N+8個であり、複数の主ビット線は、4N+1本から4N+4本である。
本発明の一形態に係る半導体記憶装置において、複数のメモリセルは、複数のメモリセル群の各々に、記憶領域に用いられない少なくとも1つのダミーセルを加えてなる。
本発明の一形態に係る半導体記憶装置において、少なくとも1つのダミーセルは、複数のメモリセル群の各々の片端に設けられている。
本発明の一形態に係る半導体記憶装置において、少なくとも1つのダミーセルは、2個以上存在するものであって、複数のメモリセル群の各々の両端に設けられている。
本発明の一形態に係る半導体記憶装置において、少なくとも1つのダミーセルは、駆動するように構成されている。
本発明の一形態に係る半導体記憶装置において、ゲート絶縁膜は、電荷トラップ機能を有する膜であり、複数のメモリセルを構成するゲート電極は、ワード線の一部として機能する。
本発明の半導体記憶装置によれば、書き換え単位となるメモリセルの間に素子分離領域を設ける構造を採用した場合に、動作に必要な全てのビット線拡散層の電位を選択トランジスタで制御することができる。その結果、一対のXデコーダとYデコーダを備えるメモリセルアレイ内において書き換え単位を分割することができるため、小さいメモリコア面積であって、且つ、小さい書き換え単位を実現することができる。
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体記憶装置及びその駆動方法について、図面を参照しながら説明する。
図1は、本実施形態のメモリアレイの回路図を示している。なお、本実施形態のメモリセルの断面構造については、背景技術における図29を用いて説明した構造と同様であるから、ここではその説明は繰り返さない。
図1に示すように、本実施形態のメモリアレイの基本的な構造は、上記した図28に示した構造と比較すると、選択ワード線(SL-0〜7)に加えて選択ワード線(SL-8)が設けられていると共に、該選択ワード線(SL-8)に接続する選択トランジスタ6が設けられており、該選択トランジスタ6のソースが、素子分離領域8で分離された16番目のメモリセル5の紙面に向かって右側のビット線拡散層2に接続されている点で異なっており、その他の構造は同様である。このように、選択ワード線(SL-8)を設け、該選択ワード線(SL-8)に接続する選択トランジスタ6を、16個のメモリセルからなるメモリセル群ひとつに対してY方向(紙面に向かって上下方向:列方向)にさらに一個設けることにより(従来例の8個に対してさらに1個追加することにより)、動作に必要な全てのビット線拡散層2の電位を制御することが可能になる。
なお、ここでは、本実施形態の半導体記憶装置を構成するメモリ素子がMONOS型メモリ素子である場合について説明したが、これに限定されるものではなく、同様なアレイ構成を用いる浮遊ゲート電極型メモリ素子であってもよいし、シリコン酸化膜中に微細なシリコン単結晶粒を含むナノクリスタルメモリ素子などであってもよい。
また、図1に示すメモリセル5のアレイ部分を拡大した構造については、背景技術における図16を用いて説明した構造と同様である。すなわち、図16に示したように、メモリセル5のゲート電極はX方向(紙面に向かって左右方向:行方向)に延伸するメモリワード線(WL0〜WL6)に接続され、メモリセル5のソース・ドレインとなるビット線拡散層2は、Y方向に延伸し、拡散層ビット線を構成している(DBL-0〜21)。X方向においては、16個のメモリセル5からなるメモリセル群毎に、素子分離領域8が配置されており、Y方向に7個のメモリセル5が並んでおり、それらがマトリックス状に配置されてアレイを構成している。
図2は、図1のメモリアレイの回路図に対応した平面レイアウトを示している。なお、図2では、上記図1における紙面に向かって左右方向の半分、すなわち、選択ワード線(SL-0〜8)相当分とメインビット線(MBL-0〜8)相当分の領域を図示している。
図2に示すように、紙面に向かって上下方向における中央部分において、素子分離領域8で囲まれた活性領域(薄膜領域)7、ビット線拡散層2、及びゲート電極4からなるメモリセル5が、X方向に向かって配置されており、各メモリセル5の上下には、活性領域7、ゲート電極4からなる選択トランジスタ6が配置されている。さらに、メインビット線(MBL-0〜8)は、MBLコンタクト9を介して、2個の選択トランジスタ6に共通の活性領域7(ドレイン)に接続されている。なお、図2において、実際に使用する選択ワード線(SL-8)に接続される選択トランジスタ6は、図中、紙面に向かって右下端の1個であるが、当該選択ワード線(SL-8)にかかる容量がその他の選択ワード線(SL-0〜7)にかかる容量と揃えるために、その他の選択ワード線(SL-0〜7)に接続される選択トランジスタ6と同様に、選択ワード線(SL-8)においても2つの選択トランジスタ6を設けている。
以上のように、本実施形態に係る半導体記憶装置によると、書き換え単位の分断をメモリセルアレイ内で行う方式の従来構造に比較して、素子分離領域8の両脇にあるビット線拡散層2が独立の選択トランジスタ6に接続されているので、誤書き込み、誤消去、及び誤読み出しを起こすことなく駆動することができる。
また、書き換え単位毎にXデコーダ及びYデコーダを備える方式の従来構造と比較すると、素子分離領域8が追加されること、縦方向に選択トランジスタ6が追加されることなどの面積増加の要因はあるが、Xデコーダ及びYデコーダを共通化できることによる面積削減効果の方がはるかに大きいため、結果的に面積増大を大幅に抑制できる。
なお、図1では、X方向に並ぶ16個のメモリセル5毎に、選択ワード線が9本(SL-0〜8)配置されており、その9本の選択ワード線に合計17個の選択トランジス6が配置されているが、その配置方法、それぞれの選択トランジスタ6のソースとメモリセル5のビット線拡散層2との接続方法は、他の方法によってもよい。
さらに、図1では、素子分離領域8の間にメモリセル5がX方向に16個配置されている場合について説明したが、例えば素子分離領域8間に、X方向に8個設けられている場合、または、X方向に32個設けられている場合など、実際に記憶領域として使用される8個のメモリセル5を単位としてその整数倍からなるメモリセル群を設ければよい。さらに、その8個のメモリセル5を単位とするメモリセル群に、メモリ素子として実際に記憶領域として使用しないダミーのメモリセル5をさらに配置するようにしてもよい。また、この場合に、ダミーのメモリセル5に接続されるビット線拡散層2を駆動できるように、選択トランジスタ6を上記の合計17個からさらに増設してもよく、この場合、選択ワード線を上記の合計9本からさらに増やして10本にしてもよい。
例えば、素子分離領域8の間にX方向に8個のメモリセル5が配置される場合には、X方向の8個のメモリセル5に対して、選択ワード線が9本(SL-0〜8)配置されており、その9本の選択ワード線に合計9個の選択トランジスタ6が配置される。また、素子分離領域8の間にX方向に32個のメモリセルが配置される場合には、X方向の32個のメモリセル5に対して、選択ワード線が9本(SL-0〜8)配置されており、その9本の選択ワード線に計33個の選択トランジスタ6が配置される。
以上で説明した実施例のバリエーションについて、具体例を挙げながら以下に変形例1及び変形例2として説明する。
−変形例1−
また、図3〜図5は、本実施形態の変形例1を説明するための図であって、それぞれ、図3は、本変形例1のメモリアレイの回路図を示しており、図4は、図3に示すメモリセル5のアレイ部分を拡大した構造を示しており、図5は、図3のメモリアレイの回路図に対応した平面レイアウトを示している。
図3〜図5に示すように、本変形例1では、選択ワード線(SL-0〜8)が9本、素子分離領域8の間に設けた選択トランジスタ6が18個、選択トランジスタ6で駆動可能なビット線拡散層2に挟まれたメモリセル5が17個、それぞれ存在している例を示している。
このように、変形例1では、図1の構造に対して、選択ワード線を1本追加して9本とし、選択トランジスタ6を1つ追加して18個とし、素子分離領域8間のメモリセル5の数をダミーセルとして1つ追加して17個としている。
−変形例2−
同様に、図6及び図7は、本実施形態の変形例2を説明するための図であって、それぞれ、図6は、本変形例1のメモリアレイの回路図を示しており、図7は、図6に示すメモリセル5のアレイ部分を拡大した構造を示している。
図6及び図7に示すように、本変形例2では、選択ワード線(SL-0〜8)が9本、素子分離領域8の間に設けた選択トランジスタ6が20個、選択トランジスタ6で駆動可能なビット線拡散層2に挟まれたメモリセル5が19個、それぞれ存在している例を示している。
このように、変形例2では、図1の構造に対して、選択ワード線を2本追加して10本とし、選択トランジスタ6を4つ追加して20個とし、素子分離領域8間のメモリセル5の数をダミーセルとして3つ追加して19個としている。
−メモリセルの個数の数え方について−
図8は、局所トラップ型MONOS型メモリセルにおいて、素子分離領域8が設けられることにより、メモリ素子の繰り返しパターンが変化する箇所にダミーセルを配置した断面構造を示している。
図8に示すような構造を有する局所トラップ型MONOS型メモリセルである場合、背景技術において図18〜図26を用いて説明したように、メモリセル5に属する電荷トラップ膜3の片側ごとに独立して記憶状態を制御することができる。このため、図8に示すように、メモリセル5に属する電荷トラップ膜3の片側だけを使用することも可能である。この場合は、図9に示すメモリセル5のアレイ部分を拡大した構造に示すように、両側の素子分離領域8に挟まれた19個のメモリセル5のうち、中央の16個のメモリセル5が実際に記憶領域として使用するメモリセル5となる。このようにすると、19個のメモリセル5を素子分離領域8間に配置することで、両側に1.5個ずつのダミーセルが配置された構造を実現でき、動作上のバランスが良い。
なお、局所トラップ型MONOS型メモリにおいては、1つのメモリセル5に二つの情報を記憶することが可能である。特に、記憶領域として使用されるメモリセル5のうちの端部のメモリセルにおいては、ビット線拡散層2に挟まれた電荷トラップ膜3の両端に記憶させてもよいし、片側にのみ記憶させてもよい。したがって、本発明におけるメモリセル5の個数の数え方も、ビット線拡散層2の中心から隣接するビット線拡散層2の中心までを一個と数えてもよいし、ゲート電極4の下にある電荷トラップ膜3の中心から隣り合うゲート電極4の下にある電荷トラップ膜3の中心までを一個と数えることもできる。
なお、局所トラップ型MONOS型メモリは、図1等を用いて上述したように、8個の選択トランジスタ6を一つの単位としてメモリセルアレイを構成する。このため、メモリセルアレイは行方向に並ぶ8×N個(Nは自然数)のメモリセル5を基本単位として素子分離領域8で分離される。なお、ここでメモリセル5の個数の数え方は、上述した二通りの数え方がある。
ここで、実際に記憶領域として使用されるメモリセルは、上述の通り8×N個であるが、上述したように、その両端に記憶領域には使用しない複数個のダミーセルを設けてもよい。これらのダミーセルは、加工安定性の確保、中央部のメモリセル5と端部のメモリセル5の特性の対称性を確保するために配置される。
さらに、選択ワード線は、基本単位である8個の選択トランジスタ6を駆動するために必要な8本(SL-0〜7)と、Y方向にさらに少なくとも1本(SL-8)以上が付加される。上述した実施例では、1本又は2本の選択ワード線(SL-9,10)が付加された場合である。よって、選択ワード線の本数Lは、少なくとも9本以上を有する構造が考えられるが、L=9本又は10本を有する場合が現実的である。なお、本実施例においてL=9本の場合の構造か、又はL=10本の場合の構造か、いずれの構造を採用するかは、駆動したいダミーセルの個数に依存する。
さらに、素子分離領域8で分離された行方向に並ぶ8×N個(Nは自然数)を単位とするメモリセル5に対応して、1つの選択ワード線には、1個から最大N個の選択トランジスタ6が接続されることになる。よって、本実施例においては、合計で8×N+1個からL×N個の選択トランジスタ6が実際に機能する選択トランジスタ6の個数となる。
さらに、メインビット線は、選択トランジスタ2個で一本を共有して配置されるため、((8×N+1)/2)本から(L×N)/2本備えることになる。ここで、メインビット線の本数は自然数であるため、((8×N+1)/2)本は(4×N+1)本と表すことができる。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体記憶装置及びその駆動方法について、図面を参照しながら説明する。
図10は、本実施形態のメモリアレイの回路図を示している。なお、本実施形態のメモリセルの断面構造については、背景技術における図29を用いて説明した構造と同様であるから、ここではその説明は繰り返さない。
図10に示すように、本実施形態のメモリセルアレイの構造は、上記した図28に示した構造と比較すると、既存の選択ワード線(SL-4)に新たな選択トランジスタ6を設け、この選択トランジスタ6のソースが、素子分離領域8で分離された16番目のメモリセル5の紙面に向かって右側のビット線拡散層2に接続されている点で異なっており、その他の構造は同様である。このように、X方向(紙面に向かって左右方向:行方向)に延伸する既存の選択ワード線SL4に新たな選択トランジスタ6を一個追加することにより、素子分離領域8の両脇にあるビット線拡散層2が独立の選択トランジスタ6に接続する構成となり、誤選択、誤書き込み、及び誤消去を起こすことなく駆動することができる。
さらに、選択トランジスタ6の増設によるメモリセルアレイの増加もない。ただし、選択トランジスタ6の大きさ(トランジスタ幅)が小さくなり、電流駆動能力が減少することには留意が必要である。
図11は、図10のメモリセルアレイの回路図に対応した平面レイアウトを示している。なお、図11では、上記図10における紙面に向かって左右方向の半分、すなわち、選択ワード線(SL-0〜7)相当分とメインビット線(MBL-0〜8)相当分の領域を図示している。
図11に示すように、紙面に向かって上下方向(X方向)における中央部分において、素子分離領域8で囲まれた活性領域(薄膜領域)7、ビット線拡散層2、及びゲート電極4からなるメモリセル5が、紙面に向かって左右方向に配置されており、各メモリセル5の上下には、活性領域7、ゲート電極4からなる選択トランジスタ6が配置されている。さらに、メインビット線(MBL-0〜8)は、MBLコンタクト9を介して、2個の選択トランジスタ6に共通の活性領域7(ドレイン)に接続されている。なお、図11において、実際に使用する17個目の選択トランジスタ6は、選択ワード線(SL-4)に接続されている右端の選択トランジスタ6であるが、その他の選択トランジスタ6との電流駆動能力のバランス、それぞれの選択ワード線(SL-1〜7)にかかる容量をそろえるために、選択ワード線(SL-4)の上下にもダミーの選択トランジスタ6を配置している。
−変形例−
図12は、本実施形態の変形例に係るメモリアレイの回路図を示している。
図12に示すように、本変形例では、実際に記憶領域として使用するメモリ領域以外のメモリセルも駆動できるように、24個の選択トランジスタ6とそれぞれのビット線拡散層2を接続している。
このように、実際に記憶領域として使用しないダミーセルにも電圧を印加できるようにしておくことにより、X方向における中央部のメモリセル5と端部のメモリセル5との特性の対称性を確保しやすくできる。
以上のように、本実施形態に係る半導体記憶装置によると、書き換え単位の分断をメモリセルアレイ内で行う方式の従来構造に比較して、素子分離領域8の両脇にあるビット線拡散層2が独立の選択トランジスタ6に接続されているので、誤書き込み、誤消去、及び誤読み出しを起こすことなく駆動することができる。
また、書き換え単位毎にXデコーダ及びYデコーダを備える方式の従来構造と比較すると、素子分離領域8が追加されること、縦方向に選択トランジスタ6が追加されることなどの面積増加の要因はあるが、Xデコーダ及びYデコーダを共通化できることによる面積削減効果の方がはるかに大きいため、結果的に面積増大を大幅に抑制できる。
なお、局所トラップ型MONOS型メモリは、図1等を用いて上述したように、8個の選択トランジスタ6を一つの単位としてメモリセルアレイを構成する。このため、メモリセルアレイは行方向に並ぶ8×N個(Nは自然数)のメモリセル5を基本単位として素子分離領域8で分離される。なお、ここでメモリセル5の個数の数え方は、第1の実施形態で説明した二通りの数え方がある。
ここで、実際に記憶領域として使用されるメモリセルは、上述の通り8×N個であるが、上述したように、その両端に記憶領域には使用しない複数個のダミーセルを設けてもよい。これらのダミーセルは、加工安定性の確保、中央部のメモリセル5と端部のメモリセル5の特性の対称性を確保するために配置される。
さらに、選択ワード線は、基本単位である8個の選択トランジスタ6を駆動するために必要な8本(SL-0〜7)で構成されている。
さらに、素子分離領域8で分離された行方向に並ぶ8×N個(Nは自然数)を単位とするメモリセル5とダミーセルとを加えた数のメモリセル5に対応して、1つの選択ワード線には、最小N個からダミーセル駆動用を加えたN+1個の選択トランジスタ6が接続されることになる。よって、合計で8×N+1個から8×(N+1)個の選択トランジスタが実際に機能する選択トランジスタ6の個数となる。
さらに、メインビット線は、選択トランジスタ2個で一本を共有して配置されるため、((8×N+1)/2)本から(L×N)/2本備えることになる。ここで、メインビット線の本数は自然数であるため、((8×N+1)/2)本は(4×N+1)本と表すことができる。
ここで、第1の実施形態に係る半導体記憶装置の構造と第2の実施形態に係る半導体記憶装置の構造とを比較すると、第1の実施形態の構造の場合には、選択ワード線が8本よりも多い一方で、第2の実施形態の構造の場合には、選択ワード線が8本であるという差異がある。
よって、第1の実施形態のように選択ワード線が8本よりも多くなれば、選択ワード線を駆動するデコーダ回路が大きくなるという短所があるが、選択トランジスタ6のゲート幅を広くできるため、選択トランジスタ6の駆動電流を大きくできるという長所がある。逆に、第2の実施形態のように選択ワード線が8本であれば、選択ワード線を駆動するデコーダ回路のサイズは従来と同じであるという長所があるが、選択トランジスタ6のゲート幅が狭くなるため、選択トランジスタ6の駆動電流が小さくなるという短所がある。このような長所及び短所を勘案した上で、第1の実施形態の構造か第2の実施形態の構造かを適宜選択することが重要である。
以上説明したように、本発明に係る半導体記憶装置は、書き換え単位となるメモリセルの間に素子分離領域を設けた場合に、動作に必要な全てのビット線拡散層の電位を選択トランジスタで制御できるものであり、特に、MONOS型メモリにとって有用である。
本発明の第1の実施形態のメモリアレイの回路図である。 本発明の第1の実施形態のメモリアレイの回路図に対応した平面レイアウト図である。 本発明の第1の実施形態の変形例1のメモリアレイの回路図である。 本発明の第1の実施形態の変形例1のメモリセルのアレイ部分を拡大した構造を示す図である。 本発明の第1の実施形態の変形例1のメモリアレイの回路図に対応した平面レイアウト図である。 本発明の第1の実施形態の変形例2のメモリアレイの回路図である。 本発明のメモリセルのアレイ部分を拡大した構造を示す図である。 本発明の第1の実施形態における、局所トラップ型MONOS型メモリセルにおいて、素子分離領域が設けられることにより、メモリ素子の繰り返しパターンが変化する箇所にダミーセルを配置した断面構造を示す図である。 本発明の第1の実施形態のメモリセルのアレイ部分を拡大した構造を示す図である。 本発明の第2の実施形態のメモリアレイの回路図である。 本発明の第2の実施形態のメモリセルアレイの回路図に対応した平面レイアウト図である。 本発明の第2の実施形態の変形例に係るメモリアレイの回路図である。 MONOS型メモリセルの断面図である。 メモリアレイの回路図である。 メモリアレイの一部を拡大して、メインビット線と選択トランジスタとの結線状態を示す図である。 メモリセルのアレイ部分を拡大して示す図である。 メモリアレイの回路図に対応する平面レイアウト図である。 書き込み動作時の回路図である。 書き込み動作時のメモリセルの断面図である。 消去動作時の回路図である。 消去動作時のメモリセルの断面図である。 読み出し動作時の回路図である。 読み出し動作時のメモリセルの断面図である。 読み出し状態を説明するための回路動作図である。 書き換え単位の分断をXデコーダ(メモリワード線を駆動するデコーダ)で行う方式のチップレイアウトの模式図である。 書き換え単位の分断をメモリセルアレイ内で行う方式のチップレイアウトの模式図である。 バーチャルグラウンド型アレイをメモリセルアレイ内で分断した場合における書き込み動作時の回路図である。 バーチャルグラウンド型アレイをメモリセルアレイ内で分断した場合のメモリアレイ回路図である。 メモリアレイ回路図の一部に対応するメモリセルの断面図である。 メモリアレイ回路図におけるメモリセルのアレイ部分を拡大した図である。
符号の説明
1 半導体基板
2 ビット線拡散層
3 電荷トラップ膜
4 ゲート電極
5 メモリセル
6 選択トランジスタ
7 活性領域(薄膜領域)
8 素子分離領域
9 MBLコンタクト
10 ビット線絶縁膜

Claims (8)

  1. 基板中に列方向に延伸するように形成され、副ビット線を構成する複数のビット線拡散層と、
    前記基板上に、前記複数のビット線拡散層と交差して行方向に延伸するように形成された複数のワード線と、
    前記複数のビット線拡散層のうちの互いに隣り合う一対のビット線拡散層、前記複数のワード線のうちの前記一対のビット線拡散層に挟まれる領域を交差しているワード線、及び、前記基板と前記ワード線との間に形成されているゲート絶縁膜よりなり、前記複数のビット線拡散層のうちの一のビット線拡散層を隣同士で共有する複数のメモリセルと、
    行方向に延伸する複数の選択ワード線と、
    列方向に延伸する複数の主ビット線と、
    ゲートが前記複数の選択ワード線のうちの一の選択ワード線に接続し、ソースが前記複数のビット線拡散層のうちの一のビット線拡散層に接続し、ドレインが前記複数の主ビット線のうちの一の主ビット線と接続する、前記複数のメモリセルのうちの任意のメモリセルを選択するための複数の選択トランジスタとを、
    前記基板における素子分離領域によって区画された領域内に含んでなるメモリセルアレイを備えた半導体記憶装置であって、
    前記複数のメモリセルは、記憶領域に用いられる行方向に並ぶ8×N(Nは自然数)個のメモリセルを単位として列方向に並んで配置されたメモリセル群であり、
    前記複数の選択ワード線の本数は、少なくとも8本であり、
    前記複数の選択ワード線の各々には、少なくともN個に対応する個数の前記選択トランジスタが接続されていると共に、前記複数の選択ワード線の全体には、合計で8N個に加えて少なくとも1個の前記選択トランジスタが接続されており、
    前記複数の選択トランジスタのうちの8N個の前記選択トランジスタは、ゲートが互いに異なる前記選択ワード線に接続されると共にドレインを共有する一対の前記選択トランジスタよりなり、
    前記複数の主ビット線は、前記一対の選択トランジスタに共有されたドレインに接続する4N本に加えて少なくとも1本存在し、
    前記複数のメモリセルを構成する各ビット線拡散層は、前記複数の選択トランジスタを構成する各ソースに接続されている、半導体記憶装置。
  2. 請求項1に記載の半導体記憶装置において、
    前記複数の選択ワード線の本数は、L(9又は10)本であり、
    前記複数の選択トランジスタの個数は、8N+1個からLN個であり、
    前記複数の主ビット線は、4N+1本から(L×N)/2本である、半導体記憶装置。
  3. 請求項1に記載の半導体記憶装置において、
    前記複数の選択ワード線の本数は、8本であり、
    前記複数の選択トランジスタの個数は、8N+1個から8N+8個であり、
    前記複数の主ビット線は、4N+1本から4N+4本である、半導体記憶装置。
  4. 請求項1〜3のうちのいずれか1項に記載の半導体記憶装置において、
    前記複数のメモリセルは、前記複数のメモリセル群の各々に、記憶領域に用いられない少なくとも1つのダミーセルを加えてなる、半導体記憶装置。
  5. 請求項4に記載の半導体記憶装置において、
    前記少なくとも1つのダミーセルは、前記複数のメモリセル群の各々の片端に設けられている、半導体記憶装置。
  6. 請求項4に記載の半導体記憶装置において、
    前記少なくとも1つのダミーセルは、2個以上存在するものであって、前記複数のメモリセル群の各々の両端に設けられている、半導体記憶装置。
  7. 請求項2〜6のうちのいずれか1項に記載の半導体記憶装置において、
    前記少なくとも1つのダミーセルは、駆動するように構成されている、半導体記憶装置。
  8. 請求項1〜7のうちのいずれか1項に記載の半導体記憶装置において、
    前記ゲート絶縁膜は、電荷トラップ機能を有する膜であり、
    前記複数のメモリセルを構成するゲート電極は、前記ワード線の一部として機能する、半導体記憶装置。
JP2007295491A 2007-11-14 2007-11-14 半導体記憶装置 Withdrawn JP2009123274A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007295491A JP2009123274A (ja) 2007-11-14 2007-11-14 半導体記憶装置
US12/270,170 US8013378B2 (en) 2007-11-14 2008-11-13 Memory device having additional selection transistors and main bit lines

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007295491A JP2009123274A (ja) 2007-11-14 2007-11-14 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2009123274A true JP2009123274A (ja) 2009-06-04
JP2009123274A5 JP2009123274A5 (ja) 2010-10-07

Family

ID=40622909

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007295491A Withdrawn JP2009123274A (ja) 2007-11-14 2007-11-14 半導体記憶装置

Country Status (2)

Country Link
US (1) US8013378B2 (ja)
JP (1) JP2009123274A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011111290A1 (ja) * 2010-03-10 2011-09-15 パナソニック株式会社 不揮発性半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3433808B2 (ja) * 1992-08-05 2003-08-04 株式会社日立製作所 半導体集積回路装置
US5963465A (en) * 1997-12-12 1999-10-05 Saifun Semiconductors, Ltd. Symmetric segmented memory array architecture
US6633496B2 (en) * 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Symmetric architecture for memory cells having widely spread metal bit lines
US6351415B1 (en) * 2001-03-28 2002-02-26 Tower Semiconductor Ltd. Symmetrical non-volatile memory array architecture without neighbor effect
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
JP4494820B2 (ja) * 2004-02-16 2010-06-30 パナソニック株式会社 不揮発性半導体記憶装置
US7755938B2 (en) * 2004-04-19 2010-07-13 Saifun Semiconductors Ltd. Method for reading a memory array with neighbor effect cancellation

Also Published As

Publication number Publication date
US20090121281A1 (en) 2009-05-14
US8013378B2 (en) 2011-09-06

Similar Documents

Publication Publication Date Title
JP4907897B2 (ja) 不揮発性半導体記憶装置
EP1256960B1 (en) Programming method for non-volatile semiconductor memory device
JP3884397B2 (ja) 不揮発性半導体記憶装置
US7212430B2 (en) Semiconductor memory
US6587380B2 (en) Programming method for non-volatile semiconductor memory device
JP2009267185A (ja) 不揮発性半導体記憶装置
KR100851546B1 (ko) 비휘발성 기억 장치 및 그 동작 방법
US6707720B2 (en) Nonvolatile semiconductor storage device
JP3640180B2 (ja) 不揮発性半導体記憶装置
JP4223859B2 (ja) 不揮発性半導体記憶装置
JP2008021782A (ja) 不揮発性半導体メモリ及びその駆動方法
JP4902196B2 (ja) 不揮発性半導体記憶装置
TW412861B (en) Non-volatile semiconductor memory
JP3640176B2 (ja) 不揮発性半導体記憶装置
US7486533B2 (en) Nonvolatile semiconductor memory
JP3843869B2 (ja) 不揮発性半導体記憶装置
JP2006196700A (ja) 不揮発性半導体記憶装置
JPH11233743A (ja) 不揮発性半導体記憶装置
US6822926B2 (en) Non-volatile semiconductor memory device
JP2009123274A (ja) 半導体記憶装置
JP3985689B2 (ja) 不揮発性半導体記憶装置
JP2805667B2 (ja) 半導体記憶装置
JP7297977B1 (ja) フラッシュメモリ
KR100886859B1 (ko) 비휘발성 반도체 기억 장치
JP4628757B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100716

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100819

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120127

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20120605