JP3640180B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子を備えたツインメモリセルにて構成される不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体装置として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide -Semiconductorまたは-Substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子（ＭＯＮＯＳメモリ素子またはセルともいう）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有している。
【０００４】
このような構造を有する複数のツインＭＯＮＯＳフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて、メモリセルアレイ領域が構成される。
【０００５】
【発明が解決しようとする課題】
このツインＭＯＮＯＳフラッシュメモリセルを駆動するには、２本のビット線と、１本のワード線と、２本のコントロールゲート線とを要する。ただし、多数のツインメモリセルを駆動するに際して、異なるコントロールゲートであっても同じ電位に設定する場合には、これらの線を共通接続することができる。
【０００６】
ここで、コントロールゲート線を多数のツインメモリセルにて共用すると、コントロールゲート線の負荷が大きくなり、高速駆動できないばかりか、消費電力も大きくなり、携帯機器等には適さなくなる。
【０００７】
メインコントロールゲート線とサブコントロールゲート線とに分け、選択されるブロック領域内のツインメモリセルに接続されるサブコントロールゲート線のみを、コントロールゲート線選択トランジスタを介してメインコントロールゲート線に接続すれば、上記の問題は解決できる。
【０００８】
ただし、特にデータリード時のようにコントロールゲート線に印加される電圧を確保するには、コントロールゲート線選択トランジスタのゲート電圧を昇圧によって高めなければならなかった。
【０００９】
本発明は、ツインメモリセルへのリード動作を解析することで、コントロールゲート線選択スイッチング素子への制御電圧を低電圧化した不揮発性半導体記憶装置を提供することにある。
【００１０】
本発明の他の目的は、ツインメモリセルからの書き込み動作を解析することで、コントロールゲート線選択スイッチング素子への制御電圧を低電圧化した不揮発性半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
（Ａ）本発明の第１の不揮発性半導体記憶装置は、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、相交差する第１及び第２の方向にそれぞれ複数配列してなるメモリセルアレイ領域と、
前記メモリセルアレイ領域を分割した複数のブロック領域の各々に設けられ、前記ツインメモリセルの前記第１，第２の不揮発性メモリ素子に接続されて前記第１の方向に沿って延びる、複数の第１のサブコントロールゲート線および複数の第２のサブコントロールゲート線と、
前記第１の方向に沿って配置された前記ブロック領域に亘って延在形成され、前記第１の方向に沿って配置された前記ブロック領域内の前記複数のサブコントロールゲート線の各々に共通接続される複数のメインコントロールゲート線と、
前記複数のメインコントロールゲート線の各々と、前記複数のサブコントロールゲート線の各々との共通接続箇所に配設され、制御電圧に基づいて接続／非接続をそれぞれ選択する複数のコントロールゲート線選択スイッチング素子と、
前記複数のコントロールゲート線選択スイッチング素子に前記制御電圧を供給するコントロールゲート線選択ドライバと、
を有する。
【００１２】
前記複数のサブコントロールゲート線の各々は、前記第２の方向で隣接する一方の前記ツインメモリセルの前記第１のコントロールゲートと、他方の前記ツインメモリセルの前記第２のコントロールゲートとにそれぞれ接続されている。
【００１３】
前記複数のコントロールゲート線選択スイッチング素子は、前記複数のサブコントロールゲート線のうち、前記第２の方向にて１本置きに配置された半数のサブコントロールゲート線に接続された第１のコントロールゲート線選択スイッチング素子群と、残りの半数のサブコントロールゲート線に接続された第２のコントロールゲート線選択スイッチング素子群とを有する。
【００１４】
前記コントロールゲート線選択ドライバは、前記第１のコントロールゲート線選択スイッチング素子群に第１の制御電圧を供給する第１のコントロールゲート線選択ドライバと、前記第２のコントロールゲート線選択スイッチング素子群に第２の制御電圧を供給する第２のコントロールゲート線選択ドライバとを有する。
【００１５】
前記ツインメモリセルの前記第１，第２の不揮発性メモリ素子の一方よりデータ読み出しをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第１のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第１のコントロールゲート線選択ドライバは前記第２の制御電圧より高い前記第１の制御電圧を前記第１のコントロールゲート線選択スイッチング素子群に供給する。
【００１６】
前記ツインメモリセルの前記第１，第２の不揮発性メモリ素子の他方よりデータ読み出しをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第２のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第２のコントロールゲート線選択ドライバは前記第１の制御電圧より高い前記第２の制御電圧を前記第２のコントロールゲート線選択スイッチング素子群に供給する。
【００１７】
本発明の一態様によれば、データリード時には、コントロールゲート線選択スイッチング素子によって選ばれたサブコントロールゲート線のみがメインコントロールゲート線に接続されるので、コントロールゲート線による負荷を低減して高速動作が可能となる。
【００１８】
また、選択セル（選択された第１または第２の不揮発性メモリ素子）からのデータリード時には、その選択セルを含むツインメモリセルにて、オーバーライド電圧が高く設定される。このため、オーバーライド電圧が印加されるサブコントロールゲート線と接続されるコントロールゲート線選択スイッチング素子の制御電圧を高くする必要がある。
【００１９】
一方、ツインメモリセルの読み出し電圧は、オーバーライド電圧に比べて低く設定されることができる。このため、その読み出し電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択トランジスタのバックゲートの影響は少ないので、その制御電圧をオーバーライド電圧が印加される側ほど高める必要はない。このように、一方のコントロールゲート線選択スイッチング素子の制御電圧を低くできるので、高電圧を生成する昇圧回路（チャージポンプ）の負荷を小さくできる。
【００２０】
（Ｂ）本発明の第２の不揮発性半導体記憶装置は、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、相交差する第１及び第２の方向にそれぞれ複数配列してなるメモリセルアレイ領域と、
前記メモリセルアレイ領域を分割した複数のブロック領域の各々に設けられ、前記ツインメモリセルの前記第１，第２の不揮発性メモリ素子に接続されて前記第１の方向に沿って延びる、複数の第１のサブコントロールゲート線および複数の第２のサブコントロールゲート線と、
前記第１の方向に沿って配置された前記ブロック領域に亘って延在形成され、前記第１の方向に沿って配置された前記ブロック領域内の前記複数のサブコントロールゲート線の各々に共通接続される複数のメインコントロールゲート線と、
前記複数のメインコントロールゲート線の各々と、前記複数のサブコントロールゲート線の各々との共通接続箇所に配設され、制御電圧に基づいて接続／非接続をそれぞれ選択する複数のコントロールゲート線選択スイッチング素子と、
前記複数のコントロールゲート線選択スイッチング素子に前記制御電圧を供給するコントロールゲート線選択ドライバと、
を有する。
【００２１】
前記複数のサブコントロールゲート線の各々は、前記第２の方向で隣接する一方の前記ツインメモリセルの前記第１のコントロールゲートと、他方の前記ツインメモリセルの前記第２のコントロールゲートとにそれぞれ接続されている。
【００２２】
前記複数のコントロールゲート線選択スイッチング素子は、前記複数のサブコントロールゲート線のうち、前記第２の方向にて１本置きに配置された半数のサブコントロールゲート線に接続された第１のコントロールゲート線選択スイッチング素子群と、残りの半数のサブコントロールゲート線に接続された第２のコントロールゲート線選択スイッチング素子群とを有する。
【００２３】
前記コントロールゲート線選択ドライバは、前記第１のコントロールゲート線選択スイッチング素子群に第１の制御電圧を供給する第１のコントロールゲート線選択ドライバと、前記第２のコントロールゲート線選択スイッチング素子群に第２の制御電圧を供給する第２のコントロールゲート線選択ドライバとを有する。
【００２４】
前記ツインメモリセルの前記第１，第２の不揮発性メモリ素子の一方よりデータ書き込みをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第１のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第１のコントロールゲート線選択ドライバは前記第２の制御電圧より低い前記第１の制御電圧を前記第１のコントロールゲート線選択スイッチング素子群に供給する。
【００２５】
前記ツインメモリセルの前記第１，第２の不揮発性メモリ素子の他方よりデータ書き込みをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第２のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第２のコントロールゲート線選択ドライバは前記第１の制御電圧より低い前記第２の制御電圧を前記第２のコントロールゲート線選択スイッチング素子群に供給する。
【００２６】
本発明の一態様によれば、データプログラム時には、コントロールゲート線選択スイッチング素子によって選ばれたサブコントロールゲート線のみがメインコントロールゲート線に接続されるので、コントロールゲート線による負荷を低減して高速動作が可能となる。
【００２７】
また、選択セル（選択された第１または第２の不揮発性メモリ素子）からのデータプログラミング時には、その選択セルを含むツインメモリセルにて、書き込み電圧が高く設定されている。このため、書き込み電圧が印加されるサブコントロールゲート線と接続されるコントロールゲート線選択スイッチング素子の制御電圧を高くする必要がある。
【００２８】
一方、ツインメモリセルのオーバーライド電圧は、書き込み電圧に比べて低く設定される。このため、そのオーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択トランジスタのバックゲートの影響は少ないので、その制御電圧を書き込み電圧が印加される側ほど高める必要はない。このように、一方のコントロールゲート線選択スイッチング素子の制御電圧を低くできるので、高電圧を生成する昇圧回路（チャージポンプ）の負荷を小さくできる。
【００２９】
本発明の第１および第２の不揮発性半導体記憶装置は、次の態様をとることができる。
【００３０】
前記第１，第２の制御電圧を、前記第１，第２のコントロールゲート線選択ドライバに供給するコントロールゲート線選択電圧制御回路をさらに有することができる。
【００３１】
選択する前記第１，第２の不揮発性メモリ素子を特定するアドレス信号をプリデコードするプリデコーダをさらに有することができる。この場合、前記コントロールゲート線選択電圧制御回路は、前記プリデコーダからのプリデコード出力に従って、前記第１，第２の制御電圧の各々を、前記低電圧または前記高電圧に設定することができる。
【００３２】
前記第１，第２のコントロールゲート線選択ドライバは、前記第１の方向に沿って配列された複数のブロック領域の各々の各一つにそれぞれ対応して設けることができる。この場合、前記コントロールゲート線選択電圧制御回路は、前記第１の方向に沿って配列される前記複数のブロック領域の各一つに対応して設けられた前記第１，第２のコントロールゲート線選択ドライバに、それぞれ前記第１，第２の制御電圧を供給する。
【００３３】
前記プリデコーダからの前記プリデコード出力に基づいて、前記第２の方向に沿って配列されたブロック領域を一括して選択するグローバルデコーダがさらに設けることができる。この場合、前記第１，第２のコントロールゲート線選択ドライバは、前記グローバルデコードからのデコード出力がアクティブであるときに、前記第１，第２の制御電圧を前記第１，第２のコントロールゲート線選択スイッチング素子群に供給する。
【００３４】
前記第１，第２のコントロールゲート線選択ドライバは、前記複数のブロック領域の各々と前記第２の方向にて隣接するローカルドライバ領域にそれぞれ配置することができる。
【００３５】
この場合、前記ローカルドライバ領域は、第２の方向にて奇数番目の前記ブロック領域と偶数番目の前記ブロック領域とを前記第２の方向にて挟んだ両側にそれぞれ設けることができる。
【００３６】
この場合、前記奇数番目のブロック領域と前記偶数番目のブロック領域とにそれぞれ配置された複数のサブコントロールゲート線のうち、前記第２の方向にて１本置きに配置された半数サブコントロールゲート線に前記第１のコントロールゲート線選択スイッチング素子群が接続され、残りの半数のサブコントロールゲート線には前記第２のコントロールゲート線選択スイッチング素子群が接続することができる。
【００３７】
そして、前記奇数番目のブロック領域と隣接する前記ローカルドライバ領域には、前記第１のコントロールゲート線選択スイッチング素子群を駆動する前記第１のコントロールゲート線選択ドライバが設けられ、前記偶数番目のブロック領域と隣接する前記ローカルドライバ領域には、前記第２のコントロールゲート線選択スイッチング素子群を駆動する前記第２のコントロールゲート線選択ドライバが設けることができる。こうして、第１，第２のコントロールゲート線選択ドライバを２つのブロック領域にて共用することができる。
【００３８】
前記第１，第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）および酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することができるが、これに限らず他の構造を採用することができる。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００４０】
（ツインメモリセル構造）
図１は不揮発性半導体記憶装置の一断面を示している。図１において、１つのツインメモリセル１００は、Ｐ型ウェル１０２上にゲート絶縁膜を介して例えばポリシリコンを含む材料から形成されるワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂと、第１，第２のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８Ｂとを有する。
【００４１】
第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。
【００４２】
第１，第２のメモリ素子１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層することで構成される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００４３】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００４４】
この第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトとして機能する。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。
【００４５】
図１に示すように、行方向（図１の第２の方向Ｂ）に間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００４６】
また、図１に示すコントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の方向Ａ）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用される。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００４７】
ここで、［ｉ］番目のツインメモリセル１００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のコントロールゲート線１０６Ａとには、例えばワードゲート，コントロールゲート，ワード線よりも上層の金属層で形成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接続されている。
【００４８】
Ｐ型ウェル１０２には、［ｉ］番目のツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられている。
【００４９】
これらの不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ型不純物層で、列方向（図１の紙面に垂直な第１の方向Ａ方向）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用されるサブビット線として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などをサブビット線ＳＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも称する。
【００５０】
（不揮発性半導体記憶装置の全体構成）
上述のツインメモリセル１００を用いて構成される不揮発性半導体記憶装置の全体構成について、図２（Ａ）〜図２（Ｅ）を参照して説明する。
【００５１】
図２（Ａ）は１チップの不揮発性半導体記憶装置の平面レイアウト図であり、メモリセルアレイ領域２００とグローバルワード線デコーダ２０１とを有する。メモリセルアレイ領域２００は、例えば計６４個の第０〜第６３のセクタ領域２１０を有する。
【００５２】
６４個のセクタ領域２１０は、図２（Ａ）に示すようにメモリセルアレイ領域２００を第２の方向（行方向）Ｂでそれぞれ分割したもので、各セクタ領域２１０は第１の方向（列方向）Ａを長手方向とする縦長形状を有する。データ消去の最小単位がセクタ領域２１０であり、セクタ領域２１０内の記憶データは一括してまたは時分割で消去される。
【００５３】
メモリセルアレイ領域２００は、例えば４Ｋ本のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。ここで、本実施の形態では１本のサブビット線ＳＢＬに２つのＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続されるため、４Ｋ本のサブビット線ＳＢＬは８Ｋｂｉｔの記憶容量を意味する。各セクタ領域２１０の記憶容量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本のワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定義される記憶容量を有する。
【００５４】
図２（Ｂ）は、図２（Ａ）に示す不揮発性半導体記憶装置の隣り合う２つの第０及び第１のセクタ領域２１０の詳細を示している。図２（Ｂ）に示すように、２つのセクタ２１０の両側に、ローカルドライバ領域（ローカルコントロールゲートドライバ、ローカルコントロールゲート線選択ドライバ及びローカルワード線ドライバを含む）２２０Ａ，２２０Ｂが配置されている。また、２つのセクタ２１０と２つのローカルドライバ領域２２０Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２が配置されている。
【００５５】
各セクタ領域２１０は第２の方向にて分割され、１６ビットのデータをリード・ライト可能にＩ／Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力ビットに対応したメモリブロック）２１４を有している。各メモリブロック２１４は、図２（Ｂ）に示すように、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００５６】
図２（Ｃ）に示すように、図２（Ｂ）に示す一つのセクタ領域２１０は、第１の方向Ａにて８個のラージブロック２１２に分割されている。この各ラージブロック２１２は、図２（Ｄ）に示すように、第１の方向Ａにて８個のスモールブロック２１５に分割されている。
【００５７】
各スモールブロック２１５は、図２（Ｅ）に示すように、６４本のワード線ＷＬを有する。そして、各スモールブロック２１５は、行方向に沿って配列された１６個のスモールメモリブロック２１６により構成されている。
【００５８】
（セクタ領域の詳細）
図３は、図２（Ａ）に示すセクタ領域０の詳細を示している。図３に示すスモールメモリブロック２１６は、図４に示すように、ツインメモリセル１００を列方向に例えば６４個、行方向に例えば４個配列したものである。一つのスモールメモリブロック２１６には、例えば４本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線である４本のサブビット線ＳＢＬ０〜ＳＢＬ３と、６４本のワード線ＷＬとが接続されている。
【００５９】
ここで、偶数のサブコントロールゲート線ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと奇数列（第１列または第３列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。同様に、奇数のサブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと偶数列（第２列または第４列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。
【００６０】
図３に示すように、一つのセクタ領域２１０内にはスモールメモリブロック２１６が列方向に６４個配列される。１６ビットの入出力を行うために、１６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のスモールメモリブロック２１６が行方向に配列されている。
【００６１】
行方向に配列された１６個のスモールメモリブロック２１６の１６本のサブコントロールゲート線ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣＧ０に共通接続されている。同様に、１６本のサブコントロールゲート線ＳＣＧ１はメインコントロールゲート線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣＧ２はメインコントロールゲート線ＭＣＧ２に、１６本のサブコントロールゲート線ＳＣＧ３はメインコントロールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００６２】
このセクタ領域０内の各スモールブロック２１５には、コントロールゲート駆動部であるＣＧドライバ３００−０〜３００−６３の一つがそれぞれ設けられている。この各ＣＧドライバ３００−０〜３００−６３には、行方向に延びる上述の４本のメインコントロールゲート線ＭＣＧ０〜ＭＣＧ３が接続されている。
【００６３】
図５は、相隣り合うセクタ領域０とセクタ領域１にそれぞれ属する２つのスモールブロック２１５の関係を示している。セクタ領域０とセクタ領域１とでは６４本のワード線ＷＬ０〜ＷＬ６３が共用されるが、メインコントロールゲート線ＭＣＧ０〜ＭＣＧ３及びメインビット線ＭＢＬはそれぞれ独立して設けられている。特に図５では、セクタ領域０内のスモールブロック２１５に対応するローカルＣＧドライバＣＧＤＲＶ０〜３と、セクタ領域１内のスモールブロック２１５に対応するローカルＣＧドライバＣＧＤＲＶ０〜３とが示されている。ローカルＣＧドライバＣＧＤＲＶ０〜３の４つで、図３におけるＣＧドライバ３００を構成している。ＣＧドライバ３００はスモールブロック２１５毎に独立して設けられている。
【００６４】
スモールブロック２１５毎に配置された各サブコントロールゲート線ＳＣＧは、対応するメインコントロールゲート線ＭＣＧの各一つに共通接続されている。メインコントロールゲート線ＭＣＧから各サブコントロールゲート線ＳＣＧに至る各経路途中には、コントロールゲート線選択スイッチング素子であるコントロールゲート線選択ゲート２１７Ａ，２１７Ｂが配置されている。なお、例えば偶数本目のサブコントロールゲート線ＳＣＧには上述のコントロールゲート線選択ゲート２１７Ａがそれぞれ接続されるのに対し、奇数本目のサブコントロールゲート線ＳＣＧにはコントロールゲート線選択ゲート２１７Ｂが接続されている。ここで、図５において、サブコントロールゲート線ＳＣＧの本数の数え方は、セクタ０においては左側から数えていくものとし、セクタ１においては右側から数えていくものとする。
【００６５】
スモールメモリブロック２１６に配置された４本のサブビット線ＳＢＬ（不純物層）は、各々、金属配線であるメインビット線ＭＢＬに接続されている。このメインビット線ＭＢＬは、列方向（第１の方向Ａ）に配列されたスモールメモリブロック２１６間で共有されている。
【００６６】
隣り合う２つの第０，第１のセクタ領域２１０内の２つのスモールブロック２１５及びその両側のローカルドライバ領域２２０Ａ，２２０Ｂの詳細を図６に示す。図６においても、サブコントロールゲート線ＳＣＧの本数の数え方は、セクタ０においては左側から数えていくものとし、セクタ１においては右側から数えていくものとする。
【００６７】
図６に示すように、左側のローカルドライバ領域２２０Ａには、図５に示す４つのローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。同様に、右側のローカルドライバ領域２２０Ｂには、図５に示す４つのローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。
【００６８】
また、左側のローカルドライバ領域２２０Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，２，…６２を駆動するローカルワード線ドライバＷＬＤＲＶ０，…ＷＬＤＲＶ６２が配置されている。右側のローカルドライバ領域２２０Ｂには、セクタ０，１内の奇数番目のワード線ＷＬ１，３，…６３を駆動するローカルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が配置されている。
【００６９】
さらに、図５及び図６に示すように、右側のローカルドライバ領域２２０Ｂには、セクタ０，１の例えば偶数番目のサブコントロールゲート線ＳＣＧに接続されたコントロールゲート線選択ゲート２１７Ａを駆動するローカルコントロールゲート線ドライバＣＳＤＲＶ１が配置されている。左側のローカルドライバ領域２２０Ａには、セクタ０，１の例えば奇数番目のサブコントロールゲート線ＳＣＧに接続されたコントロールゲート線選択ゲート２１７Ｂを駆動するローカルコントロールゲート線ドライバＣＳＤＲＶ０が配置されている。
【００７０】
（セクタ０，１の駆動回路）
次に、図７を参照してセクタ０，１内の各スモールブロック２１５内のツインメモリセルを駆動する回路について説明する。
【００７１】
まず、セクタ０〜６３に共用される構成として、プリデコーダ４００と、６４個のグローバルデコーダ４０２−０〜４０２−６３と、Ｙデコーダ４０４とが設けられている。
【００７２】
プリデコーダ４００は、選択対象の不揮発性メモリ素子（選択セル）を特定するアドレス信号Ａ［２０−０］をデコードするものである。このアドレス信号Ａ［２０−０］の意味付けを下記の表１に示す。
【００７３】
【表１】

【００７４】
表１に示すように、上位のアドレス信号Ａ［２０−１５］で６４セクタの中の一つのセクタが選択され、中位のアドレス信号Ａ［１４−１２］で図４に示す一つのスモールメモリブロック２１６内の４セル（８ビット）の中の１ビットが選択され、下位のアドレス信号Ａ［１１−０］で一つのセクタ内の４０９６本の中の１本のワード線ＷＬが選択される。また、アドレス信号Ａ［１１−９］で一つのセクタ内に存在する８つのラージブロック２１２の中の一つが選択され、アドレス信号Ａ［８−６］で一つのラージブロック２１２内に存在する８つのスモールブロック２１５の中の一つが選択され、アドレス信号Ａ［５−０］で一つのスモールブロック２１５内に存在する６４本のワード線ＷＬの中の１本が選択される。
【００７５】
６４個のグローバルデコーダ４０２−０〜４０２−６３は、下位のアドレス信号Ａ［１１−０］をプリデコーダ４００にてプリデコードした結果に基づいて、６４本のグローバルワード線ＧＷＬ［０］〜ＧＷＬ［６３］をアクティブとする。なお、データリード時とデータプログラム時では１本のグローバルワード線ＧＷＬのみがアクティブ（Ｖｄｄ）とされる。データイレース時で、一つのセクタ内を一括して消去する際には６４本のグローバルワード線ＧＷＬが全てアクティブ（Ｖｄｄ）とされることにより、一つのセクタ内のすべてのワード線が選択されて、消去用のワード線電圧が供給される。また、一つのセクタ内のすべてのコントロールゲート線が選択されて、消去用のコントロールゲート電圧が供給される。
【００７６】
Ｙデコーダ４０４は、Ｙパス選択ドライバ４１０を介してＹパス回路４１２を駆動して、スモールブロック２１５内の選択されたビット線を、後段のセンスアンプまたはビット線ドライバに接続するものである。
【００７７】
図５及び図６にて既に説明した通り、図７の各スモールブロック２１５の左右には、ローカルドライバ領域２２０Ａ，２２０Ｂが設けられている。
【００７８】
セクタ０，１内の例えば第１行目のスモールブロック２１５−０を例に挙げれば、その左側のローカルドライバ領域２２０Ａには、セクタ０内の第１行目のスモールブロック２１５−０の４本のメインコントロールゲート線ＭＣＧを駆動するコントロールゲート線ドライバＣＧＤＲＶ、すなわちローカルＣＧドライバＣＧＤＲＶ０〜３と、セクタ０，１内の偶数本目の３２本のワード線ＷＬを駆動するローカルワード線ドライバＷＬＤＲＶ［３１−０］と、セクタ０，１内の奇数本目のサブコントロールゲート線ＳＣＧ１，３，…６３に接続されたコントロールゲート線選択トランジスタ２１７Ｂを駆動するローカルコントロールゲート線選択ドライバＣＳＤＲＶ［０］が配置されている。右側のローカルドライバ領域２２０Ｂには、セクタ１内の第１行目のスモールブロック２１５−０の４本のメインコントロールゲート線ＭＣＧを駆動するコントロールゲート線ドライバＣＧＤＲＶ、すなわちローカルＣＧドライバＣＧＤＲＶ０〜３と、セクタ０，１内の奇数本目の３２本のワード線ＷＬを駆動するローカルワード線ドライバＷＬＤＲＶ［６３−３２］と、セクタ０，１内の偶数本目のサブコントロールゲート線ＳＣＧ０，２，…，６２に接続されたコントロールゲート線選択トランジスタ２１７Ａを駆動するローカルコントロールゲート線選択ドライバＣＳＤＲＶ［１］が配置されている。
【００７９】
次に、セクタ０，１の例えば上辺に配置されたセクタ制御回路２２２の詳細について、図７を参照して説明する。
【００８０】
セクタ０，１にそれぞれ対応して設けられた２つのコントロールゲート電圧制御回路ＥＯＣＴＬは、プリデコーダ４００からのプリデコード出力に基づき、ＶＰ１及びＶＰ２のいずれかの電位に設定される２種類のコントロールゲート用高電圧ＶＰＣＧ［１：０］を出力する。すなわち、一方のコントロールゲート用高電圧ＶＰＣＧ［０］がＶＰ１であれば、他方のコントロールゲート用高電圧ＶＰＣＧ［１］はＶＰ２となる。
【００８１】
ここで、電圧ＶＰ１，ＶＰ２は図示しない昇圧回路（チャージポンプ）にて生成され、動作モードによって異なる昇圧電圧に設定されている。例えば、データリード時であればＶＰ１＝１．５Ｖ，ＶＰ２＝３Ｖとなる。一方、データプログラム時であればＶＰ１＝５．５Ｖ，ＶＰ２＝２．５Ｖとなる。
【００８２】
図８に、コントロールゲート電圧制御回路ＥＯＣＴＬのうち、コントロールゲート用高電圧ＶＰＣＧ［０］を出力する回路の一例を示す。図８において、プリデコード出力がＨＩＧＨであれば、Ｐ型ＭＯＳトランジスタ４２０がオフ、Ｐ型ＭＯＳトランジスタ４２２がオンして、コントロールゲート用高電圧ＶＰＣＧ［０］としてＶＰ２が出力される。逆に、プリデコード出力がＬＯＷであれば、Ｐ型ＭＯＳトランジスタ４２０がオン、Ｐ型ＭＯＳトランジスタ４２２がオフして、コントロールゲート用高電圧ＶＰＣＧ［０］としてＶＰ１が出力される。
【００８３】
セクタ０，１にそれぞれ対応して設けられた２つのプリコントロールゲート線ドライバＰＣＧＤＲＶは、プリデコーダ４００からのプリデコード出力に基づき、セクタ０，１内の各スモールブロック２１５に対応して設けられた４つのローカルＣＧドライバＣＧＤＲＶ０〜３のいずれかをアクティブとするドライバ選択信号ＰＣＧ［３：０］を出力する。
【００８４】
ここで、セクタ０内のスモールブロック０〜６３に対応して設けられたローカルコントロールゲート線ドライバＣＧＤＲＶ［３：０］〜ＣＧＤＲＶ［２５５：２５２］を図９に示す。
【００８５】
図９において、コントロールゲート用高電圧ＶＰＣＧ［０］は、ローカルコントロールゲート線ドライバＣＧＤＲＶ０，２に入力され、コントロールゲート用高電圧ＶＰＣＧ［１］は、ローカルコントロールゲート線ドライバＣＧＤＲＶ１，３に入力される。
【００８６】
また、ドライバ選択信号ＰＣＧ［３：０］の各々は、対応するローカルコントロールゲート線ドライバＣＧＤＲＶ０−３の一つにそれぞれ入力される。
【００８７】
ローカルコントロールゲート線ドライバＣＧＤＲＶ０を例に挙げれば、グローバルワード線信号ＧＷＬ［０］がＨＩＧＨであって、ドライバ選択信号ＰＣＧ［０］がＨＩＧＨである場合に限り、ローカルコントロールゲート線ドライバＣＧＤＲＶ０より、ＶＰ１またはＶＰ２のコントロールゲート用高電圧ＶＰＣＧ［０］が出力される。他の場合には、ローカルコントロールゲート線ドライバＣＧＤＲＶ０の出力は０Ｖとなる。この動作は、他のコントロールゲート線ドライバでも同様である。
【００８８】
セクタ０，１にそれぞれ対応して設けられた２つのプリコントロールゲート用負電圧供給回路ＶＮＣＧは、プリデコーダ４００からのプリデコード出力に基づき、データイレース時にコントロールゲートに印加される負電圧ＶＮＣＧ（例えば−３Ｖ）を、セクタ０，１内の各スモールブロック２１５に対応して設けられた４つのローカルコントロールゲート線ドライバＣＧＤＲＶ０〜３に供給する。
【００８９】
図９ではデータイレース時に負電圧ＶＮＣＧを供給する回路は省略されているが、データイレース時にはセクタ内の全てのスモールブロック２１５内のコントロールゲートに負電圧ＶＮＣＧを供給して、セクタ毎に一括消去が可能である。
【００９０】
セクタ０，１に共通して設けられた２セクタ制御回路ＳＥＣ２ＣＴＬは、セクタ０，１内の各スモールブロック２１５に対応して設けられたワード線ドライバＷＬＤＲＶを選択する信号ＸＡ［７：０］，ＸＢ［３：０］，ＸＢ［７：４］を出力し、さらにローカルコントロールゲート線選択ドライバＣＳＤＲＶを駆動する電圧ＶＰＣＳ［１：０］を出力するものである。
【００９１】
ここで、ワード線ドライバを選択する信号ＸＡ［７：０］とは、アドレス信号Ａ［２：０］に対応し、８ビットの信号により、ワード線が共有されるセクタ０，１の各々一つのスモールブロック２１５の中の一つのワード線ドライバＷＬＤＲＶを選択するものである。一方、選択信号ＸＢ［７：０］とは、アドレス信号Ａ［５：３］に対応している。そして、４ビットの選択信号ＸＢ［３：０］により、一つのスモールブロック２１５に対応する６４個のワード線ドライバＷＬＤＲＶ［６３−０］の中から、偶数番目のワード線ＷＬに接続されたワード線ドライバＷＬＤＲＶが８個ずつ選択される。他の４ビットの選択信号ＸＢ［７：４］により、一つのスモールブロック２１５に対応する６４個のワード線ドライバＷＬＤＲＶ［６３−０］の中から、奇数番目のワード線ＷＬに接続されたワード線ドライバＷＬＤＲＶが８個ずつ選択される。
【００９２】
図１０のワード線ドライバＷＬＤＲＶ［０］を例に挙げれば、ＧＷＬ［０］，ＸＡ［０］及びＸＢ［０］の全てがアクティブとなったときに、ワード線ＷＬ［０］に電位ＶＰＷＬを供給し、それ以外の時には接地電位を供給する。電位ＶＰＷＬとしては、書き込み時には書き込み電位となり、読み出し時には読み出し電位となる。
【００９３】
次に、２セクタ制御回路ＳＥＣ２ＣＴＬから出力されるローカルコントロールゲート線選択用高電圧ＶＰＣＳ［１：０］について説明する。
【００９４】
この２セクタ制御回路ＳＥＣ２ＣＴＬは、図１１に示すように、図８に示すコントロールゲート電圧制御回路ＥＯＣＴＬと同様な構成を有するコントロールゲート線選択電圧制御回路４３０を有している。
【００９５】
図１１は、ローカルコントロールゲート線選択用高電圧ＶＰＣＳ［０］を出力するコントロールゲート線選択電圧制御回路４３０の一例を示す。図１１において、プリデコード出力がＨＩＧＨであれば、Ｐ型ＭＯＳトランジスタ４３２がオフ、Ｐ型ＭＯＳトランジスタ４３４がオンして、ローカルコントロールゲート線選択用高電圧ＶＰＣＳ［０］としてＶＰＳ２が出力される。逆に、プリデコード出力がＬＯＷであれば、Ｐ型ＭＯＳトランジスタ４３２がオン、Ｐ型ＭＯＳトランジスタ４３４がオフして、ローカルコントロールゲート線選択用高電圧ＶＰＣＳ［０］としてＶＰＳ１が出力される。
【００９６】
なお、これらの電圧ＶＰＳ１，ＶＰＳ２も上述した昇圧回路にて、各モードに対応して生成されている。すなわち、データリード時には例えばＶＰＳ１＝３Ｖ，ＶＰＳ２＝５Ｖであり、データプログラム時には例えばＶＰＳ１＝９Ｖ，ＶＰＳ２＝５Ｖであり、データイレース時には例えばＶＰＳ１，ＶＰＳ２＝１Ｖである。
【００９７】
ここで、セクタ０内のスモールブロック０に対応して設けられたローカルコントロールゲート線選択ドライバＣＳＤＲＶ［０］を図１２に示す。
【００９８】
図１２において、ローカルコントロールゲート線選択用高電圧ＶＰＣＳ［０］とグローバルワード線信号ＧＷＬ［０］とが、ローカルコントロールゲート線選択ドライバＣＳＤＲＶ［０］に入力される。グローバルワード線信号ＧＷＬ［０］がＨＩＧＨであれば、ローカルコントロールゲート線選択ドライバＣＳＤＲＶ［０］より、ＶＰＳ１またはＶＰＳ２のローカルコントロールゲート線選択用高電圧ＶＰＣＳ［０］が出力される。他の場合には、ローカルコントロールゲート線選択ドライバＣＳＤＲＶ［０］の出力は０Ｖとなる。この動作は、他のローカルコントロールゲート線選択ドライバでも同様である。
【００９９】
（動作説明）
ここで、本実施形態の不揮発性半導体記憶装置でのデータ読み出し、データプログラム及びデータ消去動作について説明する。
【０１００】
以下の説明において、選択ブロック（Selected Block）、非選択の対向ブロック（Opposite Block）及び非選択ブロック（Unselected Block）なる用語を用いる。これらはスモールブロック２１５の呼び名の種類である。選択ブロックとは、図１３に示すように、例えば一対のセクタ０，１を例に挙げれば、例えばセクタ０内にて選択された一つのスモールブロック２１５を意味する。非選択の対向ブロックとは、セクタ０と隣接するセクタ１内のスモールブロック２１５であって、選択ブロックと隣接するスモールブロック２１５を意味する。非選択ブロックとは、セクタ０，１内の選択ブロック及び対向ブロック以外の全てのスモールブロック２１５を意味する（セクタ２〜６３も含む）。
【０１０１】
また、リード時またはプログラム時の選択ブロック内には、選択されたツインメモリセル（Selected Twin Memory Cell：選択されたツインメモリセル１００）と非選択セル（Unselected Twin Memory Cell：選択されなかったツインメモリセル１００）とがある。さらに、選択されたツインメモリセルには、選択セル（Selected Cell）のメモリ素子１０８Ａまたは１０８Ｂと、対向セル（Opposite Cell）のメモリ素子１０８Ｂまたは１０８Ａとがある。
【０１０２】
以上のような定義の下で、リード時、プログラム時及び消去（イレーズ）時のコントロールゲート線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下記の表２及び表３に示す。
【０１０３】
【表２】

【０１０４】
【表３】

【０１０５】
以下、表２及び表３に基づいて、各モードの動作について説明する。
【０１０６】
（メモリセルからのデータ読み出し）
一つのツインメモリセル１００は、図１４に示すように、ワードゲート１０４により駆動されるトランジスタＴ２と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂによりそれぞれ駆動されるトランジスタＴ１，Ｔ３とを直列に接続したものと模式化することができる。
【０１０７】
ツインメモリセル１００の動作を説明するに際して、図１５に示すように、例えばセクタ０中のある選択ブロック（選択されたスモールブロック２１５）内にて隣接する４つのツインメモリセル１００［ｉ−１］，［ｉ］，［ｉ＋１］，［ｉ＋２］の各所の電位の設定についてまず説明する。図１５は、ワード線ＷＬ１に接続されたツインメモリセル１００［ｉ］のワードゲート１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）からのデータをリバースリードモードで読み出す場合について説明する図であり、図１６はその時の選択ブロックでの電圧設定を示している。
【０１０８】
ここで、リバースリードとは、ツインメモリセル１００［ｉ］の右側の選択セル１０８Ｂに接続されたビット線ＢＬ［ｉ＋１］をソースとし、ツインメモリセル１００［ｉ］の対向セル１０８Ａに接続されたビット線ＢＬ［ｉ］をドレインとして、ビット線ＢＬ［ｉ］に流れる電流をセンシングしてデータリードを行うものである。
【０１０９】
なお、本発明はフォワードリードにも適用することができる。フォワードリードの場合には、ツインメモリセル１００［ｉ］の右側の選択セル１０８Ｂに接続されたビット線ＢＬ［ｉ＋１］をドレインとし、ツインメモリセル１００［ｉ］の対向セル１０８Ａに接続されたビット線ＢＬ［ｉ］をソースとして、ビット線ＢＬ［ｉ＋１］に流れる電流をセンシングしてデータリードが行われる。
【０１１０】
この場合、ツインメモリセル１００［ｉ］と同じ行にあるワードゲートＷＬ１に読み出し用ワード線選択電圧としてＶｄｄ（例えば１．５Ｖ）を印加して、その行の各トランジスタＴ２をオンさせる。また、ツインメモリセル１００［ｉ］の左側（対向セル）のコントロールゲート１０６Ａに、サブコントロールゲート線ＳＣＧ［ｉ］を介してオーバライド電圧（図８のＶＰ２＝例えば３Ｖ）を印加して、ＭＯＮＯＳメモリ素子１０８Ａに相当するトランジスタＴ１をオンさせる。ツインメモリセル１００［ｉ］の右側のコントロールゲート１０６Ｂの電圧ＶCGとして、読み出し電圧Ｖｒｅａｄ（図８のＶＰ１＝例えば１．５Ｖ）を印加する。
【０１１１】
このとき、ワードゲート１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていたか否かで、ＭＯＮＯＳメモリ素子１０８Ｂに相当するトランジスタＴ３の動作は以下のように分かれる。
【０１１２】
図１７は、ツインメモリセル１００［ｉ］の右側（選択セル側）のコントロールゲート１０６Ｂへの印加電圧と、それによって制御されるＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に相当するトランジスタＴ３のソース−ドレイン間に流れる電流Ｉｄｓとの関係を示している。
【０１１３】
図１７に示すように、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていない場合には、コントロールゲート電圧ＶCGが低いしきい値電圧Ｖｌｏｗを超えると電流Ｉｄｓが流れ始める。これに対して、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されている場合には、選択サイドのコントロールゲート電位ＶCGが高いしきい値電圧Ｖｈｉｇｈを超えない限り電流Ｉｄｓが流れ始めない。
【０１１４】
ここで、データ読み出し時に選択サイドのコントロールゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧に設定されている。
【０１１５】
従って、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていない場合には電流Ｉｄｓが流れ、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されている場合には電流Ｉｄｓが流れないことになる。
【０１１６】
ここで、図１６に示すように、データ読み出し時には対向セルに接続されたビット線ＢＬ［ｉ］（不純物層１１０［ｉ］）をセンスアンプに接続し、他のビット線ＢＬ［ｉ−１］，［ｉ＋１］，［ｉ＋２］の電位ＶＤ［ｉ−１］，［ｉ＋１］，［ｉ＋２］を０Ｖにそれぞれ設定しておく。こうすると、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていない場合には電流Ｉｄｓが流れるため、オン状態のトランジスタＴ１，Ｔ２を介して、対向サイドのビット線ＢＬ［ｉ］に例えば２５μＡ以上の電流が流れる。これに対し、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されている場合には電流Ｉｄｓが流れないため、トランジスタＴ１，Ｔ２がオン状態であっても、対向セルに接続されたビット線ＢＬ［ｉ］に流れる電流は例えば１０ｎＡ未満となる。よって、対向サイドのビット線ＢＬ［ｉ］に流れる電流をセンスアンプにて検出することで、ツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）からのデータ読み出しが可能となる。
【０１１７】
なお本実施の形態では、図１６に示すように、コントロールゲート線ＣＧ［ｉ−１］，［ｉ＋１］にはコントロールゲート線選択トランジスタ２１７Ａが、コントロールゲート線ＣＧ［ｉ］，［ｉ＋２］にはコントロールゲート線選択トランジスタ（ｎ型ＭＯＳトランジスタ）２１７Ｂが接続されている。
【０１１８】
コントロールゲート線選択トランジスタ２１７Ｂのゲート電圧ＣＳ１は、図１１に示す回路により例えば５Ｖ（＝ＶＰＳ１）の高電圧に設定している。これは、コントロールゲート線ＣＧ［ｉ］には、例えば３Ｖの高電圧のオーバーライド電圧が印加され、その電圧によるバックゲートの影響を考慮したものである。
【０１１９】
一方、コントロールゲート線選択トランジスタ２１７Ａのゲート電圧ＣＳ０は、図１１に示す回路により例えば３Ｖ（＝ＶＰＳ２）に設定している。つまり、コントロールゲート線選択トランジスタ２１７Ａのゲート電圧ＣＳ０は、コントロールゲート線選択トランジスタ２１７Ｂのゲート電圧ＣＳ１より低く設定されている。これは、読み出し電圧がオーバーライド電圧に比べて低いため、コントロールゲート線選択トランジスタ２１７Ａのバックゲートの影響が少ないためである。このため、このゲートには、５Ｖを供給しなくてもよいので、５Ｖの電圧を生成する図示しない昇圧回路（チャージポンプ）の負荷を少なくすることができる。
【０１２０】
なお、図１６において、選択セルをツインメモリセル１００［ｉ］の左側の不揮発性メモリ素子１０８Ａとしたときには、リバースリードではビット線ＢＬ［ｉ］がソースとなり、対向セル１０８Ｂに接続されるビット線ＢＬ［ｉ＋１］がセンスアンプに接続されるドレインとなる。よって、この場合には、コントロールゲート線選択トランジスタ２１７Ａのゲート電圧ＣＳ０を５Ｖとし、コントロールゲート線選択トランジスタ２１７Ｂのゲート電圧ＣＳ１を３Ｖに設定すればよい。
【０１２１】
なお、選択ブロック内の非選択セルについては、表２の通りの電圧設定となる。
【０１２２】
次に、セクタ０内の選択ブロックと対向するセクタ１内の対向ブロック（スモールブロック２１５）では、上述の表３の通りの電圧設定となり、その様子を図１８に示す。図１８において、各ワード線ＷＬの電圧、コントロールゲート線選択トランジスタのゲート電圧は、セクタ０，１で共用されるため、図１６に示す選択ブロック内と同じ設定となる。ビット線は全て０Ｖに設定される。
【０１２３】
選択ブロック及び対向ブロック以外であって、セクタ０〜６３に存在する非選択ブロック（スモールブロック２１５）では、上述の表３の通りの電圧設定となり、その様子を図１９に示す。
【０１２４】
この非選択ブロックでは、ビット線選択トランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設定される。コントロールゲート線選択トランジスタ２１７Ａ，２１７Ｂがオフしているので、コントロールゲート線ＣＧはフローティング状態となる。
【０１２５】
（メモリセルのプログラミング）
図２０は、ワード線ＷＬ１に接続されたツインメモリセル１００［ｉ］のワードゲード１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）のデータプログラミングについて説明する図であり、図２１は選択ブロック内の電圧設定の様子を示している。このデータプログラミング動作の前には、後述するデータ消去動作が実施されている。
【０１２６】
図２０では、図１５と同じく、サブコントロールゲート線ＳＣＧ［ｉ］の電位はオーバライド電位（図８のＶＰ１＝例えば２．５Ｖ）とされ、サブコントロールゲート線ＳＣＧ［ｉ−１］，［ｉ＋２］の電位は０Ｖとされている。ここで、オーバライド電位とは、ツインメモリセル１００［ｉ］の左側のＭＯＮＯＳメモリ素子１０８Ａ（選択セルとは反対側の対向セル）のプログラムの有無に拘わらず、ＭＯＮＯＳメモリ素子１０８Ａに相当するトランジスタＴ１をオンさせてプログラム電流を流すために必要な電位である。また、図２１の各ワードゲート１０４の電位は、ワード線ＷＬ１により、電源電圧Ｖｄｄより低い例えば１．０Ｖ程度のプログラム用ワード線選択電圧に設定される。また、ツインメモリセル１００［ｉ＋１］の右側のコントロールゲート１０８Ｂ（選択セル）の電位は、サブコントロールゲート線ＳＣＧ［ｉ＋１］を介して、プログラム用コントロールゲート電圧である図４に示す書き込み電圧Ｖｗｒｉｔｅ（図８のＶＰ２＝例えば５．５Ｖ）に設定される。
【０１２７】
次に、ビット線ＢＬの電圧設定について、図２２を参照して説明する。図２２は、メインビット線ＭＢＬに接続されるＹパス回路４１２の内部を概略的に示している。
【０１２８】
このＹパス回路４１２内には、メインビット線ＭＢＬをセンスアンプまたはビット線ドライバに接続するための第１のトランジスタ５０１と、それ以外の経路に接続するための第２のトランジスタ５０２とが設けられる。第１，第２のトランジスタ５０１，５０２のゲートには相反する信号ＹＳ０，／ＹＳＯが入力される。
【０１２９】
第２のトランジスタ５０２のソースには、スイッチ５０３を介して電源電圧Ｖｄｄ（１．８Ｖ）と、例えば５μＡの定電流を流す定電流源５０４が設けられている。
【０１３０】
プログラム時には、図２０及び図２１のビット線ＢＬ［ｉ＋１］の電圧ＶＤ［ｉ＋１］は、図２２の第１のトランジスタ５０１を介してビット線ドライバに接続されて、プログラム用ビット線電圧である例えば５Ｖに設定される。
【０１３１】
また、ビット線ＢＬ［ｉ＋２］は、図２２の第２のトランジスタ５０２及びスイッチ５０３を介してＶｄｄに設定される。
【０１３２】
ビット線ＢＬ［ｉ−１］，［ｉ］は共に、図２２の第２のトランジスタ５０２及びスイッチ５０３を介して定電流源５０４に接続される。ただし、ビット線ＢＬ［ｉ−１］に接続されたＭＯＮＯＳセルは、そのコントロールゲート線ＣＧ［ｉ−１］が０Ｖのためオフしており、電流が流れないため定電流源５０４を介して０Ｖに設定される。
【０１３３】
こうすると、ツインメモリセル１００［ｉ］のトランジスタＴ１，Ｔ２がそれぞれオンして、ビット線ＢＬ［ｉ］に向けて電流Ｉｄｓが流れる一方で、ＭＯＮＯＳメモリ素子１０８ＢのＯＮＯ膜１０９にはチャンネルホットエレクトロン（ＣＨＥ）がトラップされる。こうして、ＭＯＮＯＳメモリ素子１０８Ｂのプログラミング動作が実施されて、データの「０」または「１」が書き込まれる。
【０１３４】
ここで、プログラム用ワード線選択電圧を約１Ｖでなく０．７７Ｖ程度に設定し、ビット線ＢＬ［ｉ］を０Ｖとする方法もある。本実施の形態では、プログラム用ワード線選択電圧を約１Ｖと上げてソース・ドレイン間電流を増やしながらも、プログラム時にビット線ＢＬ［ｉ］に流れ込む電流を、定電流源５０４にて制限しているので、ビット線ＢＬ［ｉ］の電圧を最適に（０〜１Ｖの範囲で本実施形態では０．７Ｖ程度）に設定でき、プログラム動作を最適に実施できるようにしている。
【０１３５】
上述の動作上、非選択のツインメモリセル１００［ｉ＋１］の右側の不揮発性メモリ素子１０８Ａのコントロールゲートにも５．５Ｖが印加される。このとき、ツインメモリセル１００［ｉ＋１］の右側のコントロールゲートＣＧ［ｉ＋２］を０Ｖとしているので、本来ツインメモリセル１００［ｉ＋１］のソース・ドレイン間（ビット線間）には電流が流れない。しかし、ビット線ＢＬ［ｉ＋１］には５Ｖが印加されるので、ツインメモリセル１００［ｉ＋１］のソース・ドレイン間（ビット線間）に高電界がかかると、パンチスルー電流が流れて、ライトディスターブが生じてしまう。そこで、ビット線ＢＬ［ｉ＋２］の電圧を０Ｖでなく、例えばＶｄｄとし、ソース・ドレイン間の電位差を小さくして、ライトディスターブを防止している。また、ビット線ＢＬ［ｉ＋２］の電圧を０Ｖを超える電圧、好ましくはプログラム時のワード線選択電圧と同等以上とすることで、メモリセル［ｉ＋１］のトランジスタＴ２をオンしにくくなるため、それによってもディスターブを防止することができる。
【０１３６】
コントロールゲート線選択トランジスタ２１７Ａのゲート電圧ＣＳ０は、図１１に示す回路により例えば９Ｖ（＝ＶＰＳ１）の高電圧に設定している。これは、コントロールゲート線ＣＧ［ｉ＋１］には、例えば５．５Ｖの高電圧の書き込み電圧が印加され、その電圧によるバックゲートの影響を考慮したものである。
【０１３７】
一方、コントロールゲート線選択トランジスタ２１７Ｂのゲート電圧ＣＳ１は、図１１に示す回路により例えば５Ｖ（＝ＶＰＳ２）に設定している。つまり、コントロールゲート線選択トランジスタ２１７Ｂのゲート電圧ＣＳ１は、コントロールゲート線選択トランジスタ２１７Ａのゲート電圧ＣＳ０より低く設定されている。これは、オーバーライド電圧が書き込み電圧に比べて低いため、コントロールゲート線選択トランジスタ２１７Ｂのバックゲートの影響が少ないためである。このため、昇圧回路（チャージポンプ）の負荷を少なくすることができる。なお、コントロールゲート線選択トランジスタ２１７Ａ，２１７Ｂのゲート電圧は、Ｖｄｄ＋Ｖｔｈより高ければよい。
【０１３８】
なお、選択ブロック内の非選択セルについては、表２の通りの電圧設定となる。
【０１３９】
次に、セクタ０内の選択ブロックと対向するセクタ１内の対向ブロック（スモールブロック２１５）では、上述の表３の通りの電圧設定となり、その様子を図２３に示す。図２３において、各ワード線ＷＬの電圧、コントロールゲート線選択トランジスタのゲート電圧は、セクタ０，１で共用されるため、図２０に示す選択ブロック内と同じ設定となる。ビット線は全て０Ｖに設定される。
【０１４０】
選択ブロック及び対向ブロック以外であって、セクタ０〜６３に存在する非選択ブロック（スモールブロック２１５）では、上述の表３の通りの電圧設定となり、その様子を図２４に示す。
【０１４１】
この非選択ブロックでは、コントロールゲート線選択トランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設定される。コントロールゲート線選択トランジスタ２１７Ａ，２１７Ｂがオフしているので、コントロールゲート線ＣＧはフローティング状態となる。
【０１４２】
ツインメモリセル１００［ｉ］の左側のＭＯＮＯＳメモリ素子１０８Ａをプログラムするには、ツインメモリセル１００［ｉ−１］，［ｉ］，［ｉ＋１］の各所の電位を、図２５に示すように設定すればよい。
【０１４３】
（メモリセルのデータ消去）
図２６は、セクタ０内の全メモリセルを一括してデータ消去するための概略説明図であり、図２７にそのセクタ０の一部のメモリセルに対する設定電圧の様子が図示されている。
【０１４４】
図２６では、各ワードゲート１０４の電位は、ワード線ＷＬによって０Ｖに設定される。サブコントロールゲート線ＳＣＧ［ｉ−１］，［ｉ］，［ｉ＋１］，［ｉ＋２］によって、コントロールゲート１０６Ａ，１０６Ｂの電位は例えば−１〜−３Ｖ程度の消去用コントロールゲート線電圧ＶＮＣＧに設定される。さらに、ビット線ＢＬ［ｉ−１］，［ｉ］，［ｉ＋１］，［ｉ＋２］の各電位は、ビット線ドライバにより例えば４．５〜５Ｖの消去用ビット線電圧に設定される。なお、コントロールゲート線選択トランジスタ２１７Ａ，２１７Ｂのゲート電圧ＣＳ０，ＣＳ１は、例えば１Ｖに設定される。
【０１４５】
こうすると、各ＭＯＮＯＳメモリ素子１０８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた電子は、コントロールゲートに印加された消去用コントロールゲート電圧と、ビット線に印加された消去用ビット線電圧とで形成される電界により、トンネル効果により抜かれて消去される。これにより、複数のツインメモリセルにて同時にデータ消去が可能となる。なお、消去動作としては、上述のものとは異なり、ビットとなる不純物層の表面のバンド−バンドトンネリングによりホットホールを形成し、蓄えられていたエレクトロンを消去するものであっても良い。
【０１４６】
また、セクタ内を一括してデータ消去するものに限らず、時分割でデータ消去しても良い。
【０１４７】
次に、セクタ０内の選択ブロックと対向するセクタ１内の対向ブロック（スモールブロック２１５）では、上述の表３の通りの電圧設定となり、その様子を図２８に示す。図２８において、各ワード線ＷＬの電圧、コントロールゲート線選択トランジスタのゲート電圧は、セクタ０，１で共用されるため、図２４に示す選択ブロック内と同じ設定となる。ビット線は全て０Ｖに設定される。この対向ブロック内の各セルでは、コントロールゲート線ＣＧとビット線ＢＬとが共に０Ｖであるので、ディスターブが生ずることはない。
【０１４８】
選択ブロック及び対向ブロック以外であって、セクタ０〜６３に存在する非選択ブロック（スモールブロック２１５）では、上述の表３の通りの電圧設定となり、その様子を図２９に示す。
【０１４９】
この非選択ブロックでは、コントロールゲート線選択トランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設定される。コントロールゲート線選択トランジスタ２１７Ａ，２１７Ｂがオフしているので、コントロールゲート線ＣＧはフローティング状態となる。なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１５０】
例えば、不揮発性メモリ素子１０８Ａ，１０８Ｂの構造については、ＭＯＮＯＳ構造に限定されるものではない。１つのワードゲート１０４と第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより、２箇所にて独立して電荷をトラップできる他の種々のツインメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【０１５１】
また、上述の実施形態では、セクタ領域の分割数、ラージブロック、スモールブロックの分割数及びスモールメモリブロック内のメモリセル数については一例であり、他の種々の変形実施が可能である。ちなみに、ラージブロックの分割数を８としたのはメタル配線ピッチの制約から決められた。もしメタル配線ピッチを狭く出来れば、分割数をさらに増やすことができる。例えば１６分割にすれば、１本のコントロールゲート線の負荷容量（ゲート容量）はさらに減るので、より高速駆動が可能となる。ただし、１６分割とするとメインコントロールゲート線の数が増えるので、ライン＆スペースを狭くするか、面積を増大させるしかない。また、コントロールゲートドライバの数も増えるので、その分面積が増大する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）中の一つのセクタ領域の平面図、図２（Ｄ）は図２（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）は図２（Ｄ）中の一つのスモールブロックの平面図である。
【図３】図２（Ｂ）に示す一つのセクタ領域の多数のスモールメモリブロックとその配線とを説明するための概略説明図である。
【図４】図３に示すスモールメモリブロックの回路図である。
【図５】図３に示すスモールブロックとローカルドライバ領域との関係を示す図である。
【図６】隣接する２セクタ中の２つのスモールブロックとローカルドライバ領域との関係を示す概略説明図である。
【図７】隣接する２セクタの周辺駆動回路を示すブロック図である。
【図８】図７に示すコントロールゲート電圧制御回路ＥＯＣＴＬの一例を示す回路図である。
【図９】図７に示すコントロールゲート線ドライバＣＧＤＲＶの一例を示す回路図である。
【図１０】図７に示すワード線ドライバＷＬＤＲＶの一例を示す回路図である。
【図１１】図７に示す２セクタ制御回路ＳＥＣ２ＣＴＬ中に含まれるコントロールゲート線選択電圧制御回路４３０の一例を示す回路図である。
【図１２】図７に示すコントロールゲート線ドライバＣＳＤＲＶ［０］の一例を示す回路図である。
【図１３】選択ブロック、それと対向する非選択の対向ブロック、及びその他の非選択ブロックを示す概略説明図である。
【図１４】図１に示すメモリセルの等価回路図である。
【図１５】図１に示す不揮発性半導体記憶装置でのデータ読み出し動作を説明するための概略説明図である。
【図１６】データ読み出し時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図１７】図１に示すメモリセルでのコントロールゲート電圧ＶCGとソース−ドレイン電流Ｉｄｓとの関係を示す特性図である。
【図１８】データ読み出し時での非選択の対向ブロック内の電圧設定を説明するための概略説明図である。
【図１９】データ読み出し時での対向ブロック以外の非選択ブロック内の電圧設定を説明するための概略説明図である。
【図２０】図１に示す不揮発性半導体記憶装置でのデータ書き込み（プログラム）動作を説明するための概略説明図である。
【図２１】データプログラム時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図２２】ビット線に接続されるＹパス回路を概略的に示す回路図である。
【図２３】データプログラム時での非選択の対向ブロック内の電圧設定を説明するための概略説明図である。
【図２４】データプログラム時での対向ブロック以外の非選択ブロック内の電圧設定を説明するための概略説明図である。
【図２５】図２１とは異なる選択サイドのメモリ素子に対するデータプログラム時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図２６】図１に示す不揮発性半導体記憶装置でのデータ消去動作を説明するための概略説明図である。
【図２７】データ消去時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図２８】データ消去時での非選択の対向ブロック内の電圧設定を説明するための概略説明図である。
【図２９】データ消去時での対向ブロック以外の非選択ブロック内の電圧設定を説明するための概略説明図である。
【符号の説明】
１００ ツインメモリセル
１０２ Ｐ型ウェル
１０４ ワードゲート
１０６Ａ，１０６Ｂ コントロールゲート（線）
１０８Ａ，１０８Ｂ 不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）
１０９ ＯＮＯ膜
１１０ 不純物層（ビット線）
２００ メモリセルアレイ領域
２０１ グローバルワード線デコーダ
２１０ セクタ領域
２１２ ラージブロック
２１４ メモリブロック
２１５ スモールブロック（ブロック領域）
２１６ スモールメモリブロック
２１７Ａ，２１７Ｂ コントロールゲート線選択トランジスタ
２２０Ａ，２２０Ｂ ローカルドライバ領域
３００，３０１ ＣＧ（コントロールゲート）ドライバ
４００ プリデコーダ
４０２−０〜４０２−６３ グローバルデコーダ
４０４ Ｙデコーダ
４１０ Ｙ選択ドライバ
４１２ Ｙパス回路
４２０，４２２，４３２，４３４ Ｐ型ＭＯＳトランジスタ
４３０ コントロールゲート線選択電圧制御回路
５０１ 第１のトランジスタ
５０２ 第２のトランジスタ
５０３ スイッチ
５０４ 定電流源
ＷＬ ワード線
ＧＷＬ グローバルワード線
ＢＬ ビット線
ＳＢＬ サブビット線（不純物層）
ＭＢＬ メインビット線
ＳＣＧ サブコントロールゲート線
ＭＣＧ メインコントロールゲート線
ＣＧＤＲＶ コントロールゲート線ドライバ
ＣＧＤＲＶ０〜３ ローカルコントロールゲート線ドライバ
ＷＬＤＲＶ ワード線ドライバ
ＣＳＤＲＶ ローカルコントロールゲート線選択ドライバ
ＥＯＣＴＬ コントロールゲート電圧制御回路

Claims (10)

1. １つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、相交差する第１及び第２の方向にそれぞれ複数配列してなるメモリセルアレイ領域と、
   前記メモリセルアレイ領域を分割した複数のブロック領域の各々に設けられ、前記ツインメモリセルの前記第１，第２の不揮発性メモリ素子に接続されて前記第１の方向に沿って延びる、複数の第１のサブコントロールゲート線および複数の第２のサブコントロールゲート線と、
   前記第１の方向に沿って配置された前記ブロック領域に亘って延在形成され、前記第１の方向に沿って配置された前記ブロック領域内の前記複数のサブコントロールゲート線の各々に共通接続される複数のメインコントロールゲート線と、
   前記複数のメインコントロールゲート線の各々と、前記複数のサブコントロールゲート線の各々との共通接続箇所に配設され、制御電圧に基づいて接続／非接続をそれぞれ選択する複数のコントロールゲート線選択スイッチング素子と、
   前記複数のコントロールゲート線選択スイッチング素子に前記制御電圧を供給するコントロールゲート線選択ドライバと、
   を有し、
   前記複数のサブコントロールゲート線の各々は、前記第２の方向で隣接する一方の前記ツインメモリセルの前記第１のコントロールゲートと、他方の前記ツインメモリセルの前記第２のコントロールゲートとにそれぞれ接続され、
   前記複数のコントロールゲート線選択スイッチング素子は、前記複数のサブコントロールゲート線のうち、前記第２の方向にて１本置きに配置された半数のサブコントロールゲート線に接続された第１のコントロールゲート線選択スイッチング素子群と、残りの半数のサブコントロールゲート線に接続された第２のコントロールゲート線選択スイッチング素子群とを有し、
   前記コントロールゲート線選択ドライバは、前記第１のコントロールゲート線選択スイッチング素子群に第１の制御電圧を供給する第１のコントロールゲート線選択ドライバと、前記第２のコントロールゲート線選択スイッチング素子群に第２の制御電圧を供給する第２のコントロールゲート線選択ドライバとを有し、
   前記ツインメモリセルの前記第１，第２の不揮発性メモリ素子の一方よりデータ読み出しをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第１のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第１のコントロールゲート線選択ドライバは前記第２の制御電圧より高い前記第１の制御電圧を前記第１のコントロールゲート線選択スイッチング素子群に供給し、
   前記ツインメモリセルの前記第１，第２の不揮発性メモリ素子の他方よりデータ読み出しをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第２のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第２のコントロールゲート線選択ドライバは前記第１の制御電圧より高い前記第２の制御電圧を前記第２のコントロールゲート線選択スイッチング素子群に供給することを特徴とする不揮発性半導体記憶装置。
2. １つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、相交差する第１及び第２の方向にそれぞれ複数配列してなるメモリセルアレイ領域と、
   前記メモリセルアレイ領域を分割した複数のブロック領域の各々に設けられ、前記ツインメモリセルの前記第１，第２の不揮発性メモリ素子に接続されて前記第１の方向に沿って延びる、複数の第１のサブコントロールゲート線および複数の第２のサブコントロールゲート線と、
   前記第１の方向に沿って配置された前記ブロック領域に亘って延在形成され、前記第１の方向に沿って配置された前記ブロック領域内の前記複数のサブコントロールゲート線の各々に共通接続される複数のメインコントロールゲート線と、
   前記複数のメインコントロールゲート線の各々と、前記複数のサブコントロールゲート線の各々との共通接続箇所に配設され、制御電圧に基づいて接続／非接続をそれぞれ選択する複数のコントロールゲート線選択スイッチング素子と、
   前記複数のコントロールゲート線選択スイッチング素子に前記制御電圧を供給するコントロールゲート線選択ドライバと、
   を有し、
   前記複数のサブコントロールゲート線の各々は、前記第２の方向で隣接する一方の前記ツインメモリセルの前記第１のコントロールゲートと、他方の前記ツインメモリセルの前記第２のコントロールゲートとにそれぞれ接続され、
   前記複数のコントロールゲート線選択スイッチング素子は、前記複数のサブコントロールゲート線のうち、前記第２の方向にて１本置きに配置された半数のサブコントロールゲート線に接続された第１のコントロールゲート線選択スイッチング素子群と、残りの半数のサブコントロールゲート線に接続された第２のコントロールゲート線選択スイッチング素子群とを有し、
   前記コントロールゲート線選択ドライバは、前記第１のコントロールゲート線選択スイッチング素子群に第１の制御電圧を供給する第１のコントロールゲート線選択ドライバと、前記第２のコントロールゲート線選択スイッチング素子群に第２の制御電圧を供給する第２のコントロールゲート線選択ドライバとを有し、
   前記ツインメモリセルの前記第１，第２の不揮発性メモリ素子の一方よりデータ書き込みをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第１のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第１のコントロールゲート線選択ドライバは前記第２の制御電圧より低い前記第１の制御電圧を前記第１のコントロールゲート線選択スイッチング素子群に供給し、
   前記ツインメモリセルの前記第１，第２の不揮発性メモリ素子の他方よりデータ書き込みをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第２のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第２のコントロールゲート線選択ドライバは前記第１の制御電圧より低い前記第２の制御電圧を前記第２のコントロールゲート線選択スイッチング素子群に供給することを特徴とする不揮発性半導体記憶装置。
3. 請求項１または２において、
   前記第１，第２の制御電圧を、前記第１，第２のコントロールゲート線選択ドライバに供給するコントロールゲート線選択電圧制御回路をさらに有することを特徴とする不揮発性半導体記憶装置。
4. 請求項１乃至３のいずれかにおいて、
   選択する前記第１，第２の不揮発性メモリ素子を特定するアドレス信号をプリデコードするプリデコーダをさらに有し、
   前記コントロールゲート線選択電圧制御回路は、前記プリデコーダからのプリデコード出力に従って、前記第１，第２の制御電圧の各々を、前記低電圧または前記高電圧に設定することを特徴とする不揮発性半導体記憶装置。
5. 請求項１乃至４のいずれかにおいて、
   前記第１，第２のコントロールゲート線選択ドライバは、前記第１の方向に沿って配列された複数のブロック領域の各々の各一つにそれぞれ対応して設けられ、
   前記コントロールゲート線選択電圧制御回路は、前記第１の方向に沿って配列される前記複数のブロック領域の各一つに対応して設けられた前記第１，第２のコントロールゲート線選択ドライバに、それぞれ前記第１，第２の制御電圧を供給することを特徴とする不揮発性半導体記憶装置。
6. 請求項５において、
   前記プリデコーダからの前記プリデコード出力に基づいて、前記第２の方向に沿って配列されたブロック領域を一括して選択するグローバルデコーダがさらに設けられ、
   前記第１，第２のコントロールゲート線選択ドライバは、前記グローバルデコードからのデコード出力がアクティブであるときに、前記第１，第２の制御電圧を前記第１，第２のコントロールゲート線選択スイッチング素子群に供給することを特徴とする不揮発性半導体記憶装置。
7. 請求項１乃至６のいずれかにおいて、
   前記第１，第２のコントロールゲート線選択ドライバは、前記複数のブロック領域の各々と前記第２の方向にて隣接するローカルドライバ領域にそれぞれ配置されていることを特徴とする不揮発性半導体記憶装置。
8. 請求項７において、
   前記ローカルドライバ領域は、第２の方向にて奇数番目の前記ブロック領域と偶数番目の前記ブロック領域とを前記第２の方向にて挟んだ両側にそれぞれ設けられていることを特徴とする不揮発性半導体記憶装置。
9. 請求項８において、
   前記奇数番目のブロック領域と前記偶数番目のブロック領域とにそれぞれ配置された複数のサブコントロールゲート線のうち、前記第２の方向にて１本置きに配置された半数サブコントロールゲート線に前記第１のコントロールゲート線選択スイッチング素子群が接続され、残りの半数のサブコントロールゲート線には前記第２のコントロールゲート線選択スイッチング素子群が接続され、
   前記奇数番目のブロック領域と隣接する前記ローカルドライバ領域には、前記第１のコントロールゲート線選択スイッチング素子群を駆動する前記第１のコントロールゲート線選択ドライバが設けられ、
   前記偶数番目のブロック領域と隣接する前記ローカルドライバ領域には、前記第２のコントロールゲート線選択スイッチング素子群を駆動する前記第２のコントロールゲート線選択ドライバが設けられていることを特徴とする不揮発性半導体記憶装置。
10. 請求項１乃至９のいずれかにおいて、
    前記第１，第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）および酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有し、前記とラップサイトにデータをプログラムすることを特徴とする不揮発性半導体記憶装置。

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