JP3867624B2 - 不揮発性半導体記憶装置およびその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性記憶(メモリ)素子を備えたツインメモリセルにて構成される不揮発性半導体記憶装置およびその駆動方法に関する。
【０００２】
【従来の技術】
電気的な書き込み（プログラム）及び消去（イレース）が可能な不揮発性半導体記憶装置として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y. Hayashi, et al, 2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子（ＭＯＮＯＳメモリ素子またはセルともいう）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有している。
【０００４】
ＭＯＮＯＳ型不揮発性半導体記憶装置は、このような構造を有する複数のツインＭＯＮＯＳフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて構成される。
【０００５】
この種の不揮発性半導体記憶装置（フラッシュメモリ）の動作には、データの消去（イレース）、書き込み（プログラム）及び読み出し（リード）がある。データのプログラム及びリードは、通常、１バイト（８ビット）単位または１ワード（１６ビット）単位で実施される。具体的には、データのプログラム及びリードは、１バイトまたは１ワードの不揮発性メモリ素子が同時に選択され、これらの選択された不揮発性メモリ素子（選択セル）にて同時に実施される。これらの選択セルに対応する各ビット信号は、Ｉ／Ｏ線を介して入出力される。
【０００６】
【発明が解決しようとする課題】
ところで、半導体記憶装置の分野において、記憶容量の増大化やアクセス速度の高速化が進んでおり、ツインＭＯＮＯＳフラッシュメモリセルにより構成されるツインＭＯＮＯＳ型不揮発性半導体記憶装置においても、アクセスの高速化が望まれている。この要求に応えるために、多くの半導体記憶装置では、「ページモード読み出し」機能による高速な読み出しや「ページバッファ書き込み」機能による高速な書き込みによって、読み出しや書き込みのアクセス速度の高速化が図られている。
【０００７】
ここで、ページモード読み出しにより半導体記憶装置からデータを読み出す場合、半導体記憶装置の行アドレスが指定されると、半導体記憶装置内部ではその行に対応する複数のメモリ素子(メモリセル)の内容が全て一時的なバッファに記憶される。そして、列アドレスを変化させながら対応するデータがバッファから読み出されて出力される。一時的なバッファからのデータの読み出しが、メモリセルからのデータの読み出しに比べて高速であるので、ページモード読み出しによれば高速な読み出しアクセスが可能である。
【０００８】
また、「ページバッファ書き込み」により半導体記憶装置にデータを書き込む場合、行アドレスが同じで列アドレスの異なる複数のデータが順に入力されてページバッファに記憶される。ページバッファに記憶された複数のデータは、対応する複数のメモリ素子に一括して書き込まれる。複数のデータを対応するメモリ素子が一括して書き込まれるので、ページバッファ書き込みによれば高速な書き込みアクセスが可能である。
【０００９】
しかしながら、従来のツインＭＯＮＯＳ型不揮発性半導体記憶装置では、上述したように、１バイト単位または１ワード単位でデータの読み出しや書き込みが実行される。すなわち、従来のツインＭＯＮＯＳ型不揮発性半導体記憶装置では、ページモード読み出しやページバッファ書き込みによるアクセス機能を備えておらず、アクセスの高速化が図れないという問題があった。
【００１０】
この発明は、従来技術における上述の課題を解決するためになされたものであり、ツインメモリセルを用いた不揮発性半導体記憶装置において、ページモード読み出しやページバッファ書き込みによるアクセス機能を備えてアクセスの高速化を図ることのできる技術を提供することを目的とする。
【００１１】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の第１の態様は、不揮発性半導体記憶装置であって、
１つのワードゲートと、第１のコントロールゲートによって制御される第１の不揮発性メモリ素子と、第２のコントロールゲートによって制御される第２の不揮発性メモリ素子とを有するツインメモリセルが、少なくとも、行方向に複数配列されたメモリセルアレイと、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子と、他方のツインメモリセルの第２の不揮発性メモリ素子とに共通に接続されて列方向に延びる複数のビット線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートと、他方のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートとに共通に接続されて列方向に延びる複数のコントロールゲート線と、
前記ワード線と、前記複数のビット線と、前記複数のコントロールゲート線の動作を制御して情報の読み出しを制御するためのアクセス制御回路と、
前記複数のビット線を介して読み出された前記情報を検出する検出回路と、備え、
前記行方向における（ｉ）番目（ｉは１以上の整数）のツインメモリセルの第２の不揮発性メモリ素子と（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子から情報を読み出す場合において、
前記アクセス制御回路は、
前記（ｉ）番目のツインメモリセルのワードゲートおよび（ｉ＋１）番目のツインメモリセルのワードゲートが接続されたワード線をリード用ワード線選択電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ）番目のコントロールゲート線を介してリード用コントロールゲート電圧に設定し、
前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートを、前記第１のコントロールゲートに接続された（ｉ−１）番目のコントロールゲート線を介してオーバライド電圧に設定するとともに、前記（ｉ＋１）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ＋１）番目のコントロールゲート線を介してオーバライド電圧に設定し、
前記検出回路は、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子を介して、前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子に接続された（ｉ−１）番目のビット線と前記第２の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ−１）番目のビット線をセンスすることにより検出するとともに、前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子を介して、前記（ｉ＋１）番目のツインメモリセルの前記第２の不揮発性メモリ素子に接続された（ｉ＋１）番目のビット線と前記第１の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ＋１）番目のビット線をセンスすることにより検出して、前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の情報と前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子の情報とを一括して読み出すことを特徴とする。
【００１２】
上記第１の態様の不揮発性半導体記憶装置によれば、行方向における（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子と（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子から情報を一括して読み出すことができる。
【００１３】
ここで、前記検出回路で一括して読み出された２つの情報を順に選択するための選択回路を備えることが好ましい。
【００１４】
一括して読み出された情報を、順に選択して出力すれば、１ページあたり２つの情報がページモード読み出し可能となる。従って、本第１の不揮発性半導体記憶装置によれば、ツインメモリセルを用いた不揮発性半導体記憶装置でページモード読み出しを実現することができるので、アクセスの高速化を図ることが可能である。
【００１５】
本発明の第２の態様は、不揮発性半導体記憶装置であって、
１つのワードゲートと、第１のコントロールゲートによって制御される第１の不揮発性メモリ素子と、第２のコントロールゲートによって制御される第２の不揮発性メモリ素子とを有するツインメモリセルが、少なくとも、行方向に複数配列されたメモリセルアレイと、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子と、他方のツインメモリセルの第２の不揮発性メモリ素子とに共通に接続されて列方向に延びる複数のビット線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートと、他方のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートとに共通に接続されて前記列方向に延びる複数のコントロールゲート線と、
前記ワード線と、前記複数のビット線と、前記複数のコントロールゲート線の動作を制御して情報の読み出しを制御するためのアクセス制御回路と、
前記複数のビット線を介して読み出された前記情報を検出する検出回路と、備え、
前記メモリセルアレイは、前記行方向に沿ってｍ（ｍは１以上の整数）のメモリブロックに分割されており、
前記メモリブロックのそれぞれは、前記行方向に沿ってｎ（ｎは２以上）の列ブロックに分割されており、
前記列ブロックのそれぞれで、前記行方向における（ｉ）番目（ｉは１以上の整数）のツインメモリセルの第２の不揮発性メモリ素子と（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子から情報を読み出す場合において、
前記アクセス制御回路は、
前記（ｉ）番目のツインメモリセルのワードゲートおよび（ｉ＋１）番目のツインメモリセルのワードゲートが接続されたワード線をリード用ワード線選択電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ）番目のコントロールゲート線を介してリード用コントロールゲート電圧に設定し、
前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートを、前記第１のコントロールゲートに接続された（ｉ−１）番目のコントロールゲート線を介してオーバライド電圧に設定するとともに、前記（ｉ＋１）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ＋１）番目のコントロールゲート線を介してオーバライド電圧に設定し、
前記検出回路は、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子を介して、前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子に接続された（ｉ−１）番目のビット線と前記第２の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ−１）番目のビット線をセンスすることにより検出するとともに、前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子を介して、前記（ｉ＋１）番目のツインメモリセルの前記第２の不揮発性メモリ素子に接続された（ｉ＋１）番目のビット線と前記第１の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ＋１）番目のビット線をセンスすることにより検出して、前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の情報と前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子の情報とを一括して読み出すことを特徴とする。
【００１６】
第２の態様の不揮発性半導体記憶装置によれば、第１の不揮発性半導体記憶装置と同様に、メモリブロックごとに、ｎの列ブロックそれぞれの２つの不揮発性メモリ素子からの情報、すなわち、（２・ｎ）の情報を一括して読み出すことができる。
【００１７】
ここで、前記メモリブロックごとに設けられ、前記検出回路で一括して読み出された（２・ｎ）の情報のうち１つの情報を選択する選択回路を備えることが好ましい。
【００１８】
メモリブロックごとに、一括して読み出された（２・ｎ）の情報を、順に選択して出力すれば、１ページあたり（２・ｎ）の情報をページモード読み出し可能となる。従って、本第２の不揮発性半導体記憶装置によっても、ツインメモリセルを用いた不揮発性半導体記憶装置でページモード読み出しを実現することができるので、アクセスの高速化を図ることが可能である。
【００１９】
なお、前記列ブロックは、行方向に４つのツインメモリセル配列して構成され、
前記メモリブロックは、行方向に（４・ｎ）のツインメモリセルを配列して構成される。
【００２０】
本発明の第３の態様は、不揮発性半導体記憶装置であって、
１つのワードゲートと、第１のコントロールゲートによって制御される第１の不揮発性メモリ素子と、第２のコントロールゲートによって制御される第２の不揮発性メモリ素子とを有するツインメモリセルが、少なくとも、行方向に複数配列されたメモリセルアレイと、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子と、他方のツインメモリセルの第２の不揮発性メモリ素子とに共通に接続されて列方向に延びる複数のビット線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートと、他方のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートとに共通に接続されて列方向に延びる複数のコントロールゲート線と、
前記ワード線と、前記複数のビット線と、前記複数のコントロールゲート線の動作を制御して情報の書き込みを制御するためのアクセス制御回路と、
複数の情報があらかじめ記憶されるバッファ回路と、
前記複数のビット線を介して前記バッファ回路に記憶された情報を書き込むためのビット線駆動回路と、を備え、
前記メモリセルアレイは、前記行方向に沿ってｍ（ｍは１以上の整数）のメモリブロックに分割されており、
前記メモリブロックのそれぞれは、前記行方向に沿ってｎ（ｎは２以上）の列ブロックに分割されており、
前記列ブロックのそれぞれで、前記行方向で隣接する（ｉ）番目（ｉは１以上の整数）のツインメモリセルの第２の不揮発性メモリ素子に情報を書き込む場合において、
前記アクセス制御回路は、
前記（ｉ）番目のツインメモリセルのワードゲートが接続されたワード線をプログラム用ワード線選択電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートが接続された（ｉ）番目のコントロールゲート線を介してプログラム用コントロールゲート電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子に接続された（ｉ）番目のビット線を前記ビット線駆動回路から供給されるプログラム用ビット線電圧に設定することを特徴とする。
【００２１】
第３の態様の不揮発性半導体記憶装置によれば、メモリブロックごとに、ｎの列ブロックでそれぞれ１つの不揮発性メモリ素子に情報を書き込むことができる。すなわち、あらかじめバッファ回路に記憶されたｎの情報を一括して書き込むことが可能である。従って、本第３の不揮発性半導体記憶装置によれば、ツインメモリセルを用いた不揮発性半導体記憶装置でページバッファ書き込みを実現することができるので、アクセスの高速化を図ることが可能である。
【００２２】
本発明の第４の態様は、
１つのワードゲートと、第１のコントロールゲートによって制御される第１の不揮発性メモリ素子と、第２のコントロールゲートによって制御される第２の不揮発性メモリ素子とを有するツインメモリセルが、少なくとも、行方向に複数配列されたメモリセルアレイと、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子と、他方のツインメモリセルの第２の不揮発性メモリ素子とに共通に接続されて列方向に延びる複数のビット線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートと、他方のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートとに共通に接続されて列方向に延びる複数のコントロールゲート線と、を備えた不揮発性半導体記憶装置の駆動方法であって、
前記行方向における（ｉ）番目（ｉは１以上の整数）のツインメモリセルの第２の不揮発性メモリ素子と（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子から情報を読み出す場合において、
前記（ｉ）番目のツインメモリセルのワードゲートおよび（ｉ＋１）番目のツインメモリセルのワードゲートが接続されたワード線をリード用ワード線選択電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ）番目のコントロールゲート線を介してリード用コントロールゲート電圧に設定し、
前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートを、前記第１のコントロールゲートに接続された（ｉ−１）番目のコントロールゲート線を介してオーバライド電圧に設定するとともに、前記（ｉ＋１）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ＋１）番目のコントロールゲート線を介してオーバライド電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子を介して、前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子に接続された（ｉ−１）番目のビット線と前記第２の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ−１）番目のビット線をセンスすることにより検出するとともに、前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子を介して、前記（ｉ＋１）番目のツインメモリセルの前記第２の不揮発性メモリ素子に接続された（ｉ＋１）番目のビット線と前記第１の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ＋１）番目のビット線をセンスすることにより検出して、前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の情報と前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子の情報とを一括して読み出すことを特徴とする。
【００２３】
第４の態様の不揮発性半導体記憶装置の駆動方法によれば、第１の態様の不揮発性半導体記憶装置と同様に、行方向における（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子と（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子から情報を一括して読み出すことができるので、ツインメモリセルを用いた不揮発性半導体記憶装置のアクセスの高速化を図ることが可能である。
【００２４】
本発明の第５の態様は、
１つのワードゲートと、第１のコントロールゲートによって制御される第１の不揮発性メモリ素子と、第２のコントロールゲートによって制御される第２の不揮発性メモリ素子とを有するツインメモリセルが、少なくとも、行方向に複数配列されたメモリセルアレイと、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子と、他方のツインメモリセルの第２の不揮発性メモリ素子とに共通に接続されて列方向に延びる複数のビット線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートと、他方のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートとに共通に接続されて前記列方向に延びる複数のコントロールゲート線と、を備え、
前記メモリセルアレイは、前記行方向に沿ってｍ（ｍは１以上の整数）のメモリブロックに分割されており、
前記メモリブロックのそれぞれは、前記行方向に沿ってｎ（ｎは２以上）の列ブロックに分割されている不揮発性半導体記憶装置の駆動方法であって、
前記列ブロックのそれぞれで、前記行方向における（ｉ）番目（ｉは１以上の整数）のツインメモリセルの第２の不揮発性メモリ素子と（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子から情報を読み出す場合において、
前記（ｉ）番目のツインメモリセルのワードゲートおよび（ｉ＋１）番目のツインメモリセルのワードゲートが接続されたワード線をリード用ワード線選択電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ）番目のコントロールゲート線を介してリード用コントロールゲート電圧に設定し、
前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートを、前記第１のコントロールゲートに接続された（ｉ−１）番目のコントロールゲート線を介してオーバライド電圧に設定するとともに、前記（ｉ＋１）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ＋１）番目のコントロールゲート線を介してオーバライド電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子を介して、前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子に接続された（ｉ−１）番目のビット線と前記第２の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ−１）番目のビット線をセンスすることにより検出するとともに、前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子を介して、前記（ｉ＋１）番目のツインメモリセルの前記第２の不揮発性メモリ素子に接続された（ｉ＋１）番目のビット線と前記第１の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ＋１）番目のビット線をセンスすることにより検出して、前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の情報と前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子の情報とを一括して読み出すことを特徴とする。
【００２５】
第５の態様の不揮発性半導体記憶装置の駆動方法によれば、第２の態様の不揮発性半導体記憶装置と同様に、メモリブロックごとに、ｎの列ブロックそれぞれの２つの不揮発性メモリ素子からの情報、すなわち、（２・ｎ）の情報を一括して読み出すことができるので、ツインメモリセルを用いた不揮発性半導体記憶装置のアクセスの高速化を図ることが可能である。
【００２６】
本発明の第６の態様は、
１つのワードゲートと、第１のコントロールゲートによって制御される第１の不揮発性メモリ素子と、第２のコントロールゲートによって制御される第２の不揮発性メモリ素子とを有するツインメモリセルが、少なくとも、行方向に複数配列されたメモリセルアレイと、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子と、他方のツインメモリセルの第２の不揮発性メモリ素子とに共通に接続されて列方向に延びる複数のビット線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートと、他方のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートとに共通に接続されて列方向に延びる複数のコントロールゲート線と、を備え、
前記メモリセルアレイは、前記行方向に沿ってｍ（ｍは１以上の整数）のメモリブロックに分割されており、
前記メモリブロックのそれぞれは、前記行方向に沿ってｎ（ｎは２以上）の列ブロックに分割されている不揮発性半導体記憶装置の駆動方法であって、
前記列ブロックのそれぞれで、前記行方向で隣接する（ｉ）番目（ｉは１以上の整数）のツインメモリセルの第２の不揮発性メモリ素子に情報を書き込む場合において、
前記（ｉ）番目のツインメモリセルのワードゲートが接続されたワード線をプログラム用ワード線選択電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートが接続された（ｉ）番目のコントロールゲート線を介してプログラム用コントロールゲート電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子に接続された（ｉ）番目のビット線を前記ビット線駆動回路から供給されるプログラム用ビット線電圧に設定することを特徴とする。
【００２７】
第６の態様の不揮発性半導体記憶装置の駆動方法によれば、第３の態様の不揮発性半導体記憶装置と同様に、ツインメモリセルを用いた不揮発性半導体記憶装置でページバッファ書き込みを実現することができるので、アクセスの高速化を図ることが可能である。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例に基づき以下の手順で説明する。
Ａ．ツインメモリセルの構造およびその動作原理：
Ａ１．ツインメモリセルの構造：
Ａ２．ツインメモリセルの読み出し原理：
Ａ３．ツインメモリセルの書き込み原理：
Ａ４．ツインメモリセルの消去原理：
Ｂ．不揮発性半導体記憶装置の全体構成：
Ｂ１．全体構成：
Ｂ２．機能的構成：
Ｂ３．スモールアレイの構成：
Ｃ．メモリ素子のアドレス設定：
Ｄ．読み出し動作：
Ｅ．書き込み動作：
Ｆ．変形例：
【００２９】
Ａ．ツインメモリセルの構造およびその動作原理：
まず、ツインＭＯＮＯＳ型不揮発性半導体記憶装置のメモリ素子として用いられるツインＭＯＮＯＳフラッシュメモリセル（以下、単位「ツインメモリセル」とも呼ぶ。）の構造およびその動作について説明する。
【００３０】
Ａ１．ツインメモリセルの構造：
図１は、ツインメモリセルの構造を模式的に示す断面図である。図１に示すように、ツインメモリセルによる不揮発性半導体記憶装置は、Ｐ型ウェル１０２上に、複数のツインメモリセル１００（…，１００［ｉ］，１００［ｉ＋１］，…：ｉは１以上の正数）がＢ方向（以下、行方向又はワード線方向という）に配列されて構成される。また、ツインメモリセル１００は、列方向（図１の紙面に垂直な方向Ａ）（以下、「ビット線方向」ともいう）にも複数配列される。すなわち、ツインメモリセル１００がマトリクス状に配列されて構成される。
【００３１】
１つのツインメモリセル１００は、Ｐ型ウェル１０２上にゲート酸化膜を介して形成されるワードゲート１０４と、第１のコントロールゲート１０６Ａを有する第１のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａと、第２のコントロールゲート１０６Ｂを有する第２のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ｂとによって構成される。
【００３２】
第１，第２のメモリ素子１０８Ａ，１０８Ｂの各々は、Ｐ型ウェル１０２上に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層したＯＮＯ膜１０９を有し、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。第１，第２のメモリ素子１０８Ａ，１０８Ｂの各ＯＮＯ膜１０９上には、それぞれ第１，第２のコントロールゲート１０６Ａ，１０６Ｂが形成されている。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂの動作状態は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂによって、それぞれ制御される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００３３】
第１，第２のメモリ素子１０８Ａ，１０８Ｂ相互間には、電気的に絶縁されて、例えばポリシリコンを含む材料によって形成されたワードゲート１０４が形成されている。ワードゲート１０４に印加される電圧によって、各ツインメモリセル１００の第１，第２のメモリ素子１０８Ａ，１０８Ｂが選択されるか否かが決定される。
【００３４】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２のメモリ素子１０８Ａ，１０８Ｂに対して１つのワードゲート１０４を共用している。
【００３５】
第１，第２のメモリ素子１０８Ａ，１０８Ｂは、独立して電荷のトラップサイトとして機能する。電荷のトラップを制御するワードゲート１０４は、図１に示すように、第２の方向Ｂ（行方向）に間隔をおいて配列されて、ポリサイド等で形成される１本のワード線ＷＬに共通接続されている。ワード線ＷＬに所定の信号を供給することで、同一行の各ツインメモリセル１００の第１及び第２のメモリ素子１０８Ａ，１０８Ｂの少なくとも１つが選択可能となる。
【００３６】
各コントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の方向Ａ）に沿って延び、同一列に配列された複数のツインメモリセル１００にて共用されて、コントロールゲート線として機能する。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。行方向に隣接するツインメモリセル１００同士の相互に隣接するコントロールゲート１０６Ａ，１０６Ｂは、サブコントロールゲート線ＳＣＧ（…，ＳＣＧ［ｉ］，ＳＣＧ［ｉ＋１］，…）に共通接続されている。サブコントロールゲート線ＳＣＧは、例えばワードゲート１０４、コントロールゲート１０６Ａ，１０６Ｂ及びワード線ＷＬよりも上層の金属層で形成される。各サブコントロールゲート線ＳＣＧに独立して電圧を印加することによって、後述するように、各メモリセル１００の第１のメモリ素子１０８Ａ及び第２のメモリ素子１０８Ｂを独立して制御することができる。
【００３７】
行方向に隣接するツインメモリセル１００同士の相互に隣接するメモリ素子１０８Ａ，１０８Ｂ相互間には、Ｐ型ウェル１０２内において不純物層１１０（…，１１０［ｉ］，１１０［ｉ＋１］，…）が形成されている。これらの不純物層１１０は、例えばＰ型ウェル１０２内に形成されたｎ型不純物層であり、列方向に沿って延び、同一列に配列される複数のツインメモリセル１００にて共用されて、サブビット線ＳＢＬ（…，ＳＢＬ［ｉ］，ＳＢＬ［ｉ＋１］，…）として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］等をサブビット線ＳＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］等とも称する。
【００３８】
サブビット線ＳＢＬに対する電圧の印加及び電流検出によって、ワード線ＷＬ及びサブコントロールゲート線ＳＣＧによって選択された各メモリセル１００の一方のメモリ素子に対して、電荷（情報）のリード（読み出し）、プログラム（書き込み）及び消去が可能となる。
【００３９】
次にＭＯＮＯＳメモリ素子（メモリセル）に対するデータ読み出し、データ書き込み、及びデータ消去の各動作原理について説明する。図２は、ＭＯＮＯＳメモリ素子に対するデータ読み出し、データ書き込み、及びデータ消去の各動作における設定電圧を示す説明図である。また、図３は、ツインメモリセルの等価的な構造を示す説明図である。図３に示すように、１つのツインメモリセル１００は、ワードゲート１０４により駆動されるトランジスタＴ２と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂによりそれぞれ駆動されるトランジスタＴ１，Ｔ３とを直列に接続したものと模式化して説明することができる。
【００４０】
Ａ２．ツインメモリセルの読み出し原理：
図４は、ツインメモリセルのデータ読み出し動作を示す概略説明図である。図４は、１本のワード線ＷＬに接続されたツインメモリセル１００［ｉ］を選択セルとし、選択セルのワードゲート１０４の右側に隣接するメモリ素子１０８Ｂ側を選択サイドとして、選択されたメモリ素子１０８Ｂ（選択メモリ素子）からデータをリバースモードで読み出す場合の各所の電位設定を示している。また、図４は、選択セル及び選択セルに隣接した非選択セルであるツインメモリセル１００［ｉ−１］〜１００［ｉ＋２］の各所の電位設定を示している。なお、以下では、選択セルの選択サイドとは反対側を対向サイドとして、対向サイドのメモリ素子１０８Ａを対向メモリ素子とする。
【００４１】
選択セルであるツインメモリセル１００［ｉ］のワードゲート１０４が接続されているワード線ＷＬに、リード用ワード線選択電圧として電源電圧Ｖｄｄ（例えば１．８Ｖ）を印加する。このワード線ＷＬに接続されている各ツインメモリセル１００の各トランジスタＴ２が全てオンとなる。なお、他の選択されないワード線ＷＬには、０Ｖを印加する。
【００４２】
ツインメモリセル１００［ｉ］の対向サイドのコントロールゲート１０６Ａに対して、サブコントロ―ルゲート線ＳＣＧ［ｉ］を介してオーバライド電圧（例えば３Ｖ）を印加する。また、ツインメモリセル１００［ｉ］の選択サイドのコントロールゲート１０６Ｂに供給するゲート電圧ＶCGとして、読み出し電圧Ｖｒｅａｄ（例えば１．５Ｖ）を印加する。
【００４３】
なお、オーバライド電圧は、選択セル中の対向メモリ素子(本例では１０８Ａ)のプログラムの有無（電荷のトラップの有無）に拘わらず、その対向メモリ素子に相当するトランジスタ（本例ではＴ１）をオンさせるために必要な電圧を意味している。
【００４４】
対向サイドのコントロールゲート１０６Ａに印加されたオーバライド電圧によって、対向メモリ素子１０８Ａに相当するトランジスタＴ１はオンとなる。この場合には、選択メモリ素子１０８Ｂに相当するトランジスタＴ３の動作は、選択メモリ素子１０８Ｂに電荷が蓄積されていたか否かによって異なる。
【００４５】
図５は、横軸に選択サイドのコントロールゲートに対するゲート電圧ＶCGをとり縦軸に選択メモリ素子に相当するトランジスタのソース・ドレイン間に流れる電流Ｉｄｓをとって、両者の関係を示す説明図である。
【００４６】
図５に示すように、選択メモリ素子１０８Ｂに電荷が蓄積されていない場合には、そのコントロールゲート電圧ＶCGが低いしきい値電圧Ｖｌｏｗを超えると電流Ｉｄｓが流れ始める。これに対して、選択メモリ素子１０８Ｂに電荷が蓄積されている場合には、そのコントロールゲート電圧ＶCGが高いしきい値電圧Ｖｈｉｇｈを超えない限り電流Ｉｄｓは流れ始めない。
【００４７】
データ読み出し時に選択サイドのコントロールゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧に設定される。これにより、選択メモリ素子１０８Ｂに電荷が蓄積されていない場合には、電流Ｉｄｓが流れ、選択メモリ素子１０８Ｂに電荷が蓄積されている場合には電流Ｉｄｓが流れないことになる。
【００４８】
データ読み出し時には、対向メモリ素子１０８Ａに接続されたサブビット線ＳＢＬ［ｉ］（不純物層１１０［ｉ］）を図示しないセンスアンプに接続する。また、他のサブビット線ＳＢＬ［ｉ−１］，［ｉ＋１］，［ｉ＋２］の電位ＶＤ［ｉ−１］，［ｉ＋１］，［ｉ＋２］を０Ｖにそれぞれ設定する。そうすると、選択メモリ素子１０８Ｂに電荷が蓄積されていない場合には、電流Ｉｄｓが流れて、オン状態のトランジスタＴ１，Ｔ２を介して、対向メモリ素子に接続されたサブビット線ＳＢＬ［ｉ］に例えば２５μＡ以上の電流が流れる。これに対し、選択メモリ素子１０８Ｂに電荷が蓄積されている場合には、電流Ｉｄｓが流れず、トランジスタＴ１，Ｔ２がオン状態であっても、対向メモリ素子に接続されたサブビット線ＳＢＬ［ｉ］に流れる電流は、例えば１０ｎＡ未満となる。
【００４９】
このように、対向メモリ素子であるツインメモリセル１００［ｉ］のメモリ素子１０８Ａに接続されたサブビット線ＳＢＬ［ｉ］に流れる電流をセンスアンプにて検出することで、選択メモリ素子であるツインメモリセル１００［ｉ］のメモリ素子１０８Ｂからのデータ読み出しが可能となる。
【００５０】
なお、各サブビット線ＳＢＬ［ｉ−１］〜ＳＢＬ［ｉ＋２］には、図示しないビット線選択トランジスタが接続されている。そして、対向サイドに対応するビット線選択トランジスタのゲート電圧ＢＳは、図２に示すように４．５Ｖに設定される。一方、選択サイドに対応するビット線選択トランジスタのゲート電圧ＢＳは、電源電圧Ｖｄｄに設定される。
【００５１】
また、非選択なツインメモリセルについては、図２に示す各電圧値に設定される。
【００５２】
Ａ３．ツインメモリセルの書き込み原理：
図６は、ツインメモリセルのデータ書き込み動作を示す概略説明図である。図６は、１本のワード線ＷＬに接続されたツインメモリセル１００［ｉ］を選択セルとし、選択セルのワードゲート１０４の右側に隣接するＭＯＮＯＳメモリ素子１０８Ｂ側を選択サイドとして、選択されたＭＯＮＯＳメモリ素子１０８Ｂ（選択メモリ素子）に対するデータプログラミングを行う場合の各所の電位設定を示している。なお、このデータプログラミング動作の前には、後述するデータ消去動作が実施されている。
【００５３】
図６では、図４と同様に、サブコントロールゲート線ＳＣＧ［ｉ］の電位は、オーバライド電位（例えば２．５Ｖ）に設定され、サブコントロールゲート線ＳＣＧ［ｉ−１］，［ｉ＋２］の電位は、０Ｖに設定されている。
【００５４】
また、選択セルであるツインメモリセル１００［ｉ］のワードゲート１０４の電位は、電源電圧Ｖｄｄより低い１．０Ｖ程度のプログラム用ワード線選択電圧に設定される。また、ツインメモリセル１００［ｉ］の選択サイドのコントロールゲート１０６Ｂには、サブコントロールゲート線ＳＣＧ［ｉ＋１］を介して、プログラム用コントロールゲート電圧である書き込み電圧Ｖｗｒｉｔｅ（例えば５．５Ｖ））を印加する。
【００５５】
サブビット線ＳＢＬ［ｉ＋１］の電圧ＶＤ［ｉ＋１］は、プログラム用ビット線電圧である例えば５Ｖに設定される。一方、サブビット線ＳＢＬ［ｉ＋２］は、電圧Ｖｄｄに設定される。また、サブビット線ＳＢＬ［ｉ−１］，ＳＢＬ［ｉ］は、図示しない定電流源に接続される。なお、サブビット線ＳＢＬ［ｉ−１］に接続されたＭＯＮＯＳメモリ素子１０８Ａに相当するトランジスタＴ１は、そのサブコントロールゲート線ＳＣＧ［ｉ−１］が０Ｖのためオフしている。従って、このＭＯＮＯＳメモリ素子１０８Ａには電流が流れず、サブビット線ＳＢＬ［ｉ−１］の電圧ＶＤ［ｉ−１］は定電流源を介して０Ｖに設定される。
【００５６】
このような設定では、選択セルであるツインメモリセル１００［ｉ］のトランジスタＴ１，Ｔ２がいずれもオンとなり、サブビット線ＳＢＬ［ｉ］に向けて電流Ｉｄｓが流れる一方で、選択メモリ素子であるＭＯＮＯＳメモリ素子１０８ＢのＯＮＯ膜１０９にはチャンネルホットエレクトロン（ＣＨＥ）がトラップされる。こうして、選択メモリ素子１０８Ｂのプログラミング動作が実施されて、データの「０」が書き込まれる。
【００５７】
上述の動作上、非選択セルであるツインメモリセル１００［ｉ＋１］の左側のＭＯＮＯＳメモリ素子１０８Ａのコントロールゲートにも５．５Ｖが印加される。この場合でも、ツインメモリセル１００［ｉ＋１］の右側のサブコントロールゲートＳＣＧ［ｉ＋２］に印加する電圧は０Ｖとしているので、ツインメモリセル１００［ｉ＋１］のソース・ドレイン間（ビット線間）には電流が流れない。しかし、サブビット線ＳＢＬ［ｉ＋１］には電圧ＶＤ［ｉ＋１］として５Ｖが印加されるので、ツインメモリセル１００［ｉ＋１］のソース・ドレイン間（ビット線間）に高電界がかかると、パンチスルー電流が流れて、ライトディスターブが生じてしまう。
【００５８】
そこで、サブビット線ＳＢＬ［ｉ＋２］の電圧ＶＤ［ｉ＋２］を０Ｖでなく、例えば電源電圧Ｖｄｄとし、ソース・ドレイン間の電位差を小さくして、ライトディスターブを防止する。また、サブビット線ＳＢＬ［ｉ＋２］の電圧ＶＤ［ｉ＋２］を、０Ｖを超える電圧、好ましくはプログラム時のワード線選択電圧と同等以上とすることで、ツインメモリセル１００［ｉ＋１］のトランジスタＴ２がオンされにくくなるため、これによってもディスターブを防止することができる。
【００５９】
なお、上述のようにサブビット線ＳＢＬ［ｉ＋１］には５Ｖの電圧を供給する必要があることから、サブビット線ＳＢＬ［ｉ＋１］を選択するためのビット線選択トランジスタのゲート電圧ＢＳは図２に示すように８Ｖに設定される。また、サブビット線ＳＢＬ［ｉ＋２］は上述した理由で電源電圧Ｖｄｄ以上に設定される必要があるため、サブビット線ＳＢＬ［ｉ＋２］を選択するための図示しないビット線選択トランジスタのゲート電圧ＢＳも８Ｖに設定される。
【００６０】
また、非選択なツインメモリセルについては、図２に示す各電圧値に設定される。
【００６１】
Ａ４．ツインメモリセルの消去原理：
図７は、ツインメモリセルのデータ消去動作を示す概略説明図である。図７は、データ消去する場合の各所の電位設定を示している。
【００６２】
図７に示すように、データ消去時には、各ワードゲート１０４の電位を、ワード線ＷＬによって０Ｖに設定し、コントロールゲート１０６Ａ，１０６Ｂの電位を、サブコントロールゲート線ＳＣＧ［ｉ］，［ｉ＋１］，［ｉ＋２］によって、例えば−１〜−３Ｖ程度の消去用コントロールゲート線電圧に設定する。更に、サブビット線ＳＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］の各電位ＶＤ［ｉ］，［ｉ＋１］，［ｉ＋２］を、例えば４．５〜５Ｖの消去用ビット線電圧に設定する。
【００６３】
この場合には、コントロールゲートに印加された消去用コントロールゲート電圧と、ビット線に印加された消去用ビット線電圧とで形成される電界によってトンネル効果が生じ、各メモリ素子１０８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた電子は移動してＯＮＯ膜１０９から消去される。こうして、複数のツインメモリセルの各メモリ素子のデータは同時に“１”となってデータの消去が行われる。
【００６４】
なお、消去動作としては、上述のものとは異なり、ビットとなる不純物層の表面のバンド−バンドトンネリングによりホットホールを形成し、蓄えられていたエレクトロンを消去することも可能である。
【００６５】
以上説明したように、ワードゲートやコントロールゲート、ビット線等を、それぞれ図２に示す種々の電位に設定することにより、１つのＭＯＮＯＳメモリ素子に対するデータ読み出し、データ書き込み、データ消去が実行される。
【００６６】
なお、上記説明では、ツインメモリセルの構造を説明するために、１つのワードゲート１０４の両側の第１のコントロールゲート１０６Ａを有する第１のメモリ素子１０８Ａおよび第２のコントロールゲート１０６Ｂを有する第２のメモリ素子をツインメモリセル１００として説明している。しかしながら、１つのサブビット線ＳＢＬ（不純物層１１０）を共有して隣り合う左側のメモリ素子１０８Ｂおよび右側のメモリ素子１０８Ａを１つのツインメモリセルとすることも可能である。以下の説明では、原則として、１つのサブビット線ＳＢＬ（不純物層１１０）を共有して隣り合う左側のメモリ素子１０８Ｂおよび右側のメモリ素子１０８Ａを１つのツインメモリセル１００として説明する場合もある。
【００６７】
Ｂ．不揮発性半導体記憶装置の構成：
次に、上述のツインメモリセル１００を用いて構成される不揮発性半導体記憶装置の構成について説明する。
【００６８】
Ｂ１．全体構成：
図８は、実施例としての不揮発性半導体記憶装置の概略平面レイアウト図である。この不揮発性半導体記憶装置１０は、Ｉ／Ｏ領域１２と、制御回路領域１４と、複数のバンク領域１６とを有している。本例では、第０ないし第３の４つのバンク領域１６（１６［０］〜１６［３］）を有している。各バンク領域１６は、第１の方向（列方向）Ａを長手方向とする縦長形状を有している。第０ないし第３のバンク領域１６は、第２の方向（行方向）Ｂに沿って配列されている。
【００６９】
図９は、図８の１つのバンク領域１６について示す概略平面図である。１つのバンク領域１６は、第１の方向Ａに沿って、制御回路領域２１０と、複数のメモリアレイ領域２００と、Ｙデコーダ領域２２０と、データＩ／Ｏ（ＤＩ／Ｏ）領域２３０とを有している。本例では、第０ないし第７の８つのメモリアレイ領域２００（２００［０］〜２００［７］）を有している。
【００７０】
図１０は、図９の隣り合う２つの第０および第１のメモリアレイ領域２００（２００［０］，２００［１］）について示す概略平面図である。１つのメモリアレイ領域２００は、第２の方向Ｂに沿って配列される複数のメインブロック領域３００と、ブロック制御回路領域３１０と、グローバルデコーダ領域３２０とを有している。本例では、第０ないし第７の８つのメインブロック領域３００（３００［０］〜３００［７］）を有している。なお、隣接する第０と第１のメモリアレイ領域２００のブロック制御回路領域３１０は、第１の方向Ａに沿って互いのメインブロック領域３００の間に隣接するように配置されている。他の第２と第３、第４と第５、第６と第７のメモリアレイ領域２００においても同様である。また、第０と第１のバンク領域１６（１６［０］，１６［１］）の隣接するメモリアレイ領域２００のグローバルデコーダ領域３２０は、第２の方向Ｂに沿って互いのメインブロック３００の間に隣接するように配置されている。他の第２と第３のバンク領域の隣接するメモリアレイ領域２００においても同様である。
【００７１】
図１１は、図１０の１つのメインブロック領域３００について示す概略平面図である。１つのメインブロック領域３００は、図１１（Ａ）に示すように、第１の方向Ａに沿って複数のサブブロック領域４００に分割されている。本例では、第０ないし第７の８つのサブブロック領域４００（４００［０］〜４００［７］）に分割されている。各サブブロック領域４００は、図１１（Ｂ）に示すように、さらに、第１の方向Ａに沿って複数のスモールブロック領域４１０に分割されている。本例では、第０ないし第３の４つのスモールブロック領域４１０（４１０［０］〜４１０［３］）に分割されている。
【００７２】
図１２は、１つのスモールブロック領域４１０について示す概略平面図である。図１２に示すように、スモールブロック領域４１０は、スモールアレイ領域４１２と、スモールアレイ領域４１２の第２の方向Ｂの両側にローカルドライバ領域４１４Ａ，４１４Ｂとを有している。スモールアレイ領域４１２は、第２の方向Ｂに沿って、１６ビットのデータＩ／Ｏ０ないしＩ／Ｏ１５に対応する１６個のメモリブロック（入出力ビットに対応したメモリブロック）４１６（４１６［０］〜４１６［１５］）に分割されている。第１のドライバ領域４１４Ａは、ローカルコントロールゲート（ローカルＣＧ）ドライバ、ローカルビット線選択（ローカルＢＳ）ドライバ、ローカルワード線（ローカルＷＬ）ドライバを含んでいる。また、第２のドライバ領域４１４Ｂは、ローカルワード線（ローカルＷＬ）ドライバを含んでいる。
【００７３】
ここで、後述するように、１つのメモリブロック領域４１６は、行方向（第２の方向Ｂ）に８セル、列方向（第１の方向Ａ）に６４セル（すなわち、６４本のワード線ＷＬ）のツインメモリセルにより構成されている。すなわち、１つのメモリブロック領域４１６は、１ｋ（８×６４×２＝１０２４）ｂｉｔの記憶容量を有している。
【００７４】
このとき、図１２に示すように、１つのスモールブロック領域４１０は、１６個のメモリブロック領域４１６を有しているので、１６ｋ（１０２４×１６＝１６３８４）ｂｉｔの記憶容量となる。また、図１１（Ｂ）に示すように、１つのサブブロック領域４００は、４個のスモールブロック領域４１０を有しているので、６４ｋ（１６３８４×４＝６５５３６）ｂｉｔの記憶容量となり、１つのメインブロック領域３００は、８個のサブブロック領域４００を有しているので、５１２ｋ（６５５３６×８＝５２４２８８）ｂｉｔの記憶容量となる。さらに、図１０に示すように、１つのメモリアレイ領域２００は、８つのメインブロック領域３００を有しているので、４Ｍ（５２４２８８×８＝４１９４３０４）ｂｉｔの記憶容量となる。また、図９に示すように、１つのバンク領域１６は、８個のメモリアレイ領域２００を有しているので、３２Ｍ（４１９４３０４×８＝３３５５４４３２）ｂｉｔの記憶容量となる。従って、不揮発性半導体記憶装置１０は、図８に示すように、４個のバンク領域１６を有しているので、１２８Ｍ（３３５５４４３２×４＝１３４２１７７２８）ｂｉｔの記憶容量となる。
【００７５】
なお、上記説明では、１チップの不揮発性半導体記憶装置１０の構成要素を平面配置（レイアウト）の面から説明するために、「領域」という語を付して説明しているが、以下の説明において各構成要素の機能を説明する場合には、この「領域」という語を省略し、同じ符号を付して示す場合もある。
Ｂ２．機能的構成：
図１３は、不揮発性半導体記憶装置１０に入力する２３ビットのアドレス信号Ａ＜２２：０＞の意味付けを示す説明図である。上位２ビットのアドレス信号Ａ＜２２：２１＞に基づいて、第０〜第４の４つのバンク（図８参照）のうち１つのバンクがセレクトされる。そして、次の３ビットのアドレス信号Ａ＜２０：１８＞に基づいて、セレクトされた１つのバンク内における第０〜第７の８つのメモリアレイ（図９参照）のうち１つのメモリアレイがセレクトされる。さらに次の３ビットのアドレス信号Ａ＜１７：１５＞に基づいて、セレクトされた１つのメモリアレイ内における第０〜第７の８つのメインブロック（図１０参照）のうち１つのメインブロックがセレクトされる。また、さらに次の３ビットのアドレス信号Ａ＜１４：１２＞に基づいて、１つのメインブロック内における第０〜第７の８つのサブブロック（図１１参照）のうち１つのサブブロックが選択される。また、さらに次の２ビットのアドレス信号Ａ＜１１：１０＞に基づいて、１つのサブブロック内における第０〜第３の４つのスモールブロック（図１１参照）のうち１つのスモールブロックがセレクトされる。また、さらに次の２ビットのアドレス信号Ａ＜９：８＞に基づいて、１つのスモールブロックのＩ／Ｏ０〜Ｉ／Ｏ１５用の各メモリブロック内において、１６列のメモリ素子から４列のメモリ素子が選択される。そして、下位２ビットのアドレス信号Ａ＜１：０＞に基づいて、アドレス信号Ａ＜９：８＞に基づいてセレクトされた４列のメモリ素子のうち、１列のメモリ素子がセレクトされる。また、アドレス信号Ａ＜９：８＞とＡ＜１：０＞の間の６ビットのアドレス信号Ａ＜７：２＞に基づいて、１つのスモールブロック内において、６４本の行（すなわち、６４本のワード線ＷＬ）のうち、１つの行がセレクトされる。
【００７６】
なお、これらの各アドレスに対する設定は一例であり、これに限定されるものではなく、種々の任意の設定が可能である。
【００７７】
図１４は、不揮発性半導体記憶装置１０の機能的な構成を示すブロック図である。この機能ブロック図は、上記２３ビットのアドレス信号Ａ＜２２：０＞のうち、図示しない上位８ビットのアドレス信号Ａ＜２２：１５＞によってセレクトされる１つのメインブロック３００（本例では、メインブロック０）について示している。
【００７８】
５ビットのサブブロック選択用およびスモールブロック選択用のアドレス信号Ａ＜１４：１０＞は、グローバルデコーダ３２０に入力される。６ビットのワード線選択用アドレス信号Ａ＜７：２＞は、ブロック制御回路３１０のワード線（ＷＬ）デコーダ３１２に入力される。２ビットの第１のカラム（列）選択用アドレス信号Ａ＜９：８＞および２ビットの第２のカラム（列）選択用アドレス信号Ａ＜１：０＞は、ブロック制御回路３１０のコントロールゲート線（ＣＧ）デコーダ３１４と、Ｙデコーダ２２０のカラムデコーダ２２２と、データＩ／Ｏ２３０のマルチプレクサ２３４およびページバッファ２３８とに入力される。
【００７９】
グローバルデコーダ３２０は、入力された５ビットのサブブロック選択用およびスモールブロック選択用アドレス信号Ａ＜１４：１０＞に基づいて、第０〜第３１の３２個のスモールブロック４１０のうち、１つのスモールブロック４１０のみをセレクトするためのデコード信号を、各スモールブロック４１０のローカルドライバ４１４に出力する。
【００８０】
ブロック制御回路３１０のＷＬデコーダ３１２は、入力されたワード線選択用アドレス信号Ａ＜７：２＞に基づいて、６４本のワードラインＷＬ０〜ＷＬ６３のうち、１本のワード線のみをセレクトするためのデコード信号を、各スモールブロック４１０のローカルドライバ４１４に出力する。
【００８１】
ブロック制御回路３１０のＣＧデコーダ３１４は、入力された２ビットの第１のカラム選択用アドレス信号Ａ＜９：８＞および２ビットの第２のカラム選択用アドレス信号Ａ＜１：０＞に基づいて、８本のコントロールゲート線ＣＧ０〜ＣＧ７（サブコントロールゲート線ＳＣＧ０〜ＳＣＧ７）を駆動するためのデコード信号を、各スモールブロック４１０のローカルドライバ４１４に出力する。
【００８２】
各スモールブロック４１０のローカルドライバ４１４は、入力されたデコード信号に応じて、ワード線ＷＬ０〜ＷＬ６３、コントロールゲート線ＣＧ０〜ＣＧ７、及びビット線ＢＬ０〜ＢＬ１３０の状態を制御して、セレクトされたスモールブロック４１０のスモールアレイ４１２の動作を制御する。
【００８３】
Ｙデコーダ２２０のカラムデコーダ２２２は、入力された２ビットの第１のカラム選択用アドレス信号Ａ＜９：８＞および２ビットの第２のカラム選択用アドレス信号Ａ＜１：０＞に基づいて、カラムマルチプレクサ２２４を駆動するためのデコード信号を出力する。
【００８４】
カラムマルチプレクサ２２４は、入力されたデコード信号に応じて、セレクトされたスモールブロック４１０におけるスモールアレイ４１２のビット線ＢＬ０〜ＢＬ１３０と、データＩ／Ｏ２３０内のセンスアンプ２３２またはビット線（ＢＬ）ドライバ２３６との接続を制御する。
【００８５】
アクセス制御回路５１０は、読み出し、書き込み、および消去の各種動作に応じて、ＷＬデコーダ３１２、ＣＧデコーダ３１４、グローバルデコーダ３２０、カラムデコーダ２２２等の種々のブロックを制御することにより、上述したワード線ＷＬ０〜ＷＬ６３、コントロールゲート線ＣＧ０〜ＣＧ７、及びビット線ＢＬ０〜ＢＬ１３０の状態を制御する。なお、このアクセス制御回路５１０は、制御回路１４（図８参照）に含まれている。
【００８６】
ここで、セレクトされた１つのスモールアレイ４１２からデータリードを実施する場合、このスモールアレイ４１２のＩ／Ｏ０〜Ｉ／Ｏ１５用の各メモリブロック４１６（４１６［０］〜４１６［１５］）からは、後述するように、第１のカラムアドレス信号Ａ＜９：８＞で特定される４ビットのデータ、すなわち、４ワード分のリードデータが一括して出力される。出力された４ワード分のリードデータは、Ｙデコーダ２２０のカラムマルチプレクサ２２４を介して、データＩ／Ｏ２３０のセンスアンプ２３２に入力される。センスアンプ２３２で波形整形された４ワード分のリードデータは、マルチプレクサ２３４に入力される。
【００８７】
マルチプレクサ２３４では、入力された２ビットの第１のカラム選択用アドレス信号Ａ＜９：８＞および２ビットの第２のカラム選択用アドレス信号Ａ＜１：０＞に基づいて、入力された４ワードのリードデータのうち対応する１ワードのリードデータが選択される。選択されたリードデータは、Ｉ／Ｏバッファ２４０を介して出力される。
【００８８】
なお、２ビットの第２のカラム選択用アドレス信号Ａ＜１：０＞のみが０〜３に順に変化するアドレス信号Ａ＜２２：０＞が入力される場合、最初のアドレス信号Ａ＜２２：０＞の入力時に４ワード分のデータが一括して読み出されて、マルチプレクサ２３４あるいはセンスアンプ２３２内の一時的なバッファに記憶される。そして、第２のカラム選択用アドレス信号Ａ＜１：０＞の値に応じて１ワードのデータがマルチプレクサ２３４によって選択されて順に出力される。
【００８９】
また、セレクトされた１つのスモールアレイ４１２内に、１ワード単位でデータプログラミングを実施する場合には、データＩ／Ｏ２３０のＩ／Ｏバッファ２４０を介して入力されるプログラムデータがページバッファ２３８、ビット線（ＢＬ）ドライバ２３６及びカラムマルチプレクサ２２４を介して、セレクトされたスモールアレイ４１２内の対応する１ワード分のＭＯＮＯＳメモリ素子、すなわち、Ｉ／Ｏ０〜Ｉ／Ｏ１５用の各メモリブロック４１６における各１ビットのＭＯＮＯＳメモリ素子にプログラムされる。
【００９０】
セレクトされた１つのスモールアレイ４１２内に、複数ワード単位でデータをプログラムする場合、すなわち、ページバッファプログラミングを実施する場合には、データＩ／Ｏ２３０のＩ／Ｏバッファ２４０を介して４ワードのプログラムデータが順にページバッファ２３８に一旦記憶される。ページバッファ２３８に記憶されたプログラムデータは、後述するように、まず、２ワードのプログラムデータがＢＬドライバ２３６およびカラムマルチプレクサ２２４を介して、セレクトされた１つのスモールアレイ４１２内の対応する２ワードのＭＯＮＯＳメモリ素子、すなわち、Ｉ／Ｏ０〜Ｉ／Ｏ１５用の各メモリブロック４１６における各２ビットのＭＯＮＯＳメモリ素子にプログラムされる。そして、残りの２ワードのプログラムデータが、同様に、対応するＭＯＮＯＳメモリ素子にプログラムされる。
【００９１】
Ｂ３．スモールアレイの構成：
スモールアレイ４１２は、Ｉ／Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック４１６（４１６［０］〜４１６［１５］）が行方向に配列されている。図１５は、スモールアレイ４１２のＩ／Ｏ０用のメモリブロック４１６［０］を拡大して示す説明図である。図１５に示すように、行方向に８セル、列方向に６４セルのツインメモリセルが配列されている。ただし、上記配列数は、１つのサブビット線ＳＢＬを共有して隣り合う左側のメモリ素子１０８Ｂおよび右側のメモリ素子１０８Ａを１つのツインメモリセルとして示されている。
【００９２】
左端のメモリブロック４１６（Ｉ／Ｏ０に対応するメモリブロック４１６［０］）における各行の左端には、２つのダミーメモリ素子ＤＭＡ，ＤＭＢを有するツインメモリセルＤＭが配置されている。また、右端のメモリブロック（Ｉ／Ｏ１５に対応するメモリブロック４１６［１５］）における各行の右端にもダミーのツインメモリセルＤＭが配置されている。その他のＩ／Ｏ１〜Ｉ／Ｏ１４に対応する各メモリブロックでは、左隣および右隣のメモリブロックの隣接するツインメモリセル１００がダミーセルとして機能する。
【００９３】
１つのメモリブロック４１６には、８列のツインメモリセル１００に対応して８本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ７および８本のサブビット線ＳＢＬ０〜ＳＢＬ７と、６４行のツインメモリセル１００に対応して６４本のワード線ＷＬ０〜ＷＬ６３とが接続されている。
【００９４】
ここで、ワード線ＷＬ０〜ＷＬ６３は、１６個のメモリブロック４１６で共通であり、図示しないローカルＷＬドライバに接続されている。各ワード線ＷＬ０〜ＷＬ６３は、ローカルＷＬドライバにより駆動される。
【００９５】
サブコントロールゲート線ＳＣＧ０〜ＳＣＧ７には、対応する各列において行方向に並ぶ複数のツインメモリセル１００の各々の第２のコントロールゲート１０６Ｂと第１のコントロールゲート１０６Ａとが共通接続されている。なお、左端のＩ／Ｏ０用のメモリブロック４１６［０］においては、ダミーのツインメモリセルＤＭが第０列のツインメモリセル１００に相当し、サブコントロールゲート線ＳＣＧ０は２つのダミーメモリ素子ＤＭＡ，ＤＭＢを制御する第１および第２のコントロールゲート１０６Ａ，１０６Ｂに接続される。その他のＩ／Ｏ１〜Ｉ／Ｏ１５用の各メモリブロック４１６［１］〜４１６［１５］においては、左隣のメモリブロックの第８列のツインメモリセル１００が、第０列のツインメモリセル１００に相当する。
【００９６】
行方向に配列された１６個のメモリブロック４１６の１６本のサブコントロールゲート線ＳＣＧ０は、図示しないコントロールゲート線ＣＧ０に共通接続されている。同様に、１６本のサブコントロールゲート線ＳＣＧ１はコントロールゲート線ＣＧ１に、１６本のサブコントロールゲート線ＳＣＧ２はコントロールゲート線ＣＧ２に、１６本のサブコントロールゲート線ＳＣＧ３はコントロールゲート線ＣＧ３に、１６本のサブコントロールゲート線ＳＣＧ４はコントロールゲート線ＣＧ４に、１６本のサブコントロールゲート線ＳＣＧ５はコントロールゲート線ＣＧ５にそれぞれ共通接続されている。また、１６本のサブコントロールゲート線ＳＣＧ６はコントロールゲート線ＣＧ６、１６本のサブコントロールゲート線ＳＣＧ７はコントロールゲート線ＣＧ７にそれぞれ共通接続されている。８本のコントロールゲート線ＣＧ０〜ＣＧ７は、図示しないローカルＣＧドライバに接続されている。各コントロールゲート線ＣＧ０〜ＣＧ７は、ローカルＣＧドライバにより駆動される。
【００９７】
サブビット線ＳＢＬ０〜ＳＢＬ７は、対応する各列において行方向に並ぶ複数のツインメモリセル１００の第１のＭＯＮＯＳメモリ素子１０８Ａと第２のＭＯＮＯＳメモリ素子１０８Ｂの不純物層１１０に相当し、それぞれビット線ＢＬ０〜ＢＬ７に接続される。ただし、偶数番号のサブビット線ＳＢＬ０，２，４，６と対応するビット線ＢＬ０，２，４，６との間には、それぞれビット線選択ゲート４１７Ａが設けられている。各ビット線選択ゲート４１７Ａには、ビット線選択線ＢＳ１が共通に接続されている。また、奇数番号のサブビット線ＳＢＬ１，３，５，７と対応するビット線ＢＬ１，３，５，７との間には、それぞれビット線選択ゲート４１７Ｂが設けられている。各ビット線選択ゲート４１７Ｂには、ビット線選択線ＢＳ０が共通に接続されている。ビット線選択線ＢＳ０，ＢＳ１は、図示しないローカルＢＳドライバに接続されている。各ビット線選択ゲート４１７Ａ，４１７Ｂは、ローカルＢＳドライバにより駆動される。
【００９８】
なお、上記説明では、便宜上、各メモリブロック４１６（４１６［０］〜４１６［１５］）における８本のサブビット線をＳＢＬ０〜ＳＢＬ７、また、８本のビット線をＢＬ０〜ＢＬ７として説明したが、同じ符号を付したビット線やサブビット線が共通に接続されているわけではなく、メモリブロックごとに分離されている。
【００９９】
Ｃ．メモリ素子のアドレス設定：
次に、１つのスモールアレイ４１２内の各メモリブロック４１６（４１６［０］〜４１６［１５］）におけるメモリ素子のアドレス設定について説明する。
【０１００】
なお、１つのスモールアレイ４１２内の各メモリブロック４１６（４１６［０］〜４１６［１５］）におけるメモリ素子のアドレス設定は、全く同じであるので、代表してスモールブロック４１６［０］のみが示されている。また、図１６は、２ビットの第１のカラム選択用アドレス信号Ａ＜９：８＞及び６ビットのワード線（ＷＬ）選択用アドレス信号Ａ＜７：２＞に対応するメモリ素子（選択メモリ素子）を示す説明図である。
【０１０１】
６ビットのワード線選択用アドレス信号Ａ＜７：２＞に基づいて、図１６に示すように、６４本のワード線(行)ＷＬ０〜ＷＬ６３のうち、対応する１本のワード線が選択される。具体的には、アドレス信号Ａ＜７：２＞の値０，１，２，…６３に応じて、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…ＷＬ６３が選択可能となる。なお、ワード線ＷＬの選択は、読み出し動作原理で説明したように所定のワード線選択電圧が印加されることにより実施される。１つのワード線ＷＬには、図１５に示すように８列のツインメモリセル１００がそれぞれ対応するワードゲート１０４を介して接続されている。１つのツインメモリセル１００は２つのＭＯＮＯＳメモリ素子を有している。従って、１つのワード線ＷＬを選択することにより、１６ビット（＝８列×２ビット）のＭＯＮＯＳメモリ素子のうち、少なくとも１つのＭＯＮＯＳメモリ素子が選択可能な状態となる。
【０１０２】
また、２ビットの第１のカラム選択用アドレス信号Ａ＜９：８＞に基づいて、図１６に示すように、８列のツインメモリセル１００のうち、２列のツインメモリセル１００が選択可能となる。具体的には、第１のカラム選択用アドレス信号Ａ＜９：８＞の値が０の場合には、１列目と５列目のツインメモリセル１００が選択される。同様に、アドレス信号Ａ＜９：８＞の値が１の場合には２列目と６列目、アドレス信号Ａ＜９：８＞の値が２の場合には３列目と７列目、アドレス信号Ａ＜９：８＞の値が３の場合には４列目と８列目のツインメモリセル１００が、それぞれ選択される。すなわち、１つのメモリブロック４１６は、図１５に示すように、１列目〜４列目のうちの１列を選択する第１の列ブロック４１６Ａと、５列目〜８列目のうちの１列を選択する第２の列ブロック４１６Ｂとに分けられる。なお、２ビットの第１のカラム選択用アドレス信号Ａ＜９：８＞に基づく、８列のツインメモリセル１００のうち、２列のツインメモリセル１００の選択は、後述するように、コントロールゲート線ＣＧ０〜ＣＧ７およびビット線ＢＬ０〜ＢＬ７の設定によって実施される。
【０１０３】
従って、第１のカラム選択用アドレス信号Ａ＜９：８＞の値が０においては、１列目と５列目の列方向に並ぶ複数のメモリ素子のうち、６ビットのワード線選択用アドレス信号Ａ＜７：２＞の値の０〜６３の変化に対応するワード線ＷＬ０〜ＷＬ６３に接続された４つのメモリ素子が選択可能な状態に設定される。また、第１のカラム選択用アドレス信号Ａ＜９：８＞の値が１に変化した場合には、２列目と６列目の列方向に並ぶ複数のメモリ素子のうち、６ビットのワード線選択用アドレス信号Ａ＜７：２＞の値の０〜６３の変化に対応するワード線ＷＬ０〜ＷＬ６３に接続された４つのメモリ素子が選択可能な状態に設定される。すなわち、１０ビットのアドレス信号Ａ＜９：０＞が順に変化した場合に、同じ列内の行の異なるツインメモリセルが順に選択された後、異なった列が新たに選択される。そして、新たに選択された列内の行の異なるツインメモリセルが同様に順に選択される。
【０１０４】
例えば、２ビットの第１のカラム選択用アドレスＡ＜９：８＞の値が０で、６ビットのワード線選択用アドレスＡ＜７：２＞の値が０ならば、選択されるワード線は１行目のＷＬ０であり、第１の列ブロック４１６Ａにおける１列目と第２の列ブロック４１６Ｂにおける５列目の１行目の４つのＭＯＮＯＳメモリ素子０Ａ，０Ｂ，０Ｃ，０Ｄが選択可能な状態となる。そして、６ビットのワード線選択用アドレスＡ＜７：２＞の値が６３ならば、選択されるワード線は６４行目のＷＬ６３であり、第１の列ブロック４１６Ａにおける１列目と第２の列ブロック４１６Ｂにおける５列目の６４行目の４つのＭＯＮＯＳメモリ素子６３Ａ，６３Ｂ，６３Ｃ，６３Ｄが選択可能な状態となる。また、２ビットの第１のカラム選択用アドレスＡ＜９：８＞の値が１で、６ビットのワード線選択用アドレスＡ＜７：２＞の値が０ならば、選択されるワード線は１行目のＷＬ０であり、第１の列ブロック４１６Ａにおける２列目と第２の列ブロック４１６Ｂにおける６列目の１行目の４つのＭＯＮＯＳメモリ素子６４Ａ，６４Ｂ，６４Ｃ，６４Ｄが選択可能な状態となる。そして、６ビットのワード線選択用アドレスＡ＜７：２＞の値が６３ならば、選択されるワード線は６４行目のＷＬ６３であり、第１の列ブロック４１６Ａにおける２列目と第２の列ブロック４１６Ｂにおける６列目の６４行目の４つのＭＯＮＯＳメモリ素子１２７Ａ，１２７Ｂ，１２７Ｃ，１２７Ｄが選択可能な状態となる。
【０１０５】
なお、２ビットの第１のカラム選択用アドレスＡ＜９：８＞に基づいて選択可能となる２列のツインメモリセル１００の４つのメモリ素子が、左から順に「＊＊＊Ａ」，「＊＊＊Ｂ」，「＊＊＊Ｃ」，「＊＊＊Ｄ」なる符合で表されている。この「＊＊＊」には、２ビットの第１のカラム選択用アドレスＡ＜９：８＞及び６ビットのワード線選択用アドレスＡ＜７：２＞の８ビットのアドレス信号Ａ＜９：２＞の値に応じた０〜２５５の数字が示されている。また、「Ａ」〜「Ｄ」は、下位２ビットの第２のカラム選択用アドレス信号Ａ＜１：０＞の値０〜３に対応している。
【０１０６】
なお、本例では、２ビットのアドレスＡ＜９：８＞を第１のカラム選択用アドレスとして、１０ビットのアドレス信号Ａ＜９：０＞が順に変化した場合に、同じ列内の行の異なるツインメモリセルが順に選択された後、異なった列が新たに選択されるように設定している。しかしながら、これに限定するものではなく、２ビットのアドレスＡ＜３：２＞を第１のカラム選択用アドレスとし、６ビットのアドレスＡ＜９：４＞をワード線選択用アドレスとするようにしてもよい。この場合には、１０ビットのアドレス信号Ａ＜９：０＞が順に変化すると、同じ行内の列の異なるツインメモリセルが順に選択された後、次の行が新たに選択されることになる。
【０１０７】
Ｄ．読み出し動作：
次に、本例の不揮発性半導体記憶装置１０におけるデータの読み出し（リード）動作について説明する。
【０１０８】
なお、読み出し動作時において選択される１つのスモールアレイ４１２内の各メモリブロック４１６（４１６［０］〜４１６［１５］）の動作は、基本的に同じであるので、以下の説明では、１つのメモリブロック４１６の動作について説明する。
【０１０９】
図１７は、ワード線ＷＬ０に接続された１列目のツインメモリセル１００［１］の２つのＭＯＮＯＳメモリ素子０Ａ，０Ｂ（選択メモリ素子）および５列目のツインメモリセル１００［５］の２つのＭＯＮＯＳメモリ素子０Ｃ，０Ｄ（選択メモリ素子）の４ビットのデータをリバースモードで読み出す場合について示す説明図である。
【０１１０】
まず、第１の列ブロック４１６Ａにおいて、１列目のツインメモリセル１００［１］の２つのＭＯＮＯＳメモリ素子０Ａ，０Ｂのデータの読み出しについて説明する。
【０１１１】
ワード線ＷＬ０にリード用ワード線選択電圧として電源電圧Ｖｄｄ（例えば１．８Ｖ）を印加する。なお、選択されない他のワード線ＷＬ１〜ＷＬ６３には、０Ｖが印加される。
【０１１２】
読み出し動作原理において説明したように（図４参照）、１列目のツインメモリセル１００［１］の左側のＭＯＮＯＳメモリ素子０Ａ（選択メモリ素子）に対してワードゲート１０４を挟んで対向配置されているＭＯＮＯＳメモリ素子ＤＭＡ（対向メモリ素子）のコントロールゲート１０６Ａに、サブコントロールゲート線ＳＣＧ０を介してオーバライド電圧（例えば３Ｖ）を印加する。
【０１１３】
また、選択メモリ素子０Ａのコントロールゲート１０６Ｂのコントロールゲート電圧ＶCGとして、読み出し電圧Ｖｒｅａｄ（例えば１．５Ｖ）をサブコントロールゲート線ＳＣＧ１を介して印加する。
【０１１４】
ここで、図１７に示すように、データリード時には、選択メモリ素子０Ａにサブビット線ＳＢＬ１を介して接続されたビット線ＢＬ１の電位を０Ｖに設定し、この選択メモリ素子０Ａの対向メモリ素子ＤＭＡにサブビット線ＳＢＬ０を介して接続されたビット線ＢＬ０を、センスアンプ領域２３２（図１４）内の対応するセンスアンプ（Ｓｅｎｓｅ０）に接続する。こうすると、選択メモリ素子０Ａに電荷が蓄積されていない場合には電流Ｉｄｓが流れるため、対向メモリ素子ＤＭＡに接続されたビット線ＢＬ０に電流が流れる。これに対し、選択メモリ素子０Ａに電荷が蓄積されている場合には電流Ｉｄｓが流れないため、対向メモリ素子ＤＭＡに接続されたビット線ＢＬ０にほとんど電流が流れなくなる。よって、選択メモリ素子０Ａの対向メモリ素子ＤＭＡに接続されたビット線ＢＬ０に流れる電流を検出することで、１列目のツインメモリセル１００［１］の左側のＭＯＮＯＳメモリ素子０Ａからのデータ読み出しが可能となる。
【０１１５】
ここで、上記ツインメモリセルの読み出し動作原理によれば（図４参照）、１列目のツインメモリセル１００［１］の左側のＭＯＮＯＳメモリ素子０Ａのデータを読み出す場合、右側のＭＯＮＯＳメモリ素子０Ｂの対向メモリ素子６４Ａのコントロールゲート１０６Ｂには、サブコントロールゲート線ＳＣＧ２を介して０Ｖを印加することになる。
【０１１６】
しかしながら、図１７に示すように、本例においては、この右側のＭＯＮＯＳメモリ素子０Ｂの対向メモリ素子６４Ａのコントロールゲート１０６Ｂにも、サブコントロールゲート線ＳＣＧ２を介してオーバライド電圧（例えば３Ｖ）を印加することとしている。
【０１１７】
また、このＭＯＮＯＳメモリ素子０Ｂ（選択メモリ素子）の対向メモリ素子６４Ａにサブビット線ＳＢＬ２を介して接続されたビット線ＢＬ２を、センスアンプ領域２３２（図１４）内の対応するセンスアンプ（Ｓｅｎｓｅ１）に接続することとしている。これにより、選択メモリ素子０Ｂに電荷が蓄積されていない場合には電流Ｉｄｓが流れるため、対向メモリ素子６４Ａに接続されたビット線ＢＬ２に電流が流れる。これに対し、選択メモリ素子０Ｂに電荷が蓄積されている場合には電流Ｉｄｓが流れないため、対向メモリ素子６４Ａに接続されたビット線ＢＬ２にほとんど電流が流れなくなる。よって、選択メモリ素子０Ｂの対向メモリ素子セル６４Ａに接続されたビット線ＢＬ２に流れる電流を検出することで、１列目のツインメモリセル１００［１］の右側のＭＯＮＯＳメモリ素子０Ｂからのデータ読み出しも可能となる。
【０１１８】
すなわち、第１の列ブロック４１６Ａにおいて、１列目のツインメモリセル１００［１］に含まれる２つのＭＯＮＯＳメモリ素子０Ａ，０Ｂを同時に選択して一括して読み出すことが可能である。
【０１１９】
なお、３列目のツインメモリセル１００［３］の２つのＭＯＮＯＳメモリ素子１２８Ａ，１２８Ｂに接続されるビット線ＢＬ３はＶｄｄ（例えば１．８Ｖ）に設定され、これらのＭＯＮＯＳメモリ素子１２８Ａ，１２８Ｂのコントロールゲート１０６Ｂ，１０６Ａに接続されるコントロールゲート線ＳＣＧ３は０Ｖに設定される。
【０１２０】
第２の列ブロック４１６Ｂにおいても、第１の列ブロックと同様にして、５列目のツインメモリセル１００［５］の２つのＭＯＮＯＳメモリ素子０Ｃ，０Ｄからのデータを読み出すことができる。ただし、第２の列ブロックにおけるサブコントロールゲート線ＳＣＧ４〜ＳＣＧ７は、第１の列ブロックにおけるサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と同様に設定される。また、第２の列ブロックにおけるビット線ＢＬ４〜ＢＬ７は、第１の列ブロックにおけるビット線ＢＬ０〜ＢＬ３と同様に設定される。具体的には、以下のように設定される。
【０１２１】
５列目のツインメモリセル１００［５］の左側の選択メモリ素子０Ｃの対向メモリ素子１９２Ｂのコントロールゲート１０６Ａに、サブコントロールゲート線ＳＣＧ４を介してオーバライド電圧（例えば３Ｖ）を印加する。また、５列目のツインメモリセル１００［５］の右側の選択メモリ素子０Ｄの対向メモリ素子６４Ｃのコントロールゲート１０６Ｂに、サブコントロールゲート線ＳＣＧ６を介してオーバライド電圧（例えば３Ｖ）を印加する。
【０１２２】
また、選択メモリ素子０Ｃ，０Ｄのコントロールゲート１０６Ｂ，１０６Ａのコントロールゲート電圧ＶCGとして、読み出し電圧Ｖｒｅａｄ（例えば１．５Ｖ）をサブコントロールゲート線ＳＣＧ５を介して印加する。
【０１２３】
ここで、図１７に示すように、データリード時には、選択メモリ素子０Ｃ，０Ｄにサブビット線ＳＢＬ５を介して接続されたビット線ＢＬ５の電位を０Ｖに設定する。また、選択メモリ素子０Ｃの対向メモリ素子１９２Ｂにサブビット線ＳＢＬ４を介して接続されたビット線ＢＬ４を、センスアンプ領域２３２（図１４）内の対応するセンスアンプ（Ｓｅｎｓｅ２）に接続し、選択メモリ素子０Ｄの対向メモリ素子６４Ｃにサブビット線ＳＢＬ６を介して接続されたビット線ＢＬ６を、センスアンプ領域２３２（図１４）内の対応するセンスアンプ（Ｓｅｎｓｅ３）に接続する。
【０１２４】
また、７列目のツインメモリセル１００［７］の２つのＭＯＮＯＳメモリ素子１２８Ｃ，１２８Ｄに接続されるビット線ＢＬ７はＶｄｄ（例えば１．８Ｖ）に設定され、これらのＭＯＮＯＳメモリ素子１２８Ｃ，１２８Ｄのコントロールゲート１０６Ｂ，１０６Ａに接続されるコントロールゲート線ＳＣＧ７は０Ｖに設定される。
【０１２５】
これにより、第２の列ブロック４１６Ｂにおいても、５列目のツインメモリセル１００［５］に含まれる２つのＭＯＮＯＳメモリ素子０Ｃ，０Ｄを同時に選択して一括して読み出すことが可能である。
【０１２６】
従って、１つのメモリブロック４１６において、第１の列ブロック４１６Ａに含まれる１列目のツインメモリセル１００［１］と、第２の列ブロック４１６Ｂに含まれる５列目のツインメモリセル１００［５］の４つのＭＯＮＯＳメモリ素子０Ａ，０Ｂ，０Ｃ，０Ｄを同時に選択して一括して読み出すことができる。
【０１２７】
なお、図１７に示すように、偶数列のビット線ＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６にはビット線選択ゲート（ｎ型ＭＯＳトランジスタ）４１７Ａが、奇数列のビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７にはビット線選択ゲート４１７Ｂが接続されている。これらのゲート電圧は、例えば４．５Ｖの電圧が供給されている。
【０１２８】
以上のようにして、センスアンプ２３２（図１４）内の対応するセンスアンプ（Ｓｅｎｓｅ０〜Ｓｅｎｓｅ３）にて検出された４つのＭＯＮＯＳメモリ素子０Ａ，０Ｂ，０Ｃ，０Ｄ（選択メモリ素子）からの読み出しデータのうち、２ビットのカラムアドレス信号Ａ＜１：０＞に対応するデータがマルチプレクサ２３４（図１４）において選択されてＩ／Ｏバッファ２４０を介して出力される。例えば、Ａ＜１：０＞の値が０の場合ＭＯＮＯＳメモリ素子０Ａのデータが読み出され、Ａ＜１：０＞の値が１の場合ＭＯＮＯＳメモリ素子０Ｂのデータが読み出される。また、Ａ＜１：０＞の値が２の場合ＭＯＮＯＳメモリ素子０Ｃのデータが読み出され、Ａ＜１：０＞の値が３の場合ＭＯＮＯＳメモリ素子０Ｄのデータが読み出される。
【０１２９】
なお、上記説明では、第１の列ブロック４１６Ａにおいて１列目のツインメモリセル１００［１］を読み出し、第２の列ブロック４１６Ｂにおいて５列目のツインメモリセル１００［５］を読み出す場合を例に説明しているが、第１の列ブロック４１６Ａにおいて２列目のツインメモリセル１００［２］と、第２の列ブロック４１６Ｂにおいて６列目のツインメモリセル１００［６］を読み出す場合においても同様である。また、第１の列ブロック４１６Ａにおいて３列目のツインメモリセル１００［３］を読み出し、第２の列ブロック４１６Ｂにおいて７列目のツインメモリセル１００［７］を読み出す場合、および、第１の列ブロック４１６Ａにおいて４列目のツインメモリセル１００［４］を読み出し、第２の列ブロック４１６Ｂにおいて８列目のツインメモリセル１００［８］を読み出す場合も同様である。
【０１３０】
また、上記説明では、Ｉ／Ｏ０用のメモリブロック４１６［０］について説明しているが、他のＩ／Ｏ１〜Ｉ／Ｏ１５用のメモリブロック４１６［１］〜４１６［１５］においても全く同じ動作が同時に実行される。従って、本実施例の半導体記憶装置１０では、Ｉ／Ｏバッファ２４０を介して１ワード（１６ビット）ＤＱ＜１５：０＞のデータが出力される。
【０１３１】
以上のように、本実施例の半導体記憶装置１０では、データリード時において、複数ワード（本例では、４ワード）のＭＯＮＯＳメモリ素子からデータが一括して読み出される。そして、一括して読み出された複数ワードのデータのうち、下位２ビットの第２のカラムアドレス信号Ａ＜１：０＞に対応するデータが選択されて出力される。
【０１３２】
従って、本実施例の半導体記憶装置１０では、１回のアドレスの指定のあと、列アドレス（カラムアドレス）のみを順に変えながら４ワードのデータを高速に読み出すことができる。すなわち、１ページあたり４ワードの読み出しアクセスが可能であり、ページモードによる高速なリードアクセスを実現することが可能である。
【０１３３】
Ｅ．書き込み動作：
次に、本例の不揮発性半導体記憶装置１０におけるデータの書き込み（プログラム）動作について説明する。
【０１３４】
なお、書き込み動作時において選択される１つのスモールアレイ４１２内の各メモリブロック４１６（４１６［０］〜４１６［１５］）の動作も、基本的に同じであるので、以下の説明では、１つのメモリブロック４１６の動作について説明する。
【０１３５】
また、１つのメモリブロック４１６において１ビットのＭＯＮＯＳメモリ素子へのデータのプログラミングは、上記ツインメモリセルの書き込み原理（図６参照）に従って行うことができるので、ここではその説明は省略する。以下では、ページバッファ書き込みにより４ビットのＭＯＮＯＳメモリ素子に対してデータを書き込む場合を例に説明する。
【０１３６】
図１８は、ワード線ＷＬ０に接続された１列目のツインメモリセル１００［１］のＭＯＮＯＳメモリ素子０Ａおよび５列目のツインメモリセル１００［５］のＭＯＮＯＳメモリ素子０Ｃの２つのＭＯＮＯＳメモリ素子へのデータの書き込みについて示す説明図である。図１９は、ワード線ＷＬ０に接続された１列目のツインメモリセル１００［１］のＭＯＮＯＳメモリ素子０Ｂおよび５列目のツインメモリセル１００［５］のＭＯＮＯＳメモリ素子０Ｄの２つのＭＯＮＯＳメモリ素子へのデータの書き込みについて示す説明図である。
【０１３７】
ページバッファ書き込みにおいて、４つのＭＯＮＯＳメモリ素子０Ａ，０Ｂ、０Ｃ，０Ｄに対してデータを書き込む場合、まず、図１８に示すように、２つのＭＯＮＯＳメモリ素子０Ａ，０Ｃへのデータの書き込みが実施され、次に、図１９に示すように、残りの２つのＭＯＮＯＳメモリ素子０Ｂ，０Ｄへのデータの書き込みが実施される。
【０１３８】
なお、これらのデータ書き込み動作の前には、Ｉ／Ｏバッファ２４０（図１４）を介して、連続する４つのアドレス信号に対応するＭＯＮＯＳメモリ素子０Ａ，０Ｂ，０Ｃ，０Ｄに書き込まれるデータがページバッファ２３８（図１４）に順に記憶されている。また、これらのデータプログラミング動作の前には、データ消去動作が実施されている。なお、このデータ消去動作は、上述したツインメモリセルの消去原理に従って行うことができるのでここでは説明を省略する。
【０１３９】
ここで、データバッファ書き込みにおいても、１つのメモリブロック４１６は、図１８および図１９に示すように、１列目〜４列目のうちの１列目を選択する第１の列ブロック４１６Ａと、５列目〜８列目のうちの１列目を選択する第２の列ブロック４１６Ｂとに分けられる。
【０１４０】
図１８に示すように、第１の列ブロック４１６Ａの１列目のツインメモリセル１００［１］の左側のＭＯＮＯＳメモリ素子０Ａと、第２の列ブロック４１６Ｂの５列目のツインメモリセル１００［５］の左側のＭＯＮＯＳメモリ素子０Ｃとに、データを書き込む場合について説明する。ここで、これらのデータの書き込みは、第１の列ブロック４１６Ａにおける書き込みと、第２の列ブロック４１６Ｂにおける書き込みとに分けることが可能である。まず、第１の列ブロッック４１６Ａにおけるデータの書き込みについて説明する。
【０１４１】
ワード線ＷＬ０にプログラム用ワード線選択電圧として電源電圧Ｖｄｄより低い例えば１．０Ｖ程度の電圧を印加する。なお、選択されない他のワード線ＷＬ１〜ＷＬ６３には、０Ｖが印加される。
【０１４２】
ツインメモリセルの書き込み動作原理で説明したように（図６参照）、１列目のツインメモリセル１００［１］の左側のＭＯＮＯＳメモリ素子０Ａ（選択メモリ素子）の対向メモリ素子ＤＭＡのコントロールゲート１０６Ａに、サブコントロールゲート線ＳＣＧ０を介してオーバライド電圧（例えば２．５Ｖ）が印加される。
【０１４３】
選択メモリ素子０Ａのコントロールゲート１０６Ｂには、サブコントロールゲート線ＳＣＧ１を介して、プログラム用コントロールゲート電圧である書き込み電圧Ｖｗｒｉｔｅ（例えば５．５Ｖ）が印加される。
【０１４４】
残りのサブコントロールゲート線ＳＣＧ２，ＳＣＧ３の電位は０Ｖに設定される。
【０１４５】
選択メモリ素子０Ａにサブビット線ＳＢＬ１を介して接続されるビット線ＢＬ１の電圧は、プログラム用ビット線電圧である例えば５Ｖに設定される。一方、ビット線ＢＬ２は、電圧Ｖｄｄ（例えば１．８Ｖ）に設定される。また、ビット線ＢＬ０，ＢＬ３は、図示しない定電流源に接続される。なお、ビット線ＢＬ３に接続されたメモリ素子１２８Ａ，１２８Ｂは、そのサブコントロールゲート線ＳＣＧ３が０Ｖのためオフしており、電流が流れないため定電流源を介して０Ｖに設定される。
【０１４６】
このような設定では、選択メモリ素子０Ａには、ビット線ＢＬ１からビット線ＢＬ０に向けて電流Ｉｄｓ（約５μＡ）が流れる一方で、ＭＯＮＯＳメモリ素子０ＡのＯＮＯ膜１０９にはチャンネルホットエレクトロン（ＣＨＥ）がトラップされる。こうして、選択されたＭＯＮＯＳメモリ素子０Ａのプログラミング動作が実施されて、データの「０」が書き込まれる。
【０１４７】
また、第２の列ブロック４１６Ｂにおいても、第１の列ブロック４１６Ａと同様にして、５列目のツインメモリセル１００［５］の左側のＭＯＮＯＳメモリ素子０Ｃへのデータのプログラミングを実施することができる。ただし、第２の列ブロックにおけるサブコントロールゲート線ＳＣＧ４〜ＳＣＧ７は、第１の列ブロックにおけるサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と同様に設定される。また、第２の列ブロック４１６Ｂにおけるビット線ＢＬ４〜ＢＬ７は、第１の列ブロック４１６Ａにおけるビット線ＢＬ０〜ＢＬ３と同様に設定される。具体的には、以下のように設定される。
【０１４８】
５列目のツインメモリセル１００［５］の左側の選択メモリ素子０Ｃの対向メモリ素子１９２Ｂのコントロールゲート１０６Ａに、サブコントロールゲート線ＳＣＧ４を介してオーバライド電圧（例えば２．５Ｖ）が印加される。
【０１４９】
選択メモリ素子０Ｃのコントロールゲート１０６Ｂに、サブコントロールゲート線ＳＣＧ５を介して、プログラム用コントロールゲート電圧である書き込み電圧Ｖｗｒｉｔｅ（例えば５．５Ｖ）が印加される。
【０１５０】
残りのサブコントロールゲート線ＳＣＧ６，ＳＣＧ７の電位は０Ｖに設定される。
【０１５１】
選択メモリ素子０Ｃにサブビット線ＳＢＬ５を介して接続されるビット線ＢＬ５の電圧は、プログラム用ビット線電圧である例えば５Ｖに設定される。一方、ビット線ＢＬ６は、電圧Ｖｄｄ（例えば１．８Ｖ）に設定される。また、ビット線ＢＬ４，ＢＬ７は、図示しない定電流源に接続される。
【０１５２】
このような設定では、選択メモリ素子０Ｃには、ビット線ＢＬ５からビット線ＢＬ４に向けて電流Ｉｄｓ（約５μＡ）が流れる一方で、ＭＯＮＯＳメモリ素子０ＣのＯＮＯ膜１０９にはチャンネルホットエレクトロン（ＣＨＥ）がトラップされる。こうして、選択されたＭＯＮＯＳメモリ素子０Ｃのプログラミング動作が実施されて、データの「０」が書き込まれる。
【０１５３】
従って、１つのメインブロック４１６において、第１の列ブロック４１６Ａに含まれる１列目のツインメモリセル１００［１］の左側のＭＯＮＯＳメモリ素子０Ａと、第２の列ブロック４１６Ｂに含まれる５列目のツインメモリセル１００［５］の左側のＭＯＮＯＳメモリ素子０Ｃとに同時にデータを書き込むことができる。
【０１５４】
残りの２つのＭＯＮＯＳメモリ素子０Ｂ，０Ｄへのデータの書き込みも、図１９に示すように、図１８に示した２つのＭＯＮＯＳメモリ素子０Ａ，０Ｃへのデータのプログラミング動作と同様に実施することができる。ただし、図１９では、第１の列ブロック４１６Ａにおいて、０列目のビット線ＢＬ０が電源電圧Ｖｄｄに設定され、２列目のビット線ＢＬ２が図示しない定電流源に接続される。また、第２の列ブロック４１６Ｂにおいて、４列目のビット線ＢＬ４が電源電圧Ｖｄｄに設定され、６列目のビット線ＢＬ６が定電流源に接続される。
【０１５５】
なお、上記説明では、まず、図１８に示すように、第１の列ブロック４１６Ａにおいて１列目のツインメモリセル１００［１］の左側のＭＯＮＯＳメモリ素子０Ａと、第２の列ブロック４１６Ｂにおいて５列目のツインメモリセル１００［５］の左側のＭＯＮＯＳメモリ素子０Ｃとにデータを書き込み、ついで、図１９に示すように、第１の列ブロック４１６Ａにおいて１列目のツインメモリセル１００［１］の右側のＭＯＮＯＳメモリ素子０Ｂと、第２の列ブロック４１６Ｂにおいて５列目のツインメモリセル１００［５］の右側のＭＯＮＯＳメモリ素子０Ｄとにデータを書き込む場合を例に示している。他の列のツインメモリセルに対しても、同様にしてページバッファ書き込みを実施することができる。
【０１５６】
なお、上記説明では、Ｉ／Ｏ０用のメモリブロック４１６［０］について説明しているが、他のＩ／Ｏ１〜Ｉ／Ｏ１５用のメモリブロック４１６［１］〜４１６［１５］においても全く同じ動作が同時に実施される。
【０１５７】
以上のように、本実施例の半導体記憶装置１０では、データバッファプログラミング時において、一括して２ワードのＭＯＮＯＳメモリ素子にデータを書き込むことができる。従って、本実施例の半導体記憶装置では、１回の行アドレスの指定のあと、４ワードのデータを２回に分けて高速に書き込むことができる。この結果、あらかじめ、ページバッファに蓄えられた４ワードのデータを２回の書き込みにより一括してプログラミングすることが可能であり、ページバッファプ書き込みを実現することが可能である。これにより、４ワードのデータを１ワード単位で順にプログラミングする場合に比べて高速なプログラミングが可能となる。
【０１５８】
Ｆ．変形例：
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１５９】
例えば、不揮発性メモリ素子１０８Ａ，１０８Ｂの構造については、ＭＯＮＯＳ構造に限定されるものではない。１つのワードゲート１０４と第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより、２箇所にて独立して電荷をトラップできる他の種々のツインメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【０１６０】
また、上述の実施形態では、バンク領域の数、メモリアレイ、メインブロック、サブブロック、スモールブロックの分割数については一例であり、他の種々の変形実施が可能である。
【０１６１】
また、上記実施形態では、１つのメモリブロックが、行方向に配列された４列のツインメモリセルを有する２つの列ブロックで構成されており、それぞれの列ブロックごとに読み出しまたは書き込みを実施することにより、４ワードのデータのページモード読み出やページバッファ書き込みを可能とする場合を例に示しているが、これに限定されるものではない。例えば、１つのメモリブロックが１つの列ブロックで構成されるようにしてもよい。この場合においても、２ワードのデータのページモード読み出しを可能とすることができる。また、１つのメモリブロックが３以上の列ブロックで構成されるようにしてもよい。この場合には、例えば３つの列ブロック構成では６ワード、４つの列ブロック構成では８ワードのデータのページモード読み出しやページモードバッファ書き込みが可能である。すなわち、１つのメモリブロックをｎ（ｎは２以上の整数）の列ブロックで構成することにより、（２・ｎ）ワードのデータのページモード読み出しやページバッファ書き込みを可能とすることができる。
【０１６２】
また、上記実施の形態では、１つのスモールブロックを１６個のメモリブロックで構成することにより、１ワード（１６ビット）単位でデータを入出可能とする場合を例に説明しているが、これに限定するものではなく、１つのスモールブロックを種々の数のメモリブロックで構成することが可能である。例えば、８個のメモリブロック構成とすれば、１バイト（８ビット）単位でデータを入出力可能である。また、３２個のメモリブロック構成とすれば、２ワード（３２ビット）単位でデータを入出力可能である。
【図面の簡単な説明】
【図１】ツインメモリセルの構造を模式的に示す断面図である。
【図２】ＭＯＮＯＳメモリ素子に対するデータ読み出しデータ書き込み及びデータ消去の各動作における設定電圧を示す説明図である。
【図３】ツインメモリセルの等価的な構造を示す説明図である。
【図４】ツインメモリセルのデータ読み出し動作を示す概略説明図である。
【図５】横軸に選択サイドのコントロールゲートに対するゲート電圧ＶCGをとり縦軸に選択メモリ素子に相当するトランジスタのソース・ドレイン間に流れる電流Ｉｄｓをとって両者の関係を示す説明図である。
【図６】ツインメモリセルのデータ書き込み動作を示す概略説明図である。
【図７】ツインメモリセルのデータ消去動作を示す概略説明図である。
【図８】実施例としての不揮発性半導体記憶装置の概略平面レイアウト図である。
【図９】図８の１つのバンク領域１６について示す概略平面図である。
【図１０】図９の隣り合う２つの第０および第１のメモリアレイ領域２００について示す概略平面図である。
【図１１】図１０の１つのメインブロック領域３００について示す概略平面図である。
【図１２】１つのスモールブロック領域４１０について示す概略平面図である。
【図１３】不揮発性半導体記憶装置１０に入力する２３ビットのアドレス信号Ａ＜２２：０＞の意味付けを示す説明図である。
【図１４】不揮発性半導体記憶装置１０の機能的な構成を示すブロック図である。
【図１５】スモールアレイ４１２のＩ／Ｏ０用のメモリブロック４１６［０］を拡大して示す説明図である。
【図１６】２ビットの第１のカラム選択用アドレス信号Ａ＜９：８＞及び６ビットのワード線選択用アドレス信号Ａ＜７：２＞に対応するメモリ素子を示す説明図である。
【図１７】ワード線ＷＬ０に接続された１列目のツインメモリセル１００［１］の２つのＭＯＮＯＳメモリ素子０Ａ，０Ｂおよび５列目のツインメモリセル１００［５］の２つのＭＯＮＯＳメモリ素子０Ｃ，０Ｄの４ビットのデータをリバースモードで読み出す場合について示す説明図である。
【図１８】ワード線ＷＬ０に接続された１列目のツインメモリセル１００［１］のＭＯＮＯＳメモリ素子０Ａおよび５列目のツインメモリセル１００［５］のＭＯＮＯＳメモリ素子０Ｃの２つのＭＯＮＯＳメモリ素子へのデータの書き込みについて示す説明図である。
【図１９】ワード線ＷＬ０に接続された１列目のツインメモリセル１００［１］のＭＯＮＯＳメモリ素子０Ｂおよび５列目のツインメモリセル１００［５］のＭＯＮＯＳメモリ素子０Ｄの２つのＭＯＮＯＳメモリ素子へのデータの書き込みについて示す説明図である。
【符号の説明】
１０…不揮発性半導体記憶装置
１２…Ｉ／Ｏ（領域）
１４…制御回路（領域）
１６…バンク（領域）
１００…ツインメモリセル
１０２…Ｐ型ウェル
１０４…ワードゲート
１０６Ａ、１０６Ｂ…コントロールゲート
１０８Ａ，１０８Ｂ…（不揮発性）メモリ素子（ＭＯＮＯＳメモリ素子）
１０９…ＯＮＯ膜
１１０…不純物層
２００…メモリアレイ（領域）
２１０…制御回路（領域）
２２０…Ｙデコーダ（領域）
２２２…カラムデコーダ
２２４…カラムマルチプレクサ
２３０…データＩ／Ｏ（領域）
２３２…センスアンプ
２３４…マルチプレクサ
２３６…ＢＬドライバ
２３８…ページバッファ
３００…メインブロック（領域）
３１０…サブブロック領域
３１０…ブロック制御回路（領域）
３１２…スモールブロック（領域）
３１４…メモリブロック（領域）
３２０…グローバルデコーダ（領域）
４００…サブブロック（領域）
４１０…スモールブロック（領域）
４１２…スモールアレイ（領域）
４１４…ローカルドライバ
４１４Ａ…第１のドライバ（領域）
４１４Ｂ…第２のドライバ（領域）
４１６…メモリブロック（領域）
４１６Ａ…第１の列ブロック
４１６Ｂ…第２の列ブロック
４１６…メインブロック
４１７Ａ…ビット線選択ゲート（トランジスタ）
４１７Ｂ…ビット線選択ゲート（トランジスタ）
５１０…アクセス制御回路
ＳＣＧ…サブコントロールゲート線
ＳＢＬ…サブビット線
ＣＧ…コントロールゲート線
ＢＬ…ビット線
ＷＬ…ワード線
【発明の属する技術分野】
本発明は、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性記憶(メモリ)素子を備えたツインメモリセルにて構成される不揮発性半導体記憶装置およびその駆動方法に関する。
【０００２】
【従来の技術】
電気的な書き込み（プログラム）及び消去（イレース）が可能な不揮発性半導体記憶装置として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y. Hayashi, et al, 2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子（ＭＯＮＯＳメモリ素子またはセルともいう）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有している。
【０００４】
ＭＯＮＯＳ型不揮発性半導体記憶装置は、このような構造を有する複数のツインＭＯＮＯＳフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて構成される。
【０００５】
この種の不揮発性半導体記憶装置（フラッシュメモリ）の動作には、データの消去（イレース）、書き込み（プログラム）及び読み出し（リード）がある。データのプログラム及びリードは、通常、１バイト（８ビット）単位または１ワード（１６ビット）単位で実施される。具体的には、データのプログラム及びリードは、１バイトまたは１ワードの不揮発性メモリ素子が同時に選択され、これらの選択された不揮発性メモリ素子（選択セル）にて同時に実施される。これらの選択セルに対応する各ビット信号は、Ｉ／Ｏ線を介して入出力される。
【０００６】
【発明が解決しようとする課題】
ところで、半導体記憶装置の分野において、記憶容量の増大化やアクセス速度の高速化が進んでおり、ツインＭＯＮＯＳフラッシュメモリセルにより構成されるツインＭＯＮＯＳ型不揮発性半導体記憶装置においても、アクセスの高速化が望まれている。この要求に応えるために、多くの半導体記憶装置では、「ページモード読み出し」機能による高速な読み出しや「ページバッファ書き込み」機能による高速な書き込みによって、読み出しや書き込みのアクセス速度の高速化が図られている。
【０００７】
ここで、ページモード読み出しにより半導体記憶装置からデータを読み出す場合、半導体記憶装置の行アドレスが指定されると、半導体記憶装置内部ではその行に対応する複数のメモリ素子(メモリセル)の内容が全て一時的なバッファに記憶される。そして、列アドレスを変化させながら対応するデータがバッファから読み出されて出力される。一時的なバッファからのデータの読み出しが、メモリセルからのデータの読み出しに比べて高速であるので、ページモード読み出しによれば高速な読み出しアクセスが可能である。
【０００８】
また、「ページバッファ書き込み」により半導体記憶装置にデータを書き込む場合、行アドレスが同じで列アドレスの異なる複数のデータが順に入力されてページバッファに記憶される。ページバッファに記憶された複数のデータは、対応する複数のメモリ素子に一括して書き込まれる。複数のデータを対応するメモリ素子が一括して書き込まれるので、ページバッファ書き込みによれば高速な書き込みアクセスが可能である。
【０００９】
しかしながら、従来のツインＭＯＮＯＳ型不揮発性半導体記憶装置では、上述したように、１バイト単位または１ワード単位でデータの読み出しや書き込みが実行される。すなわち、従来のツインＭＯＮＯＳ型不揮発性半導体記憶装置では、ページモード読み出しやページバッファ書き込みによるアクセス機能を備えておらず、アクセスの高速化が図れないという問題があった。
【００１０】
この発明は、従来技術における上述の課題を解決するためになされたものであり、ツインメモリセルを用いた不揮発性半導体記憶装置において、ページモード読み出しやページバッファ書き込みによるアクセス機能を備えてアクセスの高速化を図ることのできる技術を提供することを目的とする。
【００１１】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の第１の態様は、不揮発性半導体記憶装置であって、
１つのワードゲートと、第１のコントロールゲートによって制御される第１の不揮発性メモリ素子と、第２のコントロールゲートによって制御される第２の不揮発性メモリ素子とを有するツインメモリセルが、少なくとも、行方向に複数配列されたメモリセルアレイと、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子と、他方のツインメモリセルの第２の不揮発性メモリ素子とに共通に接続されて列方向に延びる複数のビット線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートと、他方のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートとに共通に接続されて列方向に延びる複数のコントロールゲート線と、
前記ワード線と、前記複数のビット線と、前記複数のコントロールゲート線の動作を制御して情報の読み出しを制御するためのアクセス制御回路と、
前記複数のビット線を介して読み出された前記情報を検出する検出回路と、備え、
前記行方向における（ｉ）番目（ｉは１以上の整数）のツインメモリセルの第２の不揮発性メモリ素子と（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子から情報を読み出す場合において、
前記アクセス制御回路は、
前記（ｉ）番目のツインメモリセルのワードゲートおよび（ｉ＋１）番目のツインメモリセルのワードゲートが接続されたワード線をリード用ワード線選択電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ）番目のコントロールゲート線を介してリード用コントロールゲート電圧に設定し、
前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートを、前記第１のコントロールゲートに接続された（ｉ−１）番目のコントロールゲート線を介してオーバライド電圧に設定するとともに、前記（ｉ＋１）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ＋１）番目のコントロールゲート線を介してオーバライド電圧に設定し、
前記検出回路は、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子を介して、前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子に接続された（ｉ−１）番目のビット線と前記第２の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ−１）番目のビット線をセンスすることにより検出するとともに、前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子を介して、前記（ｉ＋１）番目のツインメモリセルの前記第２の不揮発性メモリ素子に接続された（ｉ＋１）番目のビット線と前記第１の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ＋１）番目のビット線をセンスすることにより検出して、前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の情報と前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子の情報とを一括して読み出すことを特徴とする。
【００１２】
上記第１の態様の不揮発性半導体記憶装置によれば、行方向における（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子と（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子から情報を一括して読み出すことができる。
【００１３】
ここで、前記検出回路で一括して読み出された２つの情報を順に選択するための選択回路を備えることが好ましい。
【００１４】
一括して読み出された情報を、順に選択して出力すれば、１ページあたり２つの情報がページモード読み出し可能となる。従って、本第１の不揮発性半導体記憶装置によれば、ツインメモリセルを用いた不揮発性半導体記憶装置でページモード読み出しを実現することができるので、アクセスの高速化を図ることが可能である。
【００１５】
本発明の第２の態様は、不揮発性半導体記憶装置であって、
１つのワードゲートと、第１のコントロールゲートによって制御される第１の不揮発性メモリ素子と、第２のコントロールゲートによって制御される第２の不揮発性メモリ素子とを有するツインメモリセルが、少なくとも、行方向に複数配列されたメモリセルアレイと、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子と、他方のツインメモリセルの第２の不揮発性メモリ素子とに共通に接続されて列方向に延びる複数のビット線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートと、他方のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートとに共通に接続されて前記列方向に延びる複数のコントロールゲート線と、
前記ワード線と、前記複数のビット線と、前記複数のコントロールゲート線の動作を制御して情報の読み出しを制御するためのアクセス制御回路と、
前記複数のビット線を介して読み出された前記情報を検出する検出回路と、備え、
前記メモリセルアレイは、前記行方向に沿ってｍ（ｍは１以上の整数）のメモリブロックに分割されており、
前記メモリブロックのそれぞれは、前記行方向に沿ってｎ（ｎは２以上）の列ブロックに分割されており、
前記列ブロックのそれぞれで、前記行方向における（ｉ）番目（ｉは１以上の整数）のツインメモリセルの第２の不揮発性メモリ素子と（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子から情報を読み出す場合において、
前記アクセス制御回路は、
前記（ｉ）番目のツインメモリセルのワードゲートおよび（ｉ＋１）番目のツインメモリセルのワードゲートが接続されたワード線をリード用ワード線選択電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ）番目のコントロールゲート線を介してリード用コントロールゲート電圧に設定し、
前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートを、前記第１のコントロールゲートに接続された（ｉ−１）番目のコントロールゲート線を介してオーバライド電圧に設定するとともに、前記（ｉ＋１）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ＋１）番目のコントロールゲート線を介してオーバライド電圧に設定し、
前記検出回路は、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子を介して、前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子に接続された（ｉ−１）番目のビット線と前記第２の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ−１）番目のビット線をセンスすることにより検出するとともに、前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子を介して、前記（ｉ＋１）番目のツインメモリセルの前記第２の不揮発性メモリ素子に接続された（ｉ＋１）番目のビット線と前記第１の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ＋１）番目のビット線をセンスすることにより検出して、前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の情報と前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子の情報とを一括して読み出すことを特徴とする。
【００１６】
第２の態様の不揮発性半導体記憶装置によれば、第１の不揮発性半導体記憶装置と同様に、メモリブロックごとに、ｎの列ブロックそれぞれの２つの不揮発性メモリ素子からの情報、すなわち、（２・ｎ）の情報を一括して読み出すことができる。
【００１７】
ここで、前記メモリブロックごとに設けられ、前記検出回路で一括して読み出された（２・ｎ）の情報のうち１つの情報を選択する選択回路を備えることが好ましい。
【００１８】
メモリブロックごとに、一括して読み出された（２・ｎ）の情報を、順に選択して出力すれば、１ページあたり（２・ｎ）の情報をページモード読み出し可能となる。従って、本第２の不揮発性半導体記憶装置によっても、ツインメモリセルを用いた不揮発性半導体記憶装置でページモード読み出しを実現することができるので、アクセスの高速化を図ることが可能である。
【００１９】
なお、前記列ブロックは、行方向に４つのツインメモリセル配列して構成され、
前記メモリブロックは、行方向に（４・ｎ）のツインメモリセルを配列して構成される。
【００２０】
本発明の第３の態様は、不揮発性半導体記憶装置であって、
１つのワードゲートと、第１のコントロールゲートによって制御される第１の不揮発性メモリ素子と、第２のコントロールゲートによって制御される第２の不揮発性メモリ素子とを有するツインメモリセルが、少なくとも、行方向に複数配列されたメモリセルアレイと、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子と、他方のツインメモリセルの第２の不揮発性メモリ素子とに共通に接続されて列方向に延びる複数のビット線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートと、他方のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートとに共通に接続されて列方向に延びる複数のコントロールゲート線と、
前記ワード線と、前記複数のビット線と、前記複数のコントロールゲート線の動作を制御して情報の書き込みを制御するためのアクセス制御回路と、
複数の情報があらかじめ記憶されるバッファ回路と、
前記複数のビット線を介して前記バッファ回路に記憶された情報を書き込むためのビット線駆動回路と、を備え、
前記メモリセルアレイは、前記行方向に沿ってｍ（ｍは１以上の整数）のメモリブロックに分割されており、
前記メモリブロックのそれぞれは、前記行方向に沿ってｎ（ｎは２以上）の列ブロックに分割されており、
前記列ブロックのそれぞれで、前記行方向で隣接する（ｉ）番目（ｉは１以上の整数）のツインメモリセルの第２の不揮発性メモリ素子に情報を書き込む場合において、
前記アクセス制御回路は、
前記（ｉ）番目のツインメモリセルのワードゲートが接続されたワード線をプログラム用ワード線選択電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートが接続された（ｉ）番目のコントロールゲート線を介してプログラム用コントロールゲート電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子に接続された（ｉ）番目のビット線を前記ビット線駆動回路から供給されるプログラム用ビット線電圧に設定することを特徴とする。
【００２１】
第３の態様の不揮発性半導体記憶装置によれば、メモリブロックごとに、ｎの列ブロックでそれぞれ１つの不揮発性メモリ素子に情報を書き込むことができる。すなわち、あらかじめバッファ回路に記憶されたｎの情報を一括して書き込むことが可能である。従って、本第３の不揮発性半導体記憶装置によれば、ツインメモリセルを用いた不揮発性半導体記憶装置でページバッファ書き込みを実現することができるので、アクセスの高速化を図ることが可能である。
【００２２】
本発明の第４の態様は、
１つのワードゲートと、第１のコントロールゲートによって制御される第１の不揮発性メモリ素子と、第２のコントロールゲートによって制御される第２の不揮発性メモリ素子とを有するツインメモリセルが、少なくとも、行方向に複数配列されたメモリセルアレイと、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子と、他方のツインメモリセルの第２の不揮発性メモリ素子とに共通に接続されて列方向に延びる複数のビット線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートと、他方のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートとに共通に接続されて列方向に延びる複数のコントロールゲート線と、を備えた不揮発性半導体記憶装置の駆動方法であって、
前記行方向における（ｉ）番目（ｉは１以上の整数）のツインメモリセルの第２の不揮発性メモリ素子と（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子から情報を読み出す場合において、
前記（ｉ）番目のツインメモリセルのワードゲートおよび（ｉ＋１）番目のツインメモリセルのワードゲートが接続されたワード線をリード用ワード線選択電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ）番目のコントロールゲート線を介してリード用コントロールゲート電圧に設定し、
前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートを、前記第１のコントロールゲートに接続された（ｉ−１）番目のコントロールゲート線を介してオーバライド電圧に設定するとともに、前記（ｉ＋１）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ＋１）番目のコントロールゲート線を介してオーバライド電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子を介して、前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子に接続された（ｉ−１）番目のビット線と前記第２の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ−１）番目のビット線をセンスすることにより検出するとともに、前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子を介して、前記（ｉ＋１）番目のツインメモリセルの前記第２の不揮発性メモリ素子に接続された（ｉ＋１）番目のビット線と前記第１の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ＋１）番目のビット線をセンスすることにより検出して、前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の情報と前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子の情報とを一括して読み出すことを特徴とする。
【００２３】
第４の態様の不揮発性半導体記憶装置の駆動方法によれば、第１の態様の不揮発性半導体記憶装置と同様に、行方向における（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子と（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子から情報を一括して読み出すことができるので、ツインメモリセルを用いた不揮発性半導体記憶装置のアクセスの高速化を図ることが可能である。
【００２４】
本発明の第５の態様は、
１つのワードゲートと、第１のコントロールゲートによって制御される第１の不揮発性メモリ素子と、第２のコントロールゲートによって制御される第２の不揮発性メモリ素子とを有するツインメモリセルが、少なくとも、行方向に複数配列されたメモリセルアレイと、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子と、他方のツインメモリセルの第２の不揮発性メモリ素子とに共通に接続されて列方向に延びる複数のビット線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートと、他方のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートとに共通に接続されて前記列方向に延びる複数のコントロールゲート線と、を備え、
前記メモリセルアレイは、前記行方向に沿ってｍ（ｍは１以上の整数）のメモリブロックに分割されており、
前記メモリブロックのそれぞれは、前記行方向に沿ってｎ（ｎは２以上）の列ブロックに分割されている不揮発性半導体記憶装置の駆動方法であって、
前記列ブロックのそれぞれで、前記行方向における（ｉ）番目（ｉは１以上の整数）のツインメモリセルの第２の不揮発性メモリ素子と（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子から情報を読み出す場合において、
前記（ｉ）番目のツインメモリセルのワードゲートおよび（ｉ＋１）番目のツインメモリセルのワードゲートが接続されたワード線をリード用ワード線選択電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ）番目のコントロールゲート線を介してリード用コントロールゲート電圧に設定し、
前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートを、前記第１のコントロールゲートに接続された（ｉ−１）番目のコントロールゲート線を介してオーバライド電圧に設定するとともに、前記（ｉ＋１）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ＋１）番目のコントロールゲート線を介してオーバライド電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子を介して、前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子に接続された（ｉ−１）番目のビット線と前記第２の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ−１）番目のビット線をセンスすることにより検出するとともに、前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子を介して、前記（ｉ＋１）番目のツインメモリセルの前記第２の不揮発性メモリ素子に接続された（ｉ＋１）番目のビット線と前記第１の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ＋１）番目のビット線をセンスすることにより検出して、前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の情報と前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子の情報とを一括して読み出すことを特徴とする。
【００２５】
第５の態様の不揮発性半導体記憶装置の駆動方法によれば、第２の態様の不揮発性半導体記憶装置と同様に、メモリブロックごとに、ｎの列ブロックそれぞれの２つの不揮発性メモリ素子からの情報、すなわち、（２・ｎ）の情報を一括して読み出すことができるので、ツインメモリセルを用いた不揮発性半導体記憶装置のアクセスの高速化を図ることが可能である。
【００２６】
本発明の第６の態様は、
１つのワードゲートと、第１のコントロールゲートによって制御される第１の不揮発性メモリ素子と、第２のコントロールゲートによって制御される第２の不揮発性メモリ素子とを有するツインメモリセルが、少なくとも、行方向に複数配列されたメモリセルアレイと、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子と、他方のツインメモリセルの第２の不揮発性メモリ素子とに共通に接続されて列方向に延びる複数のビット線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートと、他方のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートとに共通に接続されて列方向に延びる複数のコントロールゲート線と、を備え、
前記メモリセルアレイは、前記行方向に沿ってｍ（ｍは１以上の整数）のメモリブロックに分割されており、
前記メモリブロックのそれぞれは、前記行方向に沿ってｎ（ｎは２以上）の列ブロックに分割されている不揮発性半導体記憶装置の駆動方法であって、
前記列ブロックのそれぞれで、前記行方向で隣接する（ｉ）番目（ｉは１以上の整数）のツインメモリセルの第２の不揮発性メモリ素子に情報を書き込む場合において、
前記（ｉ）番目のツインメモリセルのワードゲートが接続されたワード線をプログラム用ワード線選択電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートが接続された（ｉ）番目のコントロールゲート線を介してプログラム用コントロールゲート電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子に接続された（ｉ）番目のビット線を前記ビット線駆動回路から供給されるプログラム用ビット線電圧に設定することを特徴とする。
【００２７】
第６の態様の不揮発性半導体記憶装置の駆動方法によれば、第３の態様の不揮発性半導体記憶装置と同様に、ツインメモリセルを用いた不揮発性半導体記憶装置でページバッファ書き込みを実現することができるので、アクセスの高速化を図ることが可能である。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例に基づき以下の手順で説明する。
Ａ．ツインメモリセルの構造およびその動作原理：
Ａ１．ツインメモリセルの構造：
Ａ２．ツインメモリセルの読み出し原理：
Ａ３．ツインメモリセルの書き込み原理：
Ａ４．ツインメモリセルの消去原理：
Ｂ．不揮発性半導体記憶装置の全体構成：
Ｂ１．全体構成：
Ｂ２．機能的構成：
Ｂ３．スモールアレイの構成：
Ｃ．メモリ素子のアドレス設定：
Ｄ．読み出し動作：
Ｅ．書き込み動作：
Ｆ．変形例：
【００２９】
Ａ．ツインメモリセルの構造およびその動作原理：
まず、ツインＭＯＮＯＳ型不揮発性半導体記憶装置のメモリ素子として用いられるツインＭＯＮＯＳフラッシュメモリセル（以下、単位「ツインメモリセル」とも呼ぶ。）の構造およびその動作について説明する。
【００３０】
Ａ１．ツインメモリセルの構造：
図１は、ツインメモリセルの構造を模式的に示す断面図である。図１に示すように、ツインメモリセルによる不揮発性半導体記憶装置は、Ｐ型ウェル１０２上に、複数のツインメモリセル１００（…，１００［ｉ］，１００［ｉ＋１］，…：ｉは１以上の正数）がＢ方向（以下、行方向又はワード線方向という）に配列されて構成される。また、ツインメモリセル１００は、列方向（図１の紙面に垂直な方向Ａ）（以下、「ビット線方向」ともいう）にも複数配列される。すなわち、ツインメモリセル１００がマトリクス状に配列されて構成される。
【００３１】
１つのツインメモリセル１００は、Ｐ型ウェル１０２上にゲート酸化膜を介して形成されるワードゲート１０４と、第１のコントロールゲート１０６Ａを有する第１のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａと、第２のコントロールゲート１０６Ｂを有する第２のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ｂとによって構成される。
【００３２】
第１，第２のメモリ素子１０８Ａ，１０８Ｂの各々は、Ｐ型ウェル１０２上に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層したＯＮＯ膜１０９を有し、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。第１，第２のメモリ素子１０８Ａ，１０８Ｂの各ＯＮＯ膜１０９上には、それぞれ第１，第２のコントロールゲート１０６Ａ，１０６Ｂが形成されている。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂの動作状態は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂによって、それぞれ制御される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００３３】
第１，第２のメモリ素子１０８Ａ，１０８Ｂ相互間には、電気的に絶縁されて、例えばポリシリコンを含む材料によって形成されたワードゲート１０４が形成されている。ワードゲート１０４に印加される電圧によって、各ツインメモリセル１００の第１，第２のメモリ素子１０８Ａ，１０８Ｂが選択されるか否かが決定される。
【００３４】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２のメモリ素子１０８Ａ，１０８Ｂに対して１つのワードゲート１０４を共用している。
【００３５】
第１，第２のメモリ素子１０８Ａ，１０８Ｂは、独立して電荷のトラップサイトとして機能する。電荷のトラップを制御するワードゲート１０４は、図１に示すように、第２の方向Ｂ（行方向）に間隔をおいて配列されて、ポリサイド等で形成される１本のワード線ＷＬに共通接続されている。ワード線ＷＬに所定の信号を供給することで、同一行の各ツインメモリセル１００の第１及び第２のメモリ素子１０８Ａ，１０８Ｂの少なくとも１つが選択可能となる。
【００３６】
各コントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の方向Ａ）に沿って延び、同一列に配列された複数のツインメモリセル１００にて共用されて、コントロールゲート線として機能する。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。行方向に隣接するツインメモリセル１００同士の相互に隣接するコントロールゲート１０６Ａ，１０６Ｂは、サブコントロールゲート線ＳＣＧ（…，ＳＣＧ［ｉ］，ＳＣＧ［ｉ＋１］，…）に共通接続されている。サブコントロールゲート線ＳＣＧは、例えばワードゲート１０４、コントロールゲート１０６Ａ，１０６Ｂ及びワード線ＷＬよりも上層の金属層で形成される。各サブコントロールゲート線ＳＣＧに独立して電圧を印加することによって、後述するように、各メモリセル１００の第１のメモリ素子１０８Ａ及び第２のメモリ素子１０８Ｂを独立して制御することができる。
【００３７】
行方向に隣接するツインメモリセル１００同士の相互に隣接するメモリ素子１０８Ａ，１０８Ｂ相互間には、Ｐ型ウェル１０２内において不純物層１１０（…，１１０［ｉ］，１１０［ｉ＋１］，…）が形成されている。これらの不純物層１１０は、例えばＰ型ウェル１０２内に形成されたｎ型不純物層であり、列方向に沿って延び、同一列に配列される複数のツインメモリセル１００にて共用されて、サブビット線ＳＢＬ（…，ＳＢＬ［ｉ］，ＳＢＬ［ｉ＋１］，…）として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］等をサブビット線ＳＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］等とも称する。
【００３８】
サブビット線ＳＢＬに対する電圧の印加及び電流検出によって、ワード線ＷＬ及びサブコントロールゲート線ＳＣＧによって選択された各メモリセル１００の一方のメモリ素子に対して、電荷（情報）のリード（読み出し）、プログラム（書き込み）及び消去が可能となる。
【００３９】
次にＭＯＮＯＳメモリ素子（メモリセル）に対するデータ読み出し、データ書き込み、及びデータ消去の各動作原理について説明する。図２は、ＭＯＮＯＳメモリ素子に対するデータ読み出し、データ書き込み、及びデータ消去の各動作における設定電圧を示す説明図である。また、図３は、ツインメモリセルの等価的な構造を示す説明図である。図３に示すように、１つのツインメモリセル１００は、ワードゲート１０４により駆動されるトランジスタＴ２と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂによりそれぞれ駆動されるトランジスタＴ１，Ｔ３とを直列に接続したものと模式化して説明することができる。
【００４０】
Ａ２．ツインメモリセルの読み出し原理：
図４は、ツインメモリセルのデータ読み出し動作を示す概略説明図である。図４は、１本のワード線ＷＬに接続されたツインメモリセル１００［ｉ］を選択セルとし、選択セルのワードゲート１０４の右側に隣接するメモリ素子１０８Ｂ側を選択サイドとして、選択されたメモリ素子１０８Ｂ（選択メモリ素子）からデータをリバースモードで読み出す場合の各所の電位設定を示している。また、図４は、選択セル及び選択セルに隣接した非選択セルであるツインメモリセル１００［ｉ−１］〜１００［ｉ＋２］の各所の電位設定を示している。なお、以下では、選択セルの選択サイドとは反対側を対向サイドとして、対向サイドのメモリ素子１０８Ａを対向メモリ素子とする。
【００４１】
選択セルであるツインメモリセル１００［ｉ］のワードゲート１０４が接続されているワード線ＷＬに、リード用ワード線選択電圧として電源電圧Ｖｄｄ（例えば１．８Ｖ）を印加する。このワード線ＷＬに接続されている各ツインメモリセル１００の各トランジスタＴ２が全てオンとなる。なお、他の選択されないワード線ＷＬには、０Ｖを印加する。
【００４２】
ツインメモリセル１００［ｉ］の対向サイドのコントロールゲート１０６Ａに対して、サブコントロ―ルゲート線ＳＣＧ［ｉ］を介してオーバライド電圧（例えば３Ｖ）を印加する。また、ツインメモリセル１００［ｉ］の選択サイドのコントロールゲート１０６Ｂに供給するゲート電圧ＶCGとして、読み出し電圧Ｖｒｅａｄ（例えば１．５Ｖ）を印加する。
【００４３】
なお、オーバライド電圧は、選択セル中の対向メモリ素子(本例では１０８Ａ)のプログラムの有無（電荷のトラップの有無）に拘わらず、その対向メモリ素子に相当するトランジスタ（本例ではＴ１）をオンさせるために必要な電圧を意味している。
【００４４】
対向サイドのコントロールゲート１０６Ａに印加されたオーバライド電圧によって、対向メモリ素子１０８Ａに相当するトランジスタＴ１はオンとなる。この場合には、選択メモリ素子１０８Ｂに相当するトランジスタＴ３の動作は、選択メモリ素子１０８Ｂに電荷が蓄積されていたか否かによって異なる。
【００４５】
図５は、横軸に選択サイドのコントロールゲートに対するゲート電圧ＶCGをとり縦軸に選択メモリ素子に相当するトランジスタのソース・ドレイン間に流れる電流Ｉｄｓをとって、両者の関係を示す説明図である。
【００４６】
図５に示すように、選択メモリ素子１０８Ｂに電荷が蓄積されていない場合には、そのコントロールゲート電圧ＶCGが低いしきい値電圧Ｖｌｏｗを超えると電流Ｉｄｓが流れ始める。これに対して、選択メモリ素子１０８Ｂに電荷が蓄積されている場合には、そのコントロールゲート電圧ＶCGが高いしきい値電圧Ｖｈｉｇｈを超えない限り電流Ｉｄｓは流れ始めない。
【００４７】
データ読み出し時に選択サイドのコントロールゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧に設定される。これにより、選択メモリ素子１０８Ｂに電荷が蓄積されていない場合には、電流Ｉｄｓが流れ、選択メモリ素子１０８Ｂに電荷が蓄積されている場合には電流Ｉｄｓが流れないことになる。
【００４８】
データ読み出し時には、対向メモリ素子１０８Ａに接続されたサブビット線ＳＢＬ［ｉ］（不純物層１１０［ｉ］）を図示しないセンスアンプに接続する。また、他のサブビット線ＳＢＬ［ｉ−１］，［ｉ＋１］，［ｉ＋２］の電位ＶＤ［ｉ−１］，［ｉ＋１］，［ｉ＋２］を０Ｖにそれぞれ設定する。そうすると、選択メモリ素子１０８Ｂに電荷が蓄積されていない場合には、電流Ｉｄｓが流れて、オン状態のトランジスタＴ１，Ｔ２を介して、対向メモリ素子に接続されたサブビット線ＳＢＬ［ｉ］に例えば２５μＡ以上の電流が流れる。これに対し、選択メモリ素子１０８Ｂに電荷が蓄積されている場合には、電流Ｉｄｓが流れず、トランジスタＴ１，Ｔ２がオン状態であっても、対向メモリ素子に接続されたサブビット線ＳＢＬ［ｉ］に流れる電流は、例えば１０ｎＡ未満となる。
【００４９】
このように、対向メモリ素子であるツインメモリセル１００［ｉ］のメモリ素子１０８Ａに接続されたサブビット線ＳＢＬ［ｉ］に流れる電流をセンスアンプにて検出することで、選択メモリ素子であるツインメモリセル１００［ｉ］のメモリ素子１０８Ｂからのデータ読み出しが可能となる。
【００５０】
なお、各サブビット線ＳＢＬ［ｉ−１］〜ＳＢＬ［ｉ＋２］には、図示しないビット線選択トランジスタが接続されている。そして、対向サイドに対応するビット線選択トランジスタのゲート電圧ＢＳは、図２に示すように４．５Ｖに設定される。一方、選択サイドに対応するビット線選択トランジスタのゲート電圧ＢＳは、電源電圧Ｖｄｄに設定される。
【００５１】
また、非選択なツインメモリセルについては、図２に示す各電圧値に設定される。
【００５２】
Ａ３．ツインメモリセルの書き込み原理：
図６は、ツインメモリセルのデータ書き込み動作を示す概略説明図である。図６は、１本のワード線ＷＬに接続されたツインメモリセル１００［ｉ］を選択セルとし、選択セルのワードゲート１０４の右側に隣接するＭＯＮＯＳメモリ素子１０８Ｂ側を選択サイドとして、選択されたＭＯＮＯＳメモリ素子１０８Ｂ（選択メモリ素子）に対するデータプログラミングを行う場合の各所の電位設定を示している。なお、このデータプログラミング動作の前には、後述するデータ消去動作が実施されている。
【００５３】
図６では、図４と同様に、サブコントロールゲート線ＳＣＧ［ｉ］の電位は、オーバライド電位（例えば２．５Ｖ）に設定され、サブコントロールゲート線ＳＣＧ［ｉ−１］，［ｉ＋２］の電位は、０Ｖに設定されている。
【００５４】
また、選択セルであるツインメモリセル１００［ｉ］のワードゲート１０４の電位は、電源電圧Ｖｄｄより低い１．０Ｖ程度のプログラム用ワード線選択電圧に設定される。また、ツインメモリセル１００［ｉ］の選択サイドのコントロールゲート１０６Ｂには、サブコントロールゲート線ＳＣＧ［ｉ＋１］を介して、プログラム用コントロールゲート電圧である書き込み電圧Ｖｗｒｉｔｅ（例えば５．５Ｖ））を印加する。
【００５５】
サブビット線ＳＢＬ［ｉ＋１］の電圧ＶＤ［ｉ＋１］は、プログラム用ビット線電圧である例えば５Ｖに設定される。一方、サブビット線ＳＢＬ［ｉ＋２］は、電圧Ｖｄｄに設定される。また、サブビット線ＳＢＬ［ｉ−１］，ＳＢＬ［ｉ］は、図示しない定電流源に接続される。なお、サブビット線ＳＢＬ［ｉ−１］に接続されたＭＯＮＯＳメモリ素子１０８Ａに相当するトランジスタＴ１は、そのサブコントロールゲート線ＳＣＧ［ｉ−１］が０Ｖのためオフしている。従って、このＭＯＮＯＳメモリ素子１０８Ａには電流が流れず、サブビット線ＳＢＬ［ｉ−１］の電圧ＶＤ［ｉ−１］は定電流源を介して０Ｖに設定される。
【００５６】
このような設定では、選択セルであるツインメモリセル１００［ｉ］のトランジスタＴ１，Ｔ２がいずれもオンとなり、サブビット線ＳＢＬ［ｉ］に向けて電流Ｉｄｓが流れる一方で、選択メモリ素子であるＭＯＮＯＳメモリ素子１０８ＢのＯＮＯ膜１０９にはチャンネルホットエレクトロン（ＣＨＥ）がトラップされる。こうして、選択メモリ素子１０８Ｂのプログラミング動作が実施されて、データの「０」が書き込まれる。
【００５７】
上述の動作上、非選択セルであるツインメモリセル１００［ｉ＋１］の左側のＭＯＮＯＳメモリ素子１０８Ａのコントロールゲートにも５．５Ｖが印加される。この場合でも、ツインメモリセル１００［ｉ＋１］の右側のサブコントロールゲートＳＣＧ［ｉ＋２］に印加する電圧は０Ｖとしているので、ツインメモリセル１００［ｉ＋１］のソース・ドレイン間（ビット線間）には電流が流れない。しかし、サブビット線ＳＢＬ［ｉ＋１］には電圧ＶＤ［ｉ＋１］として５Ｖが印加されるので、ツインメモリセル１００［ｉ＋１］のソース・ドレイン間（ビット線間）に高電界がかかると、パンチスルー電流が流れて、ライトディスターブが生じてしまう。
【００５８】
そこで、サブビット線ＳＢＬ［ｉ＋２］の電圧ＶＤ［ｉ＋２］を０Ｖでなく、例えば電源電圧Ｖｄｄとし、ソース・ドレイン間の電位差を小さくして、ライトディスターブを防止する。また、サブビット線ＳＢＬ［ｉ＋２］の電圧ＶＤ［ｉ＋２］を、０Ｖを超える電圧、好ましくはプログラム時のワード線選択電圧と同等以上とすることで、ツインメモリセル１００［ｉ＋１］のトランジスタＴ２がオンされにくくなるため、これによってもディスターブを防止することができる。
【００５９】
なお、上述のようにサブビット線ＳＢＬ［ｉ＋１］には５Ｖの電圧を供給する必要があることから、サブビット線ＳＢＬ［ｉ＋１］を選択するためのビット線選択トランジスタのゲート電圧ＢＳは図２に示すように８Ｖに設定される。また、サブビット線ＳＢＬ［ｉ＋２］は上述した理由で電源電圧Ｖｄｄ以上に設定される必要があるため、サブビット線ＳＢＬ［ｉ＋２］を選択するための図示しないビット線選択トランジスタのゲート電圧ＢＳも８Ｖに設定される。
【００６０】
また、非選択なツインメモリセルについては、図２に示す各電圧値に設定される。
【００６１】
Ａ４．ツインメモリセルの消去原理：
図７は、ツインメモリセルのデータ消去動作を示す概略説明図である。図７は、データ消去する場合の各所の電位設定を示している。
【００６２】
図７に示すように、データ消去時には、各ワードゲート１０４の電位を、ワード線ＷＬによって０Ｖに設定し、コントロールゲート１０６Ａ，１０６Ｂの電位を、サブコントロールゲート線ＳＣＧ［ｉ］，［ｉ＋１］，［ｉ＋２］によって、例えば−１〜−３Ｖ程度の消去用コントロールゲート線電圧に設定する。更に、サブビット線ＳＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］の各電位ＶＤ［ｉ］，［ｉ＋１］，［ｉ＋２］を、例えば４．５〜５Ｖの消去用ビット線電圧に設定する。
【００６３】
この場合には、コントロールゲートに印加された消去用コントロールゲート電圧と、ビット線に印加された消去用ビット線電圧とで形成される電界によってトンネル効果が生じ、各メモリ素子１０８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた電子は移動してＯＮＯ膜１０９から消去される。こうして、複数のツインメモリセルの各メモリ素子のデータは同時に“１”となってデータの消去が行われる。
【００６４】
なお、消去動作としては、上述のものとは異なり、ビットとなる不純物層の表面のバンド−バンドトンネリングによりホットホールを形成し、蓄えられていたエレクトロンを消去することも可能である。
【００６５】
以上説明したように、ワードゲートやコントロールゲート、ビット線等を、それぞれ図２に示す種々の電位に設定することにより、１つのＭＯＮＯＳメモリ素子に対するデータ読み出し、データ書き込み、データ消去が実行される。
【００６６】
なお、上記説明では、ツインメモリセルの構造を説明するために、１つのワードゲート１０４の両側の第１のコントロールゲート１０６Ａを有する第１のメモリ素子１０８Ａおよび第２のコントロールゲート１０６Ｂを有する第２のメモリ素子をツインメモリセル１００として説明している。しかしながら、１つのサブビット線ＳＢＬ（不純物層１１０）を共有して隣り合う左側のメモリ素子１０８Ｂおよび右側のメモリ素子１０８Ａを１つのツインメモリセルとすることも可能である。以下の説明では、原則として、１つのサブビット線ＳＢＬ（不純物層１１０）を共有して隣り合う左側のメモリ素子１０８Ｂおよび右側のメモリ素子１０８Ａを１つのツインメモリセル１００として説明する場合もある。
【００６７】
Ｂ．不揮発性半導体記憶装置の構成：
次に、上述のツインメモリセル１００を用いて構成される不揮発性半導体記憶装置の構成について説明する。
【００６８】
Ｂ１．全体構成：
図８は、実施例としての不揮発性半導体記憶装置の概略平面レイアウト図である。この不揮発性半導体記憶装置１０は、Ｉ／Ｏ領域１２と、制御回路領域１４と、複数のバンク領域１６とを有している。本例では、第０ないし第３の４つのバンク領域１６（１６［０］〜１６［３］）を有している。各バンク領域１６は、第１の方向（列方向）Ａを長手方向とする縦長形状を有している。第０ないし第３のバンク領域１６は、第２の方向（行方向）Ｂに沿って配列されている。
【００６９】
図９は、図８の１つのバンク領域１６について示す概略平面図である。１つのバンク領域１６は、第１の方向Ａに沿って、制御回路領域２１０と、複数のメモリアレイ領域２００と、Ｙデコーダ領域２２０と、データＩ／Ｏ（ＤＩ／Ｏ）領域２３０とを有している。本例では、第０ないし第７の８つのメモリアレイ領域２００（２００［０］〜２００［７］）を有している。
【００７０】
図１０は、図９の隣り合う２つの第０および第１のメモリアレイ領域２００（２００［０］，２００［１］）について示す概略平面図である。１つのメモリアレイ領域２００は、第２の方向Ｂに沿って配列される複数のメインブロック領域３００と、ブロック制御回路領域３１０と、グローバルデコーダ領域３２０とを有している。本例では、第０ないし第７の８つのメインブロック領域３００（３００［０］〜３００［７］）を有している。なお、隣接する第０と第１のメモリアレイ領域２００のブロック制御回路領域３１０は、第１の方向Ａに沿って互いのメインブロック領域３００の間に隣接するように配置されている。他の第２と第３、第４と第５、第６と第７のメモリアレイ領域２００においても同様である。また、第０と第１のバンク領域１６（１６［０］，１６［１］）の隣接するメモリアレイ領域２００のグローバルデコーダ領域３２０は、第２の方向Ｂに沿って互いのメインブロック３００の間に隣接するように配置されている。他の第２と第３のバンク領域の隣接するメモリアレイ領域２００においても同様である。
【００７１】
図１１は、図１０の１つのメインブロック領域３００について示す概略平面図である。１つのメインブロック領域３００は、図１１（Ａ）に示すように、第１の方向Ａに沿って複数のサブブロック領域４００に分割されている。本例では、第０ないし第７の８つのサブブロック領域４００（４００［０］〜４００［７］）に分割されている。各サブブロック領域４００は、図１１（Ｂ）に示すように、さらに、第１の方向Ａに沿って複数のスモールブロック領域４１０に分割されている。本例では、第０ないし第３の４つのスモールブロック領域４１０（４１０［０］〜４１０［３］）に分割されている。
【００７２】
図１２は、１つのスモールブロック領域４１０について示す概略平面図である。図１２に示すように、スモールブロック領域４１０は、スモールアレイ領域４１２と、スモールアレイ領域４１２の第２の方向Ｂの両側にローカルドライバ領域４１４Ａ，４１４Ｂとを有している。スモールアレイ領域４１２は、第２の方向Ｂに沿って、１６ビットのデータＩ／Ｏ０ないしＩ／Ｏ１５に対応する１６個のメモリブロック（入出力ビットに対応したメモリブロック）４１６（４１６［０］〜４１６［１５］）に分割されている。第１のドライバ領域４１４Ａは、ローカルコントロールゲート（ローカルＣＧ）ドライバ、ローカルビット線選択（ローカルＢＳ）ドライバ、ローカルワード線（ローカルＷＬ）ドライバを含んでいる。また、第２のドライバ領域４１４Ｂは、ローカルワード線（ローカルＷＬ）ドライバを含んでいる。
【００７３】
ここで、後述するように、１つのメモリブロック領域４１６は、行方向（第２の方向Ｂ）に８セル、列方向（第１の方向Ａ）に６４セル（すなわち、６４本のワード線ＷＬ）のツインメモリセルにより構成されている。すなわち、１つのメモリブロック領域４１６は、１ｋ（８×６４×２＝１０２４）ｂｉｔの記憶容量を有している。
【００７４】
このとき、図１２に示すように、１つのスモールブロック領域４１０は、１６個のメモリブロック領域４１６を有しているので、１６ｋ（１０２４×１６＝１６３８４）ｂｉｔの記憶容量となる。また、図１１（Ｂ）に示すように、１つのサブブロック領域４００は、４個のスモールブロック領域４１０を有しているので、６４ｋ（１６３８４×４＝６５５３６）ｂｉｔの記憶容量となり、１つのメインブロック領域３００は、８個のサブブロック領域４００を有しているので、５１２ｋ（６５５３６×８＝５２４２８８）ｂｉｔの記憶容量となる。さらに、図１０に示すように、１つのメモリアレイ領域２００は、８つのメインブロック領域３００を有しているので、４Ｍ（５２４２８８×８＝４１９４３０４）ｂｉｔの記憶容量となる。また、図９に示すように、１つのバンク領域１６は、８個のメモリアレイ領域２００を有しているので、３２Ｍ（４１９４３０４×８＝３３５５４４３２）ｂｉｔの記憶容量となる。従って、不揮発性半導体記憶装置１０は、図８に示すように、４個のバンク領域１６を有しているので、１２８Ｍ（３３５５４４３２×４＝１３４２１７７２８）ｂｉｔの記憶容量となる。
【００７５】
なお、上記説明では、１チップの不揮発性半導体記憶装置１０の構成要素を平面配置（レイアウト）の面から説明するために、「領域」という語を付して説明しているが、以下の説明において各構成要素の機能を説明する場合には、この「領域」という語を省略し、同じ符号を付して示す場合もある。
Ｂ２．機能的構成：
図１３は、不揮発性半導体記憶装置１０に入力する２３ビットのアドレス信号Ａ＜２２：０＞の意味付けを示す説明図である。上位２ビットのアドレス信号Ａ＜２２：２１＞に基づいて、第０〜第４の４つのバンク（図８参照）のうち１つのバンクがセレクトされる。そして、次の３ビットのアドレス信号Ａ＜２０：１８＞に基づいて、セレクトされた１つのバンク内における第０〜第７の８つのメモリアレイ（図９参照）のうち１つのメモリアレイがセレクトされる。さらに次の３ビットのアドレス信号Ａ＜１７：１５＞に基づいて、セレクトされた１つのメモリアレイ内における第０〜第７の８つのメインブロック（図１０参照）のうち１つのメインブロックがセレクトされる。また、さらに次の３ビットのアドレス信号Ａ＜１４：１２＞に基づいて、１つのメインブロック内における第０〜第７の８つのサブブロック（図１１参照）のうち１つのサブブロックが選択される。また、さらに次の２ビットのアドレス信号Ａ＜１１：１０＞に基づいて、１つのサブブロック内における第０〜第３の４つのスモールブロック（図１１参照）のうち１つのスモールブロックがセレクトされる。また、さらに次の２ビットのアドレス信号Ａ＜９：８＞に基づいて、１つのスモールブロックのＩ／Ｏ０〜Ｉ／Ｏ１５用の各メモリブロック内において、１６列のメモリ素子から４列のメモリ素子が選択される。そして、下位２ビットのアドレス信号Ａ＜１：０＞に基づいて、アドレス信号Ａ＜９：８＞に基づいてセレクトされた４列のメモリ素子のうち、１列のメモリ素子がセレクトされる。また、アドレス信号Ａ＜９：８＞とＡ＜１：０＞の間の６ビットのアドレス信号Ａ＜７：２＞に基づいて、１つのスモールブロック内において、６４本の行（すなわち、６４本のワード線ＷＬ）のうち、１つの行がセレクトされる。
【００７６】
なお、これらの各アドレスに対する設定は一例であり、これに限定されるものではなく、種々の任意の設定が可能である。
【００７７】
図１４は、不揮発性半導体記憶装置１０の機能的な構成を示すブロック図である。この機能ブロック図は、上記２３ビットのアドレス信号Ａ＜２２：０＞のうち、図示しない上位８ビットのアドレス信号Ａ＜２２：１５＞によってセレクトされる１つのメインブロック３００（本例では、メインブロック０）について示している。
【００７８】
５ビットのサブブロック選択用およびスモールブロック選択用のアドレス信号Ａ＜１４：１０＞は、グローバルデコーダ３２０に入力される。６ビットのワード線選択用アドレス信号Ａ＜７：２＞は、ブロック制御回路３１０のワード線（ＷＬ）デコーダ３１２に入力される。２ビットの第１のカラム（列）選択用アドレス信号Ａ＜９：８＞および２ビットの第２のカラム（列）選択用アドレス信号Ａ＜１：０＞は、ブロック制御回路３１０のコントロールゲート線（ＣＧ）デコーダ３１４と、Ｙデコーダ２２０のカラムデコーダ２２２と、データＩ／Ｏ２３０のマルチプレクサ２３４およびページバッファ２３８とに入力される。
【００７９】
グローバルデコーダ３２０は、入力された５ビットのサブブロック選択用およびスモールブロック選択用アドレス信号Ａ＜１４：１０＞に基づいて、第０〜第３１の３２個のスモールブロック４１０のうち、１つのスモールブロック４１０のみをセレクトするためのデコード信号を、各スモールブロック４１０のローカルドライバ４１４に出力する。
【００８０】
ブロック制御回路３１０のＷＬデコーダ３１２は、入力されたワード線選択用アドレス信号Ａ＜７：２＞に基づいて、６４本のワードラインＷＬ０〜ＷＬ６３のうち、１本のワード線のみをセレクトするためのデコード信号を、各スモールブロック４１０のローカルドライバ４１４に出力する。
【００８１】
ブロック制御回路３１０のＣＧデコーダ３１４は、入力された２ビットの第１のカラム選択用アドレス信号Ａ＜９：８＞および２ビットの第２のカラム選択用アドレス信号Ａ＜１：０＞に基づいて、８本のコントロールゲート線ＣＧ０〜ＣＧ７（サブコントロールゲート線ＳＣＧ０〜ＳＣＧ７）を駆動するためのデコード信号を、各スモールブロック４１０のローカルドライバ４１４に出力する。
【００８２】
各スモールブロック４１０のローカルドライバ４１４は、入力されたデコード信号に応じて、ワード線ＷＬ０〜ＷＬ６３、コントロールゲート線ＣＧ０〜ＣＧ７、及びビット線ＢＬ０〜ＢＬ１３０の状態を制御して、セレクトされたスモールブロック４１０のスモールアレイ４１２の動作を制御する。
【００８３】
Ｙデコーダ２２０のカラムデコーダ２２２は、入力された２ビットの第１のカラム選択用アドレス信号Ａ＜９：８＞および２ビットの第２のカラム選択用アドレス信号Ａ＜１：０＞に基づいて、カラムマルチプレクサ２２４を駆動するためのデコード信号を出力する。
【００８４】
カラムマルチプレクサ２２４は、入力されたデコード信号に応じて、セレクトされたスモールブロック４１０におけるスモールアレイ４１２のビット線ＢＬ０〜ＢＬ１３０と、データＩ／Ｏ２３０内のセンスアンプ２３２またはビット線（ＢＬ）ドライバ２３６との接続を制御する。
【００８５】
アクセス制御回路５１０は、読み出し、書き込み、および消去の各種動作に応じて、ＷＬデコーダ３１２、ＣＧデコーダ３１４、グローバルデコーダ３２０、カラムデコーダ２２２等の種々のブロックを制御することにより、上述したワード線ＷＬ０〜ＷＬ６３、コントロールゲート線ＣＧ０〜ＣＧ７、及びビット線ＢＬ０〜ＢＬ１３０の状態を制御する。なお、このアクセス制御回路５１０は、制御回路１４（図８参照）に含まれている。
【００８６】
ここで、セレクトされた１つのスモールアレイ４１２からデータリードを実施する場合、このスモールアレイ４１２のＩ／Ｏ０〜Ｉ／Ｏ１５用の各メモリブロック４１６（４１６［０］〜４１６［１５］）からは、後述するように、第１のカラムアドレス信号Ａ＜９：８＞で特定される４ビットのデータ、すなわち、４ワード分のリードデータが一括して出力される。出力された４ワード分のリードデータは、Ｙデコーダ２２０のカラムマルチプレクサ２２４を介して、データＩ／Ｏ２３０のセンスアンプ２３２に入力される。センスアンプ２３２で波形整形された４ワード分のリードデータは、マルチプレクサ２３４に入力される。
【００８７】
マルチプレクサ２３４では、入力された２ビットの第１のカラム選択用アドレス信号Ａ＜９：８＞および２ビットの第２のカラム選択用アドレス信号Ａ＜１：０＞に基づいて、入力された４ワードのリードデータのうち対応する１ワードのリードデータが選択される。選択されたリードデータは、Ｉ／Ｏバッファ２４０を介して出力される。
【００８８】
なお、２ビットの第２のカラム選択用アドレス信号Ａ＜１：０＞のみが０〜３に順に変化するアドレス信号Ａ＜２２：０＞が入力される場合、最初のアドレス信号Ａ＜２２：０＞の入力時に４ワード分のデータが一括して読み出されて、マルチプレクサ２３４あるいはセンスアンプ２３２内の一時的なバッファに記憶される。そして、第２のカラム選択用アドレス信号Ａ＜１：０＞の値に応じて１ワードのデータがマルチプレクサ２３４によって選択されて順に出力される。
【００８９】
また、セレクトされた１つのスモールアレイ４１２内に、１ワード単位でデータプログラミングを実施する場合には、データＩ／Ｏ２３０のＩ／Ｏバッファ２４０を介して入力されるプログラムデータがページバッファ２３８、ビット線（ＢＬ）ドライバ２３６及びカラムマルチプレクサ２２４を介して、セレクトされたスモールアレイ４１２内の対応する１ワード分のＭＯＮＯＳメモリ素子、すなわち、Ｉ／Ｏ０〜Ｉ／Ｏ１５用の各メモリブロック４１６における各１ビットのＭＯＮＯＳメモリ素子にプログラムされる。
【００９０】
セレクトされた１つのスモールアレイ４１２内に、複数ワード単位でデータをプログラムする場合、すなわち、ページバッファプログラミングを実施する場合には、データＩ／Ｏ２３０のＩ／Ｏバッファ２４０を介して４ワードのプログラムデータが順にページバッファ２３８に一旦記憶される。ページバッファ２３８に記憶されたプログラムデータは、後述するように、まず、２ワードのプログラムデータがＢＬドライバ２３６およびカラムマルチプレクサ２２４を介して、セレクトされた１つのスモールアレイ４１２内の対応する２ワードのＭＯＮＯＳメモリ素子、すなわち、Ｉ／Ｏ０〜Ｉ／Ｏ１５用の各メモリブロック４１６における各２ビットのＭＯＮＯＳメモリ素子にプログラムされる。そして、残りの２ワードのプログラムデータが、同様に、対応するＭＯＮＯＳメモリ素子にプログラムされる。
【００９１】
Ｂ３．スモールアレイの構成：
スモールアレイ４１２は、Ｉ／Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック４１６（４１６［０］〜４１６［１５］）が行方向に配列されている。図１５は、スモールアレイ４１２のＩ／Ｏ０用のメモリブロック４１６［０］を拡大して示す説明図である。図１５に示すように、行方向に８セル、列方向に６４セルのツインメモリセルが配列されている。ただし、上記配列数は、１つのサブビット線ＳＢＬを共有して隣り合う左側のメモリ素子１０８Ｂおよび右側のメモリ素子１０８Ａを１つのツインメモリセルとして示されている。
【００９２】
左端のメモリブロック４１６（Ｉ／Ｏ０に対応するメモリブロック４１６［０］）における各行の左端には、２つのダミーメモリ素子ＤＭＡ，ＤＭＢを有するツインメモリセルＤＭが配置されている。また、右端のメモリブロック（Ｉ／Ｏ１５に対応するメモリブロック４１６［１５］）における各行の右端にもダミーのツインメモリセルＤＭが配置されている。その他のＩ／Ｏ１〜Ｉ／Ｏ１４に対応する各メモリブロックでは、左隣および右隣のメモリブロックの隣接するツインメモリセル１００がダミーセルとして機能する。
【００９３】
１つのメモリブロック４１６には、８列のツインメモリセル１００に対応して８本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ７および８本のサブビット線ＳＢＬ０〜ＳＢＬ７と、６４行のツインメモリセル１００に対応して６４本のワード線ＷＬ０〜ＷＬ６３とが接続されている。
【００９４】
ここで、ワード線ＷＬ０〜ＷＬ６３は、１６個のメモリブロック４１６で共通であり、図示しないローカルＷＬドライバに接続されている。各ワード線ＷＬ０〜ＷＬ６３は、ローカルＷＬドライバにより駆動される。
【００９５】
サブコントロールゲート線ＳＣＧ０〜ＳＣＧ７には、対応する各列において行方向に並ぶ複数のツインメモリセル１００の各々の第２のコントロールゲート１０６Ｂと第１のコントロールゲート１０６Ａとが共通接続されている。なお、左端のＩ／Ｏ０用のメモリブロック４１６［０］においては、ダミーのツインメモリセルＤＭが第０列のツインメモリセル１００に相当し、サブコントロールゲート線ＳＣＧ０は２つのダミーメモリ素子ＤＭＡ，ＤＭＢを制御する第１および第２のコントロールゲート１０６Ａ，１０６Ｂに接続される。その他のＩ／Ｏ１〜Ｉ／Ｏ１５用の各メモリブロック４１６［１］〜４１６［１５］においては、左隣のメモリブロックの第８列のツインメモリセル１００が、第０列のツインメモリセル１００に相当する。
【００９６】
行方向に配列された１６個のメモリブロック４１６の１６本のサブコントロールゲート線ＳＣＧ０は、図示しないコントロールゲート線ＣＧ０に共通接続されている。同様に、１６本のサブコントロールゲート線ＳＣＧ１はコントロールゲート線ＣＧ１に、１６本のサブコントロールゲート線ＳＣＧ２はコントロールゲート線ＣＧ２に、１６本のサブコントロールゲート線ＳＣＧ３はコントロールゲート線ＣＧ３に、１６本のサブコントロールゲート線ＳＣＧ４はコントロールゲート線ＣＧ４に、１６本のサブコントロールゲート線ＳＣＧ５はコントロールゲート線ＣＧ５にそれぞれ共通接続されている。また、１６本のサブコントロールゲート線ＳＣＧ６はコントロールゲート線ＣＧ６、１６本のサブコントロールゲート線ＳＣＧ７はコントロールゲート線ＣＧ７にそれぞれ共通接続されている。８本のコントロールゲート線ＣＧ０〜ＣＧ７は、図示しないローカルＣＧドライバに接続されている。各コントロールゲート線ＣＧ０〜ＣＧ７は、ローカルＣＧドライバにより駆動される。
【００９７】
サブビット線ＳＢＬ０〜ＳＢＬ７は、対応する各列において行方向に並ぶ複数のツインメモリセル１００の第１のＭＯＮＯＳメモリ素子１０８Ａと第２のＭＯＮＯＳメモリ素子１０８Ｂの不純物層１１０に相当し、それぞれビット線ＢＬ０〜ＢＬ７に接続される。ただし、偶数番号のサブビット線ＳＢＬ０，２，４，６と対応するビット線ＢＬ０，２，４，６との間には、それぞれビット線選択ゲート４１７Ａが設けられている。各ビット線選択ゲート４１７Ａには、ビット線選択線ＢＳ１が共通に接続されている。また、奇数番号のサブビット線ＳＢＬ１，３，５，７と対応するビット線ＢＬ１，３，５，７との間には、それぞれビット線選択ゲート４１７Ｂが設けられている。各ビット線選択ゲート４１７Ｂには、ビット線選択線ＢＳ０が共通に接続されている。ビット線選択線ＢＳ０，ＢＳ１は、図示しないローカルＢＳドライバに接続されている。各ビット線選択ゲート４１７Ａ，４１７Ｂは、ローカルＢＳドライバにより駆動される。
【００９８】
なお、上記説明では、便宜上、各メモリブロック４１６（４１６［０］〜４１６［１５］）における８本のサブビット線をＳＢＬ０〜ＳＢＬ７、また、８本のビット線をＢＬ０〜ＢＬ７として説明したが、同じ符号を付したビット線やサブビット線が共通に接続されているわけではなく、メモリブロックごとに分離されている。
【００９９】
Ｃ．メモリ素子のアドレス設定：
次に、１つのスモールアレイ４１２内の各メモリブロック４１６（４１６［０］〜４１６［１５］）におけるメモリ素子のアドレス設定について説明する。
【０１００】
なお、１つのスモールアレイ４１２内の各メモリブロック４１６（４１６［０］〜４１６［１５］）におけるメモリ素子のアドレス設定は、全く同じであるので、代表してスモールブロック４１６［０］のみが示されている。また、図１６は、２ビットの第１のカラム選択用アドレス信号Ａ＜９：８＞及び６ビットのワード線（ＷＬ）選択用アドレス信号Ａ＜７：２＞に対応するメモリ素子（選択メモリ素子）を示す説明図である。
【０１０１】
６ビットのワード線選択用アドレス信号Ａ＜７：２＞に基づいて、図１６に示すように、６４本のワード線(行)ＷＬ０〜ＷＬ６３のうち、対応する１本のワード線が選択される。具体的には、アドレス信号Ａ＜７：２＞の値０，１，２，…６３に応じて、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…ＷＬ６３が選択可能となる。なお、ワード線ＷＬの選択は、読み出し動作原理で説明したように所定のワード線選択電圧が印加されることにより実施される。１つのワード線ＷＬには、図１５に示すように８列のツインメモリセル１００がそれぞれ対応するワードゲート１０４を介して接続されている。１つのツインメモリセル１００は２つのＭＯＮＯＳメモリ素子を有している。従って、１つのワード線ＷＬを選択することにより、１６ビット（＝８列×２ビット）のＭＯＮＯＳメモリ素子のうち、少なくとも１つのＭＯＮＯＳメモリ素子が選択可能な状態となる。
【０１０２】
また、２ビットの第１のカラム選択用アドレス信号Ａ＜９：８＞に基づいて、図１６に示すように、８列のツインメモリセル１００のうち、２列のツインメモリセル１００が選択可能となる。具体的には、第１のカラム選択用アドレス信号Ａ＜９：８＞の値が０の場合には、１列目と５列目のツインメモリセル１００が選択される。同様に、アドレス信号Ａ＜９：８＞の値が１の場合には２列目と６列目、アドレス信号Ａ＜９：８＞の値が２の場合には３列目と７列目、アドレス信号Ａ＜９：８＞の値が３の場合には４列目と８列目のツインメモリセル１００が、それぞれ選択される。すなわち、１つのメモリブロック４１６は、図１５に示すように、１列目〜４列目のうちの１列を選択する第１の列ブロック４１６Ａと、５列目〜８列目のうちの１列を選択する第２の列ブロック４１６Ｂとに分けられる。なお、２ビットの第１のカラム選択用アドレス信号Ａ＜９：８＞に基づく、８列のツインメモリセル１００のうち、２列のツインメモリセル１００の選択は、後述するように、コントロールゲート線ＣＧ０〜ＣＧ７およびビット線ＢＬ０〜ＢＬ７の設定によって実施される。
【０１０３】
従って、第１のカラム選択用アドレス信号Ａ＜９：８＞の値が０においては、１列目と５列目の列方向に並ぶ複数のメモリ素子のうち、６ビットのワード線選択用アドレス信号Ａ＜７：２＞の値の０〜６３の変化に対応するワード線ＷＬ０〜ＷＬ６３に接続された４つのメモリ素子が選択可能な状態に設定される。また、第１のカラム選択用アドレス信号Ａ＜９：８＞の値が１に変化した場合には、２列目と６列目の列方向に並ぶ複数のメモリ素子のうち、６ビットのワード線選択用アドレス信号Ａ＜７：２＞の値の０〜６３の変化に対応するワード線ＷＬ０〜ＷＬ６３に接続された４つのメモリ素子が選択可能な状態に設定される。すなわち、１０ビットのアドレス信号Ａ＜９：０＞が順に変化した場合に、同じ列内の行の異なるツインメモリセルが順に選択された後、異なった列が新たに選択される。そして、新たに選択された列内の行の異なるツインメモリセルが同様に順に選択される。
【０１０４】
例えば、２ビットの第１のカラム選択用アドレスＡ＜９：８＞の値が０で、６ビットのワード線選択用アドレスＡ＜７：２＞の値が０ならば、選択されるワード線は１行目のＷＬ０であり、第１の列ブロック４１６Ａにおける１列目と第２の列ブロック４１６Ｂにおける５列目の１行目の４つのＭＯＮＯＳメモリ素子０Ａ，０Ｂ，０Ｃ，０Ｄが選択可能な状態となる。そして、６ビットのワード線選択用アドレスＡ＜７：２＞の値が６３ならば、選択されるワード線は６４行目のＷＬ６３であり、第１の列ブロック４１６Ａにおける１列目と第２の列ブロック４１６Ｂにおける５列目の６４行目の４つのＭＯＮＯＳメモリ素子６３Ａ，６３Ｂ，６３Ｃ，６３Ｄが選択可能な状態となる。また、２ビットの第１のカラム選択用アドレスＡ＜９：８＞の値が１で、６ビットのワード線選択用アドレスＡ＜７：２＞の値が０ならば、選択されるワード線は１行目のＷＬ０であり、第１の列ブロック４１６Ａにおける２列目と第２の列ブロック４１６Ｂにおける６列目の１行目の４つのＭＯＮＯＳメモリ素子６４Ａ，６４Ｂ，６４Ｃ，６４Ｄが選択可能な状態となる。そして、６ビットのワード線選択用アドレスＡ＜７：２＞の値が６３ならば、選択されるワード線は６４行目のＷＬ６３であり、第１の列ブロック４１６Ａにおける２列目と第２の列ブロック４１６Ｂにおける６列目の６４行目の４つのＭＯＮＯＳメモリ素子１２７Ａ，１２７Ｂ，１２７Ｃ，１２７Ｄが選択可能な状態となる。
【０１０５】
なお、２ビットの第１のカラム選択用アドレスＡ＜９：８＞に基づいて選択可能となる２列のツインメモリセル１００の４つのメモリ素子が、左から順に「＊＊＊Ａ」，「＊＊＊Ｂ」，「＊＊＊Ｃ」，「＊＊＊Ｄ」なる符合で表されている。この「＊＊＊」には、２ビットの第１のカラム選択用アドレスＡ＜９：８＞及び６ビットのワード線選択用アドレスＡ＜７：２＞の８ビットのアドレス信号Ａ＜９：２＞の値に応じた０〜２５５の数字が示されている。また、「Ａ」〜「Ｄ」は、下位２ビットの第２のカラム選択用アドレス信号Ａ＜１：０＞の値０〜３に対応している。
【０１０６】
なお、本例では、２ビットのアドレスＡ＜９：８＞を第１のカラム選択用アドレスとして、１０ビットのアドレス信号Ａ＜９：０＞が順に変化した場合に、同じ列内の行の異なるツインメモリセルが順に選択された後、異なった列が新たに選択されるように設定している。しかしながら、これに限定するものではなく、２ビットのアドレスＡ＜３：２＞を第１のカラム選択用アドレスとし、６ビットのアドレスＡ＜９：４＞をワード線選択用アドレスとするようにしてもよい。この場合には、１０ビットのアドレス信号Ａ＜９：０＞が順に変化すると、同じ行内の列の異なるツインメモリセルが順に選択された後、次の行が新たに選択されることになる。
【０１０７】
Ｄ．読み出し動作：
次に、本例の不揮発性半導体記憶装置１０におけるデータの読み出し（リード）動作について説明する。
【０１０８】
なお、読み出し動作時において選択される１つのスモールアレイ４１２内の各メモリブロック４１６（４１６［０］〜４１６［１５］）の動作は、基本的に同じであるので、以下の説明では、１つのメモリブロック４１６の動作について説明する。
【０１０９】
図１７は、ワード線ＷＬ０に接続された１列目のツインメモリセル１００［１］の２つのＭＯＮＯＳメモリ素子０Ａ，０Ｂ（選択メモリ素子）および５列目のツインメモリセル１００［５］の２つのＭＯＮＯＳメモリ素子０Ｃ，０Ｄ（選択メモリ素子）の４ビットのデータをリバースモードで読み出す場合について示す説明図である。
【０１１０】
まず、第１の列ブロック４１６Ａにおいて、１列目のツインメモリセル１００［１］の２つのＭＯＮＯＳメモリ素子０Ａ，０Ｂのデータの読み出しについて説明する。
【０１１１】
ワード線ＷＬ０にリード用ワード線選択電圧として電源電圧Ｖｄｄ（例えば１．８Ｖ）を印加する。なお、選択されない他のワード線ＷＬ１〜ＷＬ６３には、０Ｖが印加される。
【０１１２】
読み出し動作原理において説明したように（図４参照）、１列目のツインメモリセル１００［１］の左側のＭＯＮＯＳメモリ素子０Ａ（選択メモリ素子）に対してワードゲート１０４を挟んで対向配置されているＭＯＮＯＳメモリ素子ＤＭＡ（対向メモリ素子）のコントロールゲート１０６Ａに、サブコントロールゲート線ＳＣＧ０を介してオーバライド電圧（例えば３Ｖ）を印加する。
【０１１３】
また、選択メモリ素子０Ａのコントロールゲート１０６Ｂのコントロールゲート電圧ＶCGとして、読み出し電圧Ｖｒｅａｄ（例えば１．５Ｖ）をサブコントロールゲート線ＳＣＧ１を介して印加する。
【０１１４】
ここで、図１７に示すように、データリード時には、選択メモリ素子０Ａにサブビット線ＳＢＬ１を介して接続されたビット線ＢＬ１の電位を０Ｖに設定し、この選択メモリ素子０Ａの対向メモリ素子ＤＭＡにサブビット線ＳＢＬ０を介して接続されたビット線ＢＬ０を、センスアンプ領域２３２（図１４）内の対応するセンスアンプ（Ｓｅｎｓｅ０）に接続する。こうすると、選択メモリ素子０Ａに電荷が蓄積されていない場合には電流Ｉｄｓが流れるため、対向メモリ素子ＤＭＡに接続されたビット線ＢＬ０に電流が流れる。これに対し、選択メモリ素子０Ａに電荷が蓄積されている場合には電流Ｉｄｓが流れないため、対向メモリ素子ＤＭＡに接続されたビット線ＢＬ０にほとんど電流が流れなくなる。よって、選択メモリ素子０Ａの対向メモリ素子ＤＭＡに接続されたビット線ＢＬ０に流れる電流を検出することで、１列目のツインメモリセル１００［１］の左側のＭＯＮＯＳメモリ素子０Ａからのデータ読み出しが可能となる。
【０１１５】
ここで、上記ツインメモリセルの読み出し動作原理によれば（図４参照）、１列目のツインメモリセル１００［１］の左側のＭＯＮＯＳメモリ素子０Ａのデータを読み出す場合、右側のＭＯＮＯＳメモリ素子０Ｂの対向メモリ素子６４Ａのコントロールゲート１０６Ｂには、サブコントロールゲート線ＳＣＧ２を介して０Ｖを印加することになる。
【０１１６】
しかしながら、図１７に示すように、本例においては、この右側のＭＯＮＯＳメモリ素子０Ｂの対向メモリ素子６４Ａのコントロールゲート１０６Ｂにも、サブコントロールゲート線ＳＣＧ２を介してオーバライド電圧（例えば３Ｖ）を印加することとしている。
【０１１７】
また、このＭＯＮＯＳメモリ素子０Ｂ（選択メモリ素子）の対向メモリ素子６４Ａにサブビット線ＳＢＬ２を介して接続されたビット線ＢＬ２を、センスアンプ領域２３２（図１４）内の対応するセンスアンプ（Ｓｅｎｓｅ１）に接続することとしている。これにより、選択メモリ素子０Ｂに電荷が蓄積されていない場合には電流Ｉｄｓが流れるため、対向メモリ素子６４Ａに接続されたビット線ＢＬ２に電流が流れる。これに対し、選択メモリ素子０Ｂに電荷が蓄積されている場合には電流Ｉｄｓが流れないため、対向メモリ素子６４Ａに接続されたビット線ＢＬ２にほとんど電流が流れなくなる。よって、選択メモリ素子０Ｂの対向メモリ素子セル６４Ａに接続されたビット線ＢＬ２に流れる電流を検出することで、１列目のツインメモリセル１００［１］の右側のＭＯＮＯＳメモリ素子０Ｂからのデータ読み出しも可能となる。
【０１１８】
すなわち、第１の列ブロック４１６Ａにおいて、１列目のツインメモリセル１００［１］に含まれる２つのＭＯＮＯＳメモリ素子０Ａ，０Ｂを同時に選択して一括して読み出すことが可能である。
【０１１９】
なお、３列目のツインメモリセル１００［３］の２つのＭＯＮＯＳメモリ素子１２８Ａ，１２８Ｂに接続されるビット線ＢＬ３はＶｄｄ（例えば１．８Ｖ）に設定され、これらのＭＯＮＯＳメモリ素子１２８Ａ，１２８Ｂのコントロールゲート１０６Ｂ，１０６Ａに接続されるコントロールゲート線ＳＣＧ３は０Ｖに設定される。
【０１２０】
第２の列ブロック４１６Ｂにおいても、第１の列ブロックと同様にして、５列目のツインメモリセル１００［５］の２つのＭＯＮＯＳメモリ素子０Ｃ，０Ｄからのデータを読み出すことができる。ただし、第２の列ブロックにおけるサブコントロールゲート線ＳＣＧ４〜ＳＣＧ７は、第１の列ブロックにおけるサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と同様に設定される。また、第２の列ブロックにおけるビット線ＢＬ４〜ＢＬ７は、第１の列ブロックにおけるビット線ＢＬ０〜ＢＬ３と同様に設定される。具体的には、以下のように設定される。
【０１２１】
５列目のツインメモリセル１００［５］の左側の選択メモリ素子０Ｃの対向メモリ素子１９２Ｂのコントロールゲート１０６Ａに、サブコントロールゲート線ＳＣＧ４を介してオーバライド電圧（例えば３Ｖ）を印加する。また、５列目のツインメモリセル１００［５］の右側の選択メモリ素子０Ｄの対向メモリ素子６４Ｃのコントロールゲート１０６Ｂに、サブコントロールゲート線ＳＣＧ６を介してオーバライド電圧（例えば３Ｖ）を印加する。
【０１２２】
また、選択メモリ素子０Ｃ，０Ｄのコントロールゲート１０６Ｂ，１０６Ａのコントロールゲート電圧ＶCGとして、読み出し電圧Ｖｒｅａｄ（例えば１．５Ｖ）をサブコントロールゲート線ＳＣＧ５を介して印加する。
【０１２３】
ここで、図１７に示すように、データリード時には、選択メモリ素子０Ｃ，０Ｄにサブビット線ＳＢＬ５を介して接続されたビット線ＢＬ５の電位を０Ｖに設定する。また、選択メモリ素子０Ｃの対向メモリ素子１９２Ｂにサブビット線ＳＢＬ４を介して接続されたビット線ＢＬ４を、センスアンプ領域２３２（図１４）内の対応するセンスアンプ（Ｓｅｎｓｅ２）に接続し、選択メモリ素子０Ｄの対向メモリ素子６４Ｃにサブビット線ＳＢＬ６を介して接続されたビット線ＢＬ６を、センスアンプ領域２３２（図１４）内の対応するセンスアンプ（Ｓｅｎｓｅ３）に接続する。
【０１２４】
また、７列目のツインメモリセル１００［７］の２つのＭＯＮＯＳメモリ素子１２８Ｃ，１２８Ｄに接続されるビット線ＢＬ７はＶｄｄ（例えば１．８Ｖ）に設定され、これらのＭＯＮＯＳメモリ素子１２８Ｃ，１２８Ｄのコントロールゲート１０６Ｂ，１０６Ａに接続されるコントロールゲート線ＳＣＧ７は０Ｖに設定される。
【０１２５】
これにより、第２の列ブロック４１６Ｂにおいても、５列目のツインメモリセル１００［５］に含まれる２つのＭＯＮＯＳメモリ素子０Ｃ，０Ｄを同時に選択して一括して読み出すことが可能である。
【０１２６】
従って、１つのメモリブロック４１６において、第１の列ブロック４１６Ａに含まれる１列目のツインメモリセル１００［１］と、第２の列ブロック４１６Ｂに含まれる５列目のツインメモリセル１００［５］の４つのＭＯＮＯＳメモリ素子０Ａ，０Ｂ，０Ｃ，０Ｄを同時に選択して一括して読み出すことができる。
【０１２７】
なお、図１７に示すように、偶数列のビット線ＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６にはビット線選択ゲート（ｎ型ＭＯＳトランジスタ）４１７Ａが、奇数列のビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７にはビット線選択ゲート４１７Ｂが接続されている。これらのゲート電圧は、例えば４．５Ｖの電圧が供給されている。
【０１２８】
以上のようにして、センスアンプ２３２（図１４）内の対応するセンスアンプ（Ｓｅｎｓｅ０〜Ｓｅｎｓｅ３）にて検出された４つのＭＯＮＯＳメモリ素子０Ａ，０Ｂ，０Ｃ，０Ｄ（選択メモリ素子）からの読み出しデータのうち、２ビットのカラムアドレス信号Ａ＜１：０＞に対応するデータがマルチプレクサ２３４（図１４）において選択されてＩ／Ｏバッファ２４０を介して出力される。例えば、Ａ＜１：０＞の値が０の場合ＭＯＮＯＳメモリ素子０Ａのデータが読み出され、Ａ＜１：０＞の値が１の場合ＭＯＮＯＳメモリ素子０Ｂのデータが読み出される。また、Ａ＜１：０＞の値が２の場合ＭＯＮＯＳメモリ素子０Ｃのデータが読み出され、Ａ＜１：０＞の値が３の場合ＭＯＮＯＳメモリ素子０Ｄのデータが読み出される。
【０１２９】
なお、上記説明では、第１の列ブロック４１６Ａにおいて１列目のツインメモリセル１００［１］を読み出し、第２の列ブロック４１６Ｂにおいて５列目のツインメモリセル１００［５］を読み出す場合を例に説明しているが、第１の列ブロック４１６Ａにおいて２列目のツインメモリセル１００［２］と、第２の列ブロック４１６Ｂにおいて６列目のツインメモリセル１００［６］を読み出す場合においても同様である。また、第１の列ブロック４１６Ａにおいて３列目のツインメモリセル１００［３］を読み出し、第２の列ブロック４１６Ｂにおいて７列目のツインメモリセル１００［７］を読み出す場合、および、第１の列ブロック４１６Ａにおいて４列目のツインメモリセル１００［４］を読み出し、第２の列ブロック４１６Ｂにおいて８列目のツインメモリセル１００［８］を読み出す場合も同様である。
【０１３０】
また、上記説明では、Ｉ／Ｏ０用のメモリブロック４１６［０］について説明しているが、他のＩ／Ｏ１〜Ｉ／Ｏ１５用のメモリブロック４１６［１］〜４１６［１５］においても全く同じ動作が同時に実行される。従って、本実施例の半導体記憶装置１０では、Ｉ／Ｏバッファ２４０を介して１ワード（１６ビット）ＤＱ＜１５：０＞のデータが出力される。
【０１３１】
以上のように、本実施例の半導体記憶装置１０では、データリード時において、複数ワード（本例では、４ワード）のＭＯＮＯＳメモリ素子からデータが一括して読み出される。そして、一括して読み出された複数ワードのデータのうち、下位２ビットの第２のカラムアドレス信号Ａ＜１：０＞に対応するデータが選択されて出力される。
【０１３２】
従って、本実施例の半導体記憶装置１０では、１回のアドレスの指定のあと、列アドレス（カラムアドレス）のみを順に変えながら４ワードのデータを高速に読み出すことができる。すなわち、１ページあたり４ワードの読み出しアクセスが可能であり、ページモードによる高速なリードアクセスを実現することが可能である。
【０１３３】
Ｅ．書き込み動作：
次に、本例の不揮発性半導体記憶装置１０におけるデータの書き込み（プログラム）動作について説明する。
【０１３４】
なお、書き込み動作時において選択される１つのスモールアレイ４１２内の各メモリブロック４１６（４１６［０］〜４１６［１５］）の動作も、基本的に同じであるので、以下の説明では、１つのメモリブロック４１６の動作について説明する。
【０１３５】
また、１つのメモリブロック４１６において１ビットのＭＯＮＯＳメモリ素子へのデータのプログラミングは、上記ツインメモリセルの書き込み原理（図６参照）に従って行うことができるので、ここではその説明は省略する。以下では、ページバッファ書き込みにより４ビットのＭＯＮＯＳメモリ素子に対してデータを書き込む場合を例に説明する。
【０１３６】
図１８は、ワード線ＷＬ０に接続された１列目のツインメモリセル１００［１］のＭＯＮＯＳメモリ素子０Ａおよび５列目のツインメモリセル１００［５］のＭＯＮＯＳメモリ素子０Ｃの２つのＭＯＮＯＳメモリ素子へのデータの書き込みについて示す説明図である。図１９は、ワード線ＷＬ０に接続された１列目のツインメモリセル１００［１］のＭＯＮＯＳメモリ素子０Ｂおよび５列目のツインメモリセル１００［５］のＭＯＮＯＳメモリ素子０Ｄの２つのＭＯＮＯＳメモリ素子へのデータの書き込みについて示す説明図である。
【０１３７】
ページバッファ書き込みにおいて、４つのＭＯＮＯＳメモリ素子０Ａ，０Ｂ、０Ｃ，０Ｄに対してデータを書き込む場合、まず、図１８に示すように、２つのＭＯＮＯＳメモリ素子０Ａ，０Ｃへのデータの書き込みが実施され、次に、図１９に示すように、残りの２つのＭＯＮＯＳメモリ素子０Ｂ，０Ｄへのデータの書き込みが実施される。
【０１３８】
なお、これらのデータ書き込み動作の前には、Ｉ／Ｏバッファ２４０（図１４）を介して、連続する４つのアドレス信号に対応するＭＯＮＯＳメモリ素子０Ａ，０Ｂ，０Ｃ，０Ｄに書き込まれるデータがページバッファ２３８（図１４）に順に記憶されている。また、これらのデータプログラミング動作の前には、データ消去動作が実施されている。なお、このデータ消去動作は、上述したツインメモリセルの消去原理に従って行うことができるのでここでは説明を省略する。
【０１３９】
ここで、データバッファ書き込みにおいても、１つのメモリブロック４１６は、図１８および図１９に示すように、１列目〜４列目のうちの１列目を選択する第１の列ブロック４１６Ａと、５列目〜８列目のうちの１列目を選択する第２の列ブロック４１６Ｂとに分けられる。
【０１４０】
図１８に示すように、第１の列ブロック４１６Ａの１列目のツインメモリセル１００［１］の左側のＭＯＮＯＳメモリ素子０Ａと、第２の列ブロック４１６Ｂの５列目のツインメモリセル１００［５］の左側のＭＯＮＯＳメモリ素子０Ｃとに、データを書き込む場合について説明する。ここで、これらのデータの書き込みは、第１の列ブロック４１６Ａにおける書き込みと、第２の列ブロック４１６Ｂにおける書き込みとに分けることが可能である。まず、第１の列ブロッック４１６Ａにおけるデータの書き込みについて説明する。
【０１４１】
ワード線ＷＬ０にプログラム用ワード線選択電圧として電源電圧Ｖｄｄより低い例えば１．０Ｖ程度の電圧を印加する。なお、選択されない他のワード線ＷＬ１〜ＷＬ６３には、０Ｖが印加される。
【０１４２】
ツインメモリセルの書き込み動作原理で説明したように（図６参照）、１列目のツインメモリセル１００［１］の左側のＭＯＮＯＳメモリ素子０Ａ（選択メモリ素子）の対向メモリ素子ＤＭＡのコントロールゲート１０６Ａに、サブコントロールゲート線ＳＣＧ０を介してオーバライド電圧（例えば２．５Ｖ）が印加される。
【０１４３】
選択メモリ素子０Ａのコントロールゲート１０６Ｂには、サブコントロールゲート線ＳＣＧ１を介して、プログラム用コントロールゲート電圧である書き込み電圧Ｖｗｒｉｔｅ（例えば５．５Ｖ）が印加される。
【０１４４】
残りのサブコントロールゲート線ＳＣＧ２，ＳＣＧ３の電位は０Ｖに設定される。
【０１４５】
選択メモリ素子０Ａにサブビット線ＳＢＬ１を介して接続されるビット線ＢＬ１の電圧は、プログラム用ビット線電圧である例えば５Ｖに設定される。一方、ビット線ＢＬ２は、電圧Ｖｄｄ（例えば１．８Ｖ）に設定される。また、ビット線ＢＬ０，ＢＬ３は、図示しない定電流源に接続される。なお、ビット線ＢＬ３に接続されたメモリ素子１２８Ａ，１２８Ｂは、そのサブコントロールゲート線ＳＣＧ３が０Ｖのためオフしており、電流が流れないため定電流源を介して０Ｖに設定される。
【０１４６】
このような設定では、選択メモリ素子０Ａには、ビット線ＢＬ１からビット線ＢＬ０に向けて電流Ｉｄｓ（約５μＡ）が流れる一方で、ＭＯＮＯＳメモリ素子０ＡのＯＮＯ膜１０９にはチャンネルホットエレクトロン（ＣＨＥ）がトラップされる。こうして、選択されたＭＯＮＯＳメモリ素子０Ａのプログラミング動作が実施されて、データの「０」が書き込まれる。
【０１４７】
また、第２の列ブロック４１６Ｂにおいても、第１の列ブロック４１６Ａと同様にして、５列目のツインメモリセル１００［５］の左側のＭＯＮＯＳメモリ素子０Ｃへのデータのプログラミングを実施することができる。ただし、第２の列ブロックにおけるサブコントロールゲート線ＳＣＧ４〜ＳＣＧ７は、第１の列ブロックにおけるサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と同様に設定される。また、第２の列ブロック４１６Ｂにおけるビット線ＢＬ４〜ＢＬ７は、第１の列ブロック４１６Ａにおけるビット線ＢＬ０〜ＢＬ３と同様に設定される。具体的には、以下のように設定される。
【０１４８】
５列目のツインメモリセル１００［５］の左側の選択メモリ素子０Ｃの対向メモリ素子１９２Ｂのコントロールゲート１０６Ａに、サブコントロールゲート線ＳＣＧ４を介してオーバライド電圧（例えば２．５Ｖ）が印加される。
【０１４９】
選択メモリ素子０Ｃのコントロールゲート１０６Ｂに、サブコントロールゲート線ＳＣＧ５を介して、プログラム用コントロールゲート電圧である書き込み電圧Ｖｗｒｉｔｅ（例えば５．５Ｖ）が印加される。
【０１５０】
残りのサブコントロールゲート線ＳＣＧ６，ＳＣＧ７の電位は０Ｖに設定される。
【０１５１】
選択メモリ素子０Ｃにサブビット線ＳＢＬ５を介して接続されるビット線ＢＬ５の電圧は、プログラム用ビット線電圧である例えば５Ｖに設定される。一方、ビット線ＢＬ６は、電圧Ｖｄｄ（例えば１．８Ｖ）に設定される。また、ビット線ＢＬ４，ＢＬ７は、図示しない定電流源に接続される。
【０１５２】
このような設定では、選択メモリ素子０Ｃには、ビット線ＢＬ５からビット線ＢＬ４に向けて電流Ｉｄｓ（約５μＡ）が流れる一方で、ＭＯＮＯＳメモリ素子０ＣのＯＮＯ膜１０９にはチャンネルホットエレクトロン（ＣＨＥ）がトラップされる。こうして、選択されたＭＯＮＯＳメモリ素子０Ｃのプログラミング動作が実施されて、データの「０」が書き込まれる。
【０１５３】
従って、１つのメインブロック４１６において、第１の列ブロック４１６Ａに含まれる１列目のツインメモリセル１００［１］の左側のＭＯＮＯＳメモリ素子０Ａと、第２の列ブロック４１６Ｂに含まれる５列目のツインメモリセル１００［５］の左側のＭＯＮＯＳメモリ素子０Ｃとに同時にデータを書き込むことができる。
【０１５４】
残りの２つのＭＯＮＯＳメモリ素子０Ｂ，０Ｄへのデータの書き込みも、図１９に示すように、図１８に示した２つのＭＯＮＯＳメモリ素子０Ａ，０Ｃへのデータのプログラミング動作と同様に実施することができる。ただし、図１９では、第１の列ブロック４１６Ａにおいて、０列目のビット線ＢＬ０が電源電圧Ｖｄｄに設定され、２列目のビット線ＢＬ２が図示しない定電流源に接続される。また、第２の列ブロック４１６Ｂにおいて、４列目のビット線ＢＬ４が電源電圧Ｖｄｄに設定され、６列目のビット線ＢＬ６が定電流源に接続される。
【０１５５】
なお、上記説明では、まず、図１８に示すように、第１の列ブロック４１６Ａにおいて１列目のツインメモリセル１００［１］の左側のＭＯＮＯＳメモリ素子０Ａと、第２の列ブロック４１６Ｂにおいて５列目のツインメモリセル１００［５］の左側のＭＯＮＯＳメモリ素子０Ｃとにデータを書き込み、ついで、図１９に示すように、第１の列ブロック４１６Ａにおいて１列目のツインメモリセル１００［１］の右側のＭＯＮＯＳメモリ素子０Ｂと、第２の列ブロック４１６Ｂにおいて５列目のツインメモリセル１００［５］の右側のＭＯＮＯＳメモリ素子０Ｄとにデータを書き込む場合を例に示している。他の列のツインメモリセルに対しても、同様にしてページバッファ書き込みを実施することができる。
【０１５６】
なお、上記説明では、Ｉ／Ｏ０用のメモリブロック４１６［０］について説明しているが、他のＩ／Ｏ１〜Ｉ／Ｏ１５用のメモリブロック４１６［１］〜４１６［１５］においても全く同じ動作が同時に実施される。
【０１５７】
以上のように、本実施例の半導体記憶装置１０では、データバッファプログラミング時において、一括して２ワードのＭＯＮＯＳメモリ素子にデータを書き込むことができる。従って、本実施例の半導体記憶装置では、１回の行アドレスの指定のあと、４ワードのデータを２回に分けて高速に書き込むことができる。この結果、あらかじめ、ページバッファに蓄えられた４ワードのデータを２回の書き込みにより一括してプログラミングすることが可能であり、ページバッファプ書き込みを実現することが可能である。これにより、４ワードのデータを１ワード単位で順にプログラミングする場合に比べて高速なプログラミングが可能となる。
【０１５８】
Ｆ．変形例：
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１５９】
例えば、不揮発性メモリ素子１０８Ａ，１０８Ｂの構造については、ＭＯＮＯＳ構造に限定されるものではない。１つのワードゲート１０４と第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより、２箇所にて独立して電荷をトラップできる他の種々のツインメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【０１６０】
また、上述の実施形態では、バンク領域の数、メモリアレイ、メインブロック、サブブロック、スモールブロックの分割数については一例であり、他の種々の変形実施が可能である。
【０１６１】
また、上記実施形態では、１つのメモリブロックが、行方向に配列された４列のツインメモリセルを有する２つの列ブロックで構成されており、それぞれの列ブロックごとに読み出しまたは書き込みを実施することにより、４ワードのデータのページモード読み出やページバッファ書き込みを可能とする場合を例に示しているが、これに限定されるものではない。例えば、１つのメモリブロックが１つの列ブロックで構成されるようにしてもよい。この場合においても、２ワードのデータのページモード読み出しを可能とすることができる。また、１つのメモリブロックが３以上の列ブロックで構成されるようにしてもよい。この場合には、例えば３つの列ブロック構成では６ワード、４つの列ブロック構成では８ワードのデータのページモード読み出しやページモードバッファ書き込みが可能である。すなわち、１つのメモリブロックをｎ（ｎは２以上の整数）の列ブロックで構成することにより、（２・ｎ）ワードのデータのページモード読み出しやページバッファ書き込みを可能とすることができる。
【０１６２】
また、上記実施の形態では、１つのスモールブロックを１６個のメモリブロックで構成することにより、１ワード（１６ビット）単位でデータを入出可能とする場合を例に説明しているが、これに限定するものではなく、１つのスモールブロックを種々の数のメモリブロックで構成することが可能である。例えば、８個のメモリブロック構成とすれば、１バイト（８ビット）単位でデータを入出力可能である。また、３２個のメモリブロック構成とすれば、２ワード（３２ビット）単位でデータを入出力可能である。
【図面の簡単な説明】
【図１】ツインメモリセルの構造を模式的に示す断面図である。
【図２】ＭＯＮＯＳメモリ素子に対するデータ読み出しデータ書き込み及びデータ消去の各動作における設定電圧を示す説明図である。
【図３】ツインメモリセルの等価的な構造を示す説明図である。
【図４】ツインメモリセルのデータ読み出し動作を示す概略説明図である。
【図５】横軸に選択サイドのコントロールゲートに対するゲート電圧ＶCGをとり縦軸に選択メモリ素子に相当するトランジスタのソース・ドレイン間に流れる電流Ｉｄｓをとって両者の関係を示す説明図である。
【図６】ツインメモリセルのデータ書き込み動作を示す概略説明図である。
【図７】ツインメモリセルのデータ消去動作を示す概略説明図である。
【図８】実施例としての不揮発性半導体記憶装置の概略平面レイアウト図である。
【図９】図８の１つのバンク領域１６について示す概略平面図である。
【図１０】図９の隣り合う２つの第０および第１のメモリアレイ領域２００について示す概略平面図である。
【図１１】図１０の１つのメインブロック領域３００について示す概略平面図である。
【図１２】１つのスモールブロック領域４１０について示す概略平面図である。
【図１３】不揮発性半導体記憶装置１０に入力する２３ビットのアドレス信号Ａ＜２２：０＞の意味付けを示す説明図である。
【図１４】不揮発性半導体記憶装置１０の機能的な構成を示すブロック図である。
【図１５】スモールアレイ４１２のＩ／Ｏ０用のメモリブロック４１６［０］を拡大して示す説明図である。
【図１６】２ビットの第１のカラム選択用アドレス信号Ａ＜９：８＞及び６ビットのワード線選択用アドレス信号Ａ＜７：２＞に対応するメモリ素子を示す説明図である。
【図１７】ワード線ＷＬ０に接続された１列目のツインメモリセル１００［１］の２つのＭＯＮＯＳメモリ素子０Ａ，０Ｂおよび５列目のツインメモリセル１００［５］の２つのＭＯＮＯＳメモリ素子０Ｃ，０Ｄの４ビットのデータをリバースモードで読み出す場合について示す説明図である。
【図１８】ワード線ＷＬ０に接続された１列目のツインメモリセル１００［１］のＭＯＮＯＳメモリ素子０Ａおよび５列目のツインメモリセル１００［５］のＭＯＮＯＳメモリ素子０Ｃの２つのＭＯＮＯＳメモリ素子へのデータの書き込みについて示す説明図である。
【図１９】ワード線ＷＬ０に接続された１列目のツインメモリセル１００［１］のＭＯＮＯＳメモリ素子０Ｂおよび５列目のツインメモリセル１００［５］のＭＯＮＯＳメモリ素子０Ｄの２つのＭＯＮＯＳメモリ素子へのデータの書き込みについて示す説明図である。
【符号の説明】
１０…不揮発性半導体記憶装置
１２…Ｉ／Ｏ（領域）
１４…制御回路（領域）
１６…バンク（領域）
１００…ツインメモリセル
１０２…Ｐ型ウェル
１０４…ワードゲート
１０６Ａ、１０６Ｂ…コントロールゲート
１０８Ａ，１０８Ｂ…（不揮発性）メモリ素子（ＭＯＮＯＳメモリ素子）
１０９…ＯＮＯ膜
１１０…不純物層
２００…メモリアレイ（領域）
２１０…制御回路（領域）
２２０…Ｙデコーダ（領域）
２２２…カラムデコーダ
２２４…カラムマルチプレクサ
２３０…データＩ／Ｏ（領域）
２３２…センスアンプ
２３４…マルチプレクサ
２３６…ＢＬドライバ
２３８…ページバッファ
３００…メインブロック（領域）
３１０…サブブロック領域
３１０…ブロック制御回路（領域）
３１２…スモールブロック（領域）
３１４…メモリブロック（領域）
３２０…グローバルデコーダ（領域）
４００…サブブロック（領域）
４１０…スモールブロック（領域）
４１２…スモールアレイ（領域）
４１４…ローカルドライバ
４１４Ａ…第１のドライバ（領域）
４１４Ｂ…第２のドライバ（領域）
４１６…メモリブロック（領域）
４１６Ａ…第１の列ブロック
４１６Ｂ…第２の列ブロック
４１６…メインブロック
４１７Ａ…ビット線選択ゲート（トランジスタ）
４１７Ｂ…ビット線選択ゲート（トランジスタ）
５１０…アクセス制御回路
ＳＣＧ…サブコントロールゲート線
ＳＢＬ…サブビット線
ＣＧ…コントロールゲート線
ＢＬ…ビット線
ＷＬ…ワード線
Claims (4)
- 不揮発性半導体記憶装置であって、
１つのワードゲートと、第１のコントロールゲートによって制御される第１の不揮発性メモリ素子と、第２のコントロールゲートによって制御される第２の不揮発性メモリ素子とを有するツインメモリセルが、少なくとも、行方向に複数配列されたメモリセルアレイと、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子と、他方のツインメモリセルの第２の不揮発性メモリ素子とに共通に接続されて列方向に延びる複数のビット線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートと、他方のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートとに共通に接続されて前記列方向に延びる複数のコントロールゲート線と、
前記ワード線と、前記複数のビット線と、前記複数のコントロールゲート線の動作を制御して情報の読み出しを制御するためのアクセス制御回路と、
前記複数のビット線を介して読み出された前記情報を検出する検出回路と、備え、
前記メモリセルアレイは、前記行方向に沿ってｍ（ｍは１以上の整数）のメモリブロックに分割されており、
前記メモリブロックのそれぞれは、前記行方向に沿ってｎ（ｎは２以上）の列ブロックに分割されており、
前記列ブロックのそれぞれで、前記行方向における（ｉ）番目（ｉは１以上の整数）のツインメモリセルの第２の不揮発性メモリ素子と（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子から情報を読み出す場合において、
前記アクセス制御回路は、
前記（ｉ）番目のツインメモリセルのワードゲートおよび（ｉ＋１）番目のツインメモリセルのワードゲートが接続されたワード線をリード用ワード線選択電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ）番目のコントロールゲート線を介してリード用コントロールゲート電圧に設定し、
前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートを、前記第１のコントロールゲートに接続された（ｉ−１）番目のコントロールゲート線を介してオーバライド電圧に設定するとともに、前記（ｉ＋１）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ＋１）番目のコントロールゲート線を介してオーバライド電圧に設定し、
前記検出回路は、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子を介して、前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子に接続された（ｉ−１）番目のビット線と前記第２の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ−１）番目のビット線をセンスすることにより検出するとともに、前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子を介して、前記（ｉ＋１）番目のツインメモリセルの前記第２の不揮発性メモリ素子に接続された（ｉ＋１）番目のビット線と前記第１の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ＋１）番目のビット線をセンスすることにより検出して、前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の情報と前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子の情報とを一括して読み出すことを特徴とする不揮発性半導体記憶装置。 - 請求項１記載の不揮発性半導体記憶装置であって、
前記メモリブロックごとに設けられ、前記検出回路で一括して読み出された（２・ｎ）の情報を順に選択するための選択回路を備える、不揮発性半導体記憶装置。 - 請求項１または請求項２記載の不揮発性半導体記憶装置であって、
前記列ブロックは、行方向に４つのツインメモリセルが配列されており、
前記メモリブロックは、行方向に（４・ｎ）のツインメモリセルが配列されている、半導体不揮発性記憶装置。 - １つのワードゲートと、第１のコントロールゲートによって制御される第１の不揮発性メモリ素子と、第２のコントロールゲートによって制御される第２の不揮発性メモリ素子とを有するツインメモリセルが、少なくとも、行方向に複数配列されたメモリセルアレイと、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子と、他方のツインメモリセルの第２の不揮発性メモリ素子とに共通に接続されて列方向に延びる複数のビット線と、
前記行方向で隣り合う一対のツインメモリセルごとに設けられ、前記一対のツインメモリセルのうち、一方のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートと、他方のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートとに共通に接続されて前記列方向に延びる複数のコントロールゲート線と、を備え、
前記メモリセルアレイは、前記行方向に沿ってｍ（ｍは１以上の整数）のメモリブロックに分割されており、
前記メモリブロックのそれぞれは、前記行方向に沿ってｎ（ｎは２以上）の列ブロックに分割されている不揮発性半導体記憶装置の駆動方法であって、
前記列ブロックのそれぞれで、前記行方向における（ｉ）番目（ｉは１以上の整数）のツインメモリセルの第２の不揮発性メモリ素子と（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子から情報を読み出す場合において、
前記（ｉ）番目のツインメモリセルのワードゲートおよび（ｉ＋１）番目のツインメモリセルのワードゲートが接続されたワード線をリード用ワード線選択電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ）番目のコントロールゲート線を介してリード用コントロールゲート電圧に設定し、
前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子の第１のコントロールゲートを、前記第１のコントロールゲートに接続された（ｉ−１）番目のコントロールゲート線を介してオーバライド電圧に設定するとともに、前記（ｉ＋１）番目のツインメモリセルの第２の不揮発性メモリ素子の第２のコントロールゲートを、前記第２のコントロールゲートに接続された（ｉ＋１）番目のコントロールゲート線を介してオーバライド電圧に設定し、
前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子を介して、前記（ｉ）番目のツインメモリセルの第１の不揮発性メモリ素子に接続された（ｉ−１）番目のビット線と前記第２の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ−１）番目のビット線をセンスすることにより検出するとともに、前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子を介して、前記（ｉ＋１）番目のツインメモリセルの前記第２の不揮発性メモリ素子に接続された（ｉ＋１）番目のビット線と前記第１の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、前記（ｉ＋１）番目のビット線をセンスすることにより検出して、前記（ｉ）番目のツインメモリセルの第２の不揮発性メモリ素子の情報と前記（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子の情報とを一括して読み出すことを特徴とする不揮発性半導体記憶装置の駆動方法。
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| EP1891644B1 (en) * | 2005-06-15 | 2009-02-11 | Micron Technology, Inc. | Selective slow programming convergence in a flash memory device |
| ITRM20050310A1 (it) * | 2005-06-15 | 2006-12-16 | Micron Technology Inc | Convergenza a programmazione selettiva lenta in un dispositivo di memoria flash. |
| US7447077B2 (en) * | 2005-08-05 | 2008-11-04 | Halo Lsi, Inc. | Referencing scheme for trap memory |
| US7936604B2 (en) * | 2005-08-30 | 2011-05-03 | Halo Lsi Inc. | High speed operation method for twin MONOS metal bit array |
| KR100764060B1 (ko) * | 2006-09-29 | 2007-10-09 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 시스템 그리고 그것을 위한메모리 셀 어레이 구조 |
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Family Cites Families (69)
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|---|---|---|---|---|
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| US361573A (en) * | 1887-04-19 | baville | ||
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| US72193A (en) * | 1867-12-17 | John greenwald | ||
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| US20123A (en) * | 1858-04-27 | Washing-machine | ||
| US5251897A (en) * | 1990-10-30 | 1993-10-12 | D.D. Stud, Inc. | Method of playing a poker-type game |
| JPH07161851A (ja) | 1993-12-10 | 1995-06-23 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| US5632485A (en) * | 1995-05-30 | 1997-05-27 | Woodland; Bill M. | Card game with side bet options |
| US5969383A (en) | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| ZA992256B (en) * | 1998-03-24 | 2000-01-13 | Wms Gaming Inc | Bonus Game for a gaming machine. |
| JP2978477B1 (ja) | 1998-06-12 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| US6227969B1 (en) * | 1998-09-21 | 2001-05-08 | Shuffle Master, Inc. | Match symbol side bet game |
| JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US6255166B1 (en) * | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
| US6177318B1 (en) * | 1999-10-18 | 2001-01-23 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate monos transistor |
| US6248633B1 (en) * | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
| US6249464B1 (en) * | 1999-12-15 | 2001-06-19 | Cypress Semiconductor Corp. | Block redundancy in ultra low power memory circuits |
| US6602136B1 (en) * | 2000-10-11 | 2003-08-05 | Igt | Gaming device with a bonus scheme involving movement along paths with path change conditions |
| US6531350B2 (en) * | 2001-02-22 | 2003-03-11 | Halo, Inc. | Twin MONOS cell fabrication method and array organization |
| DE60235335D1 (de) * | 2001-03-15 | 2010-04-01 | Halo Inc | Doppelbit MONOS Speicherzellgebrauch für breite Programbandbreite |
| US20020198044A1 (en) * | 2001-04-11 | 2002-12-26 | Walker Jay S. | Method and apparatus for facilitating a secondary wager at a slot machine |
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