JP3843869B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP3843869B2 JP3843869B2 JP2002071808A JP2002071808A JP3843869B2 JP 3843869 B2 JP3843869 B2 JP 3843869B2 JP 2002071808 A JP2002071808 A JP 2002071808A JP 2002071808 A JP2002071808 A JP 2002071808A JP 3843869 B2 JP3843869 B2 JP 3843869B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- memory
- voltage
- nonvolatile
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/4013—Memory devices with multiple cells per bit, e.g. twin-cells
Description
【０００１】
【発明の属する技術分野】
本発明は、コントロールゲートにより制御される不揮発性メモリ素子を備えた不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置の一例として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide -Semiconductorまたは-substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有し、１セルで２ビットのデータを記憶している。
【０００４】
このような構造を有する複数のツインＭＯＮＯＳフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて、メモリセルアレイが構成される。
【０００５】
【発明が解決しようとする課題】
ところで、ツインメモリセルの一方のメモリ素子が選択セルであり、他方のメモリ素子が非選択セル（対向セルという）である場合を考える。選択セルからデータをリードする時、選択セルのコントロールゲートには選択電圧を、対向セルのコントロールゲートにはオーバライド電圧を供給し、対向セル以外の非選択セルのコントロールゲートには０Ｖを供給する。
【０００６】
ここで、オーバライド電圧とは、対向セルのプログラムの有無に拘わらず、その対向セルのトランジスタをオンさせてリード電流またはプログラム電流を流すために必要な電圧である。
【０００７】
ここで、データリード時のオーバライド電圧、データプログラム時の選択電圧及びオーバライド電圧は電源電圧より高く、これらは昇圧回路から供給される。
【０００８】
従来の課題として、この種の不揮発性半導体記憶装置では、特にリード動作を高速化する必要がある。しかし、コントロールゲート線を０Ｖから最終電圧まで立ち上げるのに時間を要していた。
【０００９】
本発明の目的は、高速読み出しが可能な不揮発性半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、
１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、列方向及び行方向にそれぞれ複数配列してなるメモリセルアレイを含む不揮発性半導体記憶装置であって、
前記第１および第２の不揮発性メモリ素子の一方は、データを記憶する機能を有し、
前記第１および第２の不揮発性メモリ素子の他方は、データを記憶する機能を有しない。
【００１１】
本発明によれば、データリード時において、データを記憶しない不揮発性メモリ素子（非選択対向セル）のコントロールゲートに印加される電圧は、メモリ素子に電荷がない状態でのしきい値電圧よりも高い電圧であればよい。このため、オーバーライド電圧を印加する必要がなく、低電圧化を図ることができる。その結果、消費電力を低減することができる。また、コントロールゲートの電圧の立ち上がりを早めることができ、その分、高速読み出しが可能となる。
【００１２】
データリード時では、一つのツインメモリセルの前記第１，第２の不揮発性メモリ素子の一方が選択セル、他方が非選択対向セルとされ、前記選択セルおよび前記非選択対向セルの双方には前記電源電圧以下の電圧が供給されることができる。この場合、選択セル及び非選択セルのコントロールゲートの双方に選択電圧を印加しても良い。
【００１３】
これによれば、データリード時において、そのコントロールゲートに、昇圧電圧を印加する必要がない。チップイネーブル信号によりリードモードになった後、リード動作が開始するまでの時間を、昇圧電圧が必要な場合に比べて短くすることができる。したがって、高速読み出しをすることができる。また、リード時において昇圧電圧が不要であるため、消費電力を低減することができる。
【００１４】
本発明は、具体的には、前記第１，第２の不揮発性メモリ素子にはそれぞれビット線が接続され、
前記ワードゲート、前記コントロールゲートおよび前記ビット線を駆動するための駆動電圧を生成する駆動回路をさらに含み、
前記駆動回路は、データリード時において、電源電圧以下の前記駆動電圧を生成することができる。
【００１５】
前記ビット線は、前記行方向にて隣り合う各行の２つのツインメモリセルの隣り合う前記第１，第２の不揮発性メモリ素子に共通接続され、前記列方向に延びていることができる。この場合、２つのツインメモリセルの隣り合う前記第１，第２の不揮発性メモリ素子は、同一のビット線を共用することとなる。
【００１６】
また、前記２つのツインメモリセルの一方のメモリセルの第１の不揮発性メモリ素子と、前記２つのツインメモリセルの他方のメモリセルの第２の不揮発性メモリ素子とに、同一のデータを記憶することができる。これにより、データリード時の電流量を増やすことができる。また、複数ビット線の各々は、ソース側かドレイン側かに固定され、前記２つのメモリセルに共通接続されたビット線がドレイン線として機能する。
【００１７】
本発明では、前記メモリセルアレイは、前記列方向で複数にブロック分割され、
前記複数のブロックの各々に前記ビット線がそれぞれ設けられ、
前記複数のブロックの各々のビット線とメインビット線とを接続／非接続するスイッチング素子とをさらに含み、
データリード時にて、前記スイッチング素子を駆動する電圧は、電源電圧以下とすることができる。
【００１８】
前記第１及び第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することができる。ただし、これ以外のトラップ構造を採用することができる。
【００１９】
前記ツインメモリセルは、１ビットのデータを記憶していることができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２１】
１．ツインメモリセル構造
図１は不揮発性半導体記憶装置の一断面を示している。図１において、１つのツインメモリセル１００は、Ｐ型ウェル１０２上にゲート酸化膜を介して例えばポリシリコンを含む材料から形成されるワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂと、第１，第２の不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８Ｂとを有する。
【００２２】
第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。
【００２３】
第１，第２の不揮発性メモリ素子１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層することで構成される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００２４】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００２５】
この第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂは、本来、それぞれ電荷のトラップサイトとして機能する。すなわち、第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。本発明の実施の形態の不揮発性半導体記憶装置は、一方のＭＯＮＯＳメモリ素子のみデータが記憶され、他方のＭＯＮＯＳメモリ素子は、プログラム時にデータが書き込まれない状態で使用に供される。つまり、１つのツインメモリセルは、１方のメモリ素子のみがデータ記憶の対象となり、１ビットの情報を記憶する。
【００２６】
図１に示すように、行方向Ｂに間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００２７】
また、図１に示すコントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な方向）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用される。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００２８】
ここで、［ｉ］番目のツインメモリセル１００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のコントロールゲート線１０６Ａとには、例えばワードゲート，コントロールゲート，ワード線よりも上層の金属層で形成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接続されている。
【００２９】
Ｐ型ウェル１０２には、［ｉ］番目のツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられている。
【００３０】
これらの不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ型不純物層で、列方向（図１の紙面に垂直な方向）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用されるビット線として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などをビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも称する。
【００３１】
２．不揮発性半導体記憶装置の全体構成
上述のツインメモリセル１００を用いて構成される不揮発性半導体記憶装置の全体構成について、図２（Ａ）〜図２（Ｅ）を参照して説明する。
【００３２】
図２（Ａ）は１チップの不揮発性半導体記憶装置の平面レイアウト図であり、メモリセルアレイ２００とグローバルワード線デコーダ２０１とを有する。メモリセルアレイ２００は、例えば計６４個の第０〜第６３のセクタ領域２１０を有する。
【００３３】
６４個のセクタ領域２１０は、図２（Ａ）に示すようにメモリセルアレイ２００を行方向Ｂでそれぞれ分割したもので、各セクタ領域２１０は列方向Ａを長手方向とする縦長形状を有する。データ消去の最小単位がセクタ領域２１０であり、セクタ領域２１０内の記憶データは一括してまたは時分割で消去される。
【００３４】
メモリセルアレイ２００は、例えば４Ｋ本のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。ここで、本実施の形態では１本のビット線ＢＬに１つのＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続されるため、４Ｋ本のビット線ＢＬは４Ｋｂｉｔの記憶容量を意味する。各セクタ領域２１０の記憶容量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本のワード線ＷＬ）×（６４本のビット線ＢＬ）で定義される記憶容量を有する。
【００３５】
図２（Ｂ）は、図２（Ａ）に示す不揮発性半導体記憶装置の隣り合う２つの第０及び第１のセクタ領域２１０の詳細を示している。図２（Ｂ）に示すように、２つのセクタ２１０の両側に、ローカルドライバ（ローカルコントロールゲートドライバ、ローカルビット線選択ドライバ及びローカルワード線ドライバを含む）２２０Ａ，２２０Ｂが配置されている。また、２つのセクタ２１０と２つのローカルドライバ２２０Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２が配置されている。
【００３６】
各セクタ領域２１０は行方向にて分割され、１６ビットのデータをリード・ライト可能にＩ／Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力ビットに対応したメモリブロック）２１４を有している。各メモリブロック２１４は、図２（Ｂ）に示すように、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００３７】
図２（Ｃ）に示すように、図２（Ｂ）に示す各一つのセクタ領域２１０は、列方向Ａにて８個のラージブロック２１２に分割されている。この各ラージブロック２１２は、図２（Ｄ）に示すように、列方向Ａにて８個のスモールブロック２１５に分割されている。
【００３８】
各スモールブロック２１５は、図２（Ｅ）に示すように、６４本のワード線ＷＬを有する。
【００３９】
３．セクタ領域の詳細
図３は、図２（Ａ）に示すセクタ領域０の詳細を示している。図３に示すスモールメモリブロック２１６は、図４に示すように、ツインメモリセル１００を列方向に例えば６４個、行方向に例えば４個配列したものである。一つのスモールメモリブロック２１６には、例えば４本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線である４本のビット線ＢＬ０〜ＢＬ３と、６４本のワード線ＷＬとが接続されている。
【００４０】
ここで、偶数のサブコントロールゲート線ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと奇数列（第１列または第３列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。同様に、奇数のサブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと偶数列（第２列または第４列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。
【００４１】
図３に示すように、一つのメモリブロック２１４内にはスモールメモリブロック２１６が列方向に６４個配列され、１６ビットの入出力を行うために、１６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリブロック２１４が行方向に配列されている。
【００４２】
行方向に配列された１６個のスモールメモリブロック２１６の１６本のサブコントロールゲート線ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣＧ０に共通接続されている。同様に、１６本のサブコントロールゲート線ＳＣＧ１はメインコントロールゲート線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣＧ２はメインコントロールゲート線ＭＣＧ２に、１６本のサブコントロールゲート線ＳＣＧ３はメインコントロールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００４３】
このセクタ領域０のコントロールゲート駆動部であるＣＧドライバ３００−０〜３００−６３が設けられている。このＣＧドライバ３００には、行方向に延びる上述の４本のメインコントロールゲート線ＭＣＧ０〜ＭＣＧ３が接続されている。
【００４４】
４．動作説明
本実施形態の不揮発性メモリのデータ読み出し、データプログラム及びデータ消去動作について説明する。図５は、データ読み出し時での電圧設定を説明するための概略説明図である。
【００４５】
不揮発性メモリの選択セルには、選択サイド（Selected Side）のメモリ素子（選択セル）１０８Ａまたは１０８Ｂと、対向サイド（Opposite side）のメモリ素子（非選択対向セル）１０８Ｂまたは１０８Ａとがある。具体的には、選択サイドのメモリ素子がデータ記憶対象の素子で、対向サイドのメモリ素子には、プログラム時にデータがプログラムされない。
【００４６】
以上のような定義の下で、リード時、プログラム時及び消去（イレーズ）時のコントロールゲート線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下記の表１に示す。
【００４７】
【表１】
【００４８】
なお、上記の電位は、駆動回路３４０により供給することができる。具体的には、選択信号線ＢＳ、ビット線ＢＬ、コントロールゲートＣＧおよびワード線ＷＬの各所には、図６に示すように、駆動回路３４０によって、所定の電圧が供給される。所定の電圧としては、電源電圧Ｖｄｄ、チャージポンプ型昇圧回路３１０に基づいて生成された電圧（８Ｖ、５．５Ｖ、２．５Ｖ、８Ｖ、４．５〜５Ｖ）、レギュレータ３２０に基づいて生成された電圧（１．５Ｖ、約１Ｖ）、または、負電圧チャージポンプ３３０に基づいて生成された電圧（−１〜−３Ｖ）がある。
【００４９】
５．作用効果
（１）ツインメモリセルの一方のメモリ素子はデータが記憶され、他方のメモリ素子はデータが書き込まれないことにより次の効果を有する。
【００５０】
選択サイドのメモリ素子のデータを読み出す場合、対向サイドのメモリ素子（非選択対向セル）のコントロールゲートにも電圧を印加する必要がある。図７に示すように、非選択対向セルにデータが記憶されていない場合（電荷がない場合）には、そのセルに印加する電圧は、データが記憶されている場合（電荷がある場合）に比べて、小さな電圧でよい。つまり、表１に示すように、非選択対向セルに印加する電圧は、そのセルに電荷がない状態でのしきい値電圧よりも高い電圧、たとえば選択電圧でよくなる。あるいは、そのしきい値電圧が電源電圧以下である場合には、対向セルのコントロールゲートに印加する電圧は、表１のとおり、電源電圧Ｖｄｄでもよい。その結果、そのしきい値電圧が電源電圧以下である場合には、読み出し時において、対向サイドのメモリ素子のコントロールゲートに電圧を印加する際、チャージポンプを使用して昇圧した電圧を生成しなくてもよく、電源電圧以下の電圧でツインメモリセルを駆動することができる。
【００５１】
これにより、データリード時において、ツインメモリセルを図６に示すチャージポンプ型昇圧回路３１０に基づいて生成された電圧を使用する必要がなく、電源電圧Ｖｄｄ、レギュレータに基づいて生成された電圧のみによってツインメモリセルを駆動することができる。その結果、図８に示すように、チップイネーブル信号によりリードモードになった後、リード動作が開始するまでの時間を、昇圧電圧が必要な場合に比べて短くすることができる。したがって、高速読み出しをすることができる。また、リード時において昇圧電圧が不要であるため、消費電力を低減することができる。
【００５２】
６．変形例
（１）図９に示すように、１ビットを２セルに記憶させることができる。この場合、具体的には、行方向にて隣り合う２つのツインメモリセル１００Ａ，１００Ｂの一方のツインメモリセル１００Ａの第１の選択セル１０８Ｂと、ツインメモリセル１００Ｂの第２の選択セル１０８Ａとは、同一のデータが記憶される。これにより、電流能力を向上させることができ、より高速化を図ることができる。また、センスアンプの動作の確実性を向上させることができる。また、このような場合、ＢＬ［ｉ−１］、ＢＬ［ｉ＋１］をソースに固定することができ、ＢＬ［ｉ］、ＢＬ［ｉ＋２］をドレインに固定することができる。
【００５３】
（２）上記実施の形態においては、リード時において、リバースモードの例を示したが、フォワードモードであってもよい。
【００５４】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００５５】
不揮発性メモリのツインメモリセルのプログラム動作及び消去動作の詳細説明は省略したが、必要があれば本願出願人による先願の特願平２００１−１３７１６５等に詳述されている。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）中の一つのメモリブロックの平面図、図２（Ｄ）は図２（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）は図２（Ｄ）中の一つのスモールブロックの平面図である。
【図３】図２（Ｂ）に示す一つのセクタ領域の多数のスモールメモリブロックとその配線とを説明するための概略説明図である。
【図４】図３に示すスモールメモリブロックの回路図である。
【図５】データ読み出し時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図６】駆動回路についてのブロック図である。
【図７】作用効果を説明するための、電圧（ＶＣＧ）とソース−ドレイン電流Ｉｄｓとの関係を示す特性図である。
【図８】作用効果を説明するためのタイミングチャートである。
【図９】変形例に係るデータ読み出し時での選択ブロック内の電圧設定を説明するための概略説明図である。
【符号の説明】
１００ ツインメモリセル
１０２ Ｐ型ウェル
１０４ ワードゲート
１０６Ａ，１０６Ｂ コントロールゲート（線）
１０８Ａ，１０８Ｂ 不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）
１０９ ＯＮＯ膜
１１０ 不純物層（ビット線）
２００ メモリセルアレイ
３１０ チャージポンプ型昇圧回路
３２０ レギュレータ
３３０ 負電圧チャージポンプ
３４０ 駆動回路
【発明の属する技術分野】
本発明は、コントロールゲートにより制御される不揮発性メモリ素子を備えた不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置の一例として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide -Semiconductorまたは-substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有し、１セルで２ビットのデータを記憶している。
【０００４】
このような構造を有する複数のツインＭＯＮＯＳフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて、メモリセルアレイが構成される。
【０００５】
【発明が解決しようとする課題】
ところで、ツインメモリセルの一方のメモリ素子が選択セルであり、他方のメモリ素子が非選択セル（対向セルという）である場合を考える。選択セルからデータをリードする時、選択セルのコントロールゲートには選択電圧を、対向セルのコントロールゲートにはオーバライド電圧を供給し、対向セル以外の非選択セルのコントロールゲートには０Ｖを供給する。
【０００６】
ここで、オーバライド電圧とは、対向セルのプログラムの有無に拘わらず、その対向セルのトランジスタをオンさせてリード電流またはプログラム電流を流すために必要な電圧である。
【０００７】
ここで、データリード時のオーバライド電圧、データプログラム時の選択電圧及びオーバライド電圧は電源電圧より高く、これらは昇圧回路から供給される。
【０００８】
従来の課題として、この種の不揮発性半導体記憶装置では、特にリード動作を高速化する必要がある。しかし、コントロールゲート線を０Ｖから最終電圧まで立ち上げるのに時間を要していた。
【０００９】
本発明の目的は、高速読み出しが可能な不揮発性半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、
１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、列方向及び行方向にそれぞれ複数配列してなるメモリセルアレイを含む不揮発性半導体記憶装置であって、
前記第１および第２の不揮発性メモリ素子の一方は、データを記憶する機能を有し、
前記第１および第２の不揮発性メモリ素子の他方は、データを記憶する機能を有しない。
【００１１】
本発明によれば、データリード時において、データを記憶しない不揮発性メモリ素子（非選択対向セル）のコントロールゲートに印加される電圧は、メモリ素子に電荷がない状態でのしきい値電圧よりも高い電圧であればよい。このため、オーバーライド電圧を印加する必要がなく、低電圧化を図ることができる。その結果、消費電力を低減することができる。また、コントロールゲートの電圧の立ち上がりを早めることができ、その分、高速読み出しが可能となる。
【００１２】
データリード時では、一つのツインメモリセルの前記第１，第２の不揮発性メモリ素子の一方が選択セル、他方が非選択対向セルとされ、前記選択セルおよび前記非選択対向セルの双方には前記電源電圧以下の電圧が供給されることができる。この場合、選択セル及び非選択セルのコントロールゲートの双方に選択電圧を印加しても良い。
【００１３】
これによれば、データリード時において、そのコントロールゲートに、昇圧電圧を印加する必要がない。チップイネーブル信号によりリードモードになった後、リード動作が開始するまでの時間を、昇圧電圧が必要な場合に比べて短くすることができる。したがって、高速読み出しをすることができる。また、リード時において昇圧電圧が不要であるため、消費電力を低減することができる。
【００１４】
本発明は、具体的には、前記第１，第２の不揮発性メモリ素子にはそれぞれビット線が接続され、
前記ワードゲート、前記コントロールゲートおよび前記ビット線を駆動するための駆動電圧を生成する駆動回路をさらに含み、
前記駆動回路は、データリード時において、電源電圧以下の前記駆動電圧を生成することができる。
【００１５】
前記ビット線は、前記行方向にて隣り合う各行の２つのツインメモリセルの隣り合う前記第１，第２の不揮発性メモリ素子に共通接続され、前記列方向に延びていることができる。この場合、２つのツインメモリセルの隣り合う前記第１，第２の不揮発性メモリ素子は、同一のビット線を共用することとなる。
【００１６】
また、前記２つのツインメモリセルの一方のメモリセルの第１の不揮発性メモリ素子と、前記２つのツインメモリセルの他方のメモリセルの第２の不揮発性メモリ素子とに、同一のデータを記憶することができる。これにより、データリード時の電流量を増やすことができる。また、複数ビット線の各々は、ソース側かドレイン側かに固定され、前記２つのメモリセルに共通接続されたビット線がドレイン線として機能する。
【００１７】
本発明では、前記メモリセルアレイは、前記列方向で複数にブロック分割され、
前記複数のブロックの各々に前記ビット線がそれぞれ設けられ、
前記複数のブロックの各々のビット線とメインビット線とを接続／非接続するスイッチング素子とをさらに含み、
データリード時にて、前記スイッチング素子を駆動する電圧は、電源電圧以下とすることができる。
【００１８】
前記第１及び第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することができる。ただし、これ以外のトラップ構造を採用することができる。
【００１９】
前記ツインメモリセルは、１ビットのデータを記憶していることができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２１】
１．ツインメモリセル構造
図１は不揮発性半導体記憶装置の一断面を示している。図１において、１つのツインメモリセル１００は、Ｐ型ウェル１０２上にゲート酸化膜を介して例えばポリシリコンを含む材料から形成されるワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂと、第１，第２の不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８Ｂとを有する。
【００２２】
第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。
【００２３】
第１，第２の不揮発性メモリ素子１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層することで構成される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００２４】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００２５】
この第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂは、本来、それぞれ電荷のトラップサイトとして機能する。すなわち、第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。本発明の実施の形態の不揮発性半導体記憶装置は、一方のＭＯＮＯＳメモリ素子のみデータが記憶され、他方のＭＯＮＯＳメモリ素子は、プログラム時にデータが書き込まれない状態で使用に供される。つまり、１つのツインメモリセルは、１方のメモリ素子のみがデータ記憶の対象となり、１ビットの情報を記憶する。
【００２６】
図１に示すように、行方向Ｂに間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００２７】
また、図１に示すコントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な方向）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用される。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００２８】
ここで、［ｉ］番目のツインメモリセル１００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のコントロールゲート線１０６Ａとには、例えばワードゲート，コントロールゲート，ワード線よりも上層の金属層で形成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接続されている。
【００２９】
Ｐ型ウェル１０２には、［ｉ］番目のツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられている。
【００３０】
これらの不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ型不純物層で、列方向（図１の紙面に垂直な方向）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用されるビット線として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などをビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも称する。
【００３１】
２．不揮発性半導体記憶装置の全体構成
上述のツインメモリセル１００を用いて構成される不揮発性半導体記憶装置の全体構成について、図２（Ａ）〜図２（Ｅ）を参照して説明する。
【００３２】
図２（Ａ）は１チップの不揮発性半導体記憶装置の平面レイアウト図であり、メモリセルアレイ２００とグローバルワード線デコーダ２０１とを有する。メモリセルアレイ２００は、例えば計６４個の第０〜第６３のセクタ領域２１０を有する。
【００３３】
６４個のセクタ領域２１０は、図２（Ａ）に示すようにメモリセルアレイ２００を行方向Ｂでそれぞれ分割したもので、各セクタ領域２１０は列方向Ａを長手方向とする縦長形状を有する。データ消去の最小単位がセクタ領域２１０であり、セクタ領域２１０内の記憶データは一括してまたは時分割で消去される。
【００３４】
メモリセルアレイ２００は、例えば４Ｋ本のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。ここで、本実施の形態では１本のビット線ＢＬに１つのＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続されるため、４Ｋ本のビット線ＢＬは４Ｋｂｉｔの記憶容量を意味する。各セクタ領域２１０の記憶容量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本のワード線ＷＬ）×（６４本のビット線ＢＬ）で定義される記憶容量を有する。
【００３５】
図２（Ｂ）は、図２（Ａ）に示す不揮発性半導体記憶装置の隣り合う２つの第０及び第１のセクタ領域２１０の詳細を示している。図２（Ｂ）に示すように、２つのセクタ２１０の両側に、ローカルドライバ（ローカルコントロールゲートドライバ、ローカルビット線選択ドライバ及びローカルワード線ドライバを含む）２２０Ａ，２２０Ｂが配置されている。また、２つのセクタ２１０と２つのローカルドライバ２２０Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２が配置されている。
【００３６】
各セクタ領域２１０は行方向にて分割され、１６ビットのデータをリード・ライト可能にＩ／Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力ビットに対応したメモリブロック）２１４を有している。各メモリブロック２１４は、図２（Ｂ）に示すように、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００３７】
図２（Ｃ）に示すように、図２（Ｂ）に示す各一つのセクタ領域２１０は、列方向Ａにて８個のラージブロック２１２に分割されている。この各ラージブロック２１２は、図２（Ｄ）に示すように、列方向Ａにて８個のスモールブロック２１５に分割されている。
【００３８】
各スモールブロック２１５は、図２（Ｅ）に示すように、６４本のワード線ＷＬを有する。
【００３９】
３．セクタ領域の詳細
図３は、図２（Ａ）に示すセクタ領域０の詳細を示している。図３に示すスモールメモリブロック２１６は、図４に示すように、ツインメモリセル１００を列方向に例えば６４個、行方向に例えば４個配列したものである。一つのスモールメモリブロック２１６には、例えば４本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線である４本のビット線ＢＬ０〜ＢＬ３と、６４本のワード線ＷＬとが接続されている。
【００４０】
ここで、偶数のサブコントロールゲート線ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと奇数列（第１列または第３列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。同様に、奇数のサブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと偶数列（第２列または第４列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。
【００４１】
図３に示すように、一つのメモリブロック２１４内にはスモールメモリブロック２１６が列方向に６４個配列され、１６ビットの入出力を行うために、１６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリブロック２１４が行方向に配列されている。
【００４２】
行方向に配列された１６個のスモールメモリブロック２１６の１６本のサブコントロールゲート線ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣＧ０に共通接続されている。同様に、１６本のサブコントロールゲート線ＳＣＧ１はメインコントロールゲート線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣＧ２はメインコントロールゲート線ＭＣＧ２に、１６本のサブコントロールゲート線ＳＣＧ３はメインコントロールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００４３】
このセクタ領域０のコントロールゲート駆動部であるＣＧドライバ３００−０〜３００−６３が設けられている。このＣＧドライバ３００には、行方向に延びる上述の４本のメインコントロールゲート線ＭＣＧ０〜ＭＣＧ３が接続されている。
【００４４】
４．動作説明
本実施形態の不揮発性メモリのデータ読み出し、データプログラム及びデータ消去動作について説明する。図５は、データ読み出し時での電圧設定を説明するための概略説明図である。
【００４５】
不揮発性メモリの選択セルには、選択サイド（Selected Side）のメモリ素子（選択セル）１０８Ａまたは１０８Ｂと、対向サイド（Opposite side）のメモリ素子（非選択対向セル）１０８Ｂまたは１０８Ａとがある。具体的には、選択サイドのメモリ素子がデータ記憶対象の素子で、対向サイドのメモリ素子には、プログラム時にデータがプログラムされない。
【００４６】
以上のような定義の下で、リード時、プログラム時及び消去（イレーズ）時のコントロールゲート線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下記の表１に示す。
【００４７】
【表１】
なお、上記の電位は、駆動回路３４０により供給することができる。具体的には、選択信号線ＢＳ、ビット線ＢＬ、コントロールゲートＣＧおよびワード線ＷＬの各所には、図６に示すように、駆動回路３４０によって、所定の電圧が供給される。所定の電圧としては、電源電圧Ｖｄｄ、チャージポンプ型昇圧回路３１０に基づいて生成された電圧（８Ｖ、５．５Ｖ、２．５Ｖ、８Ｖ、４．５〜５Ｖ）、レギュレータ３２０に基づいて生成された電圧（１．５Ｖ、約１Ｖ）、または、負電圧チャージポンプ３３０に基づいて生成された電圧（−１〜−３Ｖ）がある。
【００４９】
５．作用効果
（１）ツインメモリセルの一方のメモリ素子はデータが記憶され、他方のメモリ素子はデータが書き込まれないことにより次の効果を有する。
【００５０】
選択サイドのメモリ素子のデータを読み出す場合、対向サイドのメモリ素子（非選択対向セル）のコントロールゲートにも電圧を印加する必要がある。図７に示すように、非選択対向セルにデータが記憶されていない場合（電荷がない場合）には、そのセルに印加する電圧は、データが記憶されている場合（電荷がある場合）に比べて、小さな電圧でよい。つまり、表１に示すように、非選択対向セルに印加する電圧は、そのセルに電荷がない状態でのしきい値電圧よりも高い電圧、たとえば選択電圧でよくなる。あるいは、そのしきい値電圧が電源電圧以下である場合には、対向セルのコントロールゲートに印加する電圧は、表１のとおり、電源電圧Ｖｄｄでもよい。その結果、そのしきい値電圧が電源電圧以下である場合には、読み出し時において、対向サイドのメモリ素子のコントロールゲートに電圧を印加する際、チャージポンプを使用して昇圧した電圧を生成しなくてもよく、電源電圧以下の電圧でツインメモリセルを駆動することができる。
【００５１】
これにより、データリード時において、ツインメモリセルを図６に示すチャージポンプ型昇圧回路３１０に基づいて生成された電圧を使用する必要がなく、電源電圧Ｖｄｄ、レギュレータに基づいて生成された電圧のみによってツインメモリセルを駆動することができる。その結果、図８に示すように、チップイネーブル信号によりリードモードになった後、リード動作が開始するまでの時間を、昇圧電圧が必要な場合に比べて短くすることができる。したがって、高速読み出しをすることができる。また、リード時において昇圧電圧が不要であるため、消費電力を低減することができる。
【００５２】
６．変形例
（１）図９に示すように、１ビットを２セルに記憶させることができる。この場合、具体的には、行方向にて隣り合う２つのツインメモリセル１００Ａ，１００Ｂの一方のツインメモリセル１００Ａの第１の選択セル１０８Ｂと、ツインメモリセル１００Ｂの第２の選択セル１０８Ａとは、同一のデータが記憶される。これにより、電流能力を向上させることができ、より高速化を図ることができる。また、センスアンプの動作の確実性を向上させることができる。また、このような場合、ＢＬ［ｉ−１］、ＢＬ［ｉ＋１］をソースに固定することができ、ＢＬ［ｉ］、ＢＬ［ｉ＋２］をドレインに固定することができる。
【００５３】
（２）上記実施の形態においては、リード時において、リバースモードの例を示したが、フォワードモードであってもよい。
【００５４】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００５５】
不揮発性メモリのツインメモリセルのプログラム動作及び消去動作の詳細説明は省略したが、必要があれば本願出願人による先願の特願平２００１−１３７１６５等に詳述されている。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）中の一つのメモリブロックの平面図、図２（Ｄ）は図２（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）は図２（Ｄ）中の一つのスモールブロックの平面図である。
【図３】図２（Ｂ）に示す一つのセクタ領域の多数のスモールメモリブロックとその配線とを説明するための概略説明図である。
【図４】図３に示すスモールメモリブロックの回路図である。
【図５】データ読み出し時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図６】駆動回路についてのブロック図である。
【図７】作用効果を説明するための、電圧（ＶＣＧ）とソース−ドレイン電流Ｉｄｓとの関係を示す特性図である。
【図８】作用効果を説明するためのタイミングチャートである。
【図９】変形例に係るデータ読み出し時での選択ブロック内の電圧設定を説明するための概略説明図である。
【符号の説明】
１００ ツインメモリセル
１０２ Ｐ型ウェル
１０４ ワードゲート
１０６Ａ，１０６Ｂ コントロールゲート（線）
１０８Ａ，１０８Ｂ 不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）
１０９ ＯＮＯ膜
１１０ 不純物層（ビット線）
２００ メモリセルアレイ
３１０ チャージポンプ型昇圧回路
３２０ レギュレータ
３３０ 負電圧チャージポンプ
３４０ 駆動回路
Claims (11)
- １つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、列方向及び行方向にそれぞれ複数配列してなるメモリセルアレイを含む不揮発性半導体記憶装置であって、
前記第１および第２の不揮発性メモリ素子の一方は、データを記憶する機能を有し、
前記第１および第２の不揮発性メモリ素子の他方は、データを記憶する機能を有しない、不揮発性半導体記憶装置。 - 請求項１において、
データリード時では、一つのツインメモリセルの前記第１，第２の不揮発性メモリ素子の一方が選択セル、他方が非選択対向セルとされ、前記選択セルおよび前記非選択対向セルの双方には前記電源電圧以下の電圧が供給される、不揮発性半導体記憶装置。 - 請求項２において、
前記選択セルからのデータリード時に前記非選択対向セルのコントロールゲートに印加される電圧は、前記非選択対向セルに電荷がない状態でのしきい値電圧よりも高く設定される、不揮発性半導体記憶装置。 - 請求項２または３において、
前記選択セルからのデータリード時に、前記選択セルおよび前記非選択対向セルの双方に選択電圧が供給される、不揮発性半導体記憶装置。 - 請求項１乃至４のいずれかにおいて、
前記第１，第２の不揮発性メモリ素子にはそれぞれビット線が接続され、
前記ワードゲート、前記コントロールゲートおよび前記ビット線を駆動するための駆動電圧を生成する駆動回路をさらに含み、
前記駆動回路は、データリード時において、電源電圧以下の前記駆動電圧を生成する、不揮発性半導体記憶装置。 - 請求項５において、
前記ビット線は、前記行方向にて隣り合う各行の２つのツインメモリセルの隣り合う前記第１，第２の不揮発性メモリ素子に共通接続され、前記列方向に延びている、不揮発性半導体記憶装置。 - 請求項６において、
前記２つのツインメモリセルの一方のメモリセルの第１の不揮発性メモリ素子と、前記２つのツインメモリセルの他方のメモリセルの第２の不揮発性メモリ素子とは、同一のデータが記憶されている、不揮発性半導体記憶装置。 - 請求項７において、
前記２つのツインメモリセルに共通接続された前記ビット線は、ドレイン線として機能する、不揮発性半導体記憶装置。 - 請求項５〜８のいずれかにおいて、
前記メモリセルアレイは、前記列方向で複数にブロック分割され、
前記複数のブロックの各々に前記ビット線がそれぞれ設けられ、
前記複数のブロックの各々のビット線とメインビット線とを接続／非接続するスイッチング素子とをさらに含み、
データリード時にて、前記スイッチング素子を駆動する電圧は、電源電圧以下である、不揮発性半導体記憶装置。 - 請求項１〜９のいずれかにおいて、
前記第１及び第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有する、不揮発性半導体記憶装置。 - 請求項１において、
前記ツインメモリセルが１ビットのデータを記憶している、不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002071808A JP3843869B2 (ja) | 2002-03-15 | 2002-03-15 | 不揮発性半導体記憶装置 |
| US10/377,707 US6922357B2 (en) | 2002-03-15 | 2003-03-04 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002071808A JP3843869B2 (ja) | 2002-03-15 | 2002-03-15 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003272392A JP2003272392A (ja) | 2003-09-26 |
| JP3843869B2 true JP3843869B2 (ja) | 2006-11-08 |
Family
ID=29201995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002071808A Expired - Fee Related JP3843869B2 (ja) | 2002-03-15 | 2002-03-15 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6922357B2 (ja) |
| JP (1) | JP3843869B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3772756B2 (ja) * | 2002-02-13 | 2006-05-10 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3821032B2 (ja) | 2002-03-20 | 2006-09-13 | セイコーエプソン株式会社 | ファイルストレージ型不揮発性半導体記憶装置 |
| JP3815381B2 (ja) | 2002-06-06 | 2006-08-30 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置およびその駆動方法 |
| JP2004199738A (ja) * | 2002-12-16 | 2004-07-15 | Seiko Epson Corp | 不揮発性記憶装置 |
| JP3985689B2 (ja) * | 2003-02-21 | 2007-10-03 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3873908B2 (ja) * | 2003-02-28 | 2007-01-31 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2004265508A (ja) * | 2003-02-28 | 2004-09-24 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP3786095B2 (ja) * | 2003-02-28 | 2006-06-14 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| US7307882B2 (en) * | 2005-06-29 | 2007-12-11 | Macronix International Co., Ltd. | Non-volatile memory |
| JP5311784B2 (ja) * | 2006-10-11 | 2013-10-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8811093B2 (en) * | 2012-03-13 | 2014-08-19 | Silicon Storage Technology, Inc. | Non-volatile memory device and a method of operating same |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161851A (ja) | 1993-12-10 | 1995-06-23 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| US5969383A (en) * | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US6255166B1 (en) * | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
| US6177318B1 (en) * | 1999-10-18 | 2001-01-23 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate monos transistor |
| US6248633B1 (en) * | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
| JP4050048B2 (ja) * | 2000-12-15 | 2008-02-20 | ヘイロ エルエスアイ インコーポレイテッド | 高速プログラムおよびプログラム検証への高速切り替え方法 |
| JP3780865B2 (ja) | 2001-04-13 | 2006-05-31 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP4715024B2 (ja) * | 2001-05-08 | 2011-07-06 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置のプログラム方法 |
| JP2002334588A (ja) | 2001-05-11 | 2002-11-22 | Seiko Epson Corp | 不揮発性半導体記憶装置のプログラム方法 |
| JP3716914B2 (ja) | 2001-05-31 | 2005-11-16 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3606231B2 (ja) | 2001-05-31 | 2005-01-05 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3682462B2 (ja) | 2001-05-31 | 2005-08-10 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3640177B2 (ja) | 2001-06-04 | 2005-04-20 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3622697B2 (ja) | 2001-07-23 | 2005-02-23 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3594001B2 (ja) | 2001-07-23 | 2004-11-24 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3640180B2 (ja) | 2001-07-23 | 2005-04-20 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3873679B2 (ja) | 2001-07-23 | 2007-01-24 | セイコーエプソン株式会社 | 半導体容量装置、昇圧回路および不揮発性半導体記憶装置 |
| JP3659205B2 (ja) | 2001-08-30 | 2005-06-15 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその駆動方法 |
| JP2003091996A (ja) | 2001-09-19 | 2003-03-28 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2003091998A (ja) | 2001-09-19 | 2003-03-28 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2003091999A (ja) | 2001-09-19 | 2003-03-28 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2003208794A (ja) | 2002-01-10 | 2003-07-25 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP3738838B2 (ja) | 2002-02-13 | 2006-01-25 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3772756B2 (ja) | 2002-02-13 | 2006-05-10 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3821026B2 (ja) | 2002-03-18 | 2006-09-13 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3821032B2 (ja) | 2002-03-20 | 2006-09-13 | セイコーエプソン株式会社 | ファイルストレージ型不揮発性半導体記憶装置 |
-
2002
- 2002-03-15 JP JP2002071808A patent/JP3843869B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-04 US US10/377,707 patent/US6922357B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6922357B2 (en) | 2005-07-26 |
| JP2003272392A (ja) | 2003-09-26 |
| US20030198102A1 (en) | 2003-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4715024B2 (ja) | 不揮発性半導体記憶装置のプログラム方法 | |
| JP3659205B2 (ja) | 不揮発性半導体記憶装置及びその駆動方法 | |
| JP3886673B2 (ja) | 不揮発性半導体記憶装置 | |
| US8897077B2 (en) | Nonvolatile semiconductor memory device | |
| KR100474626B1 (ko) | 불휘발성 반도체 기억 장치의 프로그램 방법 | |
| JP3640177B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3640180B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3780865B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3873679B2 (ja) | 半導体容量装置、昇圧回路および不揮発性半導体記憶装置 | |
| JP3867624B2 (ja) | 不揮発性半導体記憶装置およびその駆動方法 | |
| JP3640175B2 (ja) | 不揮発性半導体記憶装置 | |
| US6707695B2 (en) | Nonvolatile semiconductor memory device | |
| JP3640176B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3843869B2 (ja) | 不揮発性半導体記憶装置 | |
| KR101458792B1 (ko) | 플래시 메모리 장치 | |
| JP3622697B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3821032B2 (ja) | ファイルストレージ型不揮発性半導体記憶装置 | |
| JP2004013989A (ja) | 不揮発性半導体記憶装置およびその駆動方法 | |
| JP3640179B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060424 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060725 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060807 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090825 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100825 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110825 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120825 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130825 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |