JP3682462B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、1つのワードゲートと、2つのコントロールゲートにより制御される2つの不揮発性メモリ素子を備えたメモリセルにて構成される不揮発性半導体記憶装置に関する。
【0002】
【背景技術】
不揮発性半導体装置として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるMONOS(Metal-Oxide-Nitride-Oxide -Semiconductorまたは-substrate)型が知られている。
【0003】
このMONOS型不揮発性半導体記憶装置は、文献(Y.Hayashi,et al,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123)に開示されている。この文献には、1つのワードゲートと、2つのコントロールゲートにより制御される2つの不揮発性メモリ素子(MONOSメモリセル)を備えたツインMONOSフラッシュメモリセルが開示されている。すなわち、1つのフラッシュメモリセルが、電荷のトラップサイトを2つ有している。
【0004】
【発明が解決しようとする課題】
このツインMONOSフラッシュメモリセルを駆動するには、2本のビット線と、1本のワード線と、2本のコントロールゲート線とを要する。
【0005】
これらの配線のうち、2本のビット線と2本のコントロールゲート線は通常は列方向に沿って配線される。このとき、その1列の複数のメモリセル群の幅内にて、4本の配線(2本のビット線と2本のコントロールゲート線)を同一層の金属配線とすることは、最小幅のライン&スペースのフォトリソグラフィ工程を用いても困難である。
【0006】
結果として、1列のメモリセル群の幅を広くして配線スペースを確保するしかない。しかし、このようにするとメモリセルの集積度が低下してしまい、近年の不揮発性半導体記憶装置の大容量化に対応できなくなる。
【0007】
そこで、本発明は、1メモリセルが2トラップサイトを有しながらも、高集積な不揮発性半導体記憶装置を提供することにある。
【0008】
本発明の他の目的は、ビット線に金属配線を用いることなく、不純物層を延長形成してビット線を配線することで、金属配線の配置に余裕度と自由度とをもたせることができる不揮発性半導体記憶装置を提供することにある。
【0009】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の一態様は、1つのワードゲートと、2つのコントロールゲートにより制御される2つの不揮発性メモリ素子を有するメモリセルを、相交差する第1及び第2の方向にそれぞれ複数配列してなるメモリセルアレイ領域と、前記メモリセルアレイ領域と前記第1の方向にて隣接して配置された選択領域とを有する。
【0010】
前記メモリセルアレイ領域は、前記第1の方向に沿って配列された複数のメモリセルの両側にて、前記第1の方向に沿って前記選択領域まで延長された不純物層にて形成された複数のサブビット線と、前記第1の方向に沿って延び、前記複数のサブビット線の2倍の数の複数のコントロールゲート線と、前記第2の方向に沿って延びる複数のワード線とを有する。
【0011】
前記選択領域及び前記メモリセルアレイ領域上にて前記第1の方向に沿って延び、前記複数のサブビット線より少ない複数のメインビット線が設けられている。前記選択領域は、前記複数のサブビット線を前記複数のメインビット線に選択して接続するサブビット選択回路を有する。
【0012】
本発明の一態様では、複数のサブビット線がメモリセルアレイ領域より選択領域に向けて延びる不純物層にて形成されている。このため、複数のサブビット線を裏打ちする金属配線は不要である。よって、サブビット線の分の多数の金属配線を省略することができる。その分他の金属配線に割り当てられるスペースに余裕が生じ、金属配線の自由度が高められる。
【0013】
さらに、サブビット線の数よりもメインビット線の数を少なくできるので、メインビット線が配置される層でも、配線スペースに余裕が生じ、配線の自由度が高められる。
【0014】
こうして、1メモリセルが2トラップサイトを有していても、金属配線のためのスペースを確保するために集積度を低下させる必要がなくなり、高集積な不揮発性半導体記憶装置を提供できる。
【0015】
本発明では、前記選択領域は、前記第1の方向にて前記メモリセルアレイ領域を挟んだ両側に設けられた第1及び第2の選択領域を有することができる。
【0016】
複数のサブビット線及び複数のサブコントロールゲート線が延長される先の選択領域を2つに分割することで、各配線の自由度がさらに高まる。
【0017】
本発明では、前記複数のサブビット線のうちの偶数のサブビット線は、前記第1の選択領域まで延長され、前記複数のサブビット線のうちの奇数のサブビット線は、前記第2の選択領域まで延長されてもよい。
【0018】
このようにすると、サブビット線とメインビット線とを選択的に接続する回路を、奇数、偶数に応じて第1,第2の選択領域に分けて配置でき、回路レイアウトが容易となる。
【0019】
すなわち、第1の選択領域は、前記偶数のサブビット線を選択して、偶数のメインビット線に接続する偶数サブビット選択回路を有する。一方第2の選択領域は、前記奇数のサブビット線を選択して、奇数のメインビット線に接続する奇数サブビット選択回路を有する。
【0020】
前記メモリセルアレイ領域は、前記複数のサブビット線の各々の両側に配置される各2本のコントロールゲート線を、前記複数のサブビット線の各々が前記選択領域に向けて延長される端部とは反対の端部にてそれぞれ接続する複数の共通接続部を有することができる。この場合、前記複数の共通接続部の各々と前記選択領域とは、前記複数のサブビット線と同数の複数のサブコントロールゲート線によりそれぞれ接続される。
【0021】
前記選択領域及び前記メモリセルアレイ領域上にて前記第1の方向に沿って延び、前記複数のサブコントロールゲート線より少ない複数のメインコントロールゲート線を設けることができる。この場合、前記選択領域は、前記複数のサブコントロールゲート線を前記複数のメインコントロールゲート線に選択して接続するサブコントロールゲート選択回路を有する。
【0022】
こうすると、サブコントロールゲート線の数よりもメインコントロールゲート線の数を少なくできるので、メインビット線と同層にメインコントロールゲート線を配置しても、配線数のトータルが減る分配線スペースに余裕が生ずる。
【0023】
前記奇数のサブビット線の両側の各2本のコントロールゲート線は、前記第1の方向の一端に設けられた奇数の前記共通接続部にて共通接続することができる。一方、前記偶数のサブビット線の両側の各2本のコントロールゲート線は、前記第1の方向の他端側に設けられた偶数の前記共通接続部にて共通接続することができる。
【0024】
こうして、奇数と偶数の共通接続部の位置を第1の方向の互いに異なる一端、他端に交互に配置することで、それらに接続されるサブコントロールゲート線の延長方向を、奇数と偶数とで第1の方向の互いに逆向きに設定できる。
【0025】
すなわち、前記奇数の共通接続部の各々は、奇数のサブコントロールゲート線の各々に接続され、前記奇数のサブコントロールゲート線の各々が前記第1の選択領域まで延長される。
【0026】
一方、前記偶数の共通接続部の各々は、偶数のサブコントロールゲート線の各々に接続され、前記偶数のサブコントロールゲート線の各々が前記第2の選択領域まで延長される。
【0027】
こうすると、メモリセルアレイ領域と選択領域とを接続するサブコントロールゲート線の長さを、最短にすることができる。
【0028】
この場合、前記第1の選択領域は、前記奇数のサブコントロールゲート線を選択して、奇数のメインコントロールゲート線に接続する奇数サブコントロールゲート選択回路を有する。一方、前記第2の選択領域は、前記偶数のサブコントロールゲート線を選択して、偶数のメインコントロールゲート線に接続する偶数サブコントロールゲート選択回路を有する。
【0029】
このように、コントロールゲート選択回路を第1,第2の選択領域に分散できるので、回路レイアウトが容易になる。
【0030】
前記メモリセルアレイ領域及び前記選択領域にて1単位のメモリブロックを構成したとき、複数のメモリブロックを前記第1の方向に沿って配列することができる。こうして、不揮発性半導体記憶装置の記憶容量の大容量化を図ることができる。しかも、サブコントロールゲート線及びサブビット線の長さを短くでき、配線容量に起因した不具合を改善できる。また、各ブロック毎にデータ消去を一括して行うことができ、メモリ全体でデータ消去するものと比較して、その消去単位を小さくできる。
【0031】
この場合、前記複数のメモリブロックの前記第1の方向の一端に、前記複数のメインビット線を駆動するメインビット線ドライバを設けることができる。
【0032】
こうすると、複数のメインビット線を複数のメモリブロックで共用し、かつメインビット線ドライバも複数のメモリブロックで共用できる。
さらに加えて、前記複数のメモリブロックの前記第1の方向の他端に、前記複数のメインコントロールゲート線を駆動するメインコントロールゲート線ドライバを設けることができる。
【0033】
こうすると、複数のメインコントロールゲート線を複数のメモリブロックで共用し、かつメインコントロールゲート線ドライバも複数のメモリブロックで共用できる。
【0034】
前記複数のメモリブロックの第2の方向の一端には、前記ワード線を駆動するワード線ドライバが設けることができる。不揮発性半導体記憶装置の記憶容量をさらに大容量化するには、前記第2の方向にて前記ワード線ドライバを挟んだ両側に、前記複数のメモリブロックをそれぞれ配置しても良い。
【0035】
なお、前記複数のサブコントロールゲート線は、例えば第1層の金属配線層で構成することができる。この第1層の金属配線装置と直交する第2層金属配線を、第2の方向に延びる複数のワード線に接続することができる。
【0036】
この第2層の金属配線層とさらに直交する第3の金属配線層を、前記複数のメインビット線及び前記複数のメインコントロールゲート線とすることができる。
【0037】
第1〜第3層のいずれにおいても、配線数が膨大にならないので配線の余裕度を確保することができる。
【0038】
本発明の不揮発性半導体記憶装置のメモリセルに設けられる2つの不揮発性メモリ素子は、酸化膜(O)、窒化膜(N)及び酸化膜(O)からなるONO膜を電荷のトラップサイトとして有することができるが、これに限らず他の構造を採用することができる。
【0039】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【0040】
(メモリセル構造)
図1は不揮発性半導体記憶装置の一断面を示し、図2はその等価回路図である。図1において、1つのメモリセル100は、シリコン基板上のP型ウェル102領域上にゲート酸化膜を介して例えばポリシリコンを含む材料にて形成されたワードゲート104と、コントロールゲート106Aを含んで構成される不揮発性メモリ素子(MONOSメモリセル)108Aと、コントロールゲート106Bを含んで構成されるメモリ素子(MONOSメモリセル)108Bとを有する。
【0041】
2つのコントロールゲート106A,106Bは、ワードゲート104の両側壁に形成され、ワードゲート104とはそれぞれ電気的に絶縁されている。
【0042】
2つのメモリ素子108A,108Bの各々は、MONOSのM(Metal)に相当する2つのコントロールゲート106A,106Bの一つと、MONOSのS(Silicon)に相当するP型ウェル102との間に、酸化膜(O)、窒化膜(N)及び酸化膜(O)を積層したONO膜109を有して構成される。なお、コントロールゲート106A,106Bは、ドープトシリコン、シリサイドなどの導電材で構成することができる。
【0043】
このように、1つのメモリセル100は、2つのスプリットゲート(コントロールゲート106A,106B)を備えた2つのMONOSメモリセル108A,108Bを有し、2つのMONOSメモリセル108A,108Bにて一つのワードゲート104を共用している。
【0044】
この2つのMONOSメモリセル108A,108Bは、それぞれ電荷のトラップサイトとして機能する。2つのMONOSメモリセル108A,108Bの各々は、ONO膜109にて電荷をトラップすることが可能である。
【0045】
図1及び図2に示すように、行方向(図1及び図2の第2の方向B)に間隔をおいて配列された複数のワードゲート104は、ポリサイドなどで形成される1本のワード線WLに共通接続されている。
【0046】
また、図1に示すコントロールゲート106A,106Bは、列方向(図1の紙面に垂直な第1の方向A)に沿って伸び、列方向に配列される複数のメモリセル100にて共用される。よって、以降は符号106A,106Bをコントロールゲート線とも称する。
【0047】
ここで、[i]番目のメモリセル100[i]のコントロールゲート線106Bと、[i+1]番目のメモリセル100[i+1]のコントロールゲート線106Aとには、例えばコントロールゲート線より上層に形成される第2層目の金属層から成るサブコントロールゲート線CG[i+1]が接続されている。
【0048】
P型ウェル102には、[i]番目のメモリセル100[i]のMONOSメモリセル108Bと、[i+1]番目のメモリセル100[i+1]のMONOSメモリセル108Aとに共用される[i+1]番目の不純物層110[i+1]が設けられている。
【0049】
これらの不純物層110[i],[i+1],[i+2]は例えばP型ウェル内に形成され、列方向(図1の紙面に垂直な第1の方向A)に沿って伸び、列方向に配列される複数のメモリセル100にて共用されるビット線BL[i],[i+1],[i+2]として機能する。よって、本実施の形態では、不純物層110[i],[i+1],[i+2]と、サブビット線BL[i],[i+1],[i+2]とは同じものを意味する。
【0050】
(メモリセルからのデータ読み出し動作)
一つのメモリセル100は、図2に示すように、ワードゲート104により駆動されトランジスタT2と、2つのコントロールゲート106A,106Bによりそれぞれ駆動されるトランジスタT1,T3とを直列に接続したものと模式化することができる。
【0051】
メモリセル100の動作を説明するに際して、図3に示すように、隣接する2つのメモリセル100[i],[i+1]の各所の電位の設定についてまず説明する。図3は、メモリセル100[i]のワードゲート104の右側のMONOSメモリセル108Bからのデータ読み出しについて説明する図である。なお、以下の動作説明において、トランジスタT1〜T3のしきい値電圧は2.5V未満と仮定する。
【0052】
この場合、各ワードゲート104に例えば2.5Vを印加して、各トランジスタT2をオンさせる。また、メモリセル100[i]の左側のコントロールゲート106Aに、サブコントロールゲート線CG[i]を介してオーバライド電圧(例えば5V)を印加して、MONOSメモリセル108Aに相当するトランジスタT1をオンさせる。メモリセル100[i]の右側のコントロールゲート106Bの電位VCGとして、読み出し電位Vreadを印加する。
【0053】
このとき、ワードゲート104の右側のMONOSメモリセル108Bに電荷が蓄積されていたか否かで、MONOSメモリセル108Bに相当するトランジスタT3の動作は以下のように分かれる。
【0054】
図4は、メモリセル100[i]の右側のコントロールゲート106Bへの印加電圧と、それによって制御されるMONOSメモリセル108Bに相当するトランジスタT3のソース−ドレイン間に流れる電流Idsとの関係を示している。
【0055】
図4に示すように、MONOSメモリセル108Bに電荷が蓄積されていない場合には、コントロールゲート電位VCGが低いしきい値電圧Vlowを超えると電流Idsが流れる。これに対して、MONOSメモリセル108Bに電荷が蓄積されている場合には、コントロールゲート電位VCGが高いしきい値電圧Vhighを超えない限り電流Idsが流れない。
【0056】
ここで、データ読み出し時にコントロールゲート106Bに印加される電圧Vreadは、2つのしきい値電圧Vlow,Vhighのほぼ中間電圧(例えば2.5V)に設定されている。
【0057】
従って、MONOSメモリセル108Bに電荷が蓄積されていない場合には電流Idsが流れ、MONOSメモリセル108Bに電荷が蓄積されている場合には電流Idsが流れないことになる。
【0058】
ここで、データ読み出し時には、不純物層110[i](サブビット線BL[i])をセンスアンプに接続し、不純物層110[i+1](サブビット線BL[i+1])の電位VD[i+1]を1.5Vに設定しておく。こうすると、MONOSメモリセル108Bに電荷が蓄積されていない場合には電流Idsが流れるため、オン状態のトランジスタT1,T2を介して、サブビット線BL[i]に例えば25μA以上の電流が流れる。これに対し、MONOSメモリセル108Bに電荷が蓄積されている場合には電流Idsが流れないため、トランジスタT1,T2がオン状態であっても、サブビット線BL[i]に流れる電流は例えば10nA未満となる。よって、サブビット線BL[i]に流れる電流をセンスアンプにて検出することで、ツインメモリセル100[i]のMONOSメモリ素子108B(選択セル)からのデータ読み出しが可能となる。
【0059】
なお、メモリセル100[i+1]でもトランジスタT1,T2はオンしているが、トランジスタT3のコントロールゲート電位VCGは0Vとされ、図3の2つのしきい値電圧Vlow,Vhighの双方より電位VCGが低いので、メモリセル100[i+1]にてソース−ドレイン電流は流れることがない。よって、メモリセル100[i+1]でのデータ蓄積状況が、メモリセル100[i]からのデータ読み出しに悪影響を与えることがない。
【0060】
メモリセル100[i]の左側のMONOSメモリセル108Aからデータを読み出すには、メモリセル100[i−1],[i]の各所の電位を、上記と同様に設定すればよい。
【0061】
(メモリセルのプログラミング)
図5は、メモリセル100[i]のワードゲート104の右側のMONOSメモリセル108Bのデータプログラミングについて説明する図である。なお、このデータプログラミング動作の前には、後述するデータ消去動作が実施されている。
【0062】
図5では、図3と同じく、サブコントロールゲート線CG[i]の電位はオーバライド電位(例えば5V)とされ、サブコントロールゲート線CG[i+2]の電位は0Vとされている。しかし、各ワードゲート104の電位は、ワード線WLにより例えば0.77〜1V程度に設定される。また、メモリセル100[i]の右側のコントロールゲート108Bの電位は、サブコントロールゲート線CG[i+1]を介して、図4に示す書き込み電位Vwrite(例えば5〜6V)に設定され、[i+1]番目の不純物層110[i+1]の電位VD[i+1]は例えば4.5〜5Vに設定される。
【0063】
こうすると、メモリセル100[i]のトランジスタT1,T2がそれぞれオンして、不純物層110[i]に向けて電流Idsが流れる一方で、MONOSメモリセル108BのONO膜109にはチャンネルホットエレクトロン(CHE)がトラップされる。こうして、MONOSメモリセル108Bのプログラミング動作が実施されて、データの「0」または「1」が書き込まれる。
【0064】
(メモリセルのデータ消去)
図6は、ワード線WLに接続された2つのメモリセル100[i],[i+1]のデータ消去について説明する図である。
【0065】
図6では、各ワードゲート104の電位は、ワード線WLによって例えば0Vに設定され、サブコントロールゲート線CG[i],[i+1],[i+2]によって、コントロールゲート106A,106Bの電位は例えば−5〜−6Vに設定される。さらに、不純物層(サブビット線)110[i],[i+1],[i+2]の各電位は3〜4V(P型ウェル電位と等しい)に設定される。
【0066】
こうすると、各MONOSメモリセル108A,108BのONO膜109にトラップされていた電子は、金属(M)に印加された−5〜−6Vと、シリコン(S)に印加された3〜4Vとで形成される電界により、トンネル効果により抜かれて消去される。これにより、複数メモリセルにて同時にデータ消去が可能となる。なお、消去動作としては、上述のものとは異なり、ビットとなる不純物層の表面のバンド−バンドトンネリングによりホットホールを形成し、蓄えられていたエレクトロンを消去するものであっても良い。
【0067】
(不揮発性半導体記憶装置の全体構成)
上述のメモリセル100を用いて構成される不揮発性半導体記憶装置について、図7及び図8を参照して説明する。
【0068】
図7は不揮発性半導体記憶装置の平面レイアウト図であり、メモリ領域200は例えば32個のメモリブロック201に分割されている。このメモリ領域200の第1の方向Aの一端にはメインコントロールゲート線ドライバ202が、第1の方向Aの他端にはメインビット線ドライバ204及びセンスアンプ206がそれぞれ設けられている。また、メモリ領域200の第2の方向Bの一端にはワード線ドライバ208が設けられている。
【0069】
メインコントロールゲート線ドライバ202は、ブロックNo.0〜No.31の各メモリブロック201に亘って第1の方向Aに沿って延びる例えば第3層の金属配線層から成るメインコントロールゲート線MCG0,MCG1,…を駆動するものである。
【0070】
同様に、メインビット線ドライバ204は、ブロックNo.0〜No.31の各メモリブロック201に亘って第1の方向Aに沿って延びる例えば第3層の金属配線層から成るメインビット線MBL0,MBL1,…を駆動するものである。
【0071】
図8は、2つのメモリ領域200A,200Bを有する不揮発性半導体記憶装置を示している。このとき、メモリ領域200Aに対してメインコントロールゲート線ドライバ202A,メインビット線ドライバ204A及びセンスアンプ206Aを設け、メモリ領域200Bに対してメインコントロールゲート線ドライバ202B,メインビット線ドライバ204B及びセンスアンプ206Bを設けている。ワード線ドライバ208は2つのメモリ領域200A,200Bの間に配置されて、両メモリ領域200A,200Bに共用することができる。
【0072】
図7及び図8のレイアウトに限らず、種々の変形実施が可能である。例えばメモリ領域200での記憶容量を16Mbitとした時、4つのメモリ領域200を有する不揮発性半導体記憶装置の記憶容量は16×4=64Mbitとなる。
【0073】
16Mbitの記憶容量を持つメモリ領域200が32分割された各メモリブロック201は、1ワード線WLに2k個(4kbit)のメモリセル100が接続され、各メモリブロックには128本のワード線WLが配置される。従って、各メモリブロック201は32kword=64kbyteの記憶容量を有する。なお、図7及び図8の各メモリ領域200(200A,200B)では、出力端子D0〜D15より、各1ビット計16ビットのデータを同時にリードまたはライトすることができる。
【0074】
(メモリブロックの構成)
次に、メモリ領域200を例えば32分割した1メモリブロック201の構成について、図9を参照して説明する。
【0075】
図9は、図7及び図8に示す1メモリブロック201内の平面レイアウトを示している。図9において、メモリブロック201は相交差する第1及び第2の方向A,Bにそれぞれメモリセル100を複数配列してなるメモリセルアレイ領域210を有する。また、メモリセルアレイ領域を挟んだ両側であって、第1の方向Aの両端には、第1の選択領域220と第2の選択領域222とが設けられている。第1の選択領域220は、奇数サブコントロールゲート選択回路212と、偶数サブビット選択回路216の各領域に分割されている。同様に、第2の選択領域222は、偶数サブコントロールゲート選択回路214と、奇数サブビット選択回路218の各領域に分割されている。
【0076】
メモリブロック201内のメモリセルアレイ領域210の詳細を図10〜図11に示す。図10〜図11において、メモリセルアレイ領域210内には、第2の方向Bに向けて延びる例えば256本のワード線WL0〜WL255が設けられ、例えばポリサイドにて形成されている。この256本のワード線WL0〜WL255は、例えば第2層の金属配線層211を介して、図7に示すワード線ドライバ208と接続されている。
【0077】
図10に示すサブビット線BL0,BL1,…は、図1等に示す不純物層110[0],110[1],…であり、第1の方向Aに向けて延びている。
【0078】
図1に示すように、各サブビット線BL0,BL1,…の両側には、コントロールゲート線106A,106Bが配置されている。従って、コントロールゲート線106A,106Bの総数は、サブビット線BL0,BL1…の総数のほぼ2倍となる。
【0079】
また、図10において、偶数のサブビット線BL0,BL2,BL4,…は、第1の方向Aの一端側に配置された第1の選択領域220の偶数サブビット選択回路216まで延長形成されている。奇数のサブビット線BL1,BL3,BL5,…は、第1の方向Aの他端側に配置された第2の選択領域222の奇数サブビット選択回路218まで延長形成されている。従って、サブビット線BL0,BL1,…を第1,第2の選択領域220,222に引き出すのに、金属配線層を用いていない。なお、不純物層により形成されるサブビット線BL0,BL1,BL2,…の抵抗が大きい場合には、その不純物層の表面にシリサイドを形成して低抵抗化することができる。
【0080】
図11に示すように、偶数の各サブビット線BL0,BL2,…の両側の各2本のコントロールゲート線106A,106Bは、第1の方向Aの一端側の偶数の共通接続部107Aにて共通接続されている。この偶数の共通接続部107Aは、偶数の各サブビット線BL0,BL2,…の第1の方向Aの一端の外側に配置されている。この偶数の共通接続部107Aは、第1層の金属配線層にて形成される偶数のサブコントロールゲート線CG0,CG2,…の各々にコンタクトを介して接続されている。偶数のサブコントロールゲート線CG0,CG2,…の各々は、図11に示すように第2の選択領域222の偶数サブコントロールゲート選択回路214の領域まで延長形成されている。
【0081】
図11に示すように、奇数の各サブビット線BL1,BL3,…の両側の各2本のコントロールゲート線106A,106Bは、第1の方向Aの他端側の奇数の共通接続部107Bにて共通接続されている。この奇数の共通接続部107Bは、奇数の各サブビット線BL1,BL3,…の第1の方向Aの他端の外側に配置されている。この奇数の共通接続部107Bは、第1層の金属配線層にて形成される奇数のサブコントロールゲート線CG1,CG3,…の各々にコンタクトを介して接続されている。奇数のサブコントロールゲート線CG1,CG3,…の各々は、図11に示すように第1の選択領域220の奇数サブコントロールゲート選択回路212の領域まで延長形成されている。
【0082】
第1の選択領域220に設けられた偶数サブビット選択回路216は、図10に示すように、偶数のサブビット線BL0,BL2のいずれか一方を、選択信号線SEL(BL)0,SEL(BL)2の電位に基づいて、第3層の金属配線層であるメインビット線MBL0に切り換え接続するトランジスタ230,232を有する。トランジスタ234,236は、偶数のサブビット線BL4,BL6のいずれか一方をメインビット線MBL2に接続する。
【0083】
また、第2の選択領域222に設けられた奇数サブビット選択回路218は、図10に示すように、奇数のサブビット線BL1,BL3のいずれか一方を、選択信号線SEL(BL)1,SEL(BL)3の電位に基づいて、第3層の金属配線層であるメインビット線MBL1に切り換え接続するトランジスタ240,242を有する。トランジスタ244,246は、奇数のサブビット線BL5,BL7のいずれか一方をメインビット線MBL3に接続する。
【0084】
第1の選択領域220に設けられた奇数サブコントロールゲート選択回路212は、図11に示すように、奇数のサブコントロールゲート線CG1,CG3のいずれか一方を、選択信号線SEL(CG)1,SEL(CG)3の電位に基づいて、第3層の金属配線層であるメインコントロールゲート線MCG1に切り換え接続するトランジスタ250,252を有する。トランジスタ254,256は、奇数のサブコントロールゲート線CG5,CG7のいずれか一方をメインコントロールゲート線MCG3に接続する。
【0085】
また、第2の選択領域222に設けられた偶数サブコントロールゲート選択回路214は、図11に示すように、偶数のサブコントロールゲート線CG0,CG2のいずれか一方を、選択信号線SEL(CG)0,SEL(CG)2の電位に基づいて、第3層の金属配線層であるメインコントロールゲート線MCG0に切り換え接続するトランジスタ260,262を有する。トランジスタ264,266は、偶数のサブコントロールゲート線CG4,CG6のいずれか一方をメインコントロールゲート線MCG2に接続する。
【0086】
このように、メインコントロール線ドライバ202及びメインビット線ドライバ204にてメインコントロールゲート線MCG及びメインビット線MBLを駆動しながら、奇数・偶数サブコントロールゲート選択回路212,214、奇数・偶数サブビット選択回路216,218にてメイン−サブの接続を切り換えることで、上述したメモリセル100に対するデータ読み出し、データ書き込み(プログラム)及びデータ消去を実施することができる。
【0087】
なお図10において、例えば選択信号線SEL(BL)0を、トランジスタ230,234のゲートに共通接続したが、2本の選択信号線SEL(BL)を用いても良い。他の選択信号線SEL(BL)1〜線SEL(BL)3及び図11に示す選択信号線SEL(CG)0〜SEL(CG)3も、それぞれの2本の選択信号線に分けることができる。
【0088】
本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【0089】
例えば、不揮発性メモリ素子108A,108Bの構造については、MONOS構造に限定されるものではない。1つのワードゲート104と2つのコントロールゲート106A,106Bにより、2箇所にて独立して電荷をトラップできる他の種々のメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【0090】
また、不純物層であるサブビット線BLの延長方向を、偶数、奇数で交互に逆方向としたが、同一方向にすることもできる。この場合、第1,第2の選択領域220,222の一方にサブビット選択回路216,218を設け、その他方にサブコントロールゲート選択回路212,214を設ければよい。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図2】図1に示すメモリセルの等価回路図である。
【図3】図1に示す不揮発性半導体記憶装置でのデータ読み出し動作を説明するための概略説明図である。
【図4】図1に示すメモリセルでのコントロールゲート電圧VCGとソース−ドレイン電流Idsとの関係を示す特性図である。
【図5】図1に示す不揮発性半導体記憶装置でのデータ書き込み(プログラム)動作を説明するための概略説明図である。
【図6】図1に示す不揮発性半導体記憶装置でのデータ消去動作を説明するための概略説明図である。
【図7】図1に示す不揮発性半導体記憶装置全体の平面レイアウト図である。
【図8】図1に示す不揮発性半導体記憶装置全体の他の例を示す平面レイアウト図である。
【図9】図7または図8に示すメモリブロックの詳細を示す概略説明図である。
【図10】メモリセルアレイ内でのサブビット線と、メインビット線との関係を示す配線図である。
【図11】メモリセルアレイ内でのサブコントロールゲート線と、メインコントロールゲート線との関係を示す配線図である。
【符号の説明】
100 メモリセル
102 シリコン基板
104 ワードゲート
106A,106B コントロールゲート(線)
107A 偶数の共通接続部
107B 奇数の共通接続部
108A,108B 不揮発性メモリ素子(MONOSメモリセル)
109 ONO膜
110 不純物層
200,200A,200B メモリ領域
201 メモリブロック
202,202A,202B メインコントロールゲート線ドライバ
204,204A,204B メインビット線ドライバ
206,206A,206B センスアンプ
208 ワード線ドライバ
210 メモリセルアレイ領域
211 第2層金属配線
212 奇数サブコントロールゲート選択回路
214 偶数サブコントロールゲート選択回路
216 偶数サブビット選択回路
218 奇数サブビット選択回路
220 第1の選択領域
222 第2の選択領域
230〜236 偶数サブビット選択回路内のトランジスタ
240〜246 奇数サブビット選択回路内のトランジスタ
250〜256 奇数サブコントロールゲート選択回路内のトランジスタ
260〜266 偶数サブコントロールゲート選択回路内のトランジスタ
WL ワード線
BL サブビット線(不純物層)
MBL メインビット線(第3層金属配線)
CG サブコントロールゲート線(第1層金属配線)
MCG メインコントロールゲート線(第3層金属配線)
T1〜T3 トランジスタ
Claims (18)
- 1つのワードゲートと、2つのコントロールゲートにより制御される2つの不揮発性メモリ素子を有するメモリセルを、相交差する第1及び第2の方向にそれぞれ複数配列してなるメモリセルアレイ領域と、
前記メモリセルアレイ領域と前記第1の方向にて隣接して配置された選択領域と、
を有し、
前記メモリセルアレイ領域は、
前記第1の方向に沿って配列された複数のメモリセルの両側にて、前記第1の方向に沿って前記選択領域まで延長された不純物層にて形成された複数のサブビット線と、
前記第1の方向に沿って延び、前記複数のサブビット線の2倍の数の複数のコントロールゲート線と、
前記第2の方向に沿って延びる複数のワード線と、
を有し、
前記選択領域及び前記メモリセルアレイ領域上にて前記第1の方向に沿って延び、前記複数のサブビット線より少ない複数のメインビット線が設けられ、
前記選択領域は、前記複数のサブビット線を前記複数のメインビット線に選択して接続するサブビット選択回路を有することを特徴とする不揮発性半導体記憶装置。 - 請求項1において、
前記選択領域は、前記第1の方向にて前記メモリセルアレイ領域を挟んだ両側に設けられた第1及び第2の選択領域を有することを特徴とする不揮発性半導体記憶装置。 - 請求項2において、
前記複数のサブビット線のうちの偶数のサブビット線は、前記第1の選択領域まで延長され、
前記複数のサブビット線のうちの奇数のサブビット線は、前記第2の選択領域まで延長されていることを特徴とする不揮発性半導体記憶装置。 - 請求項3において、
前記第1の選択領域は、前記偶数のサブビット線を選択して、偶数のメインビット線に接続する偶数サブビット選択回路を有し、
前記第2の選択領域は、前記奇数のサブビット線を選択して、奇数のメインビット線に接続する奇数サブビット選択回路を有することを特徴とする不揮発性半導体記憶装置。 - 請求項2乃至4のいずれかにおいて、
前記メモリセルアレイ領域は、前記複数のサブビット線の各々の両側に配置される各2本のコントロールゲート線を、前記複数のサブビット線の各々が前記選択領域に向けて延長される端部とは反対の端部にてそれぞれ接続する複数の共通接続部を有し、
前記複数の共通接続部の各々と前記選択領域とは、前記複数のサブビット線と同数の複数のサブコントロールゲート線によりそれぞれ接続されていることを特徴とする不揮発性半導体記憶装置。 - 請求項5において、
前記選択領域及び前記メモリセルアレイ領域上にて前記第1の方向に沿って延び、前記複数のサブコントロールゲート線より少ない複数のメインコントロールゲート線が設けられ、
前記選択領域は、前記複数のサブコントロールゲート線を前記複数のメインコントロールゲート線に選択して接続するサブコントロールゲート選択回路を有することを特徴とする不揮発性半導体記憶装置。 - 請求項5または6において、
前記奇数のサブビット線の両側の各2本のコントロールゲート線は、前記第1の方向の一端に設けられた奇数の前記共通接続部にて共通接続され、
前記偶数のサブビット線の両側の各2本のコントロールゲート線は、前記第1の方向の他端側に設けられた偶数の前記共通接続部にて共通接続されていることを特徴とする不揮発性半導体記憶装置。 - 請求項7において、
前記奇数の共通接続部の各々は、奇数のサブコントロールゲート線の各々に接続され、前記奇数のサブコントロールゲート線の各々が前記第1の選択領域まで延長され、
前記偶数の共通接続部の各々は、偶数のサブコントロールゲート線の各々に接続され、前記偶数のサブコントロールゲート線の各々が前記第2の選択領域まで延長されていることを特徴とする不揮発性半導体記憶装置。 - 請求項8において、
前記第1の選択領域は、前記奇数のサブコントロールゲート線を選択して、奇数のメインコントロールゲート線に接続する奇数サブコントロールゲート選択回路を有し、
前記第2の選択領域は、前記偶数のサブコントロールゲート線を選択して、偶数のメインコントロールゲート線に接続する偶数サブコントロールゲート選択回路を有することを特徴とする不揮発性半導体記憶装置。 - 請求項1乃至9のいずれかにおいて、
前記メモリセルアレイ領域及び前記選択領域にて1単位のメモリブロックが構成され、複数のメモリブロックが前記第1の方向に沿って配列されていることを特徴とする不揮発性半導体記憶装置。 - 請求項10において、
前記複数のメモリブロックの前記第1の方向の一端には、前記複数のメインビット線を駆動するメインビット線ドライバが設けられていることを特徴とする不揮発性半導体記憶装置。 - 請求項6において、
前記メモリセルアレイ領域及び前記選択領域にて1単位のメモリブロックが構成され、複数のメモリブロックが前記第1の方向に沿って配列され、
前記複数のメモリブロックの前記第1の方向の一端には、前記複数のメインビット線を駆動するメインビット線ドライバが設けられ、
前記複数のメモリブロックの前記第1の方向の他端には、前記複数のメインコントロールゲート線を駆動するメインコントロールゲート線ドライバが設けられていることを特徴とする不揮発性半導体記憶装置。 - 請求項11または12において、
前記複数のメモリブロックの第2の方向の一端には、前記ワード線を駆動するワード線ドライバが設けられていることを特徴とする不揮発性半導体記憶装置。 - 請求項13において、
前記第2の方向にて前記ワード線ドライバを挟んだ両側に、前記複数のメモリブロックがそれぞれ配置されていることを特徴とする不揮発性半導体記憶装置。 - 請求項5乃至14のいずれかにおいて、
前記複数のサブコントロールゲート線は、第1層の金属配線層であることを特徴とする不揮発性半導体記憶装置。 - 請求項15において、
前記複数のワード線には、第2層の金属配線層が接続されることを特徴とする不揮発性半導体記憶装置。 - 請求項16において、
前記複数のメインビット線及び前記複数のメインコントロールゲート線は、第3層の金属配線層であることを特徴とする不揮発性半導体記憶装置。 - 請求項1乃至17のいずれかにおいて、
前記2つの不揮発性メモリ素子は、酸化膜(O)、窒化膜(N)及び酸化膜(O)からなるONO膜を電荷のトラップサイトとして有することを特徴とする不揮発性半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001165451A JP3682462B2 (ja) | 2001-05-31 | 2001-05-31 | 不揮発性半導体記憶装置 |
US10/153,736 US6707695B2 (en) | 2001-05-31 | 2002-05-24 | Nonvolatile semiconductor memory device |
CN02121624.XA CN1203551C (zh) | 2001-05-31 | 2002-05-31 | 非易失性半导体存储装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001165451A JP3682462B2 (ja) | 2001-05-31 | 2001-05-31 | 不揮発性半導体記憶装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2002359306A JP2002359306A (ja) | 2002-12-13 |
JP2002359306A5 JP2002359306A5 (ja) | 2005-05-26 |
JP3682462B2 true JP3682462B2 (ja) | 2005-08-10 |
Family
ID=19008113
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001165451A Expired - Fee Related JP3682462B2 (ja) | 2001-05-31 | 2001-05-31 | 不揮発性半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6707695B2 (ja) |
JP (1) | JP3682462B2 (ja) |
CN (1) | CN1203551C (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3716914B2 (ja) | 2001-05-31 | 2005-11-16 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
JP3622697B2 (ja) * | 2001-07-23 | 2005-02-23 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
JP3843869B2 (ja) | 2002-03-15 | 2006-11-08 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
JP3821032B2 (ja) | 2002-03-20 | 2006-09-13 | セイコーエプソン株式会社 | ファイルストレージ型不揮発性半導体記憶装置 |
JP3815381B2 (ja) * | 2002-06-06 | 2006-08-30 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置およびその駆動方法 |
JP3867624B2 (ja) | 2002-06-06 | 2007-01-10 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置およびその駆動方法 |
JP2004199738A (ja) * | 2002-12-16 | 2004-07-15 | Seiko Epson Corp | 不揮発性記憶装置 |
JP3985689B2 (ja) * | 2003-02-21 | 2007-10-03 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
JP3873908B2 (ja) * | 2003-02-28 | 2007-01-31 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
JP3786095B2 (ja) * | 2003-02-28 | 2006-06-14 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
JP2004265508A (ja) * | 2003-02-28 | 2004-09-24 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
JP4861012B2 (ja) * | 2005-03-31 | 2012-01-25 | ルネサスエレクトロニクス株式会社 | Cam装置 |
JP2009033029A (ja) * | 2007-07-30 | 2009-02-12 | Panasonic Corp | 半導体記憶装置 |
JP2020047757A (ja) * | 2018-09-19 | 2020-03-26 | キオクシア株式会社 | 半導体記憶装置 |
CN114203230B (zh) * | 2020-09-18 | 2023-09-15 | 长鑫存储技术有限公司 | 一种列选择信号单元电路、位线感测电路及存储器 |
EP4231301A4 (en) | 2020-09-18 | 2024-06-19 | Changxin Memory Technologies, Inc. | BITLINE SCANNING CIRCUIT AND MEMORY |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07161851A (ja) | 1993-12-10 | 1995-06-23 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
US5408115A (en) | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
US5422504A (en) | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
US5969383A (en) | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
US5963465A (en) | 1997-12-12 | 1999-10-05 | Saifun Semiconductors, Ltd. | Symmetric segmented memory array architecture |
JP2978477B1 (ja) | 1998-06-12 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
JP2000124338A (ja) * | 1998-10-16 | 2000-04-28 | Sharp Corp | 半導体記憶装置 |
JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
US6255166B1 (en) | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
US6177318B1 (en) | 1999-10-18 | 2001-01-23 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate monos transistor |
US6248633B1 (en) | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
-
2001
- 2001-05-31 JP JP2001165451A patent/JP3682462B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-24 US US10/153,736 patent/US6707695B2/en not_active Expired - Fee Related
- 2002-05-31 CN CN02121624.XA patent/CN1203551C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6707695B2 (en) | 2004-03-16 |
US20020181267A1 (en) | 2002-12-05 |
JP2002359306A (ja) | 2002-12-13 |
CN1389921A (zh) | 2003-01-08 |
CN1203551C (zh) | 2005-05-25 |
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JP2004013989A (ja) | 不揮発性半導体記憶装置およびその駆動方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040802 |
|
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090603 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110603 Year of fee payment: 6 |
|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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