JP2020047757A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセルを駆動回路に電気的に接続する配線層の層数を低減することが可能な半導体記憶装置を提供する。【解決手段】一実施形態に係る半導体記憶装置は、第１方向に延びる第１セル配線が第２方向に複数並んで設けられた第１セル配線層と、第２方向に延びる第２セル配線が第１方向に複数並んで設けられ、複数の第１セル配線層と交互に積層された第２セル配線層と、第１セル配線層と第２配線層との交差部分に形成される複数のメモリセルを有するセルアレイと、フックアップ領域で奇数層の第１セル配線に接続される第１コンタクトと、フックアップ領域で偶数層の第１セル配線に接続される第２コンタクトと、第１コンタクトと接続される第１接続配線と、第２コンタクトと接続される第２接続配線とが互いに離れて同じ層に設けられた配線層と、第１接続配線と電気的に接続される第１駆動回路と、第２接続配線と電気的に接続される第２駆動回路とを備える。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置の一例として、ビットラインとワードラインとを交互に積層したクロスポイント型の半導体メモリが知られている。このような半導体メモリには、メモリセルを駆動回路（選択回路および非選択回路）に電気的に接続するための配線層が設けられている。
特開２０１０−４４８２７号公報
本発明の実施形態は、メモリセルを駆動回路に電気的に接続する配線層の層数を低減することが可能な半導体記憶装置を提供する。
一実施形態に係る半導体記憶装置は、第１方向に延びる第１セル配線が第１方向に直交する第２方向に複数並んで設けられた第１セル配線層と、第２方向に延びる第２セル配線が第１方向に複数並んで設けられ、複数の第１セル配線層と交互に積層された第２セル配線層と、複数の第１セル配線層と複数の第２配線層との交差部分に形成される複数のメモリセルを有するセルアレイと、セルアレイの外側に位置するフックアップ領域で、奇数層の第１セル配線に接続される第１コンタクトと、フックアップ領域で、偶数層の第１セル配線に接続される第２コンタクトと、第１コンタクトと接続される第１接続配線と、第２コンタクトと接続される第２接続配線とが互いに離れて同じ層に設けられた配線層と、第１接続配線と電気的に接続される第１駆動回路と、第２接続配線と電気的に接続される第２駆動回路と、を備える。
第１実施形態に係る半導体記憶装置の概略的な平面図である。 第１実施形態に係る半導体記憶装置の一部の概略的な断面図である。 第１実施形態に係る半導体記憶装置を階層的に示す平面図である。 、第１比較例に係る半導体記憶装置を階層的に示す平面図である。 （ａ）は、コンタクトの別のレイアウトを示す平面図であり、（ｂ）は、コンタクトのさらに別のレイアウトを示す平面図である。 第２実施形態に係る半導体記憶装置の断面構造を概略的に示す図である。 第２比較例に係る半導体記憶装置の断面構造を概略的に示す図である。
以下、図面を参照して本発明の実施形態を説明する。後述の実施形態は、本発明を限定するものではない。
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の概略的な平面図である。また、図２は、第１実施形態に係る半導体記憶装置の一部の概略的な断面図である。本実施形態に係る半導体記憶装置１は、ビットラインとワードラインとを交互に積層したクロスポイント型の半導体メモリである。
半導体記憶装置１には、セルアレイ１０が設けられている。セルアレイ１０は、図２に示すように、複数のメモリセル１１を有する。各メモリセル１１は、セル配線２０とセル配線３０との交差部分に形成される。
セル配線２０は、Ｘ方向に延びるビットラインとして機能する。一方、セル配線３０は、Ｘ方向に直交するＹ方向に延びるワードラインとして機能する。本実施形態では、セル配線２０が第１セル配線に相当し、セル配線３０が第２セル配線に相当する。しかし、セル配線２０が第２セル配線に相当し、セル配線３０が第１セル配線に相当する構成であってもよい。
セル配線２０およびセル配線３０は、Ｘ方向およびＹ方向に直交するＺ方向に交互に積層されている。半導体記憶装置１では、複数のセル配線２０が、３つのセル配線層ＢＬ０、ＢＬ１、ＢＬ２の各々でＹ方向に配列されている。また、複数のセル配線３０が、２つのセル配線層ＷＬ０、ＷＬ１の各々でＸ方向に配列されている。なお、各セル配線層に形成されるセル配線の本数と、セル配線層の層数とは、特に制限されない。
複数のセル配線２０のうち、奇数層であるセル配線層ＢＬ０、ＢＬ２に設けられたセル配線２０ａは、図１に示すように、フックアップ領域５０およびフックアップ領域５１でコンタクト４０に電気的に接続されている。フックアップ領域５０は、セルアレイ１０のＸ方向の外側に設けられている。フックアップ領域５１は、セルアレイ１０を挟んでフックアップ領域５０の反対側に設けられている。
また、偶数層であるセル配線層ＢＬ１に設けられたセル配線２０ｂも、フックアップ領域５０およびフックアップ領域５１でコンタクト４１に電気的に接続されている。各フックアップ領域において、コンタクト４０およびコンタクト４１は、互い違いに配置されている。
一方、複数のセル配線３０のうち、奇数層であるセル配線層ＷＬ０に設けられたセル配線３０ａは、図１に示すように、フックアップ領域５２およびフックアップ領域５３でコンタクト４２に接続されている。フックアップ領域５２は、セルアレイ１０のＹ方向の外側に設けられている。フックアップ領域５３は、セルアレイ１０を挟んでフックアップ領域５２の反対側に設けられている。
また、偶数層であるセル配線層ＷＬ１に設けられたセル配線３０ｂも、フックアップ領域５２およびフックアップ領域５３でコンタクト４３に電気的に接続されている。各フックアップ領域において、コンタクト４２およびコンタクト４３は、互い違いに配置されている。
図３は、第１実施形態に係る半導体記憶装置１を階層的に示す平面図である。具体的には、セル配線層ＢＬ２が配線された階層のＸＹ平面と、セル配線層ＢＬ１が配線された階層のＸＹ平面、セル配線層ＢＬ０が配置された階層のＸＹ平面と、配線層Ｄ０が配線された階層のＸＹ平面と、駆動回路層Ｔが配置された階層のＸＹ平面と、を縦に並べて示している。図３では、セル配線２０とそれぞれ電気的に接続される層のみを記載し、セル配線３０と電気的に接続される層の記載を省略する。
図３に示すように、セル配線層ＢＬ０のＺ軸方向の下には、配線層Ｄ０が設けられている。配線層Ｄ０には、接続配線６０と接続配線６１がＸ方向に互いに離れて設けられている。また、接続配線６０と接続配線６１はＸ軸方向に延びて形成されている。接続配線６０は、奇数番目のセル配線層ＢＬ０、ＢＬ２に電気的に接続されている。接続配線６０の一端は、セルアレイ１０右側のフックアップ領域５１に設けられたコンタクト４０と電気的に接続される。コンタクト４０はセル配線層ＢＬ０とセル配線層ＢＬ２で共有している。接続配線６０の他端は、セルアレイ１０の下に配線されている。接続配線６１は、偶数番目のセル配線層ＢＬ１に電気的に接続される。接続配線６１の一端は、セルアレイ１０左側のフックアップ領域５０に設けられたコンタクト４１と電気的に接続される。接続配線６１の他端は、セルアレイ１０の下に配線されている。また、接続配線６１の一端は、セルアレイ１０の右側のフックアップ領域５１に設けられたコンタクト４１と電気的に接続され、他端は、Ｘ方向に隣接するセルアレイ１２の下に配置されていてもよい。図３は、Ｙ方向に偶数番目のセル配線層ＢＬ１は、セルアレイ１０の左側のフックアップ領域５０からセルアレイ１０の下まで配線が延び、Ｙ方向に奇数番目のセル配線層ＢＬ１は、セルアレイ１０の右側のフックアップ領域５１から隣接するセルアレイ１２の下まで配線が延びている例を示している。
配線層Ｄ０の下には、駆動回路層Ｔが設けられている。駆動回路層Ｔには、駆動回路７０および駆動回路７１が設けられている。各駆動回路は、ゲートＧを共有する複数のトランジスタ７２を有する。駆動回路７０内に配置されたトランジスタのドレインは、トランジスタ配線８０を介して接続配線６０の他端に接続される。駆動回路７１内に配置されたトランジスタのドレインは、トランジスタ配線８１を介して接続配線６１の他端に接続される。トランジスタ７２は、メモリセル１１の選択用トランジスタまたは非選択用トランジスタとして機能する。選択用トランジスタは、書き込み又は読み出し対象のメモリセルに接続されたセル配線に書き込み又は読出しのための電圧を印加し、非選択用トランジスタは、書き込み又は読み出し対象ではないメモリセルに接続されたセル配線に非選択のための電圧を印加するよう機能する。
図４は、第１比較例に係る半導体記憶装置１００を階層的に示す平面図である。上述した第１実施形態に係る半導体記憶装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図４に示す半導体記憶装置１００では、配線層Ｄ０に加えて配線層Ｄ１が設けられている。配線層Ｄ１には、接続配線６０が設けられている。接続配線６０は、セルアレイ１０右側のフックアップ領域５１に設けられたコンタクト４０と電気的に接続される。
一方、配線層Ｄ０には、接続配線６１が設けられている。接続配線６１は、セルアレイ１０右側のフックアップ領域５１に設けられたコンタクト４１と電気的に接続される。
本比較例に係る半導体記憶装置１００では、接続配線６０および接続配線６１が、異なる配線層Ｄ０、Ｄ１に別々に設けられている。そのため、メモリセル１１と駆動回路７０、７１とを電気的に接続するために、２つの配線層が必要になる。
一方、図３に示す半導体記憶装置１では、接続配線６０および接続配線６１が同じ配線層Ｄ０に設けられている。すなわち、接続配線６０および接続配線６１が配線層Ｄ０でシェアされている。したがって、本実施形態の半導体記憶装置１は、メモリセル１１と駆動回路７０、７１とを電気的に接続する配線層の層数を、半導体記憶装置１００の層数の半分に低減することができる。
図５（ａ）は、コンタクトの別のレイアウトを示す平面図である。図５（ｂ）は、コンタクトのさらに別のレイアウトを示す平面図である。
図５（ａ）では、Ｙ方向に並んで配置されたセル配線２０ａに接続されたコンタクト４０は、フックアップ領域５０とフックアップ領域５１の互い違いに配置されている。また、Ｙ方向に並んで配置されたセル配線２０ｂに接続されたコンタクト４１は、フックアップ領域５０とフックアップ領域５１の互い違いに配置されている。また、フックアップ領域５０およびフックアップ領域５１において、コンタクト４０とコンタクト４１は互いにＹ方向に対向して配置される。
図５（ｂ）では、Ｙ方向に並んで配置されたセル配線２０ａに接続されたコンタクト４０は、フックアップ領域５０とフックアップ領域５１の互い違いに配置されている。また、Ｙ方向に並んで配置されたセル配線２０ｂに接続されたコンタクト４１は、フックアップ領域５０とフックアップ領域５１の互い違いに配置されている。その一方で、フックアップ領域５０およびフックアップ領域５１において、コンタクト４０とコンタクト４１は、互いにＸ方向にずらして配置される。
図５（ａ）または図５（ｂ）に示すレイアウトのようにコンタクト４０およびコンタクト４１を配置しても、各コンタクトにそれぞれ接続される接続配線６０、６１をセルアレイ１０の下方、もしくはセルアレイ１０とセルアレイ１２の両方の下方に引き込み、同じ配線層に形成することができる。そのため、配線層の層数を低減することができる。
（第２実施形態）
図６は、第２実施形態に係る半導体記憶装置の断面構造を概略的に示す図である。上述した第１実施形態に係る半導体記憶装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図６に示す半導体記憶装置２では、４つの配線層Ｄ０〜Ｄ３が設けられている。各配線層には、接続配線６０および接続配線６１が設けられている。接続配線６０は、フックアップ領域５１に設けられたコンタクト４０に接続されている。接続配線６１は、コンタクト４０と同じフックアップ領域５１に設けられたコンタクト４１に接続されている。コンタクト４０は、奇数層の複数のセル配線２０ａに共通接続され、コンタクト４１は、偶数層のセル配線２０ｂに接続されている。
また、接続配線６０は、トランジスタ配線８０を介して駆動回路７０に電気的に接続され、接続配線６１は、トランジスタ配線８１を介して駆動回路７１に電気的に接続されている。
駆動回路７０は、メモリセル１１が設けられた領域すなわちセルアレイ１０の下方領域に配置されている。駆動回路７０は、選択回路７０ａおよび非選択回路７０ｂを有する。選択回路７０ａは、複数の選択トランジスタ７２ａを有し、非選択回路７０ｂは、複数の非選択トランジスタ７２ｂを有する。各選択トランジスタ７２ａは、奇数層のメモリセル１１の選択時に通電される。各非選択トランジスタ７２ｂは、奇数層のメモリセル１１の非選択時に通電される。
本実施形態では、選択回路７０ａは、非選択回路７０ｂよりもコンタクト４０の近くに配置されている。換言すると、コンタクト４０から選択回路７０ａまでの配線長は、コンタクト４０から非選択回路７０ｂまでの配線長よりも短い。また、選択トランジスタ７２ａの入力電流は、非選択トランジスタ７２ｂの入力電流よりも大きい。そのため、選択回路７０ａおよび非選択回路７０ｂを上記のように配置することによって、比較的大きな電流が流れる選択トランジスタ７２ａまでの電流経路の電気抵抗を低減することができる。
駆動回路７１は、選択回路７１ａおよび非選択回路７１ｂを有する。選択回路７１ａおよび非選択回路７１ｂは、選択回路７０ａおよび非選択回路７０ｂと同様に、複数の選択トランジスタ７２ａおよび複数の非選択トランジスタ７２ｂをそれぞれ有する。
本実施形態では、選択回路７１ａは、フックアップ領域５１に配置され、非選択回路７１ｂは、フックアップ領域５１の外側に配置されている。これにより、選択回路７１ａは、非選択回路７１ｂよりもコンタクト４１の近くに配置されている。
その結果、比較的大きな電流が流れる選択トランジスタ７２ａまでの電流経路の電気抵抗を低減することができる。
図７は、第２比較例に係る半導体記憶装置２００の断面構造を概略的に示す図である。上述した第２実施形態に係る半導体記憶装置２と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図７に示す半導体記憶装置２００では、配線層Ｄ０〜配線層Ｄ３に加えて配線層Ｄ４および配線層Ｄ５が設けられている。配線層Ｄ２および配線層Ｄ３には、接続配線６１が設けられている。また、配線層Ｄ４および配線層Ｄ５には、接続配線６０が設けられている。
さらに、半導体記憶装置２００では、選択回路７０ａおよび選択回路７１ａは、メモリセル１１が設けられた領域すなわちセルアレイ１０の下方領域に配置されている。非選択回路７０ｂおよび非選択回路７１ｂは、フックアップ領域５１に配置されている。
本比較例に係る半導体記憶装置２００では、接続配線６０および接続配線６１が、異なる配線層に別々に設けられている。そのため、メモリセル１１と駆動回路７０、７１とを電気的に接続するために、４つの配線層が必要になる。また、半導体記憶装置２００では、選択回路７０ａ、７１ａは、非選択回路７０ｂ、７１ｂよりもコンタクト４０、４１から離れて配置されている。
一方、図６に示す半導体記憶装置２では、接続配線６０および接続配線６１が同じ配線層に設けられている。すなわち、接続配線６０および接続配線６１が同じ配線層でシェアされている。したがって、本実施形態の半導体記憶装置２は、メモリセル１１と駆動回路７０、７１とを電気的に接続する配線層の層数を低減することができる。
また、本実施形態では、選択回路７０ａ、７１ａをコンタクト４０、４１の近くに配置することによって、比較的大きな電流が流れる選択トランジスタ７２ａまでの電流経路の電気抵抗を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０、１２ セルアレイ、１１ メモリセル、２０ 第１セル配線、３０ 第２セル配線、５０，５１ フックアップ領域、４０ 第１コンタクト、４１ 第２コンタクト、６０ 第１接続配線、６１ 第２接続配線、
ＢＬ０〜ＢＬ２ 第１セル配線層、ＷＬ０，ＷＬ１ 第２セル配線層、Ｄ０〜Ｄ５ 配線層、７０ 第１駆動回路、７１ 第２駆動回路、７０ａ，７１ａ 選択回路、７０ｂ，７１ｂ 非選択回路、８０，８１ トランジスタ配線、

Claims (5)

  1. 第１方向に延びる第１セル配線が第１方向に直交する第２方向に複数並んで設けられた第１セル配線層と、
    前記第２方向に延びる第２セル配線が前記第１方向に複数並んで設けられ、前記複数の第１セル配線層と交互に積層された第２セル配線層と、
    前記複数の第１セル配線層と前記複数の第２配線層との交差部分に形成される複数のメモリセルを有するセルアレイと、
    前記セルアレイの外側に位置するフックアップ領域で、奇数層の第１セル配線に接続される第１コンタクトと、
    前記フックアップ領域で、偶数層の第１セル配線に接続される第２コンタクトと、
    前記第１コンタクトと接続される第１接続配線と、前記第２コンタクトと接続される第２接続配線とが互いに離れて同じ層に設けられた配線層と、
    前記第１接続配線と電気的に接続される第１駆動回路と、
    前記第２接続配線と電気的に接続される第２駆動回路と、
    を備える半導体記憶装置。
  2. 前記第１接続配線の一端側に前記第１コンタクトが接続され、前記第１接続配線の他端側に前記第１駆動回路が接続され、
    前記第２接続配線の一端側に前記第２コンタクトが接続され、前記第２接続配線の他端側に前記第２駆動回路が接続され、
    前記第１コンタクトと前記第２コンタクトが互いに前記第２方向に対向する、請求項１に記載の半導体記憶装置。
  3. 前記第１駆動回路および前記第２駆動回路の各々は、前記複数のメモリセルの選択時に通電される選択回路と、前記複数のメモリセルの非選択時に通電される非選択回路と、を有し、前記選択回路は、前記非選択回路よりも前記第１コンタクトまたは前記第２コンタクトの近くに配置されている、請求項１または２に記載の半導体記憶装置。
  4. 前記フックアップ領域は、第１フックアップ領域と、前記セルアレイを挟んで前記第１フックアップ領域の反対側に位置する第２フックアップ領域と、を有し、
    前記第１接続配線は、前記第１フックアップ領域で前記奇数層の第１セル配線に接続される前記第１コンタクトと接続され、
    前記第１接続配線と同じ配線層に設けられる前記第２接続配線は、前記第２フックアップ領域で前記偶数層の第１セル配線に接続される前記第２コンタクトと接続される、請求項１から３のいずれかに記載の半導体記憶装置。
  5. 前記第１駆動回路は、第１選択回路と第１非選択回路を有し、前記第２駆動回路は、第２選択回路と第２非選択回路を有し、前記第１非選択回路は前記セルアレイの下に配置され、前記第２非選択回路は第１方向に隣接するセルアレイの下に配置され、前記第１選択回路と前記第２選択回路は、前記第１非選択回路と前記第２非選択回路の間に配置される、請求項１から３のいずれかに記載の半導体記憶装置。
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