TW202013363A - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TW202013363A
TW202013363A TW107145598A TW107145598A TW202013363A TW 202013363 A TW202013363 A TW 202013363A TW 107145598 A TW107145598 A TW 107145598A TW 107145598 A TW107145598 A TW 107145598A TW 202013363 A TW202013363 A TW 202013363A
Authority
TW
Taiwan
Prior art keywords
wiring
cell
contact
selection circuit
connection
Prior art date
Application number
TW107145598A
Other languages
English (en)
Other versions
TWI692769B (zh
Inventor
原浩幸
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW202013363A publication Critical patent/TW202013363A/zh
Application granted granted Critical
Publication of TWI692769B publication Critical patent/TWI692769B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

實施形態提供一種能夠減少將記憶胞電連接於驅動電路之配線層之層數之半導體記憶裝置。 實施形態之半導體記憶裝置具備：第1胞配線層，其係於第1方向上延伸之第1胞配線在第2方向上複數條並排設置而成；第2胞配線層，其係於第2方向上延伸之第2胞配線在第1方向上複數條並排設置而成，且與複數個第1胞配線層交替積層；胞陣列，其具有形成於第1胞配線層與第2胞配線層之交叉部分之複數個記憶胞；第1接點，其於接線區域連接於奇數層之第1胞配線；第2接點，其於接線區域連接於偶數層之第1胞配線；配線層，其係與第1接點連接之第1連接配線和與第2接點連接之第2連接配線彼此分離地設置於同一層而成；第1驅動電路，其與第1連接配線電連接；及第2驅動電路，其與第2連接配線電連接。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置之一例，已知有將位元線與字元線交替積層之交叉點型半導體記憶體。此種半導體記憶體中設置有用以將記憶胞電連接於驅動電路(選擇電路及非選擇電路)之配線層。
本發明之實施形態提供一種能夠減少將記憶胞電連接於驅動電路之配線層之層數之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：第1胞配線層，其係於第1方向上延伸之第1胞配線在與第1方向正交之第2方向上複數條並排設置而成；第2胞配線層，其係於第2方向上延伸之第2胞配線在第1方向上複數條並排設置而成，且與複數個第1胞配線層交替積層；胞陣列，其具有形成於複數個第1胞配線層與複數個第2胞配線層之交叉部分之複數個記憶胞；第1接點，其於位於胞陣列外側之接線區域，連接於奇數層之第1胞配線；第2接點，其於接線區域，連接於偶數層之第1胞配線；配線層，其係與第1接點連接之第1連接配線和與第2接點連接之第2連接配線彼此分離地設置於同一層而成；第1驅動電路，其與第1連接配線電連接；及第2驅動電路，其與第2連接配線電連接。
以下，參照圖式對本發明之實施形態進行說明。下述實施形態並不限定本發明。
(第1實施形態) 圖1係第1實施形態之半導體記憶裝置之概略俯視圖。又，圖2係第1實施形態之半導體記憶裝置之一部分之概略剖視圖。本實施形態之半導體記憶裝置1係將位元線與字元線交替積層之交叉點型半導體記憶體。
半導體記憶裝置1中設置有胞陣列10。如圖2所示，胞陣列10具有複數個記憶胞11。各記憶胞11形成於胞配線20與胞配線30之交叉部分。
胞配線20作為於X方向上延伸之位元線發揮功能。另一方面，胞配線30作為於與X方向正交之Y方向上延伸之字元線發揮功能。於本實施形態中，胞配線20相當於第1胞配線，胞配線30相當於第2胞配線。但是，亦可為胞配線20相當於第2胞配線，胞配線30相當於第1胞配線之構成。
胞配線20及胞配線30於與X方向及Y方向正交之Z方向上交替積層。於半導體記憶裝置1中，複數條胞配線20於3個胞配線層BL0、BL1、BL2之每一層沿Y方向排列。又，複數條胞配線30於2個胞配線層WL0、WL1之每一層沿X方向排列。再者，形成於各胞配線層之胞配線之條數與胞配線層之層數並無特別限制。
如圖1所示，複數條胞配線20中之設置於作為奇數層之胞配線層BL0、BL2之胞配線20a在接線區域50及接線區域51電連接於接點40。接線區域50設置於胞陣列10之X方向之外側。接線區域51設置於隔著胞陣列10與接線區域50為相反一側。
又，設置於作為偶數層之胞配線層BL1之胞配線20b亦於接線區域50及接線區域51電連接於接點41。於各接線區域，接點40及接點41交錯配置。
另一方面，如圖1所示，複數條胞配線30中之設置於作為奇數層之胞配線層WL0之胞配線30a於接線區域52及接線區域53連接於接點42。接線區域52設置於胞陣列10之Y方向之外側。接線區域53設置於隔著胞陣列10與接線區域52相反之一側。
又，設置於作為偶數層之胞配線層WL1之胞配線30b亦於接線區域52及接線區域53電連接於接點43。於各接線區域，接點42及接點43交錯配置。
圖3係以階層之方式表示第1實施形態之半導體記憶裝置1之俯視圖。具體而言，縱向排列地表示出了配線有胞配線層BL2之階層之XY平面、配線有胞配線層BL1之階層之XY平面、配置有胞配線層BL0之階層之XY平面、配線有配線層D0之階層之XY平面、配置有驅動電路層T之階層之XY平面。圖3中，僅記載了與胞配線20分別電連接之層，省略了與胞配線30電連接之層之記載。
如圖3所示，在胞配線層BL0之Z軸方向之下，設置有配線層D0。於配線層D0，連接配線60與連接配線61於X方向上彼此分離設置。又，連接配線60與連接配線61於X軸方向上延伸形成。連接配線60電連接於第奇數個胞配線層BL0、BL2。連接配線60之一端與設置於胞陣列10右側之接線區域51之接點40電連接。接點40共用於胞配線層BL0與胞配線層BL2中共用。連接配線60之另一端配線於胞陣列10之下。連接配線61電連接於第偶數個胞配線層BL1。連接配線61之一端與設置於胞陣列10左側之接線區域50之接點41電連接。連接配線61之另一端配線於胞陣列10之下。又，亦可為連接配線61之一端與設置於胞陣列10右側之接線區域51之接點41電連接，另一端配置於在X方向上鄰接之胞陣列12之下。圖3示出了如下例子，即，Y方向上第偶數個胞配線層BL1之配線自胞陣列10左側之接線區域50延伸至胞陣列10之下，Y方向上第奇數個胞配線層BL1之配線自胞陣列10右側之接線區域51延伸至鄰接之胞陣列12之下。
於配線層D0之下，設置有驅動電路層T。驅動電路層T中設置有驅動電路70及驅動電路71。各驅動電路具有共用閘極G之複數個電晶體72。配置於驅動電路70內之電晶體之汲極經由電晶體配線80連接於連接配線60之另一端。配置於驅動電路71內之電晶體之汲極經由電晶體配線81連接於連接配線61之另一端。電晶體72作為記憶胞11之選擇用電晶體或非選擇用電晶體發揮功能。選擇用電晶體以對連接於寫入或讀出對象之記憶胞之胞配線施加用於寫入或讀出之電壓之方式發揮功能，非選擇用電晶體以對連接於非寫入或讀出對象之記憶胞之胞配線施加用於非選擇之電壓之方式發揮功能。
圖4係以階層之方式表示第1比較例之半導體記憶裝置100之俯視圖。對與上述第1實施形態之半導體記憶裝置1相同之構成要素標註相同之符號，並省略詳細說明。
於圖4所示之半導體記憶裝置100中，除設置配線層D0以外，亦設置有配線層D1。配線層D1中設置有連接配線60。連接配線60與設置於胞陣列10右側之接線區域51之接點40電連接。
另一方面，配線層D0中設置有連接配線61。連接配線61與設置於胞陣列10右側之接線區域51之接點41電連接。
本比較例之半導體記憶裝置100中，連接配線60及連接配線61分別設置於不同之配線層D0、D1。因此，為了將記憶胞11與驅動電路70、71電連接，必需兩個配線層。
另一方面，於圖3所示之半導體記憶裝置1中，連接配線60及連接配線61設置於相同之配線層D0。即，連接配線60及連接配線61被共享於配線層D0中。因此，本實施形態之半導體記憶裝置1可將電連接記憶胞11與驅動電路70、71之配線層之層數減少至半導體記憶裝置100之層數之一半。
圖5(a)係表示接點之另一佈局之俯視圖。圖5(b)係表示接點之又一佈局之俯視圖。
圖5(a)中，與在Y方向上並排配置之胞配線20a連接之接點40交錯地配置於接線區域50與接線區域51。又，與於Y方向上並排配置之胞配線20b連接之接點41交錯地配置於接線區域50與接線區域51。又，於接線區域50及接線區域51中，接點40與接點41彼此於Y方向上對向配置。
圖5(b)中，與於Y方向上並排配置之胞配線20a連接之接點40交錯地配置於接線區域50與接線區域51。又，與於Y方向上並排配置之胞配線20b連接之接點41交錯地配置於接線區域50與接線區域51。另一方面，於接線區域50及接線區域51中，接點40與接點41彼此於X方向上錯開配置。
即便按圖5(a)或圖5(b)所示之佈局配置接點40及接點41，亦可將分別連接於各接點之連接配線60、61引入至胞陣列10之下方、或胞陣列10與胞陣列12之兩者之下方，形成於同一配線層中。因此，可減少配線層之層數。
(第2實施形態) 圖6係概略表示第2實施形態之半導體記憶裝置之剖面構造之圖。對與上述第1實施形態之半導體記憶裝置1相同之構成要素標註相同之符號，並省略詳細說明。
於圖6所示之半導體記憶裝置2中，設置有4個配線層D0～D3。各配線層中設置有連接配線60及連接配線61。連接配線60連接於設置在接線區域51之接點40。連接配線61連接於設置在與接點40相同之接線區域51之接點41。接點40共通連接於奇數層之複數個胞配線20a，接點41連接於偶數層之胞配線20b。
又，連接配線60經由電晶體配線80電連接於驅動電路70，連接配線61經由電晶體配線81電連接於驅動電路71。
驅動電路70配置於設置有記憶胞11之區域即胞陣列10之下方區域。驅動電路70具有選擇電路70a及非選擇電路70b。選擇電路70a具有複數個選擇電晶體72a，非選擇電路70b具有複數個非選擇電晶體72b。各選擇電晶體72a於選擇奇數層之記憶胞11時被通電。各非選擇電晶體72b於不選擇奇數層之記憶胞11時被通電。
於本實施形態中，選擇電路70a配置為較非選擇電路70b更靠近接點40。換言之，接點40至選擇電路70a之配線長度較接點40至非選擇電路70b之配線長度短。又，選擇電晶體72a之輸入電流較非選擇電晶體72b之輸入電流大。因此，藉由將選擇電路70a及非選擇電路70b以如上方式配置，可降低直至流過相對較大之電流之選擇電晶體72a為止之電流路徑之電阻。
驅動電路71具有選擇電路71a及非選擇電路71b。選擇電路71a及非選擇電路71b與選擇電路70a及非選擇電路70b同樣地，分別具有複數個選擇電晶體72a及複數個非選擇電晶體72b。
於本實施形態中，選擇電路71a配置於接線區域51中，非選擇電路71b配置於接線區域51之外側。由此，選擇電路71a配置為較非選擇電路71b更靠近接點41。結果，可降低直至流過相對較大之電流之選擇電晶體72a為止之電流路徑之電阻。
圖7係概略表示第2比較例之半導體記憶裝置200之剖面構造之圖。對與上述第2實施形態之半導體記憶裝置2相同之構成要素標註相同之符號，並省略詳細說明。
於圖7所示之半導體記憶裝置200中，除了設置配線層D0～配線層D3以外，亦設置有配線層D4及配線層D5。配線層D2及配線層D3中設置有連接配線61。又，配線層D4及配線層D5中設置有連接配線60。
進而，於半導體記憶裝置200中，選擇電路70a及選擇電路71a配置於設置有記憶胞11之區域即胞陣列10之下方區域。非選擇電路70b及非選擇電路71b配置於接線區域51。
於本比較例之半導體記憶裝置200中，連接配線60及連接配線61分別設置於不同之配線層。因此，為了將記憶胞11與驅動電路70、71電連接，必需4個配線層。又，於半導體記憶裝置200中，選擇電路70a、71a相比非選擇電路70b、71b離開接點40、41而配置。
另一方面，於圖6所示之半導體記憶裝置2中，連接配線60及連接配線61設置於同一配線層。即，連接配線60及連接配線61被共享於相同配線層中。因此，本實施形態之半導體記憶裝置2可減少將記憶胞11與驅動電路70、71電連接之配線層之層數。
又，於本實施形態中，藉由將選擇電路70a、71a配置於接點40、41附近，可降低直至流過相對較大之電流之選擇電晶體72a為止之電流路徑之電阻。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等實施形態能以其他各種形態加以實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，同樣地，包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2018-174787號(申請日：2018年9月19日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置10:胞陣列11:記憶胞12:胞陣列20:第1胞配線20a:胞配線20b:胞配線30:第2胞配線30a:胞配線30b:胞配線40:第1接點41:第2接點42:接點43:接點50:接線區域51:接線區域52:接線區域53:接線區域60:第1連接配線61:第2連接配線70:第1驅動電路70a:選擇電路70b:非選擇電路71:第2驅動電路71a:選擇電路71b:非選擇電路72:電晶體72a:選擇電晶體72b:非選擇電晶體80:電晶體配線81:電晶體配線100:半導體記憶裝置200:半導體記憶裝置BL0:第1胞配線層BL1:第1胞配線層BL2:第1胞配線層D0:配線層D1:配線層D2:配線層D3:配線層D4:配線層D5:配線層G:閘極T:驅動電路層WL0:第2胞配線層WL1:第2胞配線層
圖1係第1實施形態之半導體記憶裝置之概略俯視圖。 圖2係第1實施形態之半導體記憶裝置之一部分之概略剖視圖。 圖3係以階層之方式表示第1實施形態之半導體記憶裝置之俯視圖。 圖4係以階層之方式表示第1比較例之半導體記憶裝置之俯視圖。 圖5(a)係表示接點之另一佈局之俯視圖，(b)係表示接點之又一佈局之俯視圖。 圖6係概略表示第2實施形態之半導體記憶裝置之剖面構造之圖。 圖7係概略表示第2比較例之半導體記憶裝置之剖面構造之圖。
1:半導體記憶裝置
10:胞陣列
12:胞陣列
20a:胞配線
20b:胞配線
40:第1接點
41:第2接點
60:第1連接配線
61:第2連接配線
70:第1驅動電路
71:第2驅動電路
72:電晶體
80:電晶體配線
81:電晶體配線
BL0:第1胞配線層
BL1:第1胞配線層
BL2:第1胞配線層
D0:配線層
G:閘極
T:驅動電路層

Claims (5)

  1. 一種半導體記憶裝置，其具備： 第1胞配線層，其係於第1方向上延伸之第1胞配線在與第1方向正交之第2方向上複數條並排設置而成； 第2胞配線層，其係於上述第2方向上延伸之第2胞配線在上述第1方向上複數條並排設置而成，且與上述複數個第1胞配線層交替積層； 胞陣列，其具有形成於上述複數個第1胞配線層與上述複數個第2胞配線層之交叉部分之複數個記憶胞； 第1接點，其於位於上述胞陣列外側之接線區域，連接於奇數層之第1胞配線； 第2接點，其於上述接線區域，連接於偶數層之第1胞配線； 配線層，其係與上述第1接點連接之第1連接配線和與上述第2接點連接之第2連接配線彼此分離地設置於同一層而成； 第1驅動電路，其與上述第1連接配線電連接；及 第2驅動電路，其與上述第2連接配線電連接。
  2. 如請求項1之半導體記憶裝置，其中於上述第1連接配線之一端側連接上述第1接點，於上述第1連接配線之另一端側連接上述第1驅動電路， 於上述第2連接配線之一端側連接上述第2接點，於上述第2連接配線之另一端側連接上述第2驅動電路， 上述第1接點與上述第2接點彼此於上述第2方向上對向。
  3. 如請求項1或2之半導體記憶裝置，其中上述第1驅動電路及上述第2驅動電路分別具有選擇上述複數個記憶胞時被通電之選擇電路以及不選擇上述複數個記憶胞時被通電之非選擇電路，上述選擇電路配置為較上述非選擇電路更靠近上述第1接點或上述第2接點。
  4. 如請求項1或2之半導體記憶裝置，其中上述接線區域具有第1接線區域及隔著上述胞陣列位於上述第1接線區域之相反側之第2接線區域， 上述第1連接配線與上述第1接線區域中連接於上述奇數層之第1胞配線之上述第1接點連接； 設置於與上述第1連接配線相同配線層之上述第2連接配線與上述第2接線區域中連接於上述偶數層之第1胞配線之上述第2接點連接。
  5. 如請求項1或2之半導體記憶裝置，其中上述第1驅動電路具有第1選擇電路及第1非選擇電路，上述第2驅動電路具有第2選擇電路及第2非選擇電路，上述第1非選擇電路配置於上述胞陣列之下，上述第2非選擇電路配置於在第1方向上鄰接之胞陣列之下，上述第1選擇電路及上述第2選擇電路配置於上述第1非選擇電路與上述第2非選擇電路之間。
TW107145598A 2018-09-19 2018-12-18 半導體記憶裝置 TWI692769B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018174787A JP2020047757A (ja) 2018-09-19 2018-09-19 半導体記憶装置
JP2018-174787 2018-09-19

Publications (2)

Publication Number Publication Date
TW202013363A true TW202013363A (zh) 2020-04-01
TWI692769B TWI692769B (zh) 2020-05-01

Family

ID=69774312

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107145598A TWI692769B (zh) 2018-09-19 2018-12-18 半導體記憶裝置

Country Status (4)

Country Link
US (1) US10916304B2 (zh)
JP (1) JP2020047757A (zh)
CN (1) CN110931060B (zh)
TW (1) TWI692769B (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3682462B2 (ja) * 2001-05-31 2005-08-10 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP3606231B2 (ja) * 2001-05-31 2005-01-05 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP2010044827A (ja) 2008-08-13 2010-02-25 Toshiba Corp 不揮発性半導体記憶装置
JP2012054345A (ja) * 2010-08-31 2012-03-15 Toshiba Corp 三次元不揮発性半導体メモリ
JP6640097B2 (ja) * 2014-09-22 2020-02-05 ソニーセミコンダクタソリューションズ株式会社 メモリセルユニットアレイ
US9543002B2 (en) * 2015-03-11 2017-01-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP6495838B2 (ja) * 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
CN110931060A (zh) 2020-03-27
TWI692769B (zh) 2020-05-01
JP2020047757A (ja) 2020-03-26
US10916304B2 (en) 2021-02-09
CN110931060B (zh) 2023-10-27
US20200090744A1 (en) 2020-03-19

Similar Documents

Publication Publication Date Title
US11120875B2 (en) Nonvolatile semiconductor memory device with a plurality of memory blocks with memory strings and a shared block decoder to allow the number of selection signals to be reduced
JP5025702B2 (ja) 半導体記憶装置
JP5846124B2 (ja) 半導体記憶装置
US20210118862A1 (en) Semiconductor memory device
JP2008047220A (ja) 抵抗変化素子を有する半導体メモリ
US7940563B2 (en) Nonvolatile storage device and bias control method thereof
JP4843336B2 (ja) 不揮発性半導体記憶装置
JP2019033161A (ja) 半導体記憶装置
JP2023061738A (ja) 半導体記憶装置
TWI692769B (zh) 半導體記憶裝置
TWI764522B (zh) 半導體記憶裝置
KR100554996B1 (ko) 반도체 기억 장치
US10832743B2 (en) Semiconductor storage device having a driver that applies voltage to memory cells based on location of memory cells and method for controlling the same
JP2007213639A (ja) 不揮発性半導体記憶装置
WO2024057528A1 (ja) 半導体装置、その設計方法、及びその製造方法
US11004478B2 (en) Semiconductor memory device
JP4583326B2 (ja) 半導体装置
TWI749195B (zh) 記憶體裝置
JP2024021510A (ja) 磁気メモリ
JP2013197458A (ja) 半導体記憶装置