KR100554996B1 - 반도체 기억 장치 - Google Patents

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Abstract

반도체 기억 장치는, 각각이 전기적으로 정보의 재기입이 가능하고 또한 로우 방향의 어드레스가 연속하는 제1, 제2, 제3 메모리 셀 트랜지스터를 포함한다. 제1, 제2, 제3 전송 트랜지스터의 전류 통로의 일단은, 제1, 제2, 제3 메모리 셀 트랜지스터의 제어 전극과 각각 접속된다. 제1, 제2, 제3 전송 트랜지스터의 전류 통로의 타단에는, 기입 전압, 패스 전압, 제1 전압이 각각 인가된다. 패스 전압은 기입 전압보다 낮고, 제1 전압은 버스 전압보다 낮다. 제1 제어부는, 제1, 제2 전송 트랜지스터를 도통시키기 위한 제1 온 전압을 제1, 제2 전송 트랜지스터의 게이트에 인가한다. 제2 제어부는, 제3 전송 트랜지스터를 도통시키기 위한, 제1 온 전압과는 다른 제2 온 전압을 제3 전송 트랜지스터의 게이트에 인가한다.
메모리 셀 트랜지스터, 트랜스퍼 게이트 트랜지스터, 전송 트랜지스터, 로우 디코더

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치를 개략적으로 도시하는 도면.
도 2는 도 1의 트랜스퍼 게이트부 TG1을 개략적으로 도시하는 도면.
도 3은 트랜스퍼 게이트 트랜지스터와, 인가되는 전압을 도시하는 도면.
도 4a, 도 4b는 트랜스퍼 게이트 트랜지스터 분류 방법의 예를 도시하는 도면.
도 5a, 도 5b는 도 4a, 도 4b의 구체예를 도시하는 도면.
도 6a, 도 6b는 도 4a, 도 4b의 구체예를 도시하는 도면.
도 7은 본 발명의 제2 실시예에 따른 반도체 기억 장치를 개략적으로 도시하는 도면.
도 8은 도 7의 트랜스퍼 게이트부 TG1을 개략적으로 도시하는 도면.
도 9는 도 7의 트랜스퍼 게이트부 TG2를 개략적으로 도시하는 도면.
도 10은 본 발명의 제2 실시예에 따른 반도체 기억 장치를 개략적으로 도시하는 도면.
도 11은 도 10의 트랜스퍼 게이트부 TG1을 개략적으로 도시하는 도면.
도 12는 도 10의 트랜스퍼 게이트부 TG2를 개략적으로 도시하는 도면.
도 13은 본 발명의 제3 실시예에 따른 반도체 기억 장치를 개략적으로 도시하는 도면.
도 14는 본 발명의 제4 실시예에 따른 반도체 기억 장치를 개략적으로 도시하는 도면.
도 15는 제4 실시예의 변형예에 따른 반도체 기억 장치를 개략적으로 도시하는 도면.
도 16은 본 발명의 제5 실시예에 따른 반도체 기억 장치를 개략적으로 도시하는 도면.
도 17은 본 발명의 제5 실시예에 따른 반도체 기억 장치를 개략적으로 도시하는 도면.
도 18은 반도체 기억 장치의 일반적인 구조를 개략적으로 도시하는 도면.
도 19는 도 18의 메모리 셀 어레이 MCA를 개략적으로 도시하는 도면.
도 20은 NAND열을 개략적으로 도시하는 회로도.
도 21은 도 18의 트랜스퍼 게이트부 TG를 개략적으로 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : IC 칩
2 : 기억부
3 : 제어부
4 : 메모리
5 : 직렬/병렬·병렬/직렬 인터페이스
6 : 페이지 버퍼
7 : 메모리 인터페이스
본 발명은, 예를 들면 반도체 기억 장치에 관한 것으로, 자세하게는 다치 정보를 기입할 수 있는 NAND형 플래시 메모리의 기입 동작 시에, 고전압이 인가되는 부분과 저전압이 인가되는 부분이 인접하는 로우 디코더에 관한 것이다.
불휘발성 반도체 기억 장치의 하나로서, NAND형 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)이 알려져 있다. 도 18은 NAND형 플래시 EEPROM(반도체 기억 장치)의 일반적인 구조를 개략적으로 도시하는 기능 블록도이다. 도 18에 도시한 바와 같이, 메모리 셀 어레이 MCA, 로우 디코더 RD가 설치된다. 로우 디코더 RD는, 메모리 셀 MC의 워드선에 전압을 인가하기 위한 트랜스퍼(전송) 게이트부 TG와 트랜스퍼 게이트 제어부 TCa, TCb를 갖는다.
도 19는 도 18의 메모리 셀 어레이 MCA를 개략적으로 도시하고 있다. 도 19에 도시한 바와 같이, 메모리 셀 어레이 MCA의 제1 셀 블록 CB1은, m개의 NAND열을 갖는다. 각 NAND열은, 도 20에 도시한 바와 같이, 직렬 접속된 메모리 트랜지스터 MT1∼MT2n, 선택 트랜지스터 ST1, ST2를 갖는다. 각 메모리 트랜지스터는, 플래시 메모리에 이용되는 공지의 트랜지스터 구조, 및 MONOS(Metal Oxide Nitride Oxide Semiconductor) 트랜지스터 등이 이용된다. 기입 시, 전하는 전하 축적막(부유 게 이트 전극)에 주입된다. 각 NAND열 내의 동일한 행에 속하는 트랜지스터의 게이트는 컨트롤 게이트 CGa1∼CGa2n, SGa1, SGa2에 의해 서로 접속되어 있다. 제2 셀 블록 CB2도 마찬가지의 구성이다. 각 NAND열의 각 선택트랜지스터의 한쪽은 비트선 BL1∼BLm과 각각 접속되며, 다른쪽은 소스선 SL과 접속된다.
도 21은 도 18의 트랜스퍼 게이트부 TG를 개략적으로 도시하고 있다. 도 21에 도시한 바와 같이, 트랜스퍼 게이트 트랜지스터 TRa1∼TRa2n과, 트랜스퍼 게이트 트랜지스터 TRb1∼TRb2n은 각각의 제1단끼리가 접속부 N1∼N2n으로 접속되어 있다. 트랜스퍼 게이트 트랜지스터 TRa1∼TRa2n, TRb1∼TRb2n의 각각의 제2단은 컨트롤 게이트 CGa1∼CGa2n, CCb1∼CGb2n과 각각 접속되어 있다. a1∼a2n, b1∼b2n은 로우 어드레스에 대응한다.
상기 구성의 반도체 기억 장치에서, 컨트롤 게이트 CGa4와 비트선 BL2가 교차하는 위치의 메모리 셀 MC1에 정보를 기입하는 경우, 우선 비트선 BL2에 로우 레벨이 인가되며, 그 밖의 비트선에 하이 레벨이 인가된다.
2치 정보를 기록할 때에 일반적으로 이용되는 SB(Self Boost) 방식에서는, 그 다음에, 컨트롤 게이트 CG4a에 프로그램 전압 Vpg(예를 들면 약 18V)가 인가되고, 그 밖의 컨트롤 게이트에 패스 전압 Vps(예를 들면 약 10V)가 인가된다. 이 결과, 메모리 셀 MC1에 정보가 기입된다.
각 컨트롤 게이트에 상기 전압을 인가하기 위해, 접속부 N4에 프로그램 전압 Vpg가 인가되며, 그 밖의 접속부에 패스 전압 Vps가 인가된다. 다음으로, 게이트 배선 TCa에 온 전압 Vpgh(=Vpg+트랜지스터의 임계값 전압)가 인가된다. 이 결과, 트랜스퍼 게이트 트랜지스터 TRa1∼TRa2n이 온 상태로 되고, 각 접속부 N1∼Nn의 전압이 컨트롤 게이트 CGa1∼CGan으로 전송된다. 이 때, 게이트 배선 TCb에는 0V가 인가되어 있고, 접속부 N1∼Nn의 전압은 컨트롤 게이트 CGb1∼CGbn으로 전송되지 않는다.
각 접속부 및 워드 배선에 전압을 인가함으로써, 트랜스퍼 게이트 트랜지스터 TRa4와 TRa3(또는 TRa5) 사이에서, 소스, 드레인, 게이트에 각각 패스 전압 Vps, 프로그램 전압 Vpg, 온 전압 Vpgh를 인가할 수 있는 기생 트랜지스터가 형성된다. 그러나, 이러한 전압의 조합에서는, 소위 백 바이어스 효과에 의해, 기생 트랜지스터 내를 흐르는 누설 전류가 억제되고 있다.
최근, 메모리 셀에 다치 정보를 기록시키는 것이 행해지고 있다. 이 때, LSB(Local Self Boost) 방식을 이용하여 기입이 행해진다. LSB 방식에서는, 컨트롤 게이트 CGa4에 프로그램 전압 Vpg, CGa3 및 CGa5에 0V, 그 이외의 컨트롤 게이트에 패스 전압 Vps가 인가된다. 이러한 전압을 인가할 때에, 트랜스퍼 게이트 트랜지스터 TRa4와 TRa3(또는 TRa5) 사이에서, 소스에 0V, 드레인에 프로그램 전압 Vpg, 게이트에 온 전압 Vpgh가 인가되는 이 기생 트랜지스터가 형성된다. 그렇게 하면, 이 기생 트랜지스터 내에서 큰 누설 전류가 흐른다. 이 때문에, 인접하는 트랜스퍼 게이트 트랜지스터가, 이러한 조합을 갖지 않도록, 트랜스퍼 게이트부에서 각 트랜스퍼 게이트 트랜지스터의 배치 방법이 적절하게 결정된다.
또한, LSB 방식 대신에, EASB(Erased Area Self Boost) 방식도 이용된다. EASB 방식에서는, 컨트롤 게이트 CG4의 소스선에 가까운 측에서 인접하는 컨트롤 게이트 CG5에 0V가 인가되고, 그 이외의 컨트롤 게이트에는 패스 전압 Vps가 인가된다.
상기한 바와 같이, LSB 방식 또는 EASB 방식의 경우, 배치를 적절하게 결정함으로써, 각각 0V 및 프로그램 전압 Vpg가 인가되는 트랜스터 게이트 트랜지스터가 인접하는 것이 회피된다. 그러나, 이 경우에도, 0V와 패스 전압 Vps가 인가되는 트랜스퍼 게이트 트랜지스터가 인접하는 것을 회피할 수는 없다. 이 때문에, 이들 트랜지스터 사이에, 소스에 0V, 드레인에 패스 전압 Vps, 게이트에 온 전압 Vpgh가 인가되는 기생 트랜지스터가 형성된다. 이 결과, 이 부분의 소자 분리 절연막의 도전성이 반전되어, 큰 누설 전류가 흐른다.
기생 트랜지스터를 흐르는 누설 전류를 억제하기 위해(반전 내압을 높이기 위해), 트랜스퍼 게이트 트랜지스터 상호간의 소자 분리 절연막 아래의 영역의 불순물 농도를 높이는 것이 생각된다. 그러나, 이 영역의 불순물 농도를 높이면, 트랜스퍼 게이트 트랜지스터의 접합 내압이 저하된다.
한편, 트랜지스터 상호간의 소자 분리 절연막을 크게 함으로써, 누설 전류를 저하시키는 것이 가능하다. 그러나, 소자 분리 절연막을 크게 한 결과, 트랜스퍼 게이트부의 면적이 증대되고, LSB 방식 또는 EASB 방식을 이용한 반도체 기억 장치의 미세화가 저해된다.
본 발명의 제1 양태에 따른 반도체 기억 장치는, 각각이 전기적으로 정보의 기입이 가능하고, 또한 로우 방향의 어드레스가 연속하는, 제1, 제2, 제3 메모리 셀 트랜지스터와, 전류 통로의 일단이 상기 제1 메모리 셀 트랜지스터의 제어 전극과 접속되며, 또한 타단에 기입 전압이 인가되는 제1 전송 트랜지스터와, 전류 통로의 일단이 상기 제2 메모리 셀 트랜지스터의 제어 전극과 접속되며, 또한 타단에 상기 기입 전압보다 낮은 패스 전압이 인가되는 제2 전송 트랜지스터와, 전류 통로의 일단이 상기 제3 메모리 셀 트랜지스터의 제어 전극과 접속되며, 또한 타단에 상기 패스 전압보다 낮은 제1 전압이 인가되는 제3 전송 트랜지스터와, 제1, 제2 전송 트랜지스터를 도통시키기 위한 제1 온 전압을 상기 제1, 제2 전송 트랜지스터의 게이트에 인가하는 제1 제어부와, 상기 제3 전송 트랜지스터를 도통시키기 위한 제2 온 전압을 상기 제3 전송 트랜지스터의 게이트에 인가하는 제2 제어부를 포함하며, 상기 제2 온 전압은 상기 제1 온 전압과 다른 것을 특징으로 한다.
이하에 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 또한, 이하의 설명에서, 대략 동일한 기능 및 구성을 갖는 구성 요소에 대해서는, 동일 부호를 붙이고, 중복 설명은 필요한 경우에만 행한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치를 개략적으로 도시하는 기능 블록도이다. 도 1에 도시한 바와 같이, 반도체 기억 장치 M은, 정보를 기록하는 복수의 메모리 셀 MC가 형성된 메모리 셀 어레이 MCA를 포함한다. 메모리 셀 어레이 MCA는, 로우 디코더 RD, 컬럼 디코더 CD와 접속된다. 로우 디코더 RD 및 컬럼 디코더 CD는 제어부 C와 접속된다. 제어부 C는, 공급되는 어드레스 신호 에 따라, 로우 디코더 RD 및 컬럼 디코더 CD를 제어하여, 소정의 어드레스의 메모리 셀 MC에 정보를 기입하거나, 또는 메모리 셀 MC로부터 정보를 판독한다.
로우 디코더 RD는, 메모리 셀 MC에 소정의 전압을 인가하기 위한 트랜스퍼 게이트부 TG1과, 트랜스퍼 게이트부 TG1을 제어하는 트랜스퍼 게이트 제어부 TCa1, TCa2, TCb1, TCb2를 갖는다.
메모리 셀 어레이 MCA의 구조는 도 19에 도시한 것과 동일하다. 도 2는 도 1의 트랜스퍼 게이트부 TG1을 개략적으로 도시하고 있다. 도 2에 도시한 바와 같이, 트랜스퍼 게이트부 TG1은, 제1군 GP1과 제2군 GP2를 갖는다. 제1군 GP1은, 트랜스퍼 게이트 트랜지스터 TRa1과 TRb1을 갖는다. 트랜스퍼 게이트 트랜지스터 TRa1과 TRb1의 각각의 전류 통로의 제1단(트랜지스터의 제1단)끼리는 접속부 N1에서 접속되어 있다. 접속부 N에는, 도시하지 않은 컨택트에 의해 전압이 인가된다. 이하, 이러한 구성의 2개의 트랜지스터를 1번째의 트랜지스터의 조(組)라고 한다. 제1군 GP1은, 제1번째의 트랜지스터의 조와 마찬가지의 구성의, 제3, 제5, …, 제2n-3, 제2n-1의 트랜지스터의 조를 갖는다.
트랜스퍼 게이트 트랜지스터 TRa1∼TRa2n-1, TRb1∼TRb2n-1의 각각의 전류 통로의 제2단(트랜지스터의 제2단)은 도 19의 각 컨트롤 게이트와 접속되어 있다. 즉, 트랜지스터 TRa1과 컨트롤 게이트 CCa1, 트랜지스터 TRa3과 컨트롤 게이트 CGa3, …, 트랜지스터 TRa2n-1과 컨트롤 게이트 CGa2n-1이 접속된다. 마찬가지로, 트랜지스터 TRb1과 컨트롤 게이트 CGb1, 트랜지스터 TRb3과 컨트롤 게이트 CGb3, …, 트랜지스터 TRb2n-1과 컨트롤 게이트 CGb2n-1이 접속된다.
트랜지스터 TRa1∼TRa2n-1의 각 게이트는 게이트 배선 Ga1과 접속되고, 트랜지스터 TRb1∼TRb2n-1의 각 게이트는 게이트 배선 Gb1과 접속되어 있다. 게이트 배선 Ga1, Gb1은, 각각 도 1의 트랜스퍼 게이트 제어부 TCa1, TCb1과 접속되어 있다.
제2군 CP2는, 2번째, 4번째, 6번째, 8번째, …, 2n-2번째, 2n번째의 트랜지스터의 조를 갖는다. 트랜스퍼 게이트 트랜지스터 TRa2∼TRa2n, TRb2∼TRb2n의 각각의 전류 통로의 제2단은 도 19의 각 컨트롤 게이트와, 제1군 GP1과 마찬가지로 접속되어 있다.
트랜지스터 TRa2∼TRa2n의 각 게이트는 게이트 배선 Ga2와 접속되고, 트랜지스터 TRb2∼TRb2n의 각 게이트는 게이트 배선 Gb2와 접속되어 있다. 게이트 배선 Ga2, Gb2는, 각각 도 1의 트랜스퍼 게이트 제어부 TCa2, TCb2와 접속되어 있다.
트랜지스터 SGa1과 SGb1, 트랜지스터 SGa2와 SGb2는 각각의 전류 통로의 제1단끼리로 접속되며, 각각의 제2단은 도 19의 대응하는 선택 트랜지스터와 접속된다. 또한, 이들 트랜지스터 SGA1, SGA2, SGB1, SGB2는 제1군, 제2군 중 어디에 설치되어도 상관없다.
다음으로, 상기 구성의 반도체 기억 장치의 동작에 대하여, LSB 방식을 예로 들어 이하에 설명한다. 예를 들면 컨트롤 게이트 CGa4와 비트선 BL2가 교차하는 위치의 메모리 셀 MC1에 정보를 기입하는 경우를 생각한다. 우선, 비트선 BL2에 로우 레벨이 인가되며, 그 이외의 비트선에 하이 레벨이 인가된다.
다음으로, 컨트롤 게이트 CGa4에 프로그램 전압 Vpg, 컨트롤 게이트 CGa3, CGa5에 0V, 그 이외의 컨트롤 게이트에 패스 전압 Vps가 인가되도록, 대응하는 트랜스퍼 게이트 트랜지스터의 제1단(접속부) 및 게이트에 소정의 전압이 인가된다. 즉, 제1군에서는, 트랜지스터 TRa3, TRa5에 0V가 인가되고, 그 밖의 트랜지스터에 Vps가 인가된다. 다음으로, 게이트 배선 TCa1에 제2 온 전압 Vpsh(=Vps+트랜지스터의 임계값 전압)이 인가되며, 게이트 배선 TCb1에는 0V가 인가된다.
한편, 제2군에서는, 트랜지스터 TRa4에 프로그램 전압 Vpg가 인가되고, 그 이외의 트랜지스터에 Vps가 인가된다. 다음으로, 게이트 배선 TCa2에 제1 온 전압 Vpgh가 인가되고, 게이트 배선 TCb2에는 0V가 인가된다. 이상의 동작에 의해, 메모리 셀 MC1에 정보가 기입된다.
다음으로, 상기 구성의 반도체 기억 장치의 효과에 대하여 이하에 설명한다. 우선, 트랜스퍼 게이트부의 제2군 GP2에서 형성되는 기생 트랜지스터에 대하여 설명한다. 트랜지스터 TRa4와, 이것에 인접하는 트랜지스터 TRa6 또는 TRa8에 의해 형성된 기생 트랜지스터의 경우, 소스, 드레인, 게이트에 각각 패스 전압 Vps, 프로그램 전압 Vpg, 온 전압 Vpgh가 인가된다. 이 조합은, SB 방식에 있어서의 조합과 동일하게 되며, 따라서, 백 바이어스 효과에 의해 누설 전류는 낮게 억제되어 있다.
한편, 제1군 GP1에서 형성되는 기생트랜지스터 중에는, 소스, 드레인에 각각 Vps, 0V(또는 0V, Vps)가 인가되는 조합이 발생한다. 그러나, 패스 전압 Vps를 전송하기 위해 필요한 게이트의 전압은 상기한 바와 같이 제2 온 전압 Vpsh이면 된다. 제2 온 전압 Vpsh는, 제1 온 전압 Vpgh에 비해 작기 때문에, 게이트에 제1 온 전압 Vpgh를 인가하는 경우에 비해, 필요한 내압은 작다. 이 때문에, 이 영역의 소자 분리 절연막 아래의 기판의 불순물 농도를 높게 할 필요는 발생하지 않는다. EASB 방식인 경우에도, 0V가 인가되는 트랜스퍼 게이트 트랜지스터가 LSB 방식의 경우보다 하나 적어지기 때문에, 마찬가지의 결과를 얻을 수 있다.
다음으로, 트랜스퍼 게이트 트랜지스터를 제1군 및 제2군으로 분류하는 방법을 일반화한 예를 이하에 설명한다. 도 3은 트랜스퍼 게이트 트랜지스터와, 트랜스퍼 게이트 트랜지스터에 인가되는 전압을 도시하고 있다. 도 3에서의 각 숫자는, 트랜스퍼 게이트 TRa1∼TRa2n 중, TRa1로부터 몇 번째의 트랜스퍼 게이트 트랜지스터인지를 나타내고 있다. 또한, m은, 프로그램 전압 Vpg를 인가하는 트랜스퍼 게이트 트랜지스터로부터 몇 번째의 트랜스퍼 게이트 트랜지스터에 0V를 인가하는지를 나타내고 있다. 이것은, 메모리 셀의 특성에 의해, 프로그램 전압 Vpg가 인가되는 트랜스퍼 게이트로부터 소정 개수 이격한 것에 0V를 인가하는 쪽이, 인접한 것에 인가하는 것보다 바람직한 경우가 있기 때문이다. 또한, LSB 방식, EASB 방식에서는, 일반적으로 m=1이다. 또한, 도면에 도시한 번호 이외의 트랜스퍼 게이트 트랜지스터에는 패스 전압 Vs가 인가된다.
1행째를 예로 들면, 트랜스퍼 게이트 트랜지스터 TRa1에 프로그램 전압 Vpg를 인가한 경우, 트랜스퍼 게이트 트랜지스터 TRa1+m에 0V를 인가하는 것을 나타내고 있다.
도 3을 이용하면, 인접하는 2개의 트랜스퍼 게이트 트랜지스터의 각각의 접속부에 패스 전압 Vps, 0V가 인가되고, 게이트에 제1 온 전압 Vpgh가 인가되는 조 합이 형성되지 않도록 트랜스퍼 게이트 TRa1∼TRan이 제1군 GP1, 제2군 GP2로 분류된다. 도 4a는 m이 홀수인 경우의 트랜스퍼 게이트 트랜지스터의 분류 방법을 예시하고 있고, 도 4b는 m이 짝수인 경우의 트랜스퍼 게이트 트랜지스터의 분류 방법을 예시하고 있다.
도 5a는 m이 홀수인 경우의 구체예를 도시하고 있으며, 각 NAND열의 메모리 셀의 수가 32, 즉 2n=32, 또한 m=5인 경우이다. 도 5b는, 도 5a를 이용하여, 트랜스퍼 게이트 트랜지스터를 제1군 GP1, 제2군 GP2로 분류한 예를 도시하고 있다. 마찬가지로, 도 6a, 도 6b는 m이 짝수인 경우의 구체예를 도시하고 있으며, 2n=32, m=2인 경우이다.
본 발명의 제1 실시예에 따르면, 로우 디코더가 갖는 복수의 트랜스퍼 게이트 트랜지스터를 2개의 군으로 분류하는, 로우 어드레스가 연속하는 메모리 셀 트랜지스터와 접속된 트랜스퍼 게이트 트랜지스터는 서로 다른 군으로 분류된다. 이 때문에, 인접하는 트랜스퍼 게이트 트랜지스터에 의해 형성되는 기생 트랜지스터의 소스에 0V, 드레인에 패스 전압 Vps, 게이트에 제1 온 전압 Vpgh가 인가되는 것을 회피할 수 있다. 따라서, 기생 트랜지스터를 흐르는 누설 전류를 저감하기 위해, 기생 트랜지스터가 형성되는 영역의 소자 분리 절연막 아래의 기판의 불순물 농도를 높게 할 필요성은 발생하지 않는다. 이 때문에, 트랜스퍼 게이트의 접합 내압이 저하되는 것을 방지할 수 있다.
또한, 누설 전류를 저감하기 위해, 트랜스퍼 게이트 트랜지스터 상호간의 거리를 크게 할 필요가 없다. 이 때문에, LSB 방식 및 EASB 방식을 이용한 경우에도 반도체 기억 장치의 소형화가 가능하게 된다.
또한, 각 군 GP1, GP2에서의 각 트랜스퍼 게이트 트랜지스터의 배열순은 상기 예에 한정되지 않는다.
(제2 실시예)
제1 실시예에서는, 로우 디코더 RD가 메모리 셀 어레이 MCA의 좌우 어느 한쪽에 설치된다. 이에 대하여, 제2 실시예에서는, 메모리 셀 어레이 MCA의 좌우 양쪽에 로우 디코더가 설치되고, 트랜스퍼 게이트 트랜지스터가 교대로 좌우에 배치된다.
도 7은 본 발명의 제2 실시예에 따른 반도체 기억 장치를 개략적으로 도시하는 블록도로서, m이 홀수인 경우를 예시하고 있다. 또한, 도 7에 도시한 바와 같이, 메모리 셀 어레이 MCA의 예를 들면 좌측에 로우 디코더 RD1이 설치되고, 예를 들면 우측에 로우 디코더 RD2가 설치된다. 물론, 로우 디코더 RD1, RD2의 위치는, 도 8에 도시한 구성에 한정되지 않고, 좌우가 역전된 구성이어도 상관없다. 로우 디코더 RD1은 트랜스퍼 게이트부 TG1, 트랜스퍼 게이트 제어부 TCa1, TCa2를 갖는다. 로우 디코더 RD2는 트랜스퍼 게이트부 TG2, 트랜스퍼 게이트 제어부 TCa2, TCb2를 갖는다.
도 8, 도 9는 도 7의 트랜스퍼 게이트부 TG1, TG2를 각각 개략적으로 도시하고 있다. 도 8에 도시한 바와 같이, 트랜스퍼 게이트부 TG1은, 홀수번째의 트랜스퍼 게이트의 조를 갖고, 도 2에 도시한 트랜스퍼 게이트의 제1군 GP1과 동일한 구성이다. 한편, 도 9에 도시한 바와 같이, 트랜스퍼 게이트부 TG2는, 짝수번째의 트랜스퍼 게이트의 조를 갖고, 도 2에 도시한 트랜스퍼 게이트의 제2군 GP2와 동일한 구성이다. 이러한 구성의 반도체 기억 장치의 동작에 대해서는, 제1 실시예와 마찬가지이기 때문에 생략한다.
다음으로, m이 짝수인 경우를 설명한다. 도 10은 본 발명의 제2 실시예에 따른 반도체 기억 장치 M을 개략적으로 도시하는 블록도로, m이 짝수인 경우를 도시하고 있다. 도 7과 다른 것은, 로우 디코더 RD1, RD2가 트랜스퍼 게이트 제어부 TCa1, TCa2, TCb1, TCb2를 갖는 것이다.
도 11, 도 12는 도 10의 트랜스퍼 게이트부 TG1, TG2를 각각 개략적으로 도시하고 있다. 도 11, 도 12에 도시한 바와 같이, 홀수번째의 트랜스퍼 게이트 트랜지스터의 조는 트랜스퍼 게이트부 TG1에, 짝수번째의 트랜스퍼 게이트 트랜지스터의 조는 트랜스퍼 게이트부 TG2에 배치된다. 그러나, m이 짝수인 경우, 기생 트랜지스터의 소스에 0V, 드레인에 패스 전압 Vps, 게이트에 제1 온 전압 Vpgh가 인가되는 조합이 형성되지 않도록, 도 4b를 참조하여, 트랜스퍼 게이트 TG1, TG2는 다시 제1군 GP1, 제2군 GP2로 분류된다.
구체적으로는, 도 11에 도시한 바와 같이, 트랜스퍼 게이트부 TG1의 제1군 GP1은, 1, 5, …, 2n-1번째의 트랜지스터의 조를 갖는다. 트랜스퍼 게이트 트랜지스터 TRa1, TRa5, …, TRa2n-1의 게이트는, 게이트 배선 Ga1에 의해 접속된다. 또한, 트랜스퍼 게이트 트랜지스터 TRb1, TRb5, …, TRb2n-1의 게이트는, 게이트 배선 Gb1에 의해 접속된다. 게이트 배선 TCa1, TCb1은 트랜스퍼 게이트 제어부 TCa1, TCb1에 각각 접속된다.
한편, 제2군 GP2는, 3, 7, …, 2n-3번째의 트랜지스터의 조를 갖는다. 트랜스퍼 게이트 트랜지스터 TRa3, TRa7, …, TRa2n-3의 게이트는, 게이트 배선 Ca2에 의해 접속된다. 또한, 트랜스퍼 게이트 트랜지스터 TRb3, TRb7, …, TRb2n-3의 게이트는 게이트 배선 Gb2에 의해 접속된다. 게이트 배선 Ga2, Gb2는 트랜스퍼 게이트 제어부 TCa2, TCb2에 각각 접속된다.
마찬가지로, 도 12에 도시한 바와 같이, 트랜스퍼 게이트부 TG2의 제1군 GP1은, 4, 8, …, 2n-2번째의 트랜지스터의 조를 갖는다. 트랜스퍼 게이트 트랜지스터 TRa4, TRa8, …, TRa2n-2의 게이트는, 게이트 배선 Ga1에 의해 접속된다. 또한, 트랜스퍼 게이트 트랜지스터 TRb4, TRb8, …, TRb2n-2의 게이트는, 게이트 배선 Gb1에 의해 접속된다. 게이트 배선 Gb1, Gb2는 트랜스퍼 게이트 제어부 TCa1, TCb1에 각각 접속된다.
한편, 제2군 GP2는, 2, 6, …, 2n번째의 트랜지스터의 조를 갖는다. 트랜스퍼 게이트 트랜지스터 TRa2, TRa6, …, TRa2n의 게이트는, 게이트 배선 Ga2에 의해 접속된다. 또한, 트랜스퍼 게이트 트랜지스터 TRb2, TRb6, …, TRb2n의 게이트는, 게이트 배선 Gb2에 의해 접속된다. 게이트 배선 Ga2, Gb2는 트랜스퍼 게이트 제어부 TCa2, TCb2에 각각 접속된다.
m이 짝수인 경우의 동작도, m이 홀수인 경우와 마찬가지이다. 즉, 인접하는 트랜스퍼 게이트 트랜지스터에 의해 형성되는 기생 트랜지스터의 소스에 0V, 드레인에 패스 전압 Vps, 게이트에 제1 온 전압 Vpgh가 인가되는 조합은 형성되지 않는다.
본 발명의 제2 실시예에 따르면, 제1 실시예의 구성 외에, 메모리 셀 어레이 MCA의 좌우에 로우 디코더 RD1, RD2가 설치되고, 트랜스퍼 게이트의 조는 로우 디코더 RD1, RD2로 순서대로 분류되어 있다. 제2 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, m이 짝수인 경우, 트랜스퍼 게이트 트랜지스터 TG1, TG2의 각각의 제1군 GP1을 하나의 로우 디코더 내에 설치하고, 제2군 GP2를 다른 하나의 로우 디코더 내에 설치하는 구성으로 할 수도 있다. 이렇게 함으로써, 트랜스퍼 게이트 제어부를, 홀수번째의 트랜스퍼 게이트 트랜지스터의 조와 짝수번째의 트랜스퍼 게이트 트랜지스터의 조 사이에서 공유할 수 있다. 따라서, 트랜스퍼 게이트 제어부의 개수를 감소시킬 수 있다.
(제3 실시예)
도 13은 본 발명의 제3 실시예에 따른 반도체 기억 장치를 개략적으로 도시하는 도면이다. 전체의 기능 블록도는 도 18과 마찬가지이다. 도 13에서, 트랜스퍼 게이트 트랜지스터의 조는, 예를 들면 제1 실시예와 마찬가지로 제1군 GP1과 제2군 GP2로 분류된다. 다른 것은, 게이트 배선 Ca1, Gb2가 공통의 트랜스퍼 게이트 제어부 TCb와 접속되는 것과, 게이트 배선 Gb1, Ga2가 공통의 트랜스퍼 게이트 제어부 TCa와 접속되는 것이다.
상기 구성의 반도체 기억 장치에서, 예를 들면 제1 실시예와 동일한 위치의 메모리 셀 MC1에 정보를 기입하는 경우를 생각한다. 또한, 이하, LSB 방식에 대하여 기재하지만, 제1 실시예에서 기재한 바와 같이 EASB 방식인 경우에도 거의 동일 한 동작에 의해, 동일한 효과를 얻을 수 있다.
우선, 제1군에서는, 접속부 N3, N5에 0V가 인가되고, 그 이외의 접속부에는 패스 전압 Vps가 인가된다. 한편, 제2군에서는, 접속부 N4에 프로그램 전압 Vpg가 인가되고, 그 이외의 접속부에는 패스 전압 Vps가 인가된다. 이 상태에서, 트랜스퍼 게이트 제어부 TCa에 의해 워드 배선 Gb1 및 Ga2에 제1 온 전압 Vpgh가 인가되며, 트랜스퍼 게이트 제어부 TCb에 의해 워드 배선 Ga1 및 Gb2에 제2 온 전압 Vpsh가 인가된다.
제2군 GP2에서는, 워드 배선 Ga2에 제1 온 전압 Vpgh가 인가되기 때문에, 트랜스퍼 게이트 트랜지스터 TRa4가 온 상태로 되어, 프로그램 전압 Vpg가 전송된다. 또한, 트랜스퍼 게이트 트랜지스터 TRa4 이외의 트랜지스터에서는 Vps가 전송된다. 한편, 워드 배선 Gb2에 패스 전압 Vpsh가 인가되지만, 이 전압으로는, 트랜스퍼 게이트 트랜지스터 TRa4는 온 상태로 되지 않아, 프로그램 전압 Vpg는 전송되지 않는다. 즉, 반도체 기억 장치의 동작에 지장은 발생하지 않는다. 또한, 트랜스퍼 게이트 트랜지스터 TRa4 이외의 트랜지스터에서는 Vpsh 정도의 전압이 전송되지만, 이에 의해 정보의 오기입은 발생하지 않는다.
제1군 GP1에서는, 워드 배선 Ga1, Gb1에, 각각 패스 전압 Vps, 제1 온 전압 Vpgh가 인가된다. 따라서, 각 접속부 N1, N3, …, N2n-1의 전압이 전송된다.
본 발명의 제3 실시예에 따르면, 0V, 패스 전압 Vps가 인가되는 트랜스퍼 게이트가 인접하지 않도록, 트랜스퍼 게이트를 2개의 군으로 분류하고 있다. 이 때문에, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 게이트 배선 Ca1, Gb1(또는 Ga2, Gb2)에 각각 인가되는 전압을 제1 온 전압 Vpgh, 제2 온 전압 Vpsh의 2개로 하고 있다. 이 때문에, 트랜스퍼 게이트를 2개의 군으로 분류하고, 게이트 배선에 제1 온 전압 Vpgh, 제2 온 전압 Vpsh, 0V를 인가하는 구성과 비교하여, 트랜스퍼 게이트 제어부의 수를 감소시킬 수 있다.
(제4 실시예)
제4 실시예는, 모든 메모리 셀 MC에 LSB 방식 또는 EASB 방식이 이용되는 것이 아니라, LSB 방식 또는 EASB 방식과 SB(Self Boost) 방식이 병용되는 경우에 적용된다. 이하, LSB 방식을 예로 들어 설명하며, 간단하게 LSA 방식으로 기재하지만, 이 경우, EASB 방식도 포함되는 것으로 한다.
SB 방식의 경우, 인접하는 트랜스퍼 게이트 트랜지스터에 의해 형성되는 기생 트랜지스터의 소스, 드레인, 게이트에는 패스 전압 Vps, 프로그램 전압 Vpg, 제1 온 전압 Vpgh가 각각 인가된다. 이러한 조합의 경우, 상기한 백 바이어스 효과에 의해, 누설 전류는 낮게 억제되어 있다. 따라서, 제4 실시예에서는, LSB 방식의 메모리 셀과 접속된 트랜스퍼 게이트 트랜지스터 상호간의 소자 분리 절연막만을, SB 방식의 그것보다 크게 형성한다.
도 14는 본 발명의 제4 실시예에 따른 반도체 기억 장치를 개략적으로 도시하고 있다. 전체의 기능 블록도는 도 18과 마찬가지이다. 도 14에 도시한 바와 같이, 제1군 GP1은, 예를 들면 제1∼제n-3번째의 트랜스퍼 게이트의 조를 갖는다. 이들 트랜스퍼 게이트의 조의 상호간의 거리는, SB 방식의 그것과 동일한 W1이다. 이 W1은, 소스, 드레인, 게이트에 패스 전압 Vps, 프로그램 전압 Vpg, 제1 온 전압 Vpgh가 각각 인가되는 기생 트랜지스터의 누설 전류가 충분히 낮게 억제되는 폭으로 설정된다.
제2군 GP2는, 예를 들면 제n-2, 제n-1, …, 제n번째의 트랜스퍼 게이트 트랜지스터의 조를 갖는다. 이들 트랜스퍼 게이트 트랜지스터의 조의 상호간의 거리는 W1보다 큰 W2이다. W2는 소스, 드레인, 게이트에 0V, 패스 전압 Vps, 제1 온 전압 Vpgh가 각각 인가되는 기생 트랜지스터의 누설 전류를 충분히 낮게 억제할 수 있는 폭으로 설정된다.
상기 구성의 반도체 기억 장치에서, 제1군 GP1의 트랜스퍼 게이트 트랜지스터는, SB 방식의 메모리 셀 트랜지스터의 게이트와 접속된다. 한편, 제2군 GP2의 트랜스퍼 게이트 트랜지스터는, LSB 방식의 메모리 셀 트랜지스터의 게이트와 접속된다. 도 14에서, 제n-3번째의 트랜스퍼 게이트 트랜지스터의 조가, 제1군 GP1, 제2군 GP2의 경계로 되어 있지만, 이에 한정되지 않는다.
도 15는 본 발명의 제4 실시예의 변형예를 개략적으로 도시하고 있다. 도 15에 도시한 바와 같이, 트랜스퍼 게이트 트랜지스터 TRa1∼TRa2n은, 예를 들면 트랜스퍼 게이트 트랜지스터 TRa1∼TRan-1을 갖는 열과, 트랜스퍼 게이트 트랜지스터 TRan∼Tra2n을 갖는 열로 분류된다. 마찬가지로, 트랜스퍼 게이트 트랜지스터 TRb1∼TRb2n은, 예를 들면 트랜스퍼 게이트 트랜지스터 TRb1∼TRbn-1을 갖는 열과, 트랜스퍼 게이트 트랜지스터 TRbn∼Trb2n을 갖는 열로 분류된다. 그리고, 예를 들면 TRa1∼TRan-1과, TRb1∼TRbn-1이 각각 접속된다.
트랜스퍼 게이트 트랜지스터 TRa1∼TRan-1은, 트랜스퍼 게이트 트랜지스터 TRa2n∼TRan과, 각각 상하 방향에서 대응하는 위치에 설치된다. 트랜스퍼 게이트 트랜지스터 TRab1∼TRb2n도 마찬가지이다.
이와 같이 하여, 세로 4열로 형성된 트랜지스터 열을, 적당한 위치에서 제1군 GP1과 제2군 GP2로 분류한다. 도 15에서는, 예를 들면, 트랜스퍼 게이트 트랜지스터 TRan-2, TRbn-2의 위치에 경계가 형성되어 있다. 또한, 물론, 세로 방향의 열을 5열 이상으로 하는 것도 가능하다.
본 발명의 제4 실시예에 따르면, 복수의 트랜스퍼 게이트 트랜지스터를 제1군 GP1과 제2군 GP2로 분류하고, 트랜스퍼 게이트 트랜지스터 상호간의 거리가 제1군 GP1과 제2군 GP2에서 서로 다르다. 이 때문에, 한쪽의 군의 트랜스퍼 게이트 트랜지스터 상호간의 거리를 작게 하고, 다른쪽의 군의 그것을 크게 하며, 각각의 군의 트랜스퍼 게이트 트랜지스터는 기입 방식이 다른 메모리 셀 트랜지스터에 접속하여 사용된다. 이 결과, 트랜스퍼 게이트 트랜지스터 상호간의 거리를 크게 하여야 할 영역을 최소한으로 억제할 수 있다. 따라서, LSB 방식 또는 EASB 방식을 이용한 경우에도, 면적이 증대되는 비율을 최소로 하면서, 충분한 반전 내압을 얻을 수 있는 반도체 기억 장치를 실현할 수 있다.
(제5 실시예)
최근, 불휘발성 반도체 기억 장치는, 예를 들면 메모리 카드 등의 IC 카드의 주기억부에 사용되도록 되어 있다. 전형적인 메모리 카드에는, 주기억부와, 이 주기억부를 제어하는 제어부가 포함되어 있다. 제5 실시예는, 본 발명을 이러한 종류의 IC 카드에 적용한 예이다.
도 16, 도 17은, 본 발명의 제5 실시예에 따른 반도체 기억 장치를 개략적으로 도시하는 기능 블록도이다. 도 16에 도시한 바와 같이, IC 칩(1)은, 주기억부인 기억부(2)와, 이 기억부(2)를 제어함과 함께 기억부(2)와 IC 칩 외부와의 사이에서의 정보의 수수를 중개하는 제어부(3)를 갖는다. 기억부(2)로서 기능하는 메모리(4)로서, 상기 제1∼제4 실시예에 따른 반도체 기억 장치 M이 이용된다. 이 도면에서, 제어부(3)에 포함되는 몇 개의 회로 블록 중, 특별히 주기억부에 관계되는 회로 블록만을 설명한다.
주기억부에 관계되는 회로 블록으로서, IC 칩(1)은, 예를 들면 직렬/병렬· 병렬/직렬 인터페이스(5), 페이지 버퍼(6), 메모리 인터페이스(7)를 갖는다.
직렬/병렬·병렬/직렬 인터페이스(5)는, 데이터를 메모리(4)에 기입할 때, 예를 들면 직렬의 입력 데이터 DATA를 병렬의 내부 데이터로 변환한다. 변환된 내부 데이터는, 페이지 버퍼(6)에 입력되어 축적된다. 축적된 내부 데이터는, 메모리 인터페이스(7)를 통해 메모리(4)에 기입된다.
또한, 데이터를 IC 칩(1)으로부터 판독할 때는, 메모리(4)로부터 판독된 데이터는, 메모리 인터페이스(7)를 통해 페이지 버퍼(6)에 입력되어 축적된다. 축적된 내부 데이터는, 직렬/병렬·병렬/직렬 인터페이스(5)에 입력되고, 여기서 직렬의 출력 데이터로 변환된다. 변환된 출력 데이터 DATA는 칩 밖으로 출력된다.
이러한 IC 칩(1)이, 도 17에 도시한 바와 같이, 카드형 패키지(8)와 일체화되도록 형성됨으로써, 예를 들면 메모리 카드 등의 IC 카드로서 기능한다. 구체적으로는, IC 칩(1)이 카드형 패키지(8)에 수용, 혹은 탑재, 혹은 부착됨으로써, 이 들이 일체화된다.
본 발명의 제5 실시예에 따르면, 예를 들면 제어부와 메모리를 1칩화한 IC 칩(1)에서, 제1∼제4 실시예에 따른 반도체 기억 장치 M이 메모리(4)로서 이용된다. 따라서, 최근 많이 사용되고 있는 IC 칩, IC 카드 등에 있어서도, 제1∼제4 실시예에서 설명한 효과와 마찬가지의 효과를 얻을 수 있다.
또한, 제1∼제5 실시예에서, 다치 정보의 기입에 대응한 반도체 기억 장치에 대하여 설명했지만, 이들 실시예를 2치 정보에 대응하는 반도체 기억 장치에 적용하는 것도 가능하다. 이 경우에도 마찬가지의 효과를 얻을 수 있다.
당업자라면 부가적인 장점 및 변경들을 용이하게 이끌어 낼 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구항 및 그 등가물에 의해 정의된 바와 같은 일반적인 발명의 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
이상에서 설명하고 있는 바와 같이, 본 발명에 따라, 기생 트랜지스터에 흐르는 누설 전류를 저감할 수 있으며, 반도체 기억 장치의 소형화가 가능하다.

Claims (15)

  1. 각각이 전기적으로 정보의 재기입이 가능하고, 또한 로우 방향의 어드레스가 연속하는 제1, 제2, 제3 메모리 셀 트랜지스터와,
    전류 통로의 일단이 상기 제1 메모리 셀 트랜지스터의 제어 전극과 접속되며, 또한 타단에 기입 전압이 인가되는 제1 전송 트랜지스터와,
    전류 통로의 일단이 상기 제2 메모리 셀 트랜지스터의 제어 전극과 접속되며, 또한 타단에 상기 기입 전압보다 낮은 패스 전압이 인가되는 제2 전송 트랜지스터와,
    전류 통로의 일단이 상기 제3 메모리 셀 트랜지스터의 제어 전극과 접속되며, 또한 타단에 상기 패스 전압보다 낮은 제1 전압이 인가되는 제3 전송 트랜지스터와,
    상기 제1, 제2 전송 트랜지스터를 도통시키기 위한 제1 온 전압을 상기 제1, 제2 전송 트랜지스터의 게이트에 인가하는 제1 제어부와,
    상기 제3 전송 트랜지스터를 도통시키기 위한 제2 온 전압을 상기 제3 전송 트랜지스터의 게이트에 인가하는 제2 제어부를 포함하며,
    상기 제2 온 전압은 상기 제1 온 전압과 다른 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1, 제2, 제3 메모리 셀 트랜지스터는, 전류 통로와, 상기 전류 통로 의 상방에 절연막을 개재하여 배치된 전하 축적막과, 상기 전하 축적막의 상방에 절연막을 개재하여 배치된 상기 제어 전극을 갖는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 기입 전압은 상기 전하 축적막에 전하를 주입시키기 위한 전압이고,
    상기 패스 전압은 상기 제1, 제2, 제3 메모리 셀 트랜지스터를 도통시키기 위한 전압이며,
    상기 제1 전압은 실질적으로 0V인 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제1, 제2 전송 트랜지스터를 포함하는 복수의 전송 트랜지스터를 포함하는 제1군과,
    상기 제3 전송 트랜지스터를 포함하는 복수의 전송 트랜지스터를 포함하는 제2군을 포함하는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 제1, 제2, 제3 메모리 셀 트랜지스터를 포함하는 복수의 메모리 셀 트랜지스터를 갖는 메모리 셀 어레이부를 포함하고,
    상기 제1군과 상기 제2군은 상기 메모리 셀 어레이부의 동일한 변에 면하는 반도체 기억 장치.
  6. 제4항에 있어서,
    상기 제1군과 상기 제2군은 상기 메모리 셀 어레이부를 사이에 두고 대향하는 반도체 기억 장치.
  7. 제1항에 있어서,
    전류 통로의 일단이 상기 제4 메모리 셀 트랜지스터의 제어 전극과 접속되며, 또한 타단이 상기 제1 메모리 셀 트랜지스터의 상기 타단과 접속된 제4 전송 트랜지스터와,
    전류 통로의 일단이 상기 제5 메모리 셀 트랜지스터의 제어 전극과 접속되며, 또한 타단이 상기 제5 메모리 셀 트랜지스터의 상기 타단과 접속된 제5 전송 트랜지스터와,
    전류 통로의 일단이 상기 제6 메모리 셀 트랜지스터의 제어 전극과 접속되며, 또한 타단이 상기 제6 메모리 셀 트랜지스터의 상기 타단과 접속된 제6 전송 트랜지스터를 더 포함하고,
    상기 제1 제어부는 상기 제1 온 전압을 상기 제1, 제2, 제4, 제5 전송 트랜지스터의 게이트에 인가하고,
    상기 제2 제어부는 상기 제2 온 전압을 상기 제3, 제6 전송 트랜지스터의 게이트에 인가하는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 제1 온 전압은 상기 제2 온 전압보다 큰 반도체 기억 장치.
  9. 카드형 패키지와,
    상기 카드형 패키지와 일체화하여 형성된, 제1항에 기재된 반도체 기억 장치와,
    상기 반도체 기억 장치와 접속되며, 또한 상기 반도체 기억 장치와 상기 카드형 패키지 외부와의 사이에서 정보의 수수(授受)를 중개하는 제어부를 포함하는 반도체 기억 장치.
  10. 각각이 전기적으로 정보의 재기입이 가능한 복수의 메모리 셀 트랜지스터의 1개의 제어 전극에 전압을 인가하기 위한 복수의 전송 트랜지스터를 갖는 반도체 기억 장치로서,
    전류 통로의 일단이 상기 복수의 메모리 셀 트랜지스터의 1개의 제어 전극과 접속되며, 또한 인접하는 전송 트랜지스터와 제1 폭 이격하여 배치된 제1 전송 트랜지스터와,
    전류 통로의 일단이 상기 복수의 메모리 셀 트랜지스터의 1개의 제어 전극과 접속되며, 또한 인접하는 전송 트랜지스터와 제2 폭 이격하여 배치된 제2 전송 트랜지스터와,
    제1, 제2 전송 트랜지스터를 도통시키기 위한 온 전압을 상기 제1, 제2 전송 트랜지스터의 게이트에 인가하는 제어부를 포함하며,
    상기 제2 폭은 상기 제1 폭과 다른 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 제2 폭은 상기 제1 폭보다 큰 반도체 기억 장치.
  12. 제10항에 있어서,
    상기 제1 전송 트랜지스터와 접속된 상기 메모리 셀 트랜지스터는, 이 메모리 셀 트랜지스터에 실질적으로 2개의 다른 전압을 이용하여 정보를 기입하는 제1 기입 방식에 대응하고,
    상기 제2 전송 트랜지스터와 접속된 상기 메모리 셀 트랜지스터는, 이 메모리 셀 트랜지스터에 실질적으로 3개의 서로 다른 전압을 이용하여 정보를 기입하는 제2 기입 방식에 대응하는 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 제1 기입 방식은 SB 방식이고,
    상기 제2 기입 방식은 LSB 방식 및 EASB 방식을 포함하는 군으로부터 선택된 방식인 반도체 기억 장치.
  14. 제10항에 있어서,
    상기 제1 온 전압은 상기 제2 온 전압보다 큰 반도체 기억 장치.
  15. 카드형 패키지와,
    상기 카드형 패키지와 일체화하여 형성된, 제10항에 기재된 반도체 기억 장치와,
    상기 반도체 기억 장치와 접속되며, 또한 상기 반도체 기억 장치와 상기 카드형 패키지 외부와의 사이에서 정보의 수수를 중개하는 제어부
    를 포함하는 반도체 기억 장치.
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