JP4266302B2 - 不揮発性記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、不揮発性記憶装置に関し、より特定的には、2値的な記憶データのレベルに応じてデータ読み出し時の通過電流が変化する特性を有するメモリセルを備えた不揮発性記憶装置に関する。
【0002】
【従来の技術】
近年、新世代の不揮発性記憶装置として、MRAM(Magnetic Random Access Memory)デバイスが注目されている。MRAMデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。特に、近年では磁気トンネル接合(MTJ)を利用した薄膜磁性体をメモリセルとして用いることによって、MRAMデバイスの性能が飛躍的に進歩することが発表されている(たとえば、非特許文献1参照。)。
【0003】
磁気トンネル接合を有するメモリセル(以下、「MTJメモリセル」とも称する)は、1個のMTJ素子と1個のアクセス素子(たとえば、トランジスタ)とで構成可能であるため、高集積化にも有利である。MTJ素子は、印加された磁界に応じた方向に磁化可能な磁性体層を有しており、MTJメモリセルは、当該磁性体層の磁化方向に応じて、MTJ素子内での電気抵抗(接合抵抗)が変化する特性を利用して、データ記憶を実行する。当該磁性体層の磁化方向が変化するか否かは、ライトディジット線およびビット線にそれぞれ流れるデータ書込み電流によって生じる2つの磁界の合成磁界の強度により決まる。以下においては、ライトディジット線およびビット線を総括的に書込み電流線とも称する。また、データ書込み電流を単に書込み電流とも称する。
【0004】
MTJメモリセルの記憶データを読出すためには、記憶データレベルに対応した電気抵抗差の検知が必要である。具体的には、電気抵抗(すなわち記憶データ)に応じて変化するMTJメモリセルの通過電流に基づいて、データ読出しが実行される。
【0005】
【非特許文献1】
ロイ・ショイアーライン(Roy Scheuerline)他6名、“各セルにFETスイッチおよび磁気トンネル接合を用いた、10ns読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)",(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.2(2000 IEEE ISSCC Digest of Technical Papers, TA7.2),p.128−129。
【0006】
【発明が解決しようとする課題】
一般的に、MRAMデバイスでは、書込み電流の供給に応じて、データ書込みが実行されるため、書込み電流の設定を精密に調整する必要がある。そのため、MTJメモリセルにデータを書込む動作において、以下の問題点がある。
(1)データをMTJメモリセルに書込むための電流を供給する電流源からMTJメモリセルまでの配線の経路長は、選択されたMTJメモリセル(以下、選択メモリセルとも称する)の位置により異なる。そのため、選択メモリセルの位置により、当該電流源から選択メモリセルまでの配線の配線抵抗が異なる。したがって、書込み電流がばらつき、データの書込みマージンがなくなり、選択メモリセルに正常にデータを書込みできない現象が生じる可能性がある。
(2)複数のMTJメモリセルの所定単位ごとに配置される複数の書込み電流線に接続される電流配線は、書込み電流線よりも長くなるのが一般的である。そのため、当該電流配線上には、大きな寄生容量が生じる。
【0007】
MTJメモリセルにデータを書込む際には、書込み電流線に比較的大きな電流(mA単位)を流す必要性がある。そのため、当該寄生容量から生じる電流が本来MTJメモリセルにデータを書込むための書込み電流に重畳する可能性がある。したがって、書込み電流線に過大な電流が生じ、選択された書込み電流線の近傍に配列された非選択メモリセルにデータの誤書込みが行なわれる可能性が生じる。
(3)データ書込み時には、書込み電流線に多くの電流を流す必要があるため、書込み電流線に電流を供給するための電流源に供給される電圧は、その他の回路に供給される電圧より高く設定される。したがって、その他の回路に含まれるアドレスデコード回路系と、電流源とは、別々の電源電圧が供給されることになる。その結果、電源投入時、当該電流源は、アドレスデコード回路系よりも先に活性化する恐れがある。したがって、電源投入時、アドレスデコード回路系が非活性状態の時、すなわち、正常にアドレスデコード回路系が動作していないときに、当該電流源が活性化されると、書込み電流線に不必要な電流が流れ、MTJメモリセルにデータの誤書込みが行なわれるという問題がある。
【0008】
この発明は、以上のような問題点を解決するためになされたものであって、この発明の目的は、データ書込み時、安定的な電流をメモリセルへ供給し、誤書込みの確率を低減可能な不揮発性記憶装置を提供することである。
【0009】
【課題を解決するための手段】
この発明に従う不揮発性記憶装置は、データ書込み電流の印加に応じて書込まれたデータのレベルに応じて、データ読み出し時における通過電流が異なる複数のメモリセルが配置されたメモリセルアレイを備え、メモリセルアレイは、各々を独立的にデータ書込み対象に選択可能である複数の領域に分割され、複数の領域にそれぞれ対応して設けられる複数の電流供給部をさらに備え、複数の電流供給部の各々は、複数の領域のうちの対応する領域がデータ書込み対象に選択された場合に活性化されて、対応する領域へデータ書込み電流を供給し、複数の領域の各々は、複数のブロックに分割され、複数のブロックの各々は、複数のメモリセルの所定単位にそれぞれ対応して配置される複数の書込み選択線を含み、複数の書込み選択線は、複数の電流供給部の対応する1つから、データ書込み電流を選択的に供給され、メモリセルアレイは、各ブロック単位で複数の書込み選択線と電気的に接続される複数の電流供給線をさらに含み、各電流供給部は、データ書込み時、データ書込み電流を供給する電流供給回路と、対応する領域内の各電流供給線と電流供給回路とを電気的に接続する電源配線とを含み、各ブロックは、データ書込み時、対応する電流供給線に供給されるデータ書込み電流を複数の書込み選択線のうちの少なくとも1つを介して接地ノードへ導くための接地配線をさらに含み、電流供給線には、複数の電流供給回路が電気的に接続され、接地配線には、複数の接地ノードが接続される。
【0010】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【0011】
[実施の形態1]
図1は、実施の形態1に従う不揮発性記憶装置1000の構成を示す概略図である。
【0012】
図1を参照して、不揮発性記憶装置1000は、メモリアレイマット100および200と、電源端子10および20と、電流源I1およびI2とを備える。
【0013】
メモリアレイマット100および200は、それぞれ複数のメモリアレイブロックMABに分割される。メモリアレイマット100および200は、一例として、それぞれ4つのメモリアレイブロックMABに分割されている。詳細は後述するが、メモリアレイブロックMABの各々は、一例として、行列上に配列された複数のメモリセル、アドレスデコーダ、ビット線、ライトディジット線およびリードワード線を含む。なお、メモリアレイマットは、1つのアドレスデコーダで複数のメモリアレイブロックに含まれるビット線、ライトディジット線およびリードワード線を選択するような構成であってもよい。
【0014】
電源端子10および20へは、外部から電源電圧Vccが供給される。電源端子10および20は、電流源I1およびI2へそれぞれ電源電圧Vccを供給する。電流源I1は、メモリアレイマット100内の各メモリアレイブロックMABへ電流源配線LE1を介して電流を供給する。電流源I2は、メモリアレイマット200内の各メモリアレイブロックMABへ電流源配線LE2を介して電流を供給する。
電流源I1およびI2は、メモリアレイマット100および200内の各メモリアレイブロックMABへそれぞれ電流源配線LE1およびLE2を介してそれぞれ電流を供給する。なお、以下の説明において、先頭に記号“/”が付された信号は、当該“/”を付さない信号を反転した信号であるものとする。
【0015】
図2は、メモリアレイブロックMAB内のメモリアレイ500の構成を示す回路図である。なお、図2においては、説明の都合上、メモリアレイ500内に含まれない電流源I1も図示している。
【0016】
図2を参照して、メモリアレイ500は、メモリセルアレイ55と、ロウデコーダ50とを含む。
【0017】
メモリセルアレイ55は、複数のMTJメモリセルを有する。これらのMTJメモリセルは、正規メモリセルMC(以下、単に「メモリセルMC」とも称する)と、行方向に配置されるダミーメモリセルDMCとに分類される。以下においては、ダミーメモリセルDMCが配置される行を「ダミーセル行」とも称する。ダミーメモリセルDMCは、メモリセルMCと同一の特性(形状および構造)を有し、メモリセルMCとメモリセル行を共有するように配置される。
【0018】
ここで、MTJメモリセルの構成およびデータ記憶原理について説明しておく。
【0019】
図3は、MTJメモリセルの構造およびデータ記憶原理を説明する概念図である。
【0020】
図3を参照して、トンネル磁気抵抗素子TMRは、固定された一定の磁化方向を有する強磁性体層(以下、単に「固定磁化層」とも称する)FLと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層(以下、単に「自由磁化層」とも称する)VLとを有する。固定磁化層FLおよび自由磁化層VLの間には、絶縁体膜で形成されるトンネルバリア(トンネル膜)TBが設けられる。自由磁化層VLは、書込まれる記憶データのレベルに応じて、固定磁化層FLと同一方向または固定磁化層FLと反対方向に磁化される。これらの固定磁化層FL、トンネルバリアTBおよび自由磁化層VLによって磁気トンネル接合が形成される。
【0021】
トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLおよび自由磁化層VLのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLの磁化方向と自由磁化層VLの磁化方向とが同じ(平行)である場合に最小値Rminとなり、両者の磁化方向が反対(反平行)方向である場合に最大値Rmaxとなる。
【0022】
データ書込時においては、リードワード線RWLが非活性化されて、アクセストランジスタATRはターンオフされる。この状態で、自由磁化層VLを磁化するためのデータ書込み電流は、ビット線BLおよびライトディジット線WDLのそれぞれにおいて、書込みデータのレベルに応じた方向に流される。
【0023】
図4は、MTJメモリセルのデータ書込みの電流と、トンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【0024】
図4を参照して、横軸H(EA)は、トンネル磁気抵抗素子TMR内の自由磁化層VLにおいて磁化容易軸(EA:Easy Axis)方向に印加される磁界を示す。一方、縦軸H(HA)は、自由磁化層VLにおいて磁化困難軸(HA:Hard Axis)方向に作用する磁界を示す。磁界H(EA)およびH(HA)は、ビット線BLおよびライトディジット線WDLをそれぞれ流れる電流によって生じる2つの磁界の一方ずつにそれぞれ対応する。
【0025】
MTJメモリセルにおいては、固定磁化層FLの固定された磁化方向は、自由磁化層VLの磁化容易軸に沿っており、自由磁化層VLは、MTJメモリセルの記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層FLと平行あるいは反平行(反対)方向に磁化される。MTJメモリセルは、自由磁化層VLの2通りの磁化方向と対応させて、1ビットのデータを記憶することができる。
【0026】
自由磁化層VLの磁化方向は、印加される磁界H(EA)およびH(HA)の和が、図4に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込み磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層VLの磁化方向は変化しない。
【0027】
アステロイド特性線に示されるように、自由磁化層VLに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図4に示すように、データ書込み時の動作点は、ライトディジット線WDLとビット線BLとの両方に所定のデータ書込み電流を流したときに、MTJメモリセルの記憶データ、すなわちトンネル磁気抵抗素子TMRの磁化方向を書換えられるように設計される。
【0028】
図4に例示された動作点では、データ書込対象であるMTJメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がHWRとなるように設計される。すなわち、このデータ書込磁界HWRが得られるように、ビット線BLまたはライトディジット線WDLを流されるデータ書込み電流の値が設計される。一般的に、データ書込磁界HWRは、磁化方向の切換えに必要なスイッチング磁界HSWと、マージン分ΔHとの和で示される。すなわち、HWR=HSW+ΔHで示される。
【0029】
トンネル磁気抵抗素子TMRに一旦書込まれた磁化方向、すなわちMTJメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子TMR、アクセストランジスタATRのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子TMR以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた2種類の正規メモリセルの電気抵抗についても、RmaxおよびRminで示し、両者の差をΔR(すなわち、ΔR=Rmax−Rmin)と示すものとする。
【0030】
再び図2を参照して、メモリセルアレイ55において、メモリセルMCおよびダミーメモリセルDMCによって共有されたメモリセル行にそれぞれ対応して、リードワード線RWL1〜RWLnおよびライトディジット線WDL〜WDLnが配置される。メモリセルMCによって構成されるメモリセル列にそれぞれ対応してビット線対BLPが配置され、ダミーセル行に対しては、ダミーデジット線DDLが配置される。ビット線対BLPは、2本の相補なビット線BLおよび/BLから構成される。ダミーデジット線DDLは、データ書込み時には使用しないが、後述する電流源配線をプリチャージするときに使用する。
【0031】
メモリセルMCは、奇数行において一方のビット線/BLと接続され、偶数行において、他方のビット線BLと接続される。メモリセルMCの各々は、直列に接続された、記憶データのレベルに応じて電気抵抗が変化する磁気記憶部として作用するトンネル磁気抵抗素子TMRおよびアクセスゲートとして作用するアクセストランジスタATRを有する。既に説明したように、アクセストランジスタATRには、半導体基板上に形成された電界効果型トランジスタであるMOSトランジスタが代表的に適用される。トンネル磁気抵抗素子TMRは、2通りの磁化方向のいずれかに磁化されて、その電気抵抗は、RminおよびRmaxのいずれか一方に設定される。
【0032】
メモリアレイ500は、さらに、ロウデコードトランジスタRD1〜RDnと、ダミーロウデコードトランジスタRDdと、電流源配線L1およびL1#とを含む。
【0033】
以下においては、リードワード線RWL〜RWLn,ライトディジット線WDL1〜WDLnおよびロウデコードトランジスタRD〜RDnを総称して、それぞれリードワード線RWL、ライトディジット線WDLおよびロウデコードトランジスタRDとも称する。また、信号および信号線の2値的な高電圧状態(電源電圧Vcc)および低電圧状態(接地電圧GND)のそれぞれを、「Hレベル」および「Lレベル」とも称する。
【0034】
また、複数のメモリアレイブロックのうちの1つの構成のみを図示する場合、電流源とメモリアレイ内の電流源配線とが電気的に接続されているときは、メモリアレイマット外の電流源とメモリアレイブロックとを電気的に接続する電流源配線は、メモリアレイ内の電流源が電気的に接続されている電流源配線と電気的に接続されているものとする。たとえば、図1において、電流源I1と各メモリアレイブロックMABとを電気的に接続する電流源配線LE1は、図2における、電流源I1が電気的に接続される電流源配線L1と電気的に接続されているものとする。
【0035】
さらに、複数のメモリアレイブロックのうちの1つの構成のみを図示する場合、他のメモリアレイブロックにおいても、所望のライトディジット線WDLへ書き込み電流を供給するための電流源配線L1に相当する電流源配線が存在するものとする。例えば、メモリアレイマット100内の他のメモリアレイブロック内の電流源配線の各々は、メモリアレイマット100の外にある電流源配線LE1とそれぞれ電気的に接続されるものとする。したがって、以下において、たとえば、電流源配線L1の電圧状態および流れる電流量を動作波形図で示す場合、他のメモリアレイブロック内の電流源配線も同様な動作波形図を示す。
【0036】
ロウデコードトランジスタRDの各々は、ライトディジット線WDLと電流源配線L1#との間に設けられる。ロウデコードトランジスタRDの各々には、電流源からメモリアレイへ電流が供給される構成では、NチャネルMOSトランジスタが使用され、メモリアレイから電流源へ電流を流す構成において、PチャネルMOSトランジスタが使用される。ロウデコードトランジスタRDの各々のゲートは、ロウデコーダ50と接続される。
【0037】
ダミーロウデコードトランジスタRDdは、ダミーデジット線DDLと電流源配線L1#との間に設けられる。ダミーロウデコードトランジスタRDdには、電流源からメモリアレイへ電流が供給される構成では、NチャネルMOSトランジスタが使用され、メモリアレイから電流源へ電流を流す構成においては、PチャネルMOSトランジスタが使用される。ロウデコードトランジスタRDの各々のゲートは、ロウデコーダ50と接続される。
【0038】
ダミーロウデコードトランジスタRDdのゲートは、ロウデコーダ50と接続される。
【0039】
ロウデコーダ50は、ロウアドレス信号に応じて、所望のロウデコードトランジスタRDまたはダミーロウデコードトランジスタRDdのゲートにHレベルの信号を送り、所望のライトディジット線WDLと電流源配線L1#とを電気的に接続するか、またはダミーデジット線DDLと電流源配線L1#とを電気的に接続する。ロウデコーダ50は、供給される電圧が所定レベル以上になると活性化される。
【0040】
電流源配線L1は、電流源配線LE1(図示せず)を介して電流源I1と電気的に接続される。電流源配線L1へは、電流源I1から所定の電流が供給される。電流源配線L1#の一端は接地電圧GNDに接続され、他端は、フローティング状態に設定される。
【0041】
メモリアレイ500は、さらに、ビット線対BLPごとに設けられたコラムセレクトゲートCSGおよびプリチャージ・イコライズ回路P/Eと、データ線/DBおよびDBとを含む。
【0042】
コラムセレクトゲートCSGは、NチャネルMOSトランジスタ44および45を有する。NチャネルMOSトランジスタ44および45は、ビット線/BLおよびBLとデータ線/DBおよびDBとの間にそれぞれ設けられる。メモリセルMCからのデータ読出し時、NチャネルMOSトランジスタ44および45のゲートにコラム選択信号CSLjがNチャネルMOSトランジスタ44および45のゲートに入力されると、NチャネルMOSトランジスタ44および45は、ビット線/BLおよびBLとデータ線/DBおよびDBとをそれぞれ電気的に接続する。
【0043】
その後、ビット線/BLおよびBLに生じた微小な電位差がデータ線/DBおよびDBを介してセンスアンプ(図示せず)に入力され、増幅される。
【0044】
プリチャージ・イコライズ回路P/Eは、NチャネルMOSトランジスタ41,42および43を有する。NチャネルMOSトランジスタ41および43は、ビット線/BLおよびBLと接地電圧GNDとの間にそれぞれ設けられる。NチャネルMOSトランジスタ42は、ビット線/BLおよびBLとの間に設けられる。NチャネルMOSトランジスタ41,42および43のゲートにHレベルのプリチャージ・イコライズ信号BLEQが入力されると、ビット線/BLおよびBLは、接地電圧GNDにそれぞれプリチャージされ、イコライズされる。データ読出し時は、Lレベルのプリチャージ・イコライズ信号BLEQがNチャネルMOSトランジスタ41,42および43のゲートに入力されビット線/BLおよびBLのプリチャージおよびイコライズは解除される。
【0045】
次に、ビット線BLに対するデータ書込み電流の供給構成およびデータ読出構成について、図2を用いて説明する。
【0046】
図2を参照して、メモリアレイ500は、さらに、各メモリセル列に対応して設けられたビット線ドライバ30a,30と、データ書込み回路40とを含む。
【0047】
ビット線ドライバ30aは、対応するビット線BLの一端側と、電源電圧Vccおよび接地電圧GNDとの間にそれぞれ接続されたドライバトランジスタ33および34を有する。同様に、ビット線ドライバ30は、対応するビット線BLの他端側と、電源電圧Vccおよび接地電圧GNDとの間にそれぞれ接続されたドライバトランジスタ31および32を有する。ドライバトランジスタ33,31はPチャネルMOSトランジスタで構成され、ドライバトランジスタ34,32はNチャネルMOSトランジスタで構成される。
【0048】
ドライバトランジスタ33および34のゲートへは書込み制御信号/WTa0およびWTa1がそれぞれ入力され、ドライバトランジスタ31および32のゲートへは、書込み制御信号/WTb0およびWTb1がそれぞれ入力される。
【0049】
各メモリセル列において、ビット線ドライバ30aは、書込み制御信号/WTa0およびWTa1に応じて、対応するビット線BLの一端側を、電源電圧Vccまたは接地電圧GNDで駆動するか、あるいは、いずれの電圧とも接続せずにフローティング状態とする。同様に、ビット線ドライバ30は、書込み制御信号/WTb0およびWTb1に応じて、対応するビット線BLの他端側を、電源電圧Vccまたは接地電圧GNDで駆動するか、あるいはフローティング状態とする。
【0050】
データ書込み回路40は、書込みデータDINおよび列選択結果に応じて、各メモリセル列における書込み制御信号/WTa0,WTa1,/WTb0,WTb1を制御する。書込み制御信号/WTa0,WTa1,/WTb0,WTb1は、選択列のビット線BLに書込みデータDINに応じた方向のデータ書込み電流+Iwまたは−Iwが流れるように設定される。以下においては、ビット線BL上の異なる方向のデータ書込み電流+Iwおよび−Iwを総称して、データ書込み電流±Iwとも表記する。
【0051】
データ書込み回路40は、データ書込み時以外には、各メモリセル列において、書込み制御信号/WTa0,/WTb0をHレベルへ設定し、書込み制御信号WTa1,WTb1をLレベルに設定する。これにより、データ書込み時以外には、各ビット線BLは、フローティング状態に設定される。
【0052】
また、データ書込み回路40は、データ書込時において非選択メモリセル列に対応する、書込み制御信号/WTa0,WTa1,/WTb0,WTb1の各々をHレベルに設定する。これにより、データ書込時に非選択列のビット線BLは、意図しない電流が流れない様に、その両端を接地電圧GNDと接続される。
【0053】
これに対して、データ書込み回路40は、データ書込時において選択メモリセル列に対応する書込み制御信号/WTa0,WTa1,/WTb0,WTb1を、書込みデータDINに応じて設定する。
【0054】
具体的には、書込みデータDINがHレベルであるときには、書込み制御信号/WTa0およびWTa1はLレベルに設定され、書込み制御信号/WTb0およびWTb1はHレベルに設定される。これにより、選択列のビット線BLには、ビット線ドライバ30aから30へ向かう方向にデータ書込み電流+Iwが流される。
【0055】
これに対して、書込みデータDINがLレベルであるときには、書込み制御信号/WTa0およびWTa1はHレベルに設定され、書込み制御信号/WTb0およびWTb1はLレベルに設定される。これにより、選択列のビット線BLには、ビット線ドライバ30から30aへ向かう方向にデータ書込み電流−Iwが流される。なお、ビット線ドライバ30a,30bの駆動電圧を、接地電圧GNDおよび電源電圧Vcc以外の独立した電圧とすることも可能である。
【0056】
次に、データ書込み時、ライトディジット線WDLに電流を流すための動作を説明する。ロウデコーダ50にロウアドレス信号が入力されると所望のロウデコードトランジスタRDがターンオンし、対応するライトディジット線WDLと電源配線L1#が電気的に接続される。したがって、電流源配線L1に接続される電流源I1から電流源配線L1#に接続される接地電圧GNDへ向かって、選択されたライトディジット線WDLに電流が流れる。
【0057】
データ書込み電流±Iwによって、MTJメモリセルMCに対して磁化容易軸(EA)に沿ったデータ書込磁界が印加される。対応するライトディジット線WDLおよびビット線BLの両方にデータ書込み電流が流されたMTJメモリセルMCにおいて、ビット線BL上のデータ書込み電流±Iwの方向に応じた書込みデータが磁気的に書込まれる。
【0058】
以上の説明において、ビット線BLに対するデータ書込み電流の供給構成およびデータ読出し構成について説明したが、ビット線/BLについてもビット線BLに対するデータ書込み電流の供給構成およびデータ読出し構成と同様であるので詳細な説明は繰り返さない。
【0059】
再び図1を参照して、不揮発性記憶装置1000は、さらに、制御回路800とを備える。
【0060】
制御回路800は、アドレス信号に応じて内部回路(図示せず)で生成される制御信号CTに応じて、電流制御信号ICNT1またはICNT2を出力する。電流源I1およびI2は、電流制御信号ICNT1およびICNT2にそれぞれ応じて活性化される。
【0061】
メモリアレイマット100内のメモリアレイブロックMAB内のメモリセルに書込み動作をする時、すなわち、メモリアレイマット100がデータ書込み対象に選択された場合、制御回路800が電流制御信号ICNT1を電流源I1へ送信するよう制御信号CTは設定される。一方、メモリアレイマット200内のメモリアレイブロックMAB内のメモリセルに書込み動作をする場合、制御回路800が電流制御信号ICNT2を電流源I2へ送信するよう制御信号CTは設定される。なお、同時に書込みの対象となるメモリアレイブロックは、1つだけではなく、複数であってもよい。
【0062】
すなわち、1つのメモリアレイマットを2つに分割し、メモリアレイマットの各々に対応して電流源を設け、選択的に活性化させることで、電流源から選択メモリセルへの配線長を半分にすることができる。したがって、電流源から選択メモリセルへの配線抵抗も半分になるので、書込み電流のばらつきを低減させることができる。
【0063】
以上説明したように、実施の形態1に従う不揮発性記憶装置1000においては、データ書込み時、安定的な電流をメモリセルへ供給し、誤書込みの確率を低減することができる。
【0064】
[実施の形態1の変形例1]
図5は、実施の形態1の変形例1に従う不揮発性記憶装置1100の構成を示す概略図である。
【0065】
図5を参照して、不揮発性記憶装置1100は、図1に示す実施の形態1に従う不揮発性記憶装置1000と比較して、電流源I1からメモリアレイマット100内の各メモリアレイブロックMABまでの電流源配線LE1の配線長がそれぞれ等しくなり、電流源I2からメモリアレイマット200内の各メモリアレイブロックMABまでの電流源配線LE2の配線長がそれぞれ等しくなるように構成される点が異なる。それ以外の構成および動作は不揮発性記憶装置1000と同じなので詳細な説明は繰り返さない。
【0066】
したがって、不揮発性記憶装置1100は、不揮発性記憶装置1000よりも、電流源から各メモリアレイブロックMABへの配線長のばらつきを低減できる。
【0067】
その結果、不揮発性記憶装置1100は、不揮発性記憶装置1000の奏する効果に加えて、不揮発性記憶装置1000よりもさらに書込み電流のばらつきを低減することができる。
【0068】
[実施の形態1の変形例2]
図6は、実施の形態1の変形例2に従う不揮発性記憶装置1200の構成を示す概略図である。
【0069】
図6を参照して、不揮発性記憶装置1200は、図1に示す実施の形態1に従う不揮発性記憶装置1000と比較して、電源端子10および20と、電流源I1およびI2との代わりに、電源端子10#1,10#2,20#1および20#2と、電流源I1#1,I1#2,I2#1およびI2#2とを備える点が異なる。
【0070】
電源端子10#1,10#2,20#1および20#2へは、外部から電源電圧Vccが供給される。電源端子10#1,10#2,20#1および20#2は、電流源I1#1,I1#2,I2#1およびI2#2へそれぞれ電源電圧Vccを供給する。電流源I1#1およびI1#2は、メモリアレイマット100内の各メモリアレイブロックMABへ電流源配線LE1を介してそれぞれ電流を供給する。電流源I2#1およびI2#2は、メモリアレイマット200内の各メモリアレイブロックMABへ電流源配線LE2を介してそれぞれ電流を供給する。それ以外の構成は、不揮発性記憶装置1000と同じであるので詳細な説明は繰り返さない。
【0071】
制御回路800は、制御信号CTに応じて、電流源I1#1およびI1#2に電流制御信号ICNT1を送信する。制御回路800は、さらに、制御信号CTに応じて、電流源I2#1およびI2#2に電流制御信号ICNT2を送信する。
【0072】
電流源I1#1およびI1#2は、電流制御信号ICNT1に応じて活性化される。電流源I2#1およびI2#2は、電流制御信号ICNT2に応じて活性化される。
【0073】
メモリアレイマット100内のメモリアレイブロックMAB内のメモリセルに書込み動作をする場合、制御回路800が電流制御信号ICNT1を電流源I1#1およびI1#2へ送信するよう制御信号CTは設定される。一方、メモリアレイマット200内のメモリアレイブロックMAB内のメモリセルに書込み動作をする場合、制御回路800が電流制御信号ICNT2を電流源I2#1およびI2#2に送信するよう制御信号CTは設定される。なお、同時に書込みの対象となるメモリアレイブロックは、1つだけではなく、複数であってもよい。
【0074】
したがって、不揮発性記憶装置1200は、不揮発性記憶装置1000の奏する効果に加えて、電流源配線LE1およびLE2にそれぞれ2つの電流源が接続されることで、電流源からメモリアレイマット100および200内の各メモリアレイブロックMABへの配線長は短くなる。
【0075】
その結果、不揮発性記憶装置1200は、不揮発性記憶装置1000の奏する効果に加えて、不揮発性記憶装置1000よりもさらに書込み電流のばらつきを低減することができる。
【0076】
なお、本実施の形態では、電流源配線に2つの電流源を接続する構成を示したが、電流源配線に3つ以上の電流源を接続することで、メモリアレイマット内の各メモリアレイブロックへの書込み電流をさらに安定化させることができる。また、本実施の形態では、1つの電流源配線に接続される複数の電流源が全て活性化される例を示したが、本発明は、このような構成だけに限定されない。本発明は、制御回路からの信号を各電流源に独立して送信するようにし、制御回路が所望の電流源のみを選択的に活性化させるような構成にも適用できる。
【0077】
[実施の形態2]
図7は、実施の形態1に従うメモリアレイブロックMAB内のメモリアレイ505の構成を示す回路図である。なお、データ書込み回路40の動作は、実施の形態1において説明したので、データ書込み回路40は図示していない。
【0078】
図7を参照して、メモリアレイ505は、実施の形態1に従うメモリアレイ500と比較して、電流源I1が、電流源配線L1においてライトディジット線WDL1およびWDLnが接続される位置の中心付近の代わりに一端に接続される点が異なる。それ以外の構成は、実施の形態1に示したメモリアレイ500と同じであるので詳細な説明は繰り返さない。
【0079】
電流源配線L1に接続される電流源I1は、電流源配線L1#に接続される接地電圧GNDと対角の位置に配置される。したがって、たとえば、ロウデコードトランジスタRD1がターンオンした場合の電流源I1と電流源配線L1#に接続される接地電圧GNDまでの配線長と、ロウデコードトランジスタRD2がターンオンした場合の電流源I1と電流源配線L1#に接続される接地電圧GNDまでの配線長は等しくなる。すなわち、データ書込み時、どのメモリセルが選択されても電流源I1と電流源配線L1#に接続されるGNDまでの配線長は等しい。そのため、電流源I1と電流源配線L1#との間の配線抵抗も等しくなる。したがって、データ書込み時の書込み電流のばらつきがほとんどなくなる。
【0080】
以上説明したように、実施の形態2に従うメモリアレイ505においては、書込み電流の安定化を図ることができる。
【0081】
[実施の形態2の変形例1]
図8は、実施の形態1に従うメモリアレイブロックMAB内のメモリアレイ510の構成を示す概略図である。
【0082】
図8を参照して、メモリアレイ510は、実施の形態1に従うメモリアレイ500と比較して、電流源配線L1#の一端の代わりに電流源配線L1#の両端に接地電圧GNDがそれぞれ接続される点が異なる。なお、図8に示すメモリアレイ510においては、電流源I1、電流源配線L1,L1#、ライトディジット線WDL、ダミーデジット線DDL、ロウデコードトランジスタRD、ダミーロウデコードトランジスタRDd、ロウデコーダ50以外の構成は、メモリアレイ500と同じであるため、説明に必要な部分のみを図示している。
【0083】
メモリアレイ510では、電流源配線L1#の両端に接地電圧GNDが接続されるため、電流源配線L1#の一端にのみ接地電圧GNDが接続されるメモリアレイ500よりも、電流源配線L1#を接地電圧GNDに固定する力が強くなる。そのため、メモリアレイ510は、メモリアレイ500の構成よりも電流源配線L1#に流れる電流が安定する。さらに、電流源配線L1#の一端だけではなく、両端に接地電圧GNDを接続することで、メモリアレイ510は、メモリアレイ500の構成よりも電流源I1から接地電圧GNDまでの配線長を短くすることができる。したがって、書込み電流のばらつきをさらに低減させることができる。
【0084】
以上説明したように、実施の形態2の変形例1に従うメモリアレイ510においては、実施の形態2に従うメモリアレイ500よりもさらに書込み電流の安定化を図ることができる。
【0085】
[実施の形態2の変形例2]
図9は、実施の形態2の変形例2に従うメモリアレイ520の構成を示す概略図である。
【0086】
図9を参照して、メモリアレイ520は、実施の形態2の変形例1に従うメモリアレイ510と比較して、電流源I1の代わりに電流源I1#1およびI1#2を備える点が異なる。
【0087】
メモリアレイ520は、メモリアレイ510と比較して、さらに、電流源配線L1においてライトディジット線WDL1およびWDLnが接続される位置の中心付近に電流源I1が接続される代わりに電流源配線L1の一端および他端に電流源I1#1およびI1#2がそれぞれ接続される点が異なる。電流源I1#1およびI1#2は、電流源I1と同じ電流量を供給する電流源である。それ以外の構成は、メモリアレイ510と同様であるので詳細な説明は繰り返さない。なお、以下においては、電流源I1#1,I1#2を総括的に電流源I1とも称する。
【0088】
メモリアレイ520においては、電流源配線L1の両端に電源電圧Vccが供給される電流源I1が接続されるため、電流源配線L1の一端にのみ電流源I1が接続されるメモリアレイ510よりも、電流源配線L1を電源電圧Vccに固定する力が強くなる。そのため、メモリアレイ520は、データ書込み時、メモリアレイ510の構成よりもライトディジット線WDLに流れる電流が安定する。
【0089】
以上説明したように、実施の形態2の変形例2に従うメモリアレイ520においては、書込み電流の安定化を図ることができる。
【0090】
[実施の形態2の変形例3]
図10は、実施の形態2の変形例3に従うメモリアレイ530の構成を示す概略図である。
【0091】
図10を参照して、メモリアレイ530は、図9に示す実施の形態2の変形例2に従うメモリアレイ520と比較して、電流源配線L1#の両端に接地電圧GNDが接続される代わりに電流源配線L1#においてロウデコードトランジスタRD1およびロウデコードトランジスタRDnが接続される位置の中心付近に接地電圧GNDが接続される点が異なる。それ以外の構成は、メモリアレイ520と同じであるので詳細な説明は繰り返さない。
【0092】
メモリアレイ530では、電流源配線L1#においてライトディジット線WDL1およびWDLnが接続される位置の中心付近に接地電圧GNDが1つ接続されるため、電流源配線L1#の両端に接地電圧GNDが接続されるメモリアレイ520よりも、電流源配線L1#を接地電圧GNDに固定する力が弱くなる。そのため、メモリアレイ530は、データ書込み時、メモリアレイ520の構成よりもライトディジット線WDLに流れる電流が多少不安定になる。
【0093】
しかし、メモリアレイ530は、データ書込み時、選択されたライトディジット線WDLの位置により、電源電圧I1から接地電圧GNDまでの経路長のばらつきがメモリアレイ520の構成よりも低減される。
【0094】
したがって、実施の形態2の変形例3に従うメモリアレイ530においては、書込み電流の安定化を図ることができる。
【0095】
[実施の形態2の変形例4]
図11は、実施の形態2の変形例4に従うメモリアレイ540の構成を示す概略図である。
【0096】
図11を参照して、メモリアレイ540は、図10に示す実施の形態2の変形例3に従うメモリアレイ530と比較して、電流源配線L1の一端および他端にI1#1およびI1#2が接続される代わりに電流源配線L1の一端および他端に電流源I1#1およびI1#3がそれぞれ接続される点と、電流源配線L1において電流源I1#1およびI1#3が接続される位置の中心付近に電流源I1#2が接続される点が異なる。
【0097】
メモリアレイ540は、メモリアレイ530と比較して、さらに、電流源配線L1#においてロウデコードトランジスタRD1およびロウデコードトランジスタRDnが接続される位置の中心付近に接地電圧GNDが接続される代わりに、電流源配線L1において電流源I1#1およびI1#2が接続される位置の中心付近に接続されるライトディジット線WDLに対応するロウデコードトランジスタRDと接続される電流源配線L1#の位置に接地電圧GNDが接続される点が異なる。
【0098】
メモリアレイ540は、メモリアレイ530と比較して、さらに、電流源配線L1において電流源I1#2およびI1#3が接続される位置の中心付近に接続されるライトディジット線WDLに対応するロウデコードトランジスタRDと接続される電流源配線L1#の位置に接地電圧GNDが接続される点が異なる。それ以外の構成は、メモリアレイ530と同じであるので詳細な説明は繰り返さない。なお、以下においては、電流源I1#1、I1#2およびI1#3を総括的に電流源I1とも称する。
【0099】
メモリアレイ540においては、電流源配線L1の3箇所にそれぞれ電流源I1が接続されるため、電流源配線L1の両端にそれぞれ電流源I1が接続されるメモリアレイ530よりも、電流源配線L1を電源電圧Vccに固定する力が強くなる。さらに、メモリアレイ540においては、電流源配線L1#の2箇所にそれぞれ接地電圧GNDが接続されるため、電流源配線L1#の1箇所に接地電圧GNDが接続されるメモリアレイ530よりも、電流源配線L1#を接地電圧GNDに固定する力が強くなる。
【0100】
さらに、メモリアレイ540は、電流源配線L1の3箇所に電流源I1が接続され、電流源配線L1#の2箇所に接地電圧GNDが接続されるので、データ書込み時、選択されたライトディジット線WDLの位置により、電源電圧I1から設置電圧GNDまでの経路長のばらつきがメモリアレイ530の構成よりも低減される。そのため、メモリアレイ540は、データ書込み時、メモリアレイ530の構成よりもライトディジット線WDLに流れる電流が安定する。
【0101】
したがって、実施の形態2の変形例4に従うメモリアレイ540においては、実施の形態2の変形例3に従うメモリアレイ530よりもさらに書込み電流の安定化を図ることができる。
【0102】
本実施の形態では、電流源配線L1に電流源I1が3つ接続され、電流源配線L1#に接地電圧GNDが2つ接続される構成を示した。なお、電流源配線L1に接続する電流源の数をさらに増やし、電流源配線L1#に接続される接地電圧GNDの数をさらに増やせば、データ書込み時、選択されたライトディジット線WDLの位置による電源電圧I1から設置電圧GNDまでの経路長のばらつきがさらに低減される。したがって、さらなる書込み電流の安定化を図ることができる。
【0103】
[実施の形態3]
図12は、実施の形態3に従う不揮発性記憶装置1000aの構成を示す概略図である。
【0104】
図12を参照して、不揮発性記憶装置1000aは、実施の形態1に従う不揮発性記憶装置1000と比較して、メモリアレイマット100および200の代わりにメモリアレイマット100aおよび200aを備える点と、電源端子10および20の代わりに電源端子80および90を備える点と、電流源I1およびI2の代わりに電流源I1aおよびI2aを備える点が異なる。
【0105】
メモリアレイマット100aおよび200aは、メモリアレイマット100および200と同様、一例として、それぞれ4つのメモリアレイブロックMAB#に分割されている。詳細は後述するが、メモリアレイブロックMABの各々は、一例として、行列上に配列された複数のメモリセル、アドレスデコーダ、ビット線、ライトディジット線およびリードワード線を含む。なお、メモリアレイマットは、1つのアドレスデコーダで複数のメモリアレイブロックに含まれるビット線、ライトディジット線およびリードワード線を選択するような構成であってもよい。
【0106】
不揮発性記憶装置1000aは、不揮発性記憶装置1000と比較して、さらに、電流源I1がメモリアレイマット100内の各メモリアレイブロックMABへ電流源配線LE1を介して電流を供給する代わりにメモリアレイマット100a内の各メモリアレイブロックMAB#から電流源配線LE1を介して電流源I1aへ電流が供給される点と、電流源I2がメモリアレイマット200内の各メモリアレイブロックMABへ電流源配線LE2を介して電流を供給する代わりにメモリアレイマット200a内の各メモリアレイブロックMAB#から電流源配線LE2を介して電流源I2aへ電流が供給される点とが異なる。それ以外の構成は、不揮発性記憶装置1000と同様なので詳細な説明は繰り返さない。
【0107】
電流源I1aおよびI2aは、接地電圧GNDに接続される電源端子80および90へそれぞれ電流を流す。電流源I1aおよびI2aは、電流制御信号ICNT1およびICNT2にそれぞれ応じて活性化される。
【0108】
図13は、実施の形態3に従うメモリアレイブロックMAB#内のメモリアレイ500aの構成を示す回路図である。なお、図13においては、説明の都合上、メモリアレイ500a内に含まれない電流源I1aも図示している。
【0109】
図13を参照して、メモリアレイ500aは、実施の形態1に従うメモリアレイ500と比較して、ロウデコーダ50の代わりロウデコーダ50aを含む点と、電流源配線L1に電流源I1が接続される代わりに電流源I1aが接続される点と、電流源配線L1#の一端に接地電圧GNDの代わりに電源電圧Vccが接続される点が異なる。本構成においては、ロウデコードトランジスタRDの各々は、PチャネルMOSトランジスタが使用され、ダミーロウデコードトランジスタRDdには、PチャネルMOSトランジスタが使用される。それ以外の構成は、メモリアレイ500と同様なので詳細な説明は繰り返さない。
【0110】
ロウデコーダ50aは、ロウアドレス信号に応じて、所望のロウデコードトランジスタRDまたはダミーロウデコードトランジスタRDdのゲートにLレベルの信号を送り、所望のライトディジット線WDLと電流源配線L1#とを電気的に接続するか、またはダミーデジット線DDLと電流源配線L1#とを電気的に接続する。
【0111】
ビット線BLに対するデータ書込み電流の供給構成およびデータ読出し構成については、メモリアレイ500と同様なので詳細な説明は繰り返さない。
【0112】
次に、メモリアレイ500aにおいて、データ書込み時、ライトディジット線WDLに電流を流すための動作を説明する。ロウデコーダ50aにロウアドレス信号が入力されると所望のロウデコードトランジスタRDがターンオンし、対応するライトディジット線WDLと電源配線L1#が電気的に接続される。したがって、電流源配線L1#に接続される電源電圧Vccから選択されたライトディジット線WDLを介して、電流源配線L1に接続される電流源I1aへ向かって電流が流れる。
【0113】
再び図12を参照して、不揮発性記憶装置1000aの動作の説明をする。メモリアレイマット100a内のメモリアレイブロックMAB#内のメモリセルに書込み動作をする場合、制御回路800が電流制御信号ICNT1を電流源I1aに送信するよう制御信号CTは設定される。一方、メモリアレイマット200a内のメモリアレイブロックMAB#内のメモリセルに書込み動作をする場合、制御回路800が電流制御信号ICNT2を電流源I2に送信するよう制御信号CTは設定される。なお、同時に書込みの対象となるメモリアレイブロックは、1つだけではなく、複数であってもよい。
【0114】
すなわち、不揮発性記憶装置1000aは、メモリアレイマット100aおよび200a内の各メモリアレイブロックMAB#から電源端子80および90にそれぞれ電流が供給される構成であっても、不揮発性記憶装置1000と同様に1つのメモリアレイマットを2つに分割し、メモリアレイマットの各々に対応して電流源を設け、選択的に活性化させることで、電流源から選択メモリセルへの配線長を半分にすることができる。したがって、電流源から選択メモリセルへの配線抵抗も半分になるので、書込み電流のばらつきを低減させることができる。
【0115】
以上説明したように、実施の形態3に従う不揮発性記憶装置1000aにおいては、実施の形態1に従う不揮発性記憶装置1000と同様の効果を得ることができる。
【0116】
[実施の形態3の変形例1]
図14は、実施の形態3の変形例1に従う不揮発性記憶装置1100aの構成を示す概略図である。
【0117】
図14を参照して、不揮発性記憶装置1100aは、図12に示す実施の形態3に従う不揮発性記憶装置1000aと比較して、メモリアレイマット100a内の各メモリアレイブロックMAB#から電流源I1aまでの電流源配線LE1の配線長がそれぞれ等しくなり、メモリアレイマット200a内の各メモリアレイブロックMAB#から電流源I2aまでの電流源配線LE2の配線長がそれぞれ等しくなるように構成される点が異なる。それ以外の構成および動作は不揮発性記憶装置1000aと同じなので詳細な説明は繰り返さない。
【0118】
したがって、不揮発性記憶装置1100aは、不揮発性記憶装置1000aよりも、メモリアレイマット100aおよび200a内の各メモリアレイブロックMAB内の選択メモリセルから電流源までの配線長は短くなる。
【0119】
その結果、不揮発性記憶装置1100aは、不揮発性記憶装置1000aの奏する効果に加えて、不揮発性記憶装置1000aよりもさらに書込み電流のばらつきを低減させることができる。
【0120】
[実施の形態3の変形例2]
図15は、実施の形態3の変形例2に従う不揮発性記憶装置1200aの構成を示す概略図である。
【0121】
図15を参照して、不揮発性記憶装置1200aは、図12に示す実施の形態3に従う不揮発性記憶装置1000aと比較して、電源端子80および90と、電流源I1aおよびI2aとの代わりに、電源端子80#1,80#2,90#1および90#2と、電流源I1a#1,I1a#2,I2#a1およびI2a#2とを備える点が異なる。電流源I1a#1,I1a#2,I2#a1およびI2a#2は、電源端子80#1,80#2,90#1および90#2に接続される。
【0122】
メモリアレイマット100a内の各メモリアレイブロックMAB#は、電流源配線LE1を介して電流源I1a#1およびI1a#2へ電流を供給する。メモリアレイマット200a内の各メモリアレイブロックMAB#は、電流源配線LE2を介して電流源I2a#1およびI2a#2へ電流を供給する。電流源I1a#1,I1a#2,I2#a1およびI2a#は、接地電圧GNDに接続される電源端子80#1,80#2,90#1および90#2へそれぞれ電流を流す。それ以外の構成は、不揮発性記憶装置1000aと同様であるので詳細な説明は繰り返さない。
【0123】
制御回路800は、制御信号CTに応じて、電流源I1a#1およびI1a#2に電流制御信号ICNT1を送信する。制御回路800は、さらに、制御信号CTに応じて、電流源I2a#1およびI2a#2に電流制御信号ICNT2を送信する。
【0124】
電流源I1a#1およびI1a#2は、電流制御信号ICNT1に応じて活性化される。電流源I2#1およびI2#2は、電流制御信号ICNT2に応じて活性化される。
【0125】
メモリアレイマット100a内のメモリアレイブロックMAB#内のメモリセルに書込み動作をする場合、制御回路800が電流制御信号ICNT1を電流源I1a#1およびI1a#2へ送信するよう制御信号CTは設定される。一方、メモリアレイマット200a内のメモリアレイブロックMAB#内のメモリセルに書込み動作をする場合、制御回路800が電流制御信号ICNT2を電流源I2a#1およびI2a#2に送信するよう制御信号CTは設定される。なお、同時に書込みの対象となるメモリアレイブロックは、1つだけではなく、複数であってもよい。
【0126】
したがって、不揮発性記憶装置1200aは、電流源配線LE1およびLE2にそれぞれ2つの電流源が接続されることで、メモリアレイマット100aおよび200a内の各メモリアレイブロックMAB#内の選択メモリセルから電流源までの配線長は短くなる。
【0127】
その結果、不揮発性記憶装置1200aは、不揮発性記憶装置1000aの奏する効果に加えて、不揮発性記憶装置1000aよりもさらに書込み電流のばらつきを低減することができる。
【0128】
なお、本実施の形態では、電流源配線に2つの電流源を接続する構成を示したが、電流源配線に3つ以上の電流源を接続することで、選択メモリセルへの書込み電流をさらに安定化させることができる。また、本実施の形態では、1つの電流源配線に接続される複数の電流源が全て活性化される例を示したが、本発明は、このような構成だけに限定されない。本発明は、制御回路からの信号を各電流源に独立して送信するようにし、制御回路が所望の電流源のみを選択的に活性化させるような構成にも適用できる。
【0129】
[実施の形態4]
図16は、実施の形態3に従うメモリアレイブロックMAB#内のメモリアレイ505aの構成を示す回路図である。
【0130】
図16を参照して、メモリアレイ505aは、図7に示す実施の形態2に従うメモリアレイ505と比較して、ロウデコーダ50の代わりにロウデコーダ50aを含む点と、電流源配線L1の一端に電流源I1の代わりに電流源I1aが接続される点と、電流源配線L1#の一端に接地電圧GNDの代わりに電源電圧Vccが接続される点が異なる。電流源I1aは、接地電圧GNDと接続される。本構成においては、ロウデコードトランジスタRDの各々は、PチャネルMOSトランジスタが使用され、ダミーロウデコードトランジスタRDdには、PチャネルMOSトランジスタが使用される。それ以外の構成は、メモリアレイ505と同様なので詳細な説明は繰り返さない。
【0131】
すなわち、メモリアレイ505aは、メモリアレイ505と同様、電流源配線L1に接続される電流源I1aは、電流源配線L1#に接続される電源電圧Vccと対角の位置に配置される。
【0132】
したがって、実施の形態4に従うメモリアレイ505aにおいては、実施の形態2に従うメモリアレイ505と同様の効果を得ることができる。
【0133】
[実施の形態4の変形例1]
図17は、実施の形態3に従うメモリアレイブロックMAB#内のメモリアレイ510aの構成を示す概略図である。
【0134】
図17を参照して、メモリアレイ510aは、図8に示す実施の形態2の変形例1に従うメモリアレイ510と比較して、ロウデコーダ50の代わりロウデコーダ50aを含む点と、電流源配線L1に接続される電流源I1の代わりにI1aが接続される点と、電流源配線L1#の両端に接地電圧GNDの代わりに電源電圧Vccがそれぞれ接続される点が異なる。電流源I1aは接地電圧GNDに接続される。本構成においては、ロウデコードトランジスタRDの各々は、PチャネルMOSトランジスタが使用され、ダミーロウデコードトランジスタRDdには、PチャネルMOSトランジスタが使用される。それ以外の構成は、メモリアレイ510と同様なので詳細な説明は繰り返さない。
【0135】
メモリアレイ510aは、メモリアレイ510の構成において、電流源と接地電圧を逆に配置した構成となるが、メモリアレイ510と同様の効果を得ることができる。
【0136】
[実施の形態4の変形例2]
図18は、実施の形態4の変形例2に従うメモリアレイ520aの構成を示す概略図である。
【0137】
図18を参照して、メモリアレイ520aは、図9に示す実施の形態2の変形例2に従うメモリアレイ520と比較して、ロウデコーダ50の代わりロウデコーダ50aを含む点と、電流源配線L1の一端および他端に電流源I1#1およびI1#2の代わりに電流源I1a#1およびI1a#2がそれぞれ接続される点と、電流源配線L1の両端に接地電圧GNDの代わりに電源電圧Vccがそれぞれ接続される点とが異なる。電流源I1a#1およびI1a#2は接地電圧GNDにそれぞれ接続される。本構成においては、ロウデコードトランジスタRDの各々は、PチャネルMOSトランジスタが使用され、ダミーロウデコードトランジスタRDdには、PチャネルMOSトランジスタが使用される。それ以外の構成は、メモリアレイ520と同様なので詳細な説明は繰り返さない。
【0138】
メモリアレイ520aは、メモリアレイ520の構成において、電流源と接地電圧を逆に配置した構成となるが、メモリアレイ520と同様の効果を得ることができる。
【0139】
[実施の形態4の変形例3]
図19は、実施の形態4の変形例3に従うメモリアレイ530aの構成を示す概略図である。
【0140】
図19を参照して、メモリアレイ530aは、図10に示す実施の形態2の変形例3に従うメモリアレイ530と比較して、ロウデコーダ50の代わりロウデコーダ50aを含む点と、電流源配線L1の一端および多端に電流源I1#1およびI1#2の代わりに電流源I1a#1およびI1a#2がそれぞれ接続される点と、電流源配線L1#においてロウデコードトランジスタRD1およびロウデコードトランジスタRDnが接続される位置の中心付近に接地電圧GNDが接続される代わりに電源電圧Vccが接続される点とが異なる。電流源I1a#1およびI1a#2は接地電圧GNDにそれぞれ接続される。本構成においては、ロウデコードトランジスタRDの各々は、PチャネルMOSトランジスタが使用され、ダミーロウデコードトランジスタRDdには、PチャネルMOSトランジスタが使用される。それ以外の構成は、メモリアレイ530と同様なので詳細な説明は繰り返さない。
【0141】
メモリアレイ530aは、メモリアレイ530の構成において、電流源と接地電圧を逆に配置した構成となるが、メモリアレイ530と同様の効果を得ることができる。
【0142】
[実施の形態4の変形例4]
図20は、実施の形態4の変形例4に従うメモリアレイ540aの構成を示す概略図である。
【0143】
図20を参照して、メモリアレイ540aは、図11に示す実施の形態2の変形例4に従うメモリアレイ540と比較して、ロウデコーダ50の代わりロウデコーダ50aを含む点と、電流源配線L1に電流源I1#1、I1#2およびI1#3がそれぞれ接続される位置に、電流源I1#1、I1#2およびI1#3の代わりに電流源I1a#1、I1a#2およびI1a#3がそれぞれ接続される点と、電流源配線L1#に接地電圧GNDが接続される位置に、接地電圧GNDの代わりに電源電圧Vccがそれぞれ接続される点が異なる。電流源I1a#1、I1a#2およびI1a#3は接地電圧GNDにそれぞれ接続される。本構成においては、ロウデコードトランジスタRDの各々は、PチャネルMOSトランジスタが使用され、ダミーロウデコードトランジスタRDdには、PチャネルMOSトランジスタが使用される。それ以外の構成は、メモリアレイ540と同様なので詳細な説明は繰り返さない。
【0144】
メモリアレイ540aは、メモリアレイ540の構成において、電流源と接地電圧を逆に配置した構成となるが、メモリアレイ540と同様の効果を得ることができる。
【0145】
[実施の形態5]
次に、本実施の形態に従う不揮発性記憶装置との比較のために、既に説明した不揮発性記憶装置1000の一部を詳細に示し、その問題点を説明する。
【0146】
図21は、実施の形態1に従う不揮発性記憶装置1000のメモリアレイマット100内のメモリアレイブロックMABの1つを詳細に示した図である。
【0147】
図21においては、不揮発性記憶装置1000の1つのメモリアレイブロックMABの1つに、説明のためメモリアレイ505の構成を図示している。
【0148】
電流源配線LE1および電流源配線L1には、それぞれ寄生容量C1およびC2が生じる。電流源配線L1は電流源配線LE1よりも長くなるのが一般的なため、寄生容量C2は寄生容量C1より大きい。
【0149】
図21に示す不揮発性記憶装置1000の構成において、ロウデコーダ50の活性化前に、外部および電流源配線L1を電源電圧Vccでプリチャージしておくと、ロウデコーダ50の活性後、選択されたライトワード線WDLに流れる書込み電流に電流源配線L1に生じる寄生容量C2から生じる電流が重畳してしまう。そのため、ライトワード線WDLに通常の書込み電流よりも大きい過大な電流が生じ、選択されたライトワード線WDLの近傍に配列された非選択メモリセルにデータの誤書込みが行なわれる可能性が生じる。
【0150】
また、図21に示す不揮発性記憶装置1000の構成において、書込み電流を発生するために電流源に供給される電圧は、メモリアレイマット内部で使用される電圧よりも大きい。そのため、電源投入時にロウデコーダ50が活性化する前、すなわちライトディジット線WDLが選択状態になっている可能性がある時に、電流源からの電流に寄生容量C2から生じた電流が重畳されて、過大な電流が発生し、ライトワード線WDLの近傍に配列されたメモリセルにデータの誤書込みが行なわれる可能性が生じる。
【0151】
上記問題を解決するために、電流源配線LE1およびL1を電源電圧Vccとは異なる接地電圧GNDプリチャージとすることで、過大な電流の発生を防ぐ。
【0152】
図22は、実施の形態5に従う不揮発性記憶装置1500の構成を示す概略図である。
【0153】
不揮発性記憶装置1500は、メモリアレイマット100と、電源端子10と、クロック端子60と、制御端子70と、電圧設定回路107と、制御回路108と、電流源110と、を備える。
【0154】
電源端子10へは、電源電圧Vccが供給される。クロック端子60へは、外部クロックExt.CLKが入力される。制御端子70へは、外部書込み信号Ext.WEが入力される。
【0155】
電圧設定回路107は、ノードNIと接地電圧GNDとの間に設けられたNチャネルMOSトランジスタ117を含む。
【0156】
制御回路108は、インバータ111,112,118と、NOR回路113とを含む。インバータ111は、クロック端子60から入力される外部クロックExt.CLKの反転レベルの信号を出力する。インバータ112は、制御端子70から入力される外部書込み信号Ext.WEの反転レベルの信号を出力する。NOR回路113は、インバータ111および112の出力信号の否定的論理和演算を行なった信号WEを出力する。すなわち、インバータ111および112の出力信号がそれぞれLレベルであれば、信号WEは、Hレベルに設定される。インバータ118は、信号WEの反転レベルの信号を電圧設定回路107内のNチャネルMOSトランジスタ117のゲートへ入力する。
【0157】
電流源110は、PチャネルMOSトランジスタ114,116と、NチャネルMOSトランジスタ115と、基準電圧発生回路119とを含む。
【0158】
PチャネルMOSトランジスタ116は、電源端子10とノードNIとの間に設けられる。PチャネルMOSトランジスタ114のソースおよびドレインは、電源電圧VccおよびPチャネルMOSトランジスタ116のゲートにそれぞれ接続される。NチャネルMOSトランジスタ115のドレインおよびソースは、PチャネルMOSトランジスタ114のドレインおよびNチャネルMOSトランジスタ116のゲートの接続ノードおよび基準電圧発生回路119にそれぞれ接続される。PチャネルMOSトランジスタ114およびNチャネルMOSトランジスタ115のゲートへは、信号WEが入力される。
【0159】
ノードNIは、メモリアレイマット100内の各メモリアレイブロックMABへ電流を供給するための電流原配線LE1と接続される。
【0160】
基準電圧発生回路119は、メモリアレイマット100内のライトディジット線WDLに流れる書込み電流が最適となるような電圧Vrefを発生させる。Vrefは一般的に、電源電圧Vccと接地電圧GNDとの中間のレベルに設定される。
【0161】
信号WEがLレベルの期間は、NチャネルMOSトランジスタ117がターンオンするが、PチャネルMOSトランジスタ116はターンオンしない。したがって、信号WEがLレベルの期間は、電圧設定回路107の動作により、常に電流源配線LE1およびL1の電圧は、接地電圧GNDにプリチャージされる。
【0162】
一方、信号WEがHレベルに設定されると、NチャネルMOSトランジスタ117はターンオフし、NチャネルMOSトランジスタ115がターンオンする。したがって、PチャネルMOSトランジスタ116のゲートには、電圧Vrefが印加されるため、PチャネルMOSトランジスタ116は、ターンオンする。その結果、電流源配線LE1およびL1の電圧レベルは電源電圧Vccに設定される。
【0163】
図23は、実施の形態5に従う不揮発性記憶装置1500の書込み電流発生までの動作を説明する動作波形図である。図23において、LE1およびL1は、電流源配線LE1およびL1の電圧レベルの変化を示す。Iwは電流源110から流れ出る書込み電流の変化を示す。
【0164】
次に、図22および23を用いて、不揮発性記憶装置1500の書込み電流発生までの動作を説明する。外部クロックExt.CLKおよび外部書込み信号WEの少なくとも一方がLレベルの期間は、電流源配線LE1およびL1は、接地電圧GNDにプリチャージされている。外部クロックExt.CLKおよび外部書込み信号WEがそれぞれHレベルになる時刻t1において、信号WEはHレベルとなる。それにともない、電流源配線LE1およびL1の電圧レベルは、接地電圧GNDから電源電圧Vccとなる。同時に、電流源配線L1の電圧レベルが上昇するとともに、電流源110から流れ出る書込み電流Iwも増加する。
【0165】
図24は、実施の形態5に従う不揮発性記憶装置1500の電源投入時の動作を説明する動作波形図である。
【0166】
次に、図22および24を用いて、不揮発性記憶装置1500の電源投入時のの動作を説明する。電源投入後の時刻t1において、電流源110に供給される電源電圧Vccが所定レベルに達すると、外部クロックExt.CLKが入力されても、外部からのデータ書込み指示がなければ、すなわち、外部書込み信号Ext.WEがLレベルであれば、信号WEはLレベルを維持する。したがって、電流源配線LE1およびL1の電圧レベルは上昇しないため、電流源110から流れ出る書込み電流Iwも発生しない。
【0167】
以上説明したように、実施の形態5に従う不揮発性記憶装置1500において、電流源配線LE1およびL1は、通常、接地電圧GNDでプリチャージされているため、書込み電流が生じるまで寄生容量C1およびC2は充電されない。したがって、メモリアレイマット100内のロウデコーダ50により選択されたライトディジット線WDLに過大な電流が流れるのを防ぐことができ、通常のデータ書込み時および電源投入時においても、データの誤書込みを防ぐことができる。
【0168】
[実施の形態5の変形例1]
実施の形態5に従う不揮発性記憶装置1500の構成は、通常、電流源配線LE1およびL1を接地電圧GNDにプリチャージしておき、データ書込み時に電流源配線LE1およびL1の電圧レベルを上げることにより、データの誤書込みを防ぐ構成であった。しかし、不揮発性記憶装置1500の構成において、接地電圧GNDプリチャージだと、電流源配線L1の電圧レベルが十分な書込み電流を供給する電圧になるまでに時間がかかり、選択メモリセルへのデータの書込み時間が遅くなってしまう。そこで、ライトディジット線WDLに過大な電流の発生を防ぐとともに選択メモリセルへのデータの書込み時間を速くするための構成を以下に説明する。具体的には、電流源配線LE1およびL1を接地電圧GNDではなく、中間電位プリチャージとする。
【0169】
図25は、実施の形態5の変形例1に従う不揮発性記憶装置1510の構成を示す概略図である。
【0170】
図25を参照して、不揮発性記憶装置1510は、図22に示す実施の形態5に従う不揮発性記憶装置1500と比較して、電圧設定回路107の代わりに電圧設定回路107aを備える点が異なる。
【0171】
電圧設定回路107aは、電圧設定回路107と比較して、NチャネルMOSトランジスタ117のソースに接地電圧GNDが接続される代わりに中間電圧Vprが供給される。それ以外の構成は、不揮発性記憶装置1500と同様であるので詳細な説明は繰り返さない。
【0172】
中間電圧Vprは、内部電流源配線L1が所望のライトディジット線WDLに十分な書込み電流を流すことが可能な電圧レベルであるVw以下の電圧に設定される。なお、本実施の形態においては、電源電圧Vccは電圧Vwと等しいとする。
【0173】
したがって、不揮発性記憶装置1510においては、信号WEがLレベルの期間は、常に電流源配線LE1およびL1の電圧は、中間電圧Vprにプリチャージされる。一方、信号WEがHレベルに設定されると電流源配線LE1およびL1の電圧レベルは電圧Vwに設定される。
【0174】
図26は、実施の形態5の変形例1に従う不揮発性記憶装置1510の書込み電流発生までの動作を説明する動作波形図である。図26において、LE1およびL1は、電流源配線LE1およびL1の電圧レベルの変化を示す。Iwは電流源110から流れ出る書込み電流の変化を示す。
【0175】
次に、図25および26を用いて、不揮発性記憶装置1510の書込み電流発生までの動作を説明する。外部クロックExt.CLKおよび外部書込み信号WEの少なくとも一方がLレベルの期間は、電流源配線LE1およびL1は、電圧Vprにプリチャージされている。外部クロックExt.CLKおよび外部書込み信号WEがそれぞれHレベルになる時刻t1において、信号WEはHレベルとなる。それにともない、電流源110から流れ出る書込み電流Iwも増加し、電流源配線LE1およびL1の電圧レベルは、中間電圧Vprから十分な書込み電流を供給できる電圧Vwとなる。
【0176】
以上の動作により、データ書込み時、中間電圧Vprでプリチャージされていた寄生容量C1およびC2から生じる電流が、電流源配線LE1およびL1に発生するが、その電流量は、電源電圧Vccプリチャージの時よりも約半分であるため、ライトディジット線WDLに過大な電流が流れるのを防ぐことができる。さらに、電流源配線L1を中間電圧Vprでプリチャージすることで、接地電圧GNDプリチャージのときよりも、電流源配線L1の電圧レベルが所望の電圧に速く達することができ、選択メモリセルへのデータの書込み時間を速めることが可能となる。
【0177】
[実施の形態5の変形例2]
次に、データ書込み時には使用されなかったダミーデジット線DDLを用いて、電流源配線L1を中間電位プリチャージする構成を以下に説明する。
【0178】
図27は、実施の形態5の変形例2に従う不揮発性記憶装置1550の構成を示す概略図である。
【0179】
図27を参照して、不揮発性記憶装置1550は、図22に示す実施の形態5従う不揮発性記憶装置1500と比較して、アドレス端子72と、内部アドレス発生回路150と、制御端子260と、制御回路300とをさらに備える点が異なる。
【0180】
不揮発性記憶装置1550は、不揮発性記憶装置1500と比較して、さらに、メモリアレイマット100の代わりにメモリアレイマット105を備える点が異なる。
【0181】
メモリアレイマット105は、図22に示すメモリアレイマット100と比較して、ダミーデジット線DDLと中間電圧Vprを供給する電源電圧Vprとの間にPチャネルMOSトランジスタRDddが設けられている点と、ロウデコーダ50の代わりにアドレスデコード制御回路160を含む点と、インバータ191をさらに含む点と、ダミーロウデコードトランジスタRDdを含まない点とが異なる。
【0182】
電源電圧Vprは、内部電流源配線L1が所望のライトディジット線WDLに十分な書込み電流を流すことが可能な電圧レベルであるVw以下の電圧に設定される。ダミーデジット線DDLと電流源配線L1#とは、電気的に非接続とされる。それ以外の構成は、不揮発性記憶装置1510と同様なので詳細な説明は繰り返さない。
【0183】
インバータ191は、アドレスデコード制御回路160からの制御信号の反転レベルの信号をPチャネルMOSトランジスタRDddのゲートへ入力する。すなわち、アドレスデコード制御回路160からのHレベルの信号により、PチャネルMOSトランジスタRDddはターンオンする。PチャネルMOSトランジスタRDddがターンオンすると、ダミーデジット線DDLと電気的に接続される内部電流源配線L1は、中間電圧Vprにプリチャージされる。インバータ191へLレベルの信号が入力されると、PチャネルMOSトランジスタRDddはターンオフする。
【0184】
アドレス端子72へは、外部アドレスExt.Addが入力される。内部アドレス発生回路150は、アドレス端子72から外部アドレス信号Ext.Addを受け、内部ロウアドレス信号IAddに変換し、アドレスデコード制御回路160へ出力する。制御端子260へは、制御信号CNTが入力される。制御回路300は、制御信号CNTを受けアドレスデコード制御回路160へ制御信号RTを出力する。
【0185】
図28は、アドレスデコード制御回路160の内部の構成を示す回路図である。
【0186】
図28を参照して、アドレスデコード制御回路160は、ロウデコーダ50bと、ラッチ回路190と、スリーステートバッファ193と、ワンショットパルス発生回路170と、立下り検出回路180と、インバータ194と、NチャネルMOSトランジスタ195とを含む。ラッチ回路190は、インバータ191,192を有する。ラッチ回路190は、入力された信号を一時的に保持し、入力された信号の反転レベルの信号を出力する。NチャネルMOSトランジスタ195は、ノードN1と設置電圧GNDとの間に設けられる。
【0187】
制御信号RTは、ロウデコーダ50bおよびワンショットパルス発生回路170へ入力される。内部ロウアドレス信号IAddは、ロウデコーダ50bへ入力される。
【0188】
ロウデコーダ50bは、Hレベルの制御信号RTが入力されると活性化される。また、ロウデコーダ50bは、内部ロウアドレス信号IAddが入力されると、所望のロウデコードトランジスタRDnを活性化させるための信号Rを出力する。信号Rは、ラッチ回路190において、一時的にデータレベルを保持される。
【0189】
ワンショットパルス発生回路170は、直列に接続された奇数個(一例として3つ)のインバータ171,172および173と、AND回路174とを有する。インバータ171へは、制御信号RTが入力される。AND回路174へは、インバータ173の出力信号および信号RTが入力され、それらの論理積演算をおこなったワンショットパルス信号PUをインバータ191および立下り検出回路180へ出力する。ワンショットパルス発生回路170は、直列に接続されたインバータの数および特性によって、出力信号であるワンショットパルス信号PUがHレベルを維持する時間が決まる。すなわち、インバータの数を増やせば、がHレベルを維持する期間が長くなる。
【0190】
立下り検出回路180は、直列に接続された奇数個(一例として5つ)のインバータ181,182,183,184および185と、NOR回路186とを有する。インバータ181へは、ワンショットパルス信号PUが入力される。NOR回路186へは、インバータ185の出力信号およびワンショットパルス信号PUが入力され、それらの論理和演算をおこなった信号STを出力する。立下り検出回路180は、直列に接続されたインバータの数および特性によって、出力信号がHレベルを維持する時間が決まる。すなわち、インバータの数を増やせば、出力信号STがHレベルを維持する期間が長くなる。
【0191】
スリーステートバッファ193は、Hレベルの信号STが制御端子に入力されると、ラッチ回路190から出力されるデータの反転レベルの信号をノードN1を介して、所望のロウデコードトランジスタRDnへ信号ACTを出力する。インバータ194は、信号STの反転レベルの信号をNチャネルMOSトランジスタのゲートに出力する。
【0192】
図29は、実施の形態5の変形例2に従う不揮発性記憶装置1550の書込み電流発生の動作を説明する動作波形図である。図29において、LE1およびL1は、電流源配線LE1およびL1の電圧レベルの変化を示す。Iwは電流源110から流れ出る書込み電流の変化を示す。
【0193】
次に、図27,28および29を用いて、不揮発性記憶装置1550の書込み電流の発生するまでの動作を説明する。外部クロックExt.CLKおよび外部書込み信号WEの少なくとも一方がLレベルの期間は、電流源配線LE1およびL1は、接地電圧GNDにプリチャージされている。データ書込み動作が開始される時刻t1において、アドレス端子72に外部アドレスExt.Addが入力される。外部アドレスExt.Addは内部アドレス発生回路150によって内部ロウアドレス信号IAddに変換される。同時に、制御端子260に制御信号CNTが制御回路300に入力され、Lレベル信号RTがHレベルに上昇し始める。
【0194】
同時に、内部ロウアドレス信号IAddは、アドレスデコード制御回路160内のロウデコーダ50bに入力される。ロウデコーダ50bは、所望のロウデコードトランジスタRDnを活性化させるためのHレベルの信号Rを出力するまでにある程度の時間を要する。ロウデコーダ50bからHレベルの信号Rが出力されるまでの期間中の時刻t2において、信号RTがHレベルになると、ワンショットパルス発生回路170からワンショットパルス信号PUが出力される。
【0195】
その後、外部クロックExt.CLKおよび外部書込み信号WEがそれぞれHレベルになる時刻t3において、信号WEはHレベルとなる。それにともない、電流源配線LE1およびL1の電圧レベルは、接地電圧GNDから電源電圧Vccへ上昇し始める。また、電流源110aから流れ出る書込み電流Iwも増加し始める。
【0196】
Hレベルになったワンショットパルス信号PUは、インバータ191へ入力され、ワンショットパルス信号PUがHレベルの期間、PチャネルMOSトランジスタRDddはターンオンし、ダミーデジット線DDLと電気的に接続される電流源配線L1は、中間電圧Vprにプリチャージされる。その後、アドレスデコード制御回路160内のロウデコーダ50bからHレベルの信号Rが出力される。Hレベルの信号Rは、ラッチ回路190でLレベルの信号に変換され、一時的に保持される。
【0197】
そして、立下り検出回路180は、ワンショットパルス信号PUの立下りを検出すると、Hレベルの信号STを出力する。ワンショットパルス信号PUがLレベルになると、電流源配線L1の中間電圧Vprのプリチャージは解除される。スリーステートバッファ193の制御端子にHレベルの信号STが入力されると、スリーステートバッファ193は、時刻t4において、ラッチ回路190で保持していたLレベルの信号RをHレベルの信号ACTとして、所望のロウデコードトランジスタRDnのゲートへ出力し、ロウデコードトランジスタRDnをターンオンさせる。その後、信号STがLレベルになると、NチャネルMOSトランジスタ195がターンオンし、ノードN1の電圧はLレベルとなる。同時に、Lレベルの信号STがスリーステートバッファ193の制御端子にも入力されるので、信号ACTは、時刻t5においてLレベルとなり、ロウデコードトランジスタRDnはターンオフされる。
【0198】
ロウデコードトランジスタRDnがターンオンされる時刻t4においては、内部電流源配線L1の電圧は、ライトディジット線WDLに十分な書込み電流を流すことが可能な電圧に達しているので、ロウデコードトランジスタRDnに対応するライトディジット線WDLに安定した書込み電流を流すことができる。
【0199】
以上説明したように、実施の形態5の変形例2に従う不揮発性記憶装置1550においては、アドレス信号をデコードしている期間中に、ダミーデジット線DDLを用いて、電流源配線L1を中間電圧にプリチャージしておくことで、アドレス信号をデコードする期間を有効に活用し、所望のライトディジット線WDLへ安定的な書き込み電流を供給できる。
【0200】
[実施の形態5の変形例3]
実施の形態5では、電流源からメモリアレイマットに電流を供給する構成を示したが、メモリアレイマットから電流源に電流が流れる構成例を以下に示す。なお、以下の構成は、通常のデータ書込み時および電源投入時においても同様に適用可能である。
【0201】
次に、本実施の形態に従う不揮発性記憶装置との比較のために、既に説明した不揮発性記憶装置1000aの一部を詳細に示し、その問題点を説明する。
【0202】
図30は、実施の形態3に従う不揮発性記憶装置1000aのメモリアレイマット100a内のメモリアレイブロックMAB#の1つを詳細に示した図である。
【0203】
図30においては、不揮発性記憶装置1000aの1つのメモリアレイブロックMAB#の1つに、説明のためメモリアレイ505aの構成を図示している。
【0204】
電流源配線LE1および電流源配線L1#には、それぞれ寄生容量C1およびC3が生じる。電流源配線L1#は電流源配線LE1よりも長いのが一般的なため、寄生容量C3は寄生容量C1よりも大きい。
【0205】
図30に示す不揮発性記憶装置1000aの構成において、ロウデコーダ50aの活性化前に、電流源配線LE1およびL1を接地電圧GNDにプリチャージしておくと、ロウデコーダ50aの活性後、選択されたライトワード線WDLに流れる書込み電流に電流源配線L1#に生じる寄生容量C3から生じる電流が重畳してしまう。そのため、ライトワード線WDLに通常の書込み電流よりも大きい過大な電流が生じ、選択されたライトワード線WDLの近傍に配列された非選択メモリセルにデータの誤書込みが行なわれる可能性が生じる。上記問題を解決するために、電流源配線LE1およびL1を接地電圧GNDプリチャージとは異なる電源電圧Vccプリチャージとすることで、過大な電流の発生を防ぐ。
【0206】
図31は、実施の形態5変形例3に従う不揮発性記憶装置1500aの構成を示す概略図である。
【0207】
不揮発性記憶装置1500aは、図22に示す不揮発性記憶装置1500と比較して、メモリアレイマット100の代わりにメモリアレイマット100aを備える点と、電源端子10の代わりに電源端子80を備える点とが異なる。
【0208】
不揮発性記憶装置1500aは、不揮発性記憶装置1500と比較して、さらに、電圧設定回路107の代わりに電圧設定回路127と、制御回路108の代わりに制御回路128と、電流源110の代わりに電流源130とを備える点が異なる。それ以外の構成は、不揮発性記憶装置1500と同様なので詳細な説明は繰り返さない。
【0209】
電源端子80は、接地電圧GNDに接続される。電源端子80は、電流源130から電流を受ける。
【0210】
制御回路108は、インバータ131,132,138と、NOR回路133とを含む。インバータ131は、クロック端子60から入力される外部クロックExt.CLKの反転レベルの信号を出力する。インバータ132は、制御端子70から入力される外部書込み信号Ext.WEの反転レベルの信号を出力する。NOR回路133は、インバータ131および132の出力信号の否定的論理和演算を行なった信号WEを出力する。すなわち、インバータ131および132の出力信号がそれぞれLレベルであれば、信号WEは、Hレベルに設定される。インバータ138は、信号WEの反転レベルの信号/WEを出力する。
【0211】
電圧設定回路127は、電源電圧VccとノードNIとの間に設けられたPチャネルMOSトランジスタ137を含む。PチャネルMOSトランジスタ137のゲートへは信号WEが入力される。
【0212】
電流源130は、NチャネルMOSトランジスタ134,136と、PチャネルMOSトランジスタ135と、基準電圧発生回路119とを含む。
【0213】
NチャネルMOSトランジスタ136は、電源端子80とノードNIとの間に設けられる。NチャネルMOSトランジスタ134のドレインおよびソースは、NチャネルMOSトランジスタ136のゲートおよび接地電圧GNDにそれぞれ接続される。PチャネルMOSトランジスタ135のドレインおよびソースは、NチャネルMOSトランジスタ134のドレインおよびNチャネルMOSトランジスタ136のゲートの接続ノードおよび基準電圧発生回路119にそれぞれ接続される。NチャネルMOSトランジスタ134およびPチャネルMOSトランジスタ135のゲートへは、信号/WEが入力される。
【0214】
基準電圧発生回路119は、メモリアレイマット100a内のライトディジット線WDLに流れる書込み電流が最適となるような電圧Vrefを発生させる。Vrefは一般的に、電源電圧Vccと接地電圧GNDとの中間のレベルに設定される。
【0215】
信号WEがLレベルの期間は、PチャネルMOSトランジスタ137がターンオンするが、NチャネルMOSトランジスタ136はターンオンしない。したがって、信号WEがLレベルの期間は、電圧設定回路127の動作により、常に電流源配線LE1およびL1の電圧は、電源電圧Vccにプリチャージされる。
【0216】
一方、信号WEがHレベルに設定されると、PチャネルMOSトランジスタ137はターンオフし、PチャネルMOSトランジスタ135がターンオンする。したがって、NチャネルMOSトランジスタ136のゲートへは、電圧Vrefが印加されるため、NチャネルMOSトランジスタ136は、ターンオンする。その結果、電流源配線LE1およびL1の電圧レベルは接地電圧GNDに設定される。
【0217】
次に、不揮発性記憶装置1500aの書込み電流発生までの動作を説明する。外部クロックExt.CLKおよび外部書込み信号WEの少なくとも一方がLレベルの期間は、外部および内部電流源配線L1は、電源電圧Vccにプリチャージされている。外部クロックExt.CLKおよび外部書込み信号WEがそれぞれHレベルになると、信号WEはHレベルに設定される。それにともない、電流源配線LE1およびL1の電圧レベルは、電源電圧Vccから接地電圧GNDとなる。電流源配線LE1およびL1の電圧レベルが下降すると同時に、メモリアレイマット100aから電流源110へ流れる電流Iwの電流量も増加する。
【0218】
以上の動作により、電流源配線LE1およびL1には、電流Iwが発生し始めるとき、電流源配線L1および電流源配線L1#の電圧レベルが等しいため、寄生容量C3が充電されているにもかかわらず、メモリアレイマット100a内のロウデコーダにより選択されたライトディジット線WDLに過大な電流が流れるのを防ぐことができ、データの誤書込みを防ぐことができる。
【0219】
[実施の形態5の変形例4]
実施の形態5の変形例3に従う不揮発性記憶装置1500aの構成は、データ書込み前に、電流源配線LE1およびL1を電源電圧Vccプリチャージしておき、データの書込み動作を防ぐ構成であったが、電源電圧Vccプリチャージだと、電流源配線L1の電圧レベルが接地電圧GNDになるまでに時間がかかり、選択メモリセルへのデータの書込み時間が遅くなってしまう。そこで、ライトディジット線WDLに過大な電流の発生を防ぐとともに選択メモリセルへのデータの書込み時間を速くするための構成を以下に説明する。具体的には、電流源配線LE1およびL1を電源電圧Vccではなく、中間電位プリチャージとする。
【0220】
図32は、実施の形態5の変形例4に従う不揮発性記憶装置1510aの構成を示す概略図である。
【0221】
図32を参照して、不揮発性記憶装置1510aは、実施の形態5の変形例3に従う不揮発性記憶装置1500aと比較して、電圧設定回路127の代わりに電圧設定回路127aを備える点が異なる。
【0222】
電圧設定回路127aは、電圧設定回路127と比較して、PチャネルMOSトランジスタ137のソースに電源電圧Vccが接続される代わりに中間電圧Vprが接続される。それ以外の構成は、不揮発性記憶装置1500と同じであるので詳細な説明は繰り返さない。
【0223】
中間電圧Vprは、電流源配線L1#が所望のライトディジット線WDLに十分な書込み電流を流すことが可能な電圧レベルであるVw以下の電圧に設定される。なお、本実施の形態においては、電源電圧Vccは電圧Vwと等しいとする。
【0224】
したがって、不揮発性記憶装置1510aにおいては、信号WEがLレベルの期間は、常に電流源配線LE1およびL1の電圧は、中間電圧Vprにプリチャージされる。一方、信号WEがHレベルに設定されると電流源配線LE1およびL1の電圧レベルは接地電圧GNDに設定される。
【0225】
次に、不揮発性記憶装置1510aの書込み電流発生までの動作を説明する。外部クロックExt.CLKおよび外部書込み信号WEの少なくとも一方がLレベルの期間は、電流源配線LE1およびL1は、中間電圧Vprにプリチャージされている。外部クロックExt.CLKおよび外部書込み信号WEがそれぞれHレベルになると、信号WEはHレベルに設定される。それにともない、電流源配線LE1およびL1の電圧レベルは、中間電圧Vprから接地電圧GNDとなる。電流源配線LE1およびL1の電圧レベルが下降すると同時に、メモリアレイマット100aから電流源130へ流れる電流Iwの電流量も増加する。
【0226】
以上の動作により、データ書込み前に、電流源配線L1を中間電圧Vprにプリチャージしておくと、データ書込み時に、電流源配線L1と電流源配線L1#との電位差により、寄生容量C3に充電されていた電流が発生するが、電流源配線L1を接地電圧GNDにプリチャージした場合よりも寄生容量C3から発生する電流は少ない。
【0227】
したがって、接地電圧GNDプリチャージの時よりもライトディジット線WDLに過大な電流が流れるのを防ぐことができる。さらに、電流源配線L1を中間電圧Vprでプリチャージすることで、電源電圧Vccプリチャージのときよりも、電流源配線L1の電圧が速く接地電圧GNDに達することができ、選択メモリセルへのデータの書込み時間を速めることが可能となる。
【0228】
[実施の形態5の変形例5]
次に、ダミーデジット線DDLを用いて、電流源配線L1を中間電位プリチャージする構成を以下に説明する。
【0229】
図33は、実施の形態5の変形例5に従う不揮発性記憶装置1550aの構成を示す概略図である。
【0230】
図33を参照して、不揮発性記憶装置1550aは、図31に示す実施の形態5の変形例3に従う不揮発性記憶装置1500aと比較して、アドレス端子72と、内部アドレス発生回路150と、制御端子260と、制御回路300とをさらに備える点が異なる。
【0231】
不揮発性記憶装置1550aは、不揮発性記憶装置1500aと比較して、さらに、メモリアレイマット100aの代わりにメモリアレイマット105aを備える点が異なる。
【0232】
メモリアレイマット105aは、図31に示すメモリアレイマット100aと比較して、ダミーデジット線DDLと中間電圧Vprを供給する電源電圧Vprとの間にPチャネルMOSトランジスタRDddが設けられている点と、ロウデコーダ50の代わりにアドレスデコード制御回路160aを含む点と、インバータ192をさらに含む点と、ダミーロウデコードトランジスタRDdを含まない点とが異なる。本構成においては、ロウデコードトランジスタRDの各々は、PチャネルMOSトランジスタが使用される。
【0233】
電源電圧Vprは、内部電流源配線L1が所望のライトディジット線WDLに十分な書込み電流を流すことが可能な電圧レベルであるVw以下の電圧に設定される。ダミーデジット線DDLと電流源配線L1#とは、電気的に非接続とされる。それ以外の構成は、不揮発性記憶装置1510aと同じなので詳細な説明は繰り返さない。
【0234】
アドレスデコード制御回路160aは、アドレスデコード制御回路160と比較して、ワンショットパルス発生回路170の出力先がインバータ191の代わりにインバータ192になる点のみが異なる。それ以外の構成および機能は、アドレスデコード制御回路160と同様である。
【0235】
ダミーデジット線DDLを用いて、電流源配線L1を中間電位プリチャージする際の、内部アドレス発生回路150、制御回路300およびアドレスデコード制御回路160aの動作は実施の形態5の変形例2に従う不揮発性記憶装置1550と同様なので詳細な説明は繰り返さない。
【0236】
したがって、実施の形態5の変形例5に従う不揮発性記憶装置1550aの構成においても、実施の形態5の変形例2に従う不揮発性記憶装置1550と同様な効果が得ることができる。
【0237】
[実施の形態6]
再び図21を参照して、実施の形態1に従う不揮発性記憶装置1000の構成においては、上述において説明したように外部および内部電流源配線L1のそれぞれに寄生容量C1およびC2が生じる。
【0238】
そのうえ、不揮発性記憶装置1000において、書込み電流を発生するために電流源に供給される電圧は、メモリアレイマット内部で使用される電圧よりも大きい。そのため、電源投入時にロウデコーダ50が活性化する前、すなわちライトディジット線WDLが選択状態になっている可能性がある時に、不揮発性記憶装置1000が誤って書込み状態になった場合、電流源からの電流に寄生容量C2から生じた電流が重畳されて、過大な電流が発生し、ライトワード線WDLの近傍に配列されたメモリセルにデータの誤書込みが行なわれる可能性が生じる。
【0239】
上記問題を解決するために、電源変動を抑制するためのデカップル容量を電源配線に配置する構成が考えられる。電流源配線を流れる、ピーク電流のような高周波電流は、このデカップル容量を通過する。
【0240】
図34は、実施の形態6に従うデカップル容量を接続した不揮発性記憶装置1010の構成を示す概略図である。
【0241】
図34を参照して、不揮発性記憶装置1010は、図21に示す不揮発性記憶装置1000と比較して、デカップル容量600および605をさらに備える点が異なる。それ以外の構成は、不揮発性記憶装置1000と同じなので詳細な説明は繰り返さない。
【0242】
デカップル容量600は、電源端子10および電流源I1の接続ノードと接地電圧GNDとの間に電気的に接続される。デカップル容量605は、電源端子20および電流源I2の接続ノードと接地電圧GNDとの間に電気的に接続される。このような構成にすることにより、電源投入時に電流源I1およびI2の消費電流によって生じるピーク電流は、デカップル容量600および605によって除去される。よって、電流源I1およびI2はメモリアレイマット100および200へそれぞれ安定した書込み電流を供給できる。
【0243】
したがって、実施の形態6に従う不揮発性記憶装置1010は、電源投入時のピーク電流を除去することができ、安定した書込み電流を供給できる。
【0244】
なお、本実施の形態では、不揮発性記憶装置1000にデカップル容量を配置した構成となるが、不揮発性記憶装置1100および1200においても、同様に、電源端子および電流源の接続ノードと接地電圧GNDとの間に電気的に接続することで、不揮発性記憶装置1010と同様な効果が得られる。
【0245】
[実施の形態6の変形例1]
図35は、実施の形態6の変形例1に従うデカップル容量を接続した不揮発性記憶装置1010aの構成を示す概略図である。
【0246】
図35を参照して、不揮発性記憶装置1010aは、図30に示す不揮発性記憶装置1000aと比較して、メモリアレイマット100a内のメモリアレイブロックMAB#の1つがデカップル容量610をさらに含む点が異なる。それ以外の構成は、不揮発性記憶装置1000aと同じなので詳細な説明は繰り返さない。
【0247】
デカップル容量610は、メモリアレイブロックMAB#内の電流源配線L1#の一端に接続される電源電圧VccおよびダミーロウデコードトランジスタRDdの接続ノードと接地電圧GNDとの間に電気的に接続される。この構成においても、実施の形態6に従う不揮発性記憶装置1010と同様な効果を得ることができる。
【0248】
なお、メモリアレイブロックMAB#内の構成が図17に示すメモリアレイ510aの構成であっても、電流源配線L1#に接続される電源電圧VccおよびダミーロウデコードトランジスタRDdの接続ノードと接地電圧GNDとの間と、電流源配線L1#に接続される電源電圧VccおよびロウデコードトランジスタRD1の接続ノードと接地電圧GNDとの間とにデカップル容量を設けても実施の形態6に従う不揮発性記憶装置1010と同様な効果を得ることができる。
【0249】
[実施の形態6の変形例2]
図36は、実施の形態6の変形例2に従うデカップル容量を接続したメモリアレイ540bの構成を示す概略図である。
【0250】
図36を参照して、メモリアレイ540bは、図11に示す実施の形態2の変形例4に従うメモリアレイ540と比較して、デカップル容量620,621および622をさらに備える点が異なる。それ以外の構成は、メモリアレイ540と同じなので詳細な説明は繰り返さない。
【0251】
デカップル容量620,621および622は、電源電圧Vccと電流源I1#1、I1#2およびI1#3との間の接続ノードにそれぞれ電気的に接続される。
【0252】
したがって、実施の形態6の変形例2に従うメモリアレイ540bは、実施の形態2の変形例4に従うメモリアレイ540の奏する効果に加えて、電源投入時のピーク電流を除去することができ、安定した書込み電流を供給できる。
【0253】
[実施の形態6の変形例3]
図37は、実施の形態6の変形例3に従うデカップル容量を接続したメモリアレイ540cの構成を示す概略図である。
【0254】
図37を参照して、メモリアレイ540cは、図20に示す実施の形態4の変形例4に従うメモリアレイ540aと比較して、デカップル容量630および631をさらに備える点が異なる。それ以外の構成は、メモリアレイ540aと同じなので詳細な説明は繰り返さない。
【0255】
デカップル容量630および631は、電源電圧Vccおよび電流源配線L1#の接続ノードと接地電圧GNDとの間にそれぞれ電気的に接続される。
【0256】
したがって、実施の形態6の変形例3に従うメモリアレイ540cは、実施の形態4の変形例4に従うメモリアレイ540aの奏する効果に加えて、電源投入時のピーク電流を除去することができ、安定した書込み電流を供給できる。
【0257】
[実施の形態6の変形例4]
実施の形態6で述べた問題点を解決するには、不揮発性記憶装置において、ロウデコーダの活性化後に、電流源を活性化するような構成にすればよい。
【0258】
図38は、実施の形態6の変形例4に従う不揮発性記憶装置1600の構成を示す概略図である。
【0259】
図38を参照して、不揮発性記憶装置1600は、図22に示す実施の形態5に従う不揮発性記憶装置1500と比較して、電源端子73および71と、アドレス端子72と、内部アドレス発生回路150とをさらに備える点が異なる。
【0260】
不揮発性記憶装置1600は、不揮発性記憶装置1500と比較して、さらに、電圧検知回路159をさらに備える点と、制御回路108の代わりに制御回路158と、電圧設定回路107の代わりに電圧設定回路157と、電流源110の代わりに電流源140とを備える点とが異なる。それ以外の構成は不揮発性記憶装置1500と同様なので詳細な説明は繰り返さない。
【0261】
電源端子73へは、外部電源電圧Ext.Vcc1が供給される。電源端子71へは、外部電源電圧Ext.Vcc2が供給される。なお、以下においては、一例として、電源電圧Vcc1およびVcc2はそれぞれ2.5Vおよび1.0Vであるとする。アドレス端子72および内部アドレス発生回路150については、既に説明したので詳細な説明は繰り返さない。なお、以下においては、外部電源電圧Ext.Vcc1および外部電源電圧Ext.Vcc1をそれぞれ電源電圧Vcc1および電源電圧Vcc2とも称する。
【0262】
電圧検知回路159は、電源電圧Vcc1と接地電圧GNDとの間に直列に接続されたPチャネルMOSトランジスタ149bおよびNチャネルMOSトランジスタ149cを含む。PチャネルMOSトランジスタ149bおよびNチャネルMOSトランジスタ149cのゲートへは、電源電圧Vcc2が供給される。
【0263】
制御回路158は、インバータ141,142と、NOR回路143と、インバータ148とを含む。インバータ141は、電源電圧Vcc1で駆動し、クロック端子60から入力される外部クロックExt.CLKの反転レベルの信号を出力する。インバータ142は、電源電圧Vcc1で駆動し、制御端子70から入力される外部書込み信号Ext.WEの反転レベルの信号を出力する。
【0264】
NOR回路143は、インバータ141,142およびPチャネルMOSトランジスタ149bおよびNチャネルMOSトランジスタ149cの接続ノードN#からそれぞれ出力される信号の否定的論理和演算をした信号WEを出力する。インバータ148は、信号WEの反転レベルの信号を出力する。すなわち、インバータ141,142および接続ノードN#の出力信号がそれぞれLレベルであれば、信号WEは、Hレベルに設定される。
【0265】
電圧設定回路157は、ノードのNI2と接地電圧GNDとの間に設けられたNチャネルMOSトランジスタ147を含む。NチャネルMOSトランジスタ147のゲートへは、信号WEの反転レベルの信号が入力される。
【0266】
電流源140は、PチャネルMOSトランジスタ144,146と、NチャネルMOSトランジスタ145と、基準電圧発生回路119とを含む。PチャネルMOSトランジスタ146は、電源端子73とノードNI2との間に設けられる。PチャネルMOSトランジスタ144のソースおよびドレインは、電源電圧Vcc1およびPチャネルMOSトランジスタ146のゲートにそれぞれ接続される。NチャネルMOSトランジスタ145のソースおよびドレインは、PチャネルMOSトランジスタ144のドレインおよびPチャネルMOSトランジスタ146のゲートの接続ノードおよび基準電圧発生回路119にそれぞれ接続される。PチャネルMOSトランジスタ144およびNチャネルMOSトランジスタ145のゲートへは、信号WEが入力される。
【0267】
ノードNI2は、メモリアレイマット100内の各メモリアレイブロックMABへ電流を供給するための電流原配線LE1と接続される。
【0268】
基準電圧発生回路119は、メモリアレイマット100内のライトディジット線に流れる書込み電流が最適となるような電圧Vrefを発生させる。Vrefは一般的に、電源電圧Vccと接地電圧GNDとの中間のレベルに設定される。
【0269】
信号WEがLレベルの期間は、NチャネルMOSトランジスタ147がターンオンするが、PチャネルMOSトランジスタ146はターンオンしない。したがって、信号WEがLレベルの期間は、電圧設定回路157の動作により、常に電流源配線LE1およびL1の電圧は、接地電圧GNDにプリチャージされる。
【0270】
一方、信号WEがHレベルに設定されると、NチャネルMOSトランジスタ147はターンオフし、NチャネルMOSトランジスタ145がターンオンする。したがって、PチャネルMOSトランジスタ146のゲートへは、電圧Vrefが印加されるため、PチャネルMOSトランジスタ146は、ターンオンする。その結果、電流源配線LE1およびL1の電圧レベルは電源電圧Vccに設定される。
【0271】
ロウデコーダ50へは、電源端子71から電圧Vcc2が供給される。また、ロウデコーダ50へは、内部アドレス発生回路150から出力される内部ロウアドレス信号IAddが入力される。
【0272】
図39は、ロウデコーダ50の内部に設けられるアドレスデコード回路350を示す回路図である。なお、説明のためにライトディジット線WDLnとロウデコードトランジスタRDnとを図示している。アドレスデコード回路350は、各ライトディジット線WDLに対応して設けられる。
【0273】
アドレスデコード回路350は、NAND回路301とインバータ302とを有する。NAND回路301は、電源電圧Vcc2で駆動し、内部アドレス発生回路150から出力される所望のライトディジット線WDLnを選択するための内部ロウアドレス信号IAddを構成する信号X1〜Xnが全てHレベルに設定されるとき、Lレベルの信号/SLを出力する。インバータ302は、電源電圧Vcc2で駆動し、信号/SLの反転信号である信号SLを出力する。信号SLがHレベルに設定されると、ロウデコードトランジスタRDnはターンオンする。
【0274】
次に、本実施の形態に従う不揮発性記憶装置1600との比較のために、既に説明した実施の形態5に従う不揮発性記憶装置1500が電源投入時に誤って書込み状態になった場合の動作を説明する。
【0275】
図40は、図22に示す実施の形態5に従う不揮発性記憶装置1500が電源投入時に誤って書込み状態になった場合の動作を説明する動作波形図である。なお、不揮発性記憶装置1500に外部から誤って外部書込み信号Ext.WEおよびどのライトディジット線WDLも選択しない外部アドレスExt.Addが同時に入力されたとする。不揮発性記憶装置1500の電源端子10からは電源電圧Vcc1が供給され、ロウデコーダ50へは電源電圧Vcc2が供給されるものとする。また、外部アドレス信号Ext.Addは図示しない内部アドレス発生回路において内部ロウアドレス信号IAddに変換され、ロウデコーダ50に入力されるとする。図40において、LE1およびL1は、電流源配線LE1およびL1に流れる電流の変化を示す。WDLは、ライトディジット線WDLに流れる書込み電流の変化を示す。
【0276】
次に、図22,39および40を用いて、電源投入時に誤って書込み状態になった場合の不揮発性記憶装置1500の動作を説明する。電源投入後、時刻t1において、外部電圧Ext.Vcc1は上昇し始める。時刻t2において、内部アドレス発生回路150に外部アドレスExt.Addが入力され、内部ロウアドレス信号IAddに変換される。同時に、外部書込み信号Ext.WEもインバータ112に入力される。時刻t3において、信号WEがHレベルになると、電流源配線LE1およびL1の電圧がVcc1にまで上昇しはじめる。
【0277】
時刻t4において、外部電源電圧Ext.Vcc2が上昇し始めると、電源電圧Vcc2で駆動するアドレスデコード回路350内のNAND回路301も活性化し始める。この時点では、NAND回路301へは、ライトディジット線WDLを選択しないための内部ロウアドレス信号IAddが入力されている。すなわち、NAND回路301が活性化されると出力信号/SLは、Hレベルに設定される。NAND回路301に十分な電圧が供給されない状態では、/SLがHレベルになる前に、インバータ302から出力される信号SLがHレベルとなり、非選択のライトディジット線WDLに接続されるロウデコードトランジスタRDnはターンオンしてしまう。それにともない、電流源配線L1および非選択のライトディジット線WDLに電流が流れはじめる。したがって、非選択のライトディジット線WDLに流れる電流により、非選択のデジット線の近傍に配列されたメモリセルにデータの誤書込みがされる可能性が生じる。
【0278】
図41は、実施の形態6の変形例4に従う不揮発性記憶装置1600の電源投入時の動作を説明する動作波形図である。なお、不揮発性記憶装置1600に外部から誤って外部書込み信号Ext.WEおよびどのライトディジット線WDLも選択しない外部アドレスExt.Addが同時に入力されたとする。図41において、LE1およびL1は、電流源配線LE1およびL1に流れる電流の変化を示す。WDLは、ライトディジット線WDLに流れる書込み電流の変化を示す。
【0279】
次に、図38,39および41を用いて、電源投入時の不揮発性記憶装置1600の動作を説明する。電源投入後、時刻t1において、外部電圧Ext.Vcc1は上昇し始める。時刻t2において、内部アドレス発生回路150に外部アドレスExt.Addが入力され、内部ロウアドレス信号IAddに変換される。同時に、外部書込み信号Ext.WEもインバータ142に入力される。
【0280】
時刻t3において、外部電源電圧Ext.Vcc2が上昇し始めると、電源電圧Vcc2で駆動するアドレスデコード回路350内のNAND回路301も活性化し始める。この時点では、NAND回路301には、ライトディジット線WDLを選択しない内部ロウアドレス信号IAddが入力されている。すなわち、NAND回路301が活性化されると出力信号/SLは、Hレベルに設定される。NAND回路301に十分な電圧が供給されない状態では、/SLがHレベルになる前に、インバータ302から出力される信号SLがHレベルとなる。
【0281】
時刻t4において、外部電圧Ext.Vcc2が所定レベルに達すると、電圧検知回路159内のNチャネルMOSトランジスタ149cはターンオンし、信号WEはHレベルに設定される。それにともない、電流源配線LE1およびL1の電圧がVcc1にまで上昇しはじめる。この時点では、NAND回路301およびインバータ302は、電源電圧Vcc2が供給されているので、正常に動作し、信号SLはLレベルに設定される。したがって、非選択のライトディジット線WDLに接続されるロウデコードトランジスタRDnはターンオンしない。したがって、電流源配線L1および非選択のデジット線WDLには電流が流れないため、メモリセルにデータの誤書込みがされることはない。
【0282】
以上説明したように、実施の形態6の変形例4にしたがう不揮発性記憶装置1600においては、電源投入時に誤って書込み状態になっても、ライトディジット線WDLに不要な電流が流れることなくデータの誤書込みを防ぐことができる。
【0283】
[実施の形態6の変形例5]
図42は、実施の形態6の変形例5に従う不揮発性記憶装置1600aの構成を示す概略図である。
【0284】
図42を参照して、不揮発性記憶装置1600aは、図38に示す実施の形態6の変形例4に従う不揮発性記憶装置1600と比較して、電源端子73の代わりに電源端子80と、電圧検知回路159の代わりに電圧検知回路179と、制御回路158の代わりに制御回路178と、電圧設定回路157の代わりに電圧設定回路177と、電流源140の代わりに電流源160と、メモリアレイマット100の代わりにメモリアレイマット100bを備える点が異なる。それ以外の構成は、不揮発性記憶装置1600と同様なので詳細な説明は繰り返さない。
【0285】
メモリアレイマット100b内の電流源配線L1#には、電源電圧Vcc1が接続される。電源端子80は、接地電圧GNDと接続されており、電流源160からの電流を受ける。
【0286】
電圧検知回路179は、電源電圧Vcc1と接地電圧GNDとの間に直列に接続されたPチャネルMOSトランジスタ169bおよびNチャネルMOSトランジスタ169cを含む。PチャネルMOSトランジスタ169bおよびNチャネルMOSトランジスタ169cのゲートへは、電源電圧Vcc2が供給される。
【0287】
制御回路178は、インバータ161,162と、NOR回路163と、インバータ168とを含む。インバータ161は、電源電圧Vcc1で駆動し、クロック端子60から入力される外部クロックExt.CLKの反転レベルの信号を出力する。インバータ162は、電源電圧Vcc1で駆動し、制御端子70から入力される外部書込み信号Ext.WEの反転レベルの信号を出力する。
【0288】
NOR回路163は、インバータ161,162およびPチャネルMOSトランジスタ169bおよびNチャネルMOSトランジスタ169cの接続ノードN#からそれぞれ出力される信号の否定的論理和演算をした信号WEを出力する。すなわち、インバータ161および162および接続ノードN#の出力信号がそれぞれLレベルであれば、信号WEは、Hレベルに設定される。インバータ168は、信号WEを反転レベルにした信号/WEを出力する。
【0289】
電圧設定回路177は、電源電圧Vcc1とノードのNI2との間に設けられたPチャネルMOSトランジスタ167を含む。PチャネルMOSトランジスタ167のゲートへは信号WEが入力される。
【0290】
電流源160は、さらに、NチャネルMOSトランジスタ164,166と、PチャネルMOSトランジスタ165と、基準電圧発生回路119とを含む。NチャネルMOSトランジスタ166は、電源端子80とノードNI2との間に設けられる。NチャネルMOSトランジスタ164のソースおよびドレインは、接地電圧GNDおよびNチャネルMOSトランジスタ166のゲートにそれぞれ接続される。PチャネルMOSトランジスタ165のドレインおよびソースは、NチャネルMOSトランジスタ164のドレインおよびNチャネルMOSトランジスタ166のゲートの接続ノードおよび基準電圧発生回路119にそれぞれ接続される。NチャネルMOSトランジスタ164およびPチャネルMOSトランジスタ165のゲートへは、信号/WEが入力される。
【0291】
基準電圧発生回路119は、メモリアレイマット100b内のライトディジット線WDLに流れる書込み電流が最適となるような電圧Vrefを発生させる。Vrefは一般的に、電源電圧Vccと接地電圧GNDとの中間のレベルに設定される。
【0292】
信号WEがLレベルの期間は、PチャネルMOSトランジスタ167がターンオンするが、NチャネルMOSトランジスタ166はターンオンしない。したがって、信号WEがLレベルの期間は、電圧設定回路177の動作により、常に電流源配線LE1およびL1の電圧は、電源電圧Vcc1にプリチャージされる。
【0293】
一方、信号WEがHレベルに設定されると、PチャネルMOSトランジスタ167はターンオフし、PチャネルMOSトランジスタ165がターンオンする。したがって、NチャネルMOSトランジスタ166のゲートへは、電圧Vrefが印加されるため、NチャネルMOSトランジスタ166はターンオンする。その結果、電流源配線LE1およびL1の電圧レベルは接地電圧GNDに設定される。
【0294】
ロウデコーダ50aへは、電源端子71から電圧Vcc2が供給される。また、ロウデコーダ50aへは、内部アドレス発生回路150から出力される内部ロウアドレス信号IAddが入力される。
【0295】
図43は、ロウデコーダ50aの内部に設けらるアドレスデコード回路360を示す回路図である。なお、説明のためにライトディジット線WDLnとロウデコードトランジスタRDnとを図示している。アドレスデコード回路360は、各ライトディジット線WDLに対応して設けられる。
【0296】
アドレスデコード回路360は、NAND回路301を有する。NAND回路301は、電源電圧Vcc2で駆動し、内部アドレス発生回路150から出力される所望のライトディジット線WDLnを選択するための内部ロウアドレス信号IAddが全てHレベルに設定されるとき、Lレベルの信号SLを出力する。信号SLがLレベルに設定されると、ロウデコードトランジスタRDnはターンオンする。
【0297】
次に、本実施の形態に従う不揮発性記憶装置1600aとの比較のために、既に説明した実施の形態5の変形例3に従う不揮発性記憶装置1500aが電源投入時に誤って書込み状態になった場合の動作を説明する。
【0298】
図44は、実施の形態5の変形例3に従う不揮発性記憶装置1500aが電源投入時に誤って書込み状態になった場合の動作を説明する動作波形図である。なお、不揮発性記憶装置1500aに外部から誤って外部書込み信号Ext.WEおよびどのライトディジット線WDLも選択しない外部アドレスExt.Addが同時に入力されたとする。電流源配線L1#へは、電源電圧Vccの代わりに電源電圧Vcc1が供給されるものとする。ロウデコーダ50aへは電源電圧Vcc2が供給されるものとする。また、外部アドレス信号Ext.Addは図示しない内部アドレス発生回路において内部ロウアドレス信号IAddに変換され、ロウデコーダ50aに入力されるとする。図44において、L1#は、電流源配線L1#に流れる電流の変化を示す。WDLは、ライトディジット線WDLに流れる書込み電流の変化を示す。
【0299】
次に、図31,43および44を用いて、電源投入時に誤って書込み状態になった場合の不揮発性記憶装置1500aの動作を説明する。電源投入後、時刻t1において、外部電圧Ext.Vcc1は上昇し始める。同時に、電流源配線LE1およびL1の電圧も上昇し始める。時刻t2において、内部アドレス発生回路150に外部アドレスExt.Addが入力され、内部ロウアドレス信号IAddに変換される。同時に、外部書込み信号Ext.WEもインバータ132に入力される。時刻t3において、信号WEがHレベルになると、電流源配線LE1およびL1の電圧が接地電圧GNDにまで下降しはじめる。
【0300】
時刻t3において、NAND回路301には、ライトディジット線WDLを選択しないための内部ロウアドレス信号IAddが入力されている。すなわち、NAND回路301が活性化されると出力信号SLは、Hレベルになる。NAND回路301に十分な電圧が供給されない状態では、信号SLはLレベルであるため、非選択のライトディジット線WDLに接続されるロウデコードトランジスタRDnはターンオンしてしまう。それにともない、電流源配線L1#および非選択ライトディジット線WDLに電流が流れはじめる。したがって、非選択のライトディジット線WDLに流れる電流により、非選択のデジット線の近傍に配列されたメモリセルにデータの誤書込みがされる可能性が生じる。
【0301】
図45は、実施の形態6の変形例5に従う不揮発性記憶装置1600aの電源投入時の動作を説明する動作波形図である。なお、不揮発性記憶装置1600aに外部から誤って外部書込み信号Ext.WEおよびどのライトディジット線WDLも選択しない外部アドレスExt.Addが同時に入力されたとする。図45において、L1#は、電流源配線L1#に流れる電流の変化を示す。WDLは、ライトディジット線WDLに流れる書込み電流の変化を示す。
【0302】
次に、図42,43および45を用いて、電源投入時の不揮発性記憶装置1600aの動作を説明する。電源投入後、時刻t1において、外部電圧Ext.Vcc1は上昇し始める。同時に、電流源配線LE1およびL1の電圧も上昇し始める。時刻t2において、内部アドレス発生回路150に外部アドレスExt.Addが入力され、内部ロウアドレス信号IAddに変換される。同時に、外部書込み信号Ext.WEもインバータ162に入力される。
【0303】
時刻t3において、外部電圧Ext.Vcc2が上昇し始めると、電源電圧Vcc2で駆動するアドレスデコード回路360内のNAND回路301も活性化し始める。この時点では、NAND回路301には、ライトディジット線WDLを選択しない内部ロウアドレス信号IAddが入力されている。すなわち、NAND回路301が活性化されると出力信号SLは、Hレベルに設定される。NAND回路301に十分な電圧が供給されない状態では、信号SLはLレベルである。
【0304】
時刻t4において、外部電圧Ext.Vcc2が所定レベルに達すると、電圧検知回路179内のPチャネルMOSトランジスタ169cはターンオンし、信号WEはHレベルに設定される。それにともない、電流源配線LE1およびL1の電圧が接地電圧GNDにまで下降しはじめる。
【0305】
この時点では、NAND回路301は、電源電圧Vcc2が供給されているので、正常に動作し、信号SLはHレベルに設定される。したがって、非選択のライトディジット線WDLに接続されるロウデコードトランジスタRDnはターンオンしない。したがって、電流源配線L1#および非選択のデジット線WDLには電流が流れないため、メモリセルにデータの誤書込みがされることはない。
【0306】
以上説明したように、実施の形態6の変形例5にしたがう不揮発性記憶装置1600aにおいては、メモリアレイマットから電流源へ電流が流れる構成であるが、実施の形態6の変形例4と同様な効果を得ることができる。
【0307】
[実施の形態6の変形例6]
実施の形態6で述べた問題点を解決するための不揮発性記憶装置において、ロウデコーダの活性化後に、電流源を活性化するような別の構成を以下に説明する。
【0308】
図46は、実施の形態6の変形例6に従う不揮発性記憶装置1700の構成を示す概略図である。
【0309】
図46を参照して、不揮発性記憶装置1700は、図38に示す実施の形態6の変形例4に従う不揮発性記憶装置1600と比較して、制御回路158の代わりに制御回路220を備える点が異なる。それ以外の構成は、不揮発性記憶装置1600と同様なので詳細な説明は繰り返さない。
【0310】
制御回路220は、制御回路158と比較して、NOR回路143の代わりにワンショットパルス発生制御回路310を含む点が異なる。
【0311】
図47は、ワンショットパルス発生制御回路310の構成を示す回路図である。
【0312】
図47を参照して、ワンショットパルス発生制御回路310は、ワンショットパルス発生回路320と、NOR回路327とを有する。
【0313】
ワンショットパルス発生回路320は、直列に接続された奇数個(一例として5つ)のインバータ321,322,323,324,および325と、NAND回路326とを有する。インバータ321へは、インバータ141の出力信号が入力される。NAND回路326へは、インバータ325の出力信号およびインバータ141の出力信号が入力され、それらの否定的論理積演算をおこなったワンショットパルス信号をNOR回路327へ出力する。ワンショットパルス発生回路320は、直列に接続されたインバータの数および特性によって、出力信号がLレベルを維持する時間が決まる。すなわち、インバータの数を増やせば、出力信号がLレベルを維持する期間が長くなる。
【0314】
NOR回路327は、ワンショットパルス発生回路320の出力信号,インバータ142の出力信号およびノードN#からの出力信号の否定的論理和演算を行なった信号WEを出力する。すなわち、NOR回路327は、インバータ142からのLレベルの出力信号,ノードN#からのLレベルの信号,ワンショットパルス発生回路320からのLレベルの出力信号により、信号WEをHレベルに設定する。信号WEがHレベルを維持する期間は、ワンショットパルス発生回路320がLレベルを維持する期間と等しい。
【0315】
再び図46を参照して、信号WEがLレベルの期間は、NチャネルMOSトランジスタ147がターンオンするが、PチャネルMOSトランジスタ146はターンオンしない。したがって、信号WEがLレベルの期間は、電圧設定回路220の動作により、常に電流源配線LE1およびL1の電圧は、接地電圧GNDにプリチャージされる。
【0316】
一方、信号WEがHレベルに設定されると、NチャネルMOSトランジスタ147は、ターンオフし、NチャネルMOSトランジスタ145がターンオンする。したがって、PチャネルMOSトランジスタ146のゲートへは、電圧Vrefが印加されるため、PチャネルMOSトランジスタ146は、ターンオンする。その結果、電流源配線LE1およびL1の電圧レベルは電源電圧Vccに設定される。
【0317】
図48は、実施の形態6の変形例6に従う不揮発性記憶装置1700の電源投入時に誤って書込み状態になった場合の動作を説明する動作波形図である。なお、不揮発性記憶装置1700に外部から誤って外部書込み信号Ext.WEおよびどのライトディジット線WDLも選択しない外部アドレスExt.Addが同時に入力されたとする。図48において、LE1およびL1は、電流源配線LE1およびL1に流れる電流の変化を示す。WDLは、ライトディジット線WDLに流れる書込み電流の変化を示す。
【0318】
次に、図39,46,47および48を用いて、電源投入時に誤って書込み状態になった場合の不揮発性記憶装置1700の動作を説明する。電源投入後、時刻t1において、外部電圧Ext.Vcc1は上昇し始める。時刻t2において、内部アドレス発生回路150に外部アドレスExt.Addが入力され、内部ロウアドレス信号IAddに変換される。同時に、外部書込み信号Ext.WEもインバータ142に入力される。
【0319】
時刻t3において、外部電圧Ext.Vcc2が上昇し始めると、電源電圧Vcc2で駆動するアドレスデコード回路350内のNAND回路301も活性化し始める。この時点では、NAND回路301には、ライトディジット線WDLを選択しない内部ロウアドレス信号IAddが入力されている。すなわち、NAND回路301が活性化されると出力信号/SLは、Hレベルに設定される。NAND回路301に十分な電圧が供給されない状態では、/SLがHレベルになる前に、インバータ302から出力される信号SLがHレベルとなる。
【0320】
時刻t4において、外部電圧Ext.Vcc2が所定レベルに達すると、電圧検知回路159内のNチャネルMOSトランジスタ149cはターンオンし、外部クロックがHレベルからLレベルに下降し始める時刻t5において、Lレベルである信号WEはHレベルまで上昇する。信号WEがHレベルを維持する期間は、ワンショットパルス発生回路320内のインバータの数および特性で決まる。
【0321】
信号WEがHレベルになると同時に、電流源配線LE1およびL1の電圧がVcc1にまで上昇しはじめる。この時点では、NAND回路301およびインバータ302は、電源電圧Vcc2が供給されているので、正常に動作し、信号SLはLレベルに設定される。したがって、非選択のライトディジット線WDLに接続されるロウデコードトランジスタRDnはターンオンしない。その結果、電流源配線L1および非選択のデジット線WDLには電流が流れないため、メモリセルにデータの誤書込みがされることはない。
【0322】
実施の形態6の変形例4に従う不揮発性記憶装置1600の構成では、電源投入時に外部電源電圧Ext.Vcc2が所定レベルに達した直後、信号WEがHレベルになっていた。しかし、不揮発性記憶装置1700の構成では、外部クロックExt.CLKがHレベルからLレベルに移行時に、信号WEがLレベルからHレベルになる。したがって、電源投入直後から信号WEがHレベルになるまでの期間も、メモリセルにデータの誤書込みがされることはない。
【0323】
また、不揮発性記憶装置1600の構成では、外部クロックExt.CLKまたは外部書込み信号Ext.WEがLレベルになるとともに信号WEもLレベルになっていた。しかし、不揮発性記憶装置1700の構成では、外部書込み信号Ext.WEがHレベルを維持していても、信号WEはワンショットパルス発生回路320の動作により、所定期間経過後にはLレベルになる。
【0324】
以上説明したように、実施の形態6の変形例6にしたがう不揮発性記憶装置1700においては、実施の形態6の変形例4と同様な効果を得ることができる。
【0325】
[実施の形態6の変形例7]
図49は、実施の形態6の変形例7に従う不揮発性記憶装置1700aの構成を示す概略図である。
【0326】
図49を参照して、不揮発性記憶装置1700aは、図42に示す実施の形態6の変形例5に従う不揮発性記憶装置1600aと比較して、制御回路178の代わりに制御回路220aを備える点が異なる。それ以外の構成は、不揮発性記憶装置1600aと同様なので詳細な説明は繰り返さない。
【0327】
制御回路220aは、制御回路178と比較して、NOR回路163の代わりにワンショットパルス発生制御回路310を含む点が異なる。
【0328】
電源投入時に誤って書込み状態になった場合の不揮発性記憶装置1700aのの動作は、最初の外部クロックExt.CLKがHレベルからLレベルになるときに、信号WEのワンショットパルスが発生する点以外は、実施の形態6の変形例5の不揮発性記憶装置1600aと同様なので詳細な説明は繰り返さない。
【0329】
実施の形態6の変形例5に従う不揮発性記憶装置1600aの構成では、電源投入時に外部電源電圧Ext.Vcc2が所定レベルに達した直後、信号WEがHレベルになっていた。しかし、不揮発性記憶装置1700aの構成では、外部クロックExt.CLKがHレベルからLレベルに移行時に、信号WEがLレベルからHレベルになる。したがって、電源投入直後から信号WEがHレベルになるまでの期間も、メモリセルにデータの誤書込みがされることはない。
【0330】
また、不揮発性記憶装置1600aの構成では、外部クロックExt.CLKまたは外部書込み信号Ext.WEがLレベルになるとともに信号WEもLレベルになっていた。しかし、不揮発性記憶装置1700aの構成では、外部書込み信号Ext.WEがHレベルを維持していても、信号WEはワンショットパルス発生回路320の動作により、所定期間経過後にはLレベルになる。
【0331】
したがって、実施の形態6の変形例7にしたがう不揮発性記憶装置1700aにおいては、実施の形態6の変形例5と同様な効果を得ることができる。
【0332】
[実施の形態7]
以上においては、ライトディジット線WDLについて、書込み電流を安定化させる構成,データの誤書込みを防止する構成,電源投入時にデータの誤書込みを防止する構成について説明してきたが、本発明は、書込み電流を流すビット線についても適用できる。
【0333】
図50は、実施の形態7に従う不揮発性記憶装置2000の構成を示す概略図である。
【0334】
図50を参照して、不揮発性記憶装置2000は、実施の形態1に従う不揮発性記憶装置1000と比較して、電源端子10#2,20#2と、電流源I1#2,I2#2とをさらに備える点が異なる。
【0335】
不揮発性記憶装置2000は、不揮発性記憶装置1000と比較して、さらに、メモリアレイマット100および200の代わりにメモリアレイマット100dおよび200dを備える点と、電源端子10および電流源I1の代わりに電源端子10#1および電流源I1#1をそれぞれ備える点と、電源端子20および電流源I2の代わりに電源端子20#1および電流源I2#1をそれぞれ備える点とが異なる。
【0336】
メモリアレイマット100dおよび200dは、メモリアレイマット100および200と同様、一例として、それぞれ4つのメモリアレイブロックMAB##に分割されている。詳細は後述するが、メモリアレイブロックMAB##の各々は、一例として、行列上に配列された複数のメモリセル、アドレスデコーダ、ビット線、ライトディジット線およびリードワード線を含む。なお、メモリアレイマットは、1つのアドレスデコーダで複数のメモリアレイブロックに含まれるビット線、ライトディジット線およびリードワード線を選択するような構成であってもよい。
【0337】
不揮発性記憶装置2000は、不揮発性記憶装置1000と比較して、さらに、電流源I1#2およびI2#2に制御回路800から電流制御信号ICNT1およびICNT2がそれぞれ入力される点と、電流源I1#2およびI2#2から、メモリアレイマット100d内の各メモリアレイブロックMAB##およびメモリアレイマット200d内の各メモリアレイブロックMAB##にそれぞれ電流源配線LE1aおよびLE2aを介してそれぞれ電流が供給される点が異なる。それ以外の構成は不揮発性記憶装置1000と同様なので詳細な説明は繰り返さない。
【0338】
電源端子10#1,10#2,20#1および20#2は、電流源I1#1,I1#2,I2#1およびI2#2へそれぞれ電源電圧Vccを供給する。電流源I1#1およびI2#1は、メモリアレイマット100dおよび200d内の各メモリアレイブロックMAB##へ電流源配線LE1およびLE2を介してそれぞれ電流を供給する。
【0339】
図51は、実施の形態7に従うメモリアレイブロックMAB##内のメモリアレイ700の構成を示す回路図である。なお、図51においては、説明の都合上、メモリアレイ700内に含まれない電流源I1#1およびI1#2も図示している。
【0340】
メモリアレイ700は、メモリアレイ500と比較して、同様な構成であるが、ビット線/BLおよびBLに電流を流すために必要な構成ではない、電流源I1,電流源配線L1およびL1#,ロウデコードトランジスタRD,ダミーロウデコードトランジスタRDd,ロウデコーダ50,データ書込み回路40は表記していない。その代わり、電流源I1#1およびI1#2を表記している。
【0341】
電流源I1#1は、ビット線/BLに書込み電流を流すビット線ドライバ46およびビット線BLに書込み電流を流すビット線ドライバ30aに電流を供給する。電流源I1#2は、ビット線/BLに書込み電流を流すビット線ドライバ45aおよびビット線BLに書込み電流を流すビット線ドライバ30に電流を供給する。それ以外の構成および動作は、メモリアレイ500と同様なので詳細な説明は繰り返さない。メモリアレイ700では、ビット線/BLおよびBLにそれぞれビット線ドライバを設ける構成を示しているが、ビット線ドライバの配置は、この位置に特に限定されることはない。例えば、ビット線/BLおよびBLの中心付近にもビット線ドライバを配置してもよい。
【0342】
再び図50を参照して、電流源I1#1およびI1#2は、電流制御信号ICNT1に応じて活性化される。電流源I2#1およびI2#2は、電流制御信号ICNT2に応じて活性化される。
【0343】
メモリアレイマット100d内のメモリアレイブロックMAB##内のメモリセルに書込み動作をする場合、制御回路800が電流制御信号ICNT1を電流源I1#1およびI1#2へ送信するよう制御信号CTは設定される。一方、メモリアレイマット200d内のメモリアレイブロックMAB##内のメモリセルに書込み動作をする場合、制御回路800が電流制御信号ICNT2を電流源I2#1およびI2#2へ送信するよう制御信号CTは設定される。なお、同時に書込みの対象となるメモリアレイブロックは、1つだけではなく、複数であってもよい。
【0344】
すなわち、1つのメモリアレイマットを2つに分割し、メモリアレイマットの各々に対応して電流源を設け、選択的に活性化させることで、電流源から選択メモリセルへの配線長を半分にすることができる。したがって、電流源から選択メモリセルへの配線抵抗も半分になるので、書込み電流のばらつきを低減させることができる。
【0345】
以上説明したように、実施の形態7に従う不揮発性記憶装置2000においては、ビット線に対しても、実施の形態1に従う不揮発性記憶装置1000と同様な効果を得ることができる。
【0346】
[実施の形態7の変形例1]
図52は、実施の形態7の変形例1に従う不揮発性記憶装置2100の構成を示す概略図である。
【0347】
図52を参照して、不揮発性記憶装置2100は、実施の形態7に従う不揮発性記憶装置2000と比較して、電流源I1#1およびI1#2からメモリアレイマット100d内の各メモリアレイブロックMAB##までの電流源配線LE1およびLE1aの配線長がそれぞれ等しくなり、電流源I2#1およびI2#2からメモリアレイマット200d内の各メモリアレイブロックMAB##までの電流源配線LE2およびLE2aの配線長がそれぞれ等しくなるように構成される点が異なる。それ以外の構成および動作は不揮発性記憶装置2000と同じなので詳細な説明は繰り返さない。
【0348】
したがって、実施の形態7の変形例1に従う不揮発性記憶装置2100は、ビット線に対しても、実施の形態1の変形例1に従う不揮発性記憶装置1100と同様な効果を得ることができる。
【0349】
[実施の形態7の変形例2]
図53は、実施の形態7の変形例2に従う不揮発性記憶装置2200の構成を示す概略図である。
【0350】
図53を参照して、不揮発性記憶装置2200は、実施の形態7に従う不揮発性記憶装置2000と比較して、電源端子10#3,10#4,20#3および20#4と、電流源I1#3,I1#4,I2#3およびI2#4とをさらに備える点が異なる。
【0351】
電源端子10#3,10#4,20#3および20#4は、電流源I1#3,I1#4,I2#3およびI2#4へそれぞれ電源電圧Vccを供給する。電流源I1#3およびI1#4は、メモリアレイマット100d内の各メモリアレイブロックMAB##へ電流源配線LE1およびLE1aを介してそれぞれ電流を供給する。電流源I2#3およびI2#4は、メモリアレイマット200d内の各メモリアレイブロックMAB##へ電流源配線LE2およびLE2aを介してそれぞれ電流を供給する。それ以外の構成は、不揮発性記憶装置2000と同じであるので詳細な説明は繰り返さない。
【0352】
制御回路800は、制御信号CTに応じて、電流源I1#1,I1#2,I1#3およびI1#4に電流制御信号ICNT1を送信する。制御回路800は、さらに、制御信号CTに応じて、電流源I2#1,I2#2,I2#3およびI2#4に電流制御信号ICNT2を送信する。
【0353】
電流源I1#1,I1#2,I1#3およびI1#4は電流制御信号ICNT1に応じて活性化される。電流源I2#1,I2#2,I2#3およびI2#4は電流制御信号ICNT2に応じて活性化される。
【0354】
メモリアレイマット100d内のメモリアレイブロックMAB##内のメモリセルに書込み動作をする場合、制御回路800が電流制御信号ICNT1を電流源I1#1,I1#2,I1#3およびI1#4へ送信するよう制御信号CTは設定される。一方、メモリアレイマット200d内のメモリアレイブロックMAB##内のメモリセルに書込み動作をする場合、制御回路800が電流制御信号ICNT2を電流源I2#1,I2#2,I2#3およびI2#4に送信するよう制御信号CTは設定される。なお、同時に書込みの対象となるメモリアレイブロックは、1つだけではなく、複数であってもよい。
【0355】
したがって、実施の形態7の変形例2に従う不揮発性記憶装置2200は、ビット線に対しても、実施の形態1の変形例2に従う不揮発性記憶装置1200と同様な効果を得ることができる。
【0356】
なお、本実施の形態では、1つのメモリアレイマットに対応する2つの電流源配線にそれぞれ2つの電流源を接続する構成を示したが、各電流源配線に3つ以上の電流源を接続することで、メモリアレイマット内の各メモリアレイブロックへの書込み電流をさらに安定化させることができる。また、本実施の形態では、1つのメモリアレイマットに対応する2つの電流源配線にそれぞれ接続される複数の電流源が全て活性化される例を示したが、本発明は、このような構成だけに限定されない。本発明は、制御回路からの信号を各電流源に独立して送信するようにし、制御回路が所望の電流源のみを選択的に活性化させるような構成にも適用できる。
【0357】
[実施の形態8]
図54は、実施の形態8に従うメモリアレイブロックMAB##内のメモリアレイ705の構成を示す概念図である。図54においては、ビット線に電流を流すための構成のみを代表的に示している。また、図54においては、説明の都合上、メモリアレイ705内に含まれない電流源I1#1およびI1#2も図示している。
【0358】
図54を参照して、メモリアレイ705は、読出し/書込み制御回路210および211とを備える。読出し/書込み制御回路210および211の間には、複数のメモリセル(図示せず)が接続されるビット線BL1〜BLnが行方向に設けられる。読出し/書込み制御回路210および211は、それぞれ電流源配線L1a#およびL0#を介して接地電圧GNDに接続される。
【0359】
電流源I1#1およびI1#2は、読出し/書込み制御回路210および211においてビット線BL1が接続される近傍に、それぞれ電流源配線L0およびL1aを介してそれぞれ接続される。電流源配線L1a#およびL0#は、読出し/書込み制御回路210および211において、ビット線BLnが接続される近傍にそれぞれ接続される。
【0360】
データ読出し時、読出し/書込み制御回路210および211は同時に制御され、読出し/書込み制御回路211は、ビット線BLに接続されたメモリセル(図示せず)から読み出したデータDOUTを出力する。データ書込み時、読出し/書込み制御回路211へ、メモリセルに書込むデータDINが入力され、読出し/書込み制御回路210および211が同時に制御され、所望のビット線に接続されたメモリセルにデータDINが書込まれる。
【0361】
読出し/書込み制御回路210から読出し/書込み制御回路211へ向かって所望のビット線BLに書込み電流を流すときは、電流源I1#1と接地電圧GNDが接続される電流源配線L0#とが電気的に接続されるように読出し/書込み制御回路210および211は動作する。
【0362】
一方、読出し/書込み制御回路211から読出し/書込み制御回路210へ向かって所望のビット線BLに書込み電流を流すときは、電流源I1#2と接地電圧GNDが接続される電流源配線L1a#とが電気的に接続されるように読出し/書込み制御回路210および211は動作する。
【0363】
すなわち、電流源配線L0に接続される電流源I1#1は、電流源配線L0#に接続される接地電圧GNDと対角の位置に配置される。同様に、電流源配線L1aに接続される電流源I1#2は、電流源配線L1a#に接続される接地電圧GNDと対角の位置に配置される。その結果、データ書込み時、どのビット線が選択されても電流源から接地電圧までの配線長は等しくなる。
【0364】
したがって、実施の形態8に従うメモリアレイ705においては、ビット線に対しても、実施の形態2に従うメモリアレイ505と同様な効果を得ることができる。
【0365】
[実施の形態8の変形例1]
図55は、実施の形態8の変形例1に従うメモリアレイブロックMAB##内のメモリアレイ710の構成を示す概念図である。図55においては、ビット線に電流を流すための構成のみを代表的に示している。また、図55においては、説明の都合上、メモリアレイ710内に含まれない電流源I1#1およびI1#2も図示している。
【0366】
図55を参照して、メモリアレイ710は、実施の形態8に従うメモリアレイ705と比較して、電流源I1#1およびI1#2が、読出し/書込み制御回路210および211においてビット線BL1およびBLnが接続される位置の中心付近にそれぞれ電流源配線L0およびL1aを介して接続される点と、接地電圧GNDが接続される電流源配線L1a#1およびL1a#2が、読出し/書込み制御回路210においてビット線BL1およびビット線BLnが接続される近傍にそれぞれ接続される点と、接地電圧GNDが接続される電流源配線L1#1およびL1#2が、読出し/書込み制御回路211においてビット線BL1およびビット線BLnが接続される近傍にそれぞれ接続される点とが異なる。それ以外の構成は、メモリアレイ705と同様なので詳細な説明は繰り返さない。
【0367】
読出し/書込み制御回路210から読出し/書込み制御回路211へ向かって所望のビット線BLに書込み電流を流すときは、電流源I1#1と接地電圧GNDが接続される電流源配線L1#1およびL1#2とが電気的に接続されるように読出し/書込み制御回路210および211は動作する。
【0368】
一方、読出し/書込み制御回路211から読出し/書込み制御回路210へ向かって所望のビット線BLに書込み電流を流すときは、電流源I1#2と接地電圧GNDが接続される電流源配線L1a#1およびL1a#2とが電気的に接続されるように読出し/書込み制御回路210および211は動作する。
【0369】
したがって、メモリアレイ710は、メモリアレイ705よりも、読出し/書込み制御回路210から読出し/書込み制御回路211へ向かって所望のビット線BLに書込み電流を流すときは、読出し/書込み制御回路211側が接地電圧GNDに固定する力が強くなる。メモリアレイ710は、メモリアレイ705よりも、読出し/書込み制御回路211から読出し/書込み制御回路210へ向かって所望のビット線BLに書込み電流を流すときは、読出し/書込み制御回路210側が接地電圧GNDに固定する力が強くなる。
【0370】
したがって、実施の形態8の変形例1に従うメモリアレイ710においては、ビット線に対しても、実施の形態2の変形例1に従うメモリアレイ510と同様な効果を得ることができる。
【0371】
[実施の形態8の変形例2]
図56は、実施の形態8の変形例2に従うメモリアレイ720の構成を示す概略図である。
【0372】
図56を参照して、メモリアレイ720は、図54に示す実施の形態8に従うメモリアレイ705と比較して、電流源I1#11およびI1#22と、電流源配線L1a#1およびL1#1とをさらに含む点が異なる。
【0373】
メモリアレイ720は、メモリアレイ705と比較して、さらに、電流源配線L1a#およびL1#の代わりにL1a#2およびL1#2を含む点が異なる。それ以外の構成は、メモリアレイ705と同様なので詳細な説明は繰り返さない。
【0374】
電流源I1#11は、読出し/書込み制御回路210においてビット線BLnが接続される近傍に、電流源配線L11を介して電気的に接続される。電流源I1#22は、読出し/書込み制御回路211においてビット線BLnが接続される近傍に、電流源配線L11aを介して電気的に接続される。接地電圧GNDが接続される電流源配線L1a#1およびL1a#2は、読出し/書込み制御回路210においてビット線BL1およびBLnが接続される近傍にそれぞれ電気的に接続される。接地電圧GNDが接続される電流源配線L1#1およびL1#2は、読出し/書込み制御回路211においてビット線BL1およびBLnが接続される近傍にそれぞれ電気的に接続される。
【0375】
読出し/書込み制御回路210から読出し/書込み制御回路211へ向かって所望のビット線BLに書込み電流を流すときは、電流源I1#1およびI1#11と接地電圧GNDが接続される電流源配線L1#1およびL1#2とが電気的に接続されるように読出し/書込み制御回路210および211は動作する。
【0376】
一方、読出し/書込み制御回路211から読出し/書込み制御回路210へ向かって所望のビット線BLに書込み電流を流すときは、電流源I1#2およびI1#22と接地電圧GNDが接続される電流源配線L1a#1およびL1a#2とが電気的に接続されるように読出し/書込み制御回路210および211は動作する。
【0377】
したがって、メモリアレイ720は、メモリアレイ705よりも、読出し/書込み制御回路210から読出し/書込み制御回路211へ向かって所望のビット線BLに書込み電流を流すときは、読出し/書込み制御回路210側が電源電圧Vccに固定する力および読出し/書込み制御回路211側が接地電圧GNDに固定する力が強くなる。メモリアレイ720は、メモリアレイ705よりも、読出し/書込み制御回路211から読出し/書込み制御回路210へ向かって所望のビット線BLに書込み電流を流すときは、読出し/書込み制御回路211側が電源電圧Vccに固定する力が強くなり、読出し/書込み制御回路211側が接地電圧GNDに固定する力が強くなる。
【0378】
したがって、実施の形態8の変形例2に従うメモリアレイ720においては、ビット線に対しても、実施の形態2の変形例2に従うメモリアレイ520と同様な効果を得ることができる。
【0379】
[実施の形態8の変形例3]
図57は、実施の形態8の変形例3に従うメモリアレイ730の構成を示す概略図である。
【0380】
図57を参照して、メモリアレイ730は、図56に示す実施の形態8の変形例2に従うメモリアレイ720と比較して、接地電圧GNDが接続される電流源配線L1a#1およびL1a#2と、接地電圧GNDが接続される電流源配線L1#1およびL1#2とを含まない点が異なる。
【0381】
メモリアレイ730は、メモリアレイ720と比較して、さらに、接地電圧GNDが接続される電流源配線L1a#およびL0#を含む点が異なる。それ以外の構成はメモリアレイ720と同様なので詳細な説明は繰り返さない。
【0382】
接地電圧GNDが接続される電流源配線L1a#およびL0#は、読出し/書込み制御回路210および211においてビット線BL1およびBLnが接続される位置の中心付近にそれぞれ接続される。
【0383】
読出し/書込み制御回路210から読出し/書込み制御回路211へ向かって所望のビット線BLに書込み電流を流すときは、電流源I1#1およびI1#11と接地電圧GNDが接続される電流源配線L0#とが電気的に接続されるように読出し/書込み制御回路210および211は動作する。
【0384】
一方、読出し/書込み制御回路211から読出し/書込み制御回路210へ向かって所望のビット線BLに書込み電流を流すときは、電流源I1#2およびI1#22と接地電圧GNDが接続される電流源配線L1a#とが電気的に接続されるように読出し/書込み制御回路210および211は動作する。
【0385】
したがって、メモリアレイ730においては、データ書込み時、選択されたビット線BLの位置により、電流源から接地電圧GNDまでの経路長のばらつきがメモリアレイ720の構成よりも低減される。
【0386】
したがって、実施の形態8の変形例3に従うメモリアレイ730においては、ビット線に対しても、実施の形態2の変形例3に従うメモリアレイ530と同様な効果を得ることができる。
【0387】
[実施の形態8の変形例4]
図58は、実施の形態8の変形例4に従うメモリアレイ740の構成を示す概略図である。
【0388】
図58を参照して、メモリアレイ740は、図56に示す実施の形態8の変形例2に従うメモリアレイ720と比較して、電流源I1#111およびI1#222をさらに含む点が異なる。
【0389】
メモリアレイ740は、メモリアレイ720と比較して、さらに、電流源I1#11が、読出し/書込み制御回路210においてビット線BLnが接続される近傍の代わりに読出し/書込み制御回路210においてビット線BL1およびBLnが接続される位置の中心付近に電流源配線L11を介して電気的に接続される点と、電流源I1#22が、読出し/書込み制御回路211においてビット線BLnが接続される近傍の代わりに読出し/書込み制御回路211においてビット線BL1およびBLnが接続される位置の中心付近に電流源配線L11aを介して電気的に接続される点とが異なる。
【0390】
メモリアレイ740は、メモリアレイ720と比較して、さらに、接地電圧GNDが接続される電流源配線L1a#1が、読出し/書込み制御回路210においてビット線BL1が接続される近傍の代わりに読出し/書込み制御回路210において電流源I1#1およびI1#11が接続される位置の中心付近に接続される点と、接地電圧GNDが接続される電流源配線L1#1が、読出し/書込み制御回路211においてビット線BL1接続される近傍の代わりに読出し/書込み制御回路211において電流源I1#2およびI1#22が接続される位置の中心付近に接続される点とが異なる。
【0391】
電流源I1#111は、読出し/書込み制御回路210においてビット線BLnが接続される近傍に電流源配線L111を介して電気的に接続される。電流源I1#222は、読出し/書込み制御回路211においてビット線BLnが接続される近傍に電流源配線L111aを介して電気的に接続される。
【0392】
メモリアレイ740は、メモリアレイ720と比較して、さらに、接地電圧GNDが接続される電流源配線L1a#2が、読出し/書込み制御回路210においてビット線BLnが接続される近傍の代わりに読出し/書込み制御回路210において電流源I1#11およびI1#111が接続される位置の中心付近に接続される点と、接地電圧GNDが接続される電流源配線L1#2が、読出し/書込み制御回路211においてビット線BLn接続される近傍の代わりに読出し/書込み制御回路211において電流源I1#22およびI1#222が接続される位置の中心付近に電気的に接続される点とが異なる。それ以外の構成は、メモリアレイ720と同様なので詳細な説明は繰り返さない。
【0393】
読出し/書込み制御回路210から読出し/書込み制御回路211へ向かって所望のビット線BLに書込み電流を流すときは、電流源I1#1,L1#11およびI1#111と接地電圧GNDが接続される電流源配線L1#1およびL1#2とが電気的に接続されるように読出し/書込み制御回路210および211は動作する。
【0394】
一方、読出し/書込み制御回路211から読出し/書込み制御回路210へ向かって所望のビット線BLに書込み電流を流すときは、電流源I1#2,I1#22およびI1#222と接地電圧GNDが接続される電流源配線L1a#1およびL1a#2とが電気的に接続されるように読出し/書込み制御回路210および211は動作する。
【0395】
したがって、メモリアレイ740は、メモリアレイ720よりも読出し/書込み制御回路210から読出し/書込み制御回路211へ向かって所望のビット線BLに書込み電流を流す場合、読出し/書込み制御回路210側が電源電圧Vccに固定する力が強くなる。メモリアレイ740は、メモリアレイ720よりも読出し/書込み制御回路211から読出し/書込み制御回路210へ向かって所望のビット線BLに書込み電流を流す場合、読出し/書込み制御回路211側が電源電圧Vccに固定する力が強くなる。
【0396】
さらに、メモリアレイ740においては、データ書込み時、選択されたビット線BLの位置により、電流源から接地電圧GNDまでの経路長のばらつきがメモリアレイ720の構成よりも低減される。
【0397】
したがって、実施の形態8の変形例4に従うメモリアレイ740においては、ビット線に対しても、実施の形態2の変形例4に従うメモリアレイ540と同様な効果を得ることができる。
【0398】
なお、本発明の適用は、MTJメモリセルを備えたMRAMデバイスに限定されるものではない。すなわち、本発明は、2値的な記憶データに応じてデータ読み出し時の通過電流が変化する特性を有するメモリセルを備えた不揮発性記憶装置にも共通に適用することができる。
【0399】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0400】
【発明の効果】
複数のメモリセルが配置されたメモリセルアレイを備え、メモリセルアレイは、各々を独立的にデータ書込み対象に選択可能である複数の領域に分割され、複数の領域にそれぞれ対応して設けられる複数の電流供給部をさらに備える。複数の電流供給部の各々は、複数の領域のうちの対応する領域がデータ書込み対象に選択された場合に活性化されて、対応する領域へデータ書込み電流を供給し、複数の領域の各々は、複数のメモリセルの所定単位にそれぞれ対応して配置される複数の書込み選択線を含む。複数の書込み選択線は、複数の電流供給部の対応する1つから、データ書込み電流を選択的に供給される。したがって、電流供給部からデータ書込み対象に選択されたメモリセルを含む領域への配線長を短くすることができる。その結果、電流供給部から選択メモリセルへの配線抵抗も短くなるため、書込み電流のばらつきを低減させることができるのでメモリセルへの誤書込みの確率を低減することができる。
【図面の簡単な説明】
【図1】 実施の形態1に従う不揮発性記憶装置の構成を示す概略図である。
【図2】 メモリアレイブロック内のメモリアレイの構成を示す回路図である。
【図3】 MTJメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図4】 MTJメモリセルのデータ書込みの電流と、トンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図5】 実施の形態1の変形例1に従う不揮発性記憶装置の構成を示す概略図である。
【図6】 実施の形態1の変形例2に従う不揮発性記憶装置の構成を示す概略図である。
【図7】 実施の形態1に従うメモリアレイブロック内のメモリアレイの構成を示す回路図である。
【図8】 実施の形態1に従うメモリアレイブロック内のメモリアレイの構成を示す概略図である。
【図9】 実施の形態2の変形例2に従うメモリアレイの構成を示す概略図である。
【図10】 実施の形態2の変形例3に従うメモリアレイの構成を示す概略図である。
【図11】 実施の形態2の変形例4に従うメモリアレイの構成を示す概略図である。
【図12】 実施の形態3に従う不揮発性記憶装置の構成を示す概略図である。
【図13】 実施の形態3に従うメモリアレイブロック内のメモリアレイの構成を示す回路図である。
【図14】 実施の形態3の変形例1に従う不揮発性記憶装置の構成を示す概略図である。
【図15】 実施の形態3の変形例2に従う不揮発性記憶装置の構成を示す概略図である。
【図16】 実施の形態3に従うメモリアレイブロック内のメモリアレイの構成を示す回路図である。
【図17】 実施の形態3に従うメモリアレイブロック内のメモリアレイの構成を示す概略図である。
【図18】 実施の形態4の変形例2に従うメモリアレイの構成を示す概略図である。
【図19】 実施の形態4の変形例3に従うメモリアレイの構成を示す概略図である。
【図20】 実施の形態4の変形例4に従うメモリアレイの構成を示す概略図である。
【図21】 実施の形態1に従う不揮発性記憶装置のメモリアレイマット内のメモリアレイブロックの1つを詳細に示した図である。
【図22】 実施の形態5に従う不揮発性記憶装置の構成を示す概略図である。
【図23】 実施の形態5に従う不揮発性記憶装置の書込み電流発生までの動作を説明する動作波形図である。
【図24】 実施の形態5に従う不揮発性記憶装置の電源投入時の動作を説明する動作波形図である。
【図25】 実施の形態5の変形例1に従う不揮発性記憶装置の構成を示す概略図である。
【図26】 実施の形態5の変形例1に従う不揮発性記憶装置の書込み電流発生までの動作を説明する動作波形図である。
【図27】 実施の形態5の変形例2に従う不揮発性記憶装置の構成を示す概略図である。
【図28】 アドレスデコード制御回路の内部の構成を示す回路図である。
【図29】 実施の形態5の変形例2に従う不揮発性記憶装置の書込み電流発生の動作を説明する動作波形図である。
【図30】 実施の形態3に従う不揮発性記憶装置のメモリアレイマット内のメモリアレイブロックの1つを詳細に示した図である。
【図31】 実施の形態5変形例3に従う不揮発性記憶装置の構成を示す概略図である。
【図32】 実施の形態5の変形例4に従う不揮発性記憶装置の構成を示す概略図である。
【図33】 実施の形態5の変形例5に従う不揮発性記憶装置の構成を示す概略図である。
【図34】 実施の形態6に従うデカップル容量を接続した不揮発性記憶装置の構成を示す概略図である。
【図35】 実施の形態6の変形例1に従うデカップル容量を接続した不揮発性記憶装置の構成を示す概略図である。
【図36】 実施の形態6の変形例2に従うデカップル容量を接続したメモリアレイの構成を示す概略図である。
【図37】 実施の形態6の変形例3に従うデカップル容量を接続したメモリアレイの構成を示す概略図である。
【図38】 実施の形態6の変形例4に従う不揮発性記憶装置の構成を示す概略図である。
【図39】 ロウデコーダの内部に設けられるアドレスデコード回路を示す回路図である。
【図40】 実施の形態5に従う不揮発性記憶装置が電源投入時に誤って書込み状態になった場合の動作を説明する動作波形図である。
【図41】 実施の形態6の変形例4に従う不揮発性記憶装置の電源投入時の動作を説明する動作波形図である。
【図42】 実施の形態6の変形例5に従う不揮発性記憶装置の構成を示す概略図である。
【図43】 ロウデコーダの内部に設けらるアドレスデコード回路を示す回路図である。
【図44】 実施の形態5の変形例3に従う不揮発性記憶装置の電源投入時に誤って書込み状態になった場合の動作を説明する動作波形図である。
【図45】 実施の形態6の変形例5に従う不揮発性記憶装置の電源投入時の動作を説明する動作波形図である。
【図46】 実施の形態6の変形例6に従う不揮発性記憶装置の構成を示す概略図である。
【図47】 ワンショットパルス発生制御回路の構成を示す回路図である。
【図48】 実施の形態6の変形例6に従う不揮発性記憶装置の電源投入時に誤って書込み状態になった場合の動作を説明する動作波形図である。
【図49】 実施の形態6の変形例7に従う不揮発性記憶装置の構成を示す概略図である。
【図50】 実施の形態7に従う不揮発性記憶装置の構成を示す概略図である。
【図51】 実施の形態7に従うメモリアレイブロック内のメモリアレイの構成を示す回路図である。
【図52】 実施の形態7の変形例1に従う不揮発性記憶装置の構成を示す概略図である。
【図53】 実施の形態7の変形例2に従う不揮発性記憶装置の構成を示す概略図である。
【図54】 実施の形態8に従うメモリアレイブロック内のメモリアレイの構成を示す概念図である。
【図55】 実施の形態8の変形例1に従うメモリアレイブロック内のメモリアレイの構成を示す概念図である。
【図56】 実施の形態8の変形例2に従うメモリアレイの構成を示す概略図である。
【図57】 実施の形態8の変形例3に従うメモリアレイの構成を示す概略図である。
【図58】 実施の形態8の変形例4に従うメモリアレイの構成を示す概略図である。
【符号の説明】
10,20,10#1,10#2,20#1,20#2,71,73,80,90 電源端子、60 クロック端子、70,260 制御端子、72 アドレス端子、150 内部アドレス発生回路、160,160a アドレスデコード制御回路、170,320 ワンショットパルス発生回路、180 立下り検出回路、190 ラッチ回路、193 スリーステートバッファ、100,100a,100b,100d,105,105a,200,200a,200d メモリアレイマット、L0,L0#,L1,L1#,L1#1,L1#2,L1a,L1a#1,L1a#2,L11,L11a,L111,L111a,LE1,LE1a,LE2,LE2a 電流源配線、I1,I1a,I2,I2a,I1#1,I1#11,I1#111,I1#2,I1#22,I1#222,I2#2,110,130,140,160 電流源、107,107a,127,127a,157,177 電圧設定回路、108,128,158,178,220,220a,300,800 制御回路、159,179 電圧検知回路、MC メモリセル、DMC ダミーメモリセル、RWL1〜RWLn リードワード線、WDL〜WDLn ライトディジット線、BLP ビット線対、CSG コラムセレクトゲート、P/E プリチャージ・イコライズ回路、RD1〜RDn ロウデコードトランジスタ、RDd ダミーロウデコードトランジスタ、/DB,DB データ線、MAB,MAB# メモリアレイブロック、30,30a ビット線ドライバ、31,32,33,34 ドライバトランジスタ、40 データ書込み回路、41,42,43,44,45,115,117,134,136,145,147,195,149c,164,166,169c NチャネルMOSトランジスタ、114,116,135,137,144,146,149b,165,167,169b,RDdd PチャネルMOSトランジスタ、50,50a,50b ロウデコーダ、55 メモリセルアレイ、111,112,118,131,132,138,141,142,148,161,162,168,171,172,173,181,182,183,184,185,191,192,194,302,321,322,323,324,325 インバータ、174 AND回路、210,211 読出し/書込み制御回路、301,326 NAND回路、113,133,143,163,327 NOR回路、119 基準電圧発生回路、350,360 アドレスデコード回路、310 ワンショットパルス発生制御回路、500,500a,505,505a,510,510a,520,520a,530,530a,540,540a,705 メモリアレイ、600,605,610,620,621,622,630,631 デカップル容量、1000,1000a,1010,1010a,1100,1100a,1200,1200a,1500,1500a,1510,1510a,1550,1550a,1600,1600a,1700,1700a,2000,2100,2200 不揮発性記憶装置。
Claims (3)
- データ書込み電流の印加に応じて書込まれたデータのレベルに応じて、データ読み出し時における通過電流が異なる複数のメモリセルが配置されたメモリセルアレイを備え、
前記メモリセルアレイは、各々を独立的にデータ書込み対象に選択可能である複数の領域に分割され、
前記複数の領域にそれぞれ対応して設けられる複数の電流供給部をさらに備え、
前記複数の電流供給部の各々は、前記複数の領域のうちの対応する領域が前記データ書込み対象に選択された場合に活性化されて、前記対応する領域へ前記データ書込み電流を供給し、
前記複数の領域の各々は、複数のブロックに分割され、
前記複数のブロックの各々は、前記複数のメモリセルの所定単位にそれぞれ対応して配置される複数の書込み選択線を含み、
前記複数の書込み選択線は、前記複数の電流供給部の対応する1つから、前記データ書込み電流を選択的に供給され、
前記メモリセルアレイは、前記各ブロック単位で前記複数の書込み選択線と電気的に接続される複数の電流供給線をさらに含み、
前記各電流供給部は、
データ書込み時、前記データ書込み電流を供給する電流供給回路と、
対応する領域内の前記各電流供給線と前記電流供給回路とを電気的に接続する電源配線とを含み、
前記各ブロックは、前記データ書込み時、対応する前記電流供給線に供給される前記データ書込み電流を前記複数の書込み選択線のうちの少なくとも1つを介して接地ノードへ導くための接地配線をさらに含み、
前記電流供給線には、複数の前記電流供給回路が電気的に接続され、
前記接地配線には、複数の接地ノードが接続される、不揮発性記憶装置。 - 前記電流供給回路と前記電流供給回路に対応する領域内の前記各電流供給線までの経路長はほぼ一定になるように、前記電源配線は構成される、請求項1に記載の不揮発性記憶装置。
- 前記電流供給部は、前記電流供給回路の動作電源電圧の供給を受ける電源ノードと接地電圧との間に設けられるデカップル容量をさらに含む、請求項1に記載の不揮発性記憶装置。
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