JP4570313B2 - 薄膜磁性体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb.2001.等の技術文献に開示されている。
【０００４】
図３９は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図３９を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと固定電圧（接地電圧ＧＮＤ）との間に結合される。
【０００６】
ＭＴＪメモリセルに対して、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図４０は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図４０を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬと、固定磁化層ＦＬの磁化方向を固定するための反強磁性体層ＡＦＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００８】
データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンする。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧ＧＮＤの電流経路に、センス電流Ｉｓを流すことができる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬの磁化方向とが平行である場合には、両者の磁化方向が反対（反平行）方向である場合に比べてトンネル磁気抵抗素子ＴＭＲは小さくなる。
【００１０】
したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線ＢＬを一定電圧にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図４１は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図４１を参照して、データ書込時においては、リードワード線ＲＷＬが非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００１３】
図４２は、ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【００１４】
図４２を参照して、横軸は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１５】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０（ただし、Ｒ１＞Ｒ０）でそれぞれ示すこととする。
【００１６】
ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１７】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１８】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値が下げることができる。
【００１９】
図４２の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨ_WRとなるように設計される。すなわち、このデータ書込磁界Ｈ_WRが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界Ｈ_WRは、磁化方向の切換えに必要なスイッチング磁界Ｈ_SWと、余裕分ΔＨとの和で示される。すなわち、Ｈ_WR＝Ｈ_SW＋ΔＨで示される。
【００２０】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２１】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの２通りの磁化方向と、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２２】
【発明が解決しようとする課題】
このようなＭＴＪメモリセルを集積配置して、ＭＲＡＭデバイスを構成する場合には、ＭＴＪメモリセルが半導体基板上に行列状に配置される構成が一般的である。
【００２３】
図４３は、行列状に集積配置されたＭＴＪメモリセルのアレイ構成を示す概念図である。
【００２４】
図４３においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置するアレイ構成が示される。既に説明したように、各ＭＴＪメモリセルに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを配置する必要がある。
【００２５】
データ書込時において、データ書込対象に選択された選択メモリセルに対しては、対応するライトワード線ＷＷＬおよびビット線ＢＬに所定のデータ書込電流がそれぞれ流れる。例えば、図４３において、斜線で示したＭＴＪメモリセルがデータ書込対象に選択された場合には、ライトワード線ＷＷＬ６に行方向のデータ書込電流Ｉｐが流され、ビット線ＢＬ２に列方向のデータ書込電流Ｉｗが流される。したがって、選択メモリセルにおいては、磁化容易軸方向のデータ書込磁界Ｈ（ＥＡ）および磁化困難軸方向のデータ書込磁界Ｈ（ＨＡ）の両方が、図４２に示したスイッチング磁界Ｈ_SWを超えて印加されるので、書込データのレベルに応じた方向に自由磁化層ＶＬを磁化することができる。
【００２６】
一方、非選択メモリセルのうちの、選択メモリセルと同一のメモリセル行またはメモリセル列に属するメモリセル群、図４３の例においては、ライトワード線ＷＷＬ６に対応する非選択メモリセルおよび、ビット線ＢＬ２に対応する非選択メモリセルに対しては、磁化容易軸方向のデータ書込磁界Ｈ（ＥＡ）あるいは磁化困難軸方向のデータ書込磁界Ｈ（ＨＡ）のいずれか一方のみがスイッチング磁界Ｈ_SWを超えて印加される。これらのメモリセル群においては、自由磁化層ＶＬにおける磁化方向の更新、すなわちデータ書込は理論的には実行されない。
【００２７】
しかしながら、これらの一方の方向のみのデータ書込磁界がスイッチング磁界Ｈ_SWを超えて印加されている非選択のメモリセル群において、もう一方の方向に沿った磁気ノイズがさらに印加された場合には、誤ってデータ書込が実行されるおそれがある。
【００２８】
このような、磁気ノイズの代表例としては、メモリアレイに対してデータ読出およびデータ書込を実行するための周辺回路に対して動作電圧を供給するための電源電圧配線および接地配線を流れる電流によって生じる磁界が挙げられる。電源電圧配線および接地配線を流れる電流は、周辺回路の動作時にピーク的に生じる傾向にあるので、これらの配線からの磁気ノイズはある程度の強度を有している。
【００２９】
特に、高集積化の目的で、これらの電源配線を、メモリアレイに近接して、すなわちトンネル磁気抵抗素子ＴＭＲの近傍に配置する場合には、電源配線からの磁気ノイズによる動作マージンの低下およびデータ誤書込に対する対策を講じる必要がある。
【００３０】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、周辺回路等に対応して設けられた電源配線、より詳しくは電源電圧配線および接地配線からの磁気ノイズの影響を抑制して、安定的に動作する薄膜磁性体記憶装置を提供することである。
【００３１】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、各々が磁気的なデータ記憶を実行する複数のメモリセルが配置されたメモリアレイを備える。複数のメモリセルの各々は、所定磁界の印加に応答して書換可能な磁化方向に応じて、電気抵抗が変化する磁気記憶部を有する。薄膜磁性体記憶装置は、さらに、メモリアレイに隣接した領域に配置され、メモリアレイに対してデータ読出およびデータ書込を実行するための周辺回路と、周辺回路に動作電圧を供給するための第１および第２の電源配線とを備える。第１および第２の電源配線は、第１の電源配線を流れる電流によって生じる磁界と、第２の電源配線を流れる電流によって生じる磁界とが、メモリアレイにおいて互いに打ち消し合うように配置される。
【００３２】
好ましくは、第１の電源配線は、電源電圧を供給する電源電圧配線であり、第２の電源配線は、接地電圧を供給する接地配線である。
【００３３】
また好ましくは、第１および第２の電源配線は、磁気記憶部よりも上層側および下層側のいずれか一方側において同一方向に沿って配置される。動作時において、第１および第２の電源配線をそれぞれ流れる電流は、反対方向である。
【００３４】
好ましくは、第１および第２の電源配線は、メモリアレイの上部領域および下部領域の少なくとも一方を通過するように配置される。
【００３５】
さらに好ましくは、第１および第２の電源配線は、異なる配線層にそれぞれ設けられた第１および第２の金属配線によって、上下に重なり合うように形成される。
【００３６】
あるいは、好ましくは、第１および第２の電源配線は、同一方向に沿って複数本ずつ設けられる。動作時において、複数本のうちの１本の第１の電源配線を流れる電流の方向と、他の１本の第１の電源配線を流れる電流の方向とは反対方向であり、かつ、複数本のうちの１本の第２の電源配線を流れる電流の方向と、他の１本の第２の電源配線を流れる電流の方向とは反対方向である。
【００３７】
さらに好ましくは、１本の第１の電源配線および他の１本の第１の電源配線は、磁気記憶部よりも上層側および下層側のいずれか一方側に形成された配線層を用いて、互いに近接させて配置される。
【００３８】
また、さらに好ましくは、１本の第２の電源配線および他の１本の第２の電源配線は、磁気記憶部よりも上層側および下層側のいずれか一方側に形成された配線層を用いて、互いに近接させて配置される。
【００３９】
あるいは、さらに好ましくは、１本の第１の電源配線は、第１および第２の電源配線のうちの動作時に流れる電流の方向が同一である他の１本と対を成すように配置される。対を成す２本の電源配線は、磁気記憶部を挟んで上下方向に対称に配置される。
【００４０】
特に、１本の第１の電源配線は、磁気記憶部よりも上層側および下層側のいずれか一方側において、第１および第２の電源配線のうちの動作時に流れる電流の方向が反対である他の１本と近接して配置される。
【００４１】
この発明の他の構成に従う薄膜磁性体記憶装置は、各々が磁気的なデータ記憶を実行する複数のメモリセルが配置されたメモリアレイを備える。複数のメモリセルの各々は、所定磁界の印加に応答して書換可能な磁化方向に応じて、電気抵抗が変化する磁気記憶部を有する。薄膜磁性体記憶装置は、さらに、メモリアレイに隣接した領域に配置され、メモリアレイに対してデータ読出およびデータ書込を実行するための周辺回路と、周辺回路に動作電圧を供給するための第１および第２の電源配線とを備える。第１および第２の電源配線は、第１および第２の電源配線を流れる電流によってそれぞれ生じる磁界が、メモリアレイにおいて磁気記憶部の磁化容易軸方向に沿った方向に作用するように配置される。
【００４２】
好ましくは、第１および第２の電源配線は、第１の電源配線を流れる電流によって生じる磁界と、第２の電源配線を流れる電流によって生じる磁界とが、メモリアレイにおいて互いに打ち消し合うように配置される。
【００４３】
また好ましくは、複数のメモリセルは行列状に配置され、薄膜磁性体記憶装置は、メモリセル行およびメモリセル列の一方にそれぞれ対応して設けられ、各々が、選択メモリセルに対して磁化容易軸方向に沿った磁界を主に印加するために、選択的にデータ書込電流の供給を受ける複数の第１の書込配線と、メモリセル行およびメモリセル列の他方にそれぞれ対応して設けられ、各々が、選択メモリセルに対して磁化困難軸方向に沿った磁界を主に印加するために、選択的にデータ書込電流の供給を受ける複数の第２の書込配線とを備える。複数の第１の書込配線の配線ピッチは、複数の第２の書込配線の配線ピッチよりも大きい。
【００４４】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、各々が磁気的なデータ記憶を実行する複数のメモリセルが配置されたメモリアレイを備える。複数のメモリセルの各々は、所定磁界の印加に応答して書換可能な磁化方向に応じて、電気抵抗が変化する磁気記憶部を有する。薄膜磁性体記憶装置は、さらに、メモリアレイに隣接した領域に配置され、メモリアレイに対してデータ読出およびデータ書込を実行するための周辺回路と、周辺回路に動作電圧を供給するための第１および第２の電源配線とを備える。第１および第２の電源配線の各々は、最も近接したメモリセルの磁気記憶部において、電源配線を流れるピーク電流によって生じるピーク磁界の強度が、メモリセルの磁化特性を考慮して決定される所定強度よりも小さくなるように、最も近接したメモリセルの磁気記憶部から所定距離以上離して配置される。
【００４５】
さらに好ましくは、薄膜磁性体記憶装置は、データ書込時において、所定磁界を生成するためのデータ書込電流を流すために設けられる書込データ線をさらに備える。データ書込時において、データ書込電流によって生じる磁界の強度は、磁気記憶部の磁化方向を書換えるために必要な第１の磁界強度と、マージン分に相当する第２の磁界強度との和で示される。所定強度が第２の磁界強度よりも小さくなるように、所定距離は設計される。
【００４６】
この発明のさらに別の構成に従う薄膜磁性体記憶装置は、各々が磁気的なデータ記憶を実行する複数のメモリセルが配置されたメモリアレイを備える。複数のメモリセルの各々は、印加される磁界に応答して書換えられる磁化方向に応じて、電気抵抗値が変化する磁気記憶部を有する。薄膜磁性体記憶装置は、さらに、メモリアレイに隣接した領域に配置され、メモリアレイに対してデータ読出およびデータ書込を実行するための周辺回路と、周辺回路に対してメモリアレイを挟んで第１の方向に沿った反対側の領域に配置され、周辺回路の動作電源電圧の供給を受ける電源ノードと、第１の方向に沿って電源ノードと周辺回路との間に設けられ、動作電源電圧を伝達するための電源配線と、電源ノードとメモリアレイとの間の領域および周辺回路とメモリアレイとの間の領域の少なくとも一方において、電源配線と接地電圧との間に設けられるデカップル容量とを備える。
【００４７】
この発明のさらに別の１つの構成に従う薄膜磁性体記憶装置は、各々が磁気的なデータ記憶を実行する複数のメモリセルが行列状に配置されたメモリアレイと、メモリアレイの端部において、メモリセル行およびメモリセル列の少なくとも一方に沿って配置された、各々が固定された磁化方向を有する複数のダミー磁性体とを備える。
【００４８】
好ましくは、各ダミー磁性体の磁化方向は、各ダミー磁性体から発生される磁界がメモリアレイへの磁気ノイズを打ち消す方向ように定められる。
【００４９】
さらに好ましくは、薄膜磁性体記憶装置は複数の配線をさらに備え、各ダミー磁性体の磁化方向は、複数の配線のうちの自身に最も近接した１本によって発生される磁界を打ち消すように設定される。
【００５０】
また好ましくは、各ダミー磁性体は、各メモリセルと同様の形状に設計され、各メモリセルおよび各ダミー磁性体は、固定された磁化方向を有する第１の磁性体層と、印加された磁界によって更新可能な磁化方向を有する第２の磁性体層とを有する。
【００５１】
さらに好ましくは、各メモリセルおよび各ダミー磁性体の第１の磁性体層と、各ダミー磁性体の第２の磁性体層との各々は、同一方向に沿って磁化される。
【００５２】
あるいは好ましくは、各メモリセルは、固定された磁化方向を有する第１の磁性体層と、データ書込動作時に印加される磁界によって更新可能な磁化方向を有する第２の磁性体層とを有する。各ダミー磁性体は、第１の磁性体層と同一方向に固定的に磁化された第３の磁性体層を有する。
【００５３】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、各々が磁気的なデータ記憶を実行するための第１の磁性体を含む複数のメモリセルが配置されたメモリアレイと、メモリアレイに対応して配置され、各々が、複数のメモリセルの少なくとも１つに含まれる第１の磁性体層と電気的に接続される複数の第１の配線と、メモリアレイ外の領域に配置され、複数の第１の配線と同一配線層に形成される第２の配線、およびメモリアレイ外の領域において第１の磁性体層と同一層に形成され、第２の配線と電気的に接続される第２の磁性体を含むインダクタンス素子とを備える。
【００５４】
好ましくは、第１および第２の磁性体は、同様の形状および構造を有する。また好ましくは、薄膜磁性体記憶装置は、動作電圧を供給するための電源配線をさらに備え、インダクタ素子は、電源配線のピーク電流を抑制するために、電源配線と直列に電気的に結合される。
【００５５】
この発明のさらに他の１つ構成に従う薄膜磁性体記憶装置は、行列状に配置され各々が磁気的なデータ記憶を実行する複数のメモリセルと、複数のメモリセルのうちのデータ書込対象に選択された選択メモリセルに対して、データ書込のための書込磁界を印加するための第１の配線と、複数のメモリセルに対して第１の配線よりも遠くに配置され、書込磁界を発生させる書込電流を第１の配線へ供給するための、第２の配線とを備える。データ書込において、第１および第２の配線からそれぞれ生じる磁界は、第１および第２の配線の長手方向に沿った少なくとも一部の領域において、互いに打ち消し合う方向に作用する。
【００５６】
好ましくは、第１および第２の配線は、同一方向に沿って配置される。また、好ましくは、第２の配線は、第１および第２の電圧をそれぞれ供給するための第１および第２の電源配線を含み、データ書込において、第１および第２の電源配線からそれぞれ生じる磁界は、第１および第２の電源配線の長手方向に沿った少なくとも一部の領域において、互いに打ち消し合う方向に作用する。
【００５７】
あるいは好ましくは、第１の配線は、複数のメモリセルのうちの所定区分ごとに設けられる。第２の配線は、第１の配線と同一方向に沿って設けられ、第１および第２の電圧の一方の電圧を供給するための第１の電源配線と、第１の配線と同一方向に沿って設けられ、第１および第２の電圧の他方の電圧を供給するための第２の電源配線とを含む。薄膜磁性体記憶装置は、第１の配線の一端に対応して設けられ、対応する所定区分がデータ書込対象に選択されたときに、第１および第２の電源配線の一方の配線と一端とを接続するための第１のドライブ回路と、第１の配線の他端に対応して設けられ、対応する所定区分がデータ書込対象に選択されたときに、データ書込時に第１および第２の電源配線の他方の配線と一端とを接続するための第２のドライブ回路とをさらに備える。
【００５８】
さらに好ましくは、第１および第２の電源配線は、第１および第２の電圧をそれぞれ供給する第１および第２の電源ノードと電気的に結合される。第１および第２のドライブ回路は、書込データのレベルに応じて、一方および他方の配線をそれぞれ選択する。特に、このような構成においては、第１および第２の電源配線は、両端のそれぞれにおいて、第１および第２の電源ノードと結合される。
【００５９】
また、さらに好ましくは、薄膜磁性体記憶装置は、書込データに応じて、第１の電源配線を第１および第２の電圧の一方と電気的に結合するための第１の電源スイッチ回路と、書込データに応じて、第２の電源配線を第１および第２の電圧の他方と電気的に結合するための第２の電源スイッチ回路とをさらに備える。第１および第２のドライブ回路において、一方および他方の配線は、書込データのレベルにかかわらず固定的に設定される。特に、このような構成においては、第１の電源スイッチ回路は、第１の電源配線の両端の各々に対応して設けられ、第２の電源スイッチ回路は、第２の電源配線の両端の各々に対応して設けられる。
【００６０】
また好ましくは、第１の配線によって印加される書込磁界は、各メモリセルの磁化容易軸方向に沿った成分を主に有し、第１の配線を流れる電流の方向は、書込データに応じて設定される。
【００６１】
あるいは好ましくは、第１の配線によって印加される書込磁界は、各メモリセルの磁化困難軸方向に沿った成分を主に有し、第１の配線を流れる電流の方向は、書込データにかかわらず一定である。
【００６２】
また好ましくは、第２の配線は、Ｋ本（Ｋ：２以上の整数）の第１の配線ごとに設けられ、データ書込において、同一の第２の配線と対応付けられるＫ本の第１の配線のうちの多くとも１本に対して書込電流が供給される。
【００６３】
さらに好ましくは、第１および第２の配線は同一方向に沿って設けられ、第２の配線は、第１および第２の配線の長手方向に沿って互いに隣接する複数本の第１の配線によって共有される。
【００６４】
また、さらに好ましくは、第１および第２の配線は同一方向に沿って設けられ、第２の配線は、第１および第２の配線の幅方向に沿って互いに隣接する複数本の第１の配線によって共有される。
【００６５】
この発明のさらに他の１つの構成に従う薄膜磁性体記憶装置は、各々が磁気的なデータ記憶を実行する、複数のバンクに分割配置された複数のメモリセルと、複数のバンクにそれぞれ対応して設けられ、各々が対応するバンクに対して少なくともデータ書込動作を実行するための複数の周辺回路と、複数の周辺回路にそれぞれ対応し設けられ、各々が対応する周辺回路へ動作電圧を供給するための複数の電源配線とを備える。１回のデータ書込動作において、複数のバンクは、選択的にデータ書込対象とされ、各電源配線は、対応するバンク、および対応するバンクと同時にデータ書込対象とされる可能性を有する他のバンクを除く残りのバンクのうちの少なくとも一部に対応する領域に設けられる。
【００６６】
好ましくは、各電源配線は、残りのバンクの少なくとも一部の上部領域に設けられる。また好ましくは、各電源配線は、残りのバンクの少なくとも一部の近接領域に設けられる。
【００６７】
この発明のさらに他の１つの構成に従う薄膜磁性体記憶装置は、各々が磁気的なデータ記憶を実行する、行列状に配置された複数のメモリセルと、メモリセル行およびメモリセル列の一方にそれぞれ対応して設けられ、各々が、選択メモリセルに対して磁化容易軸方向に沿った磁界を主に印加するために、選択的にデータ書込電流の供給を受ける複数の第１の書込配線と、メモリセル行およびメモリセル列の他方にそれぞれ対応して設けられ、各々が、選択メモリセルに対して磁化困難軸方向に沿った磁界を主に印加するために、選択的にデータ書込電流の供給を受ける複数の第２の書込配線と、導電性材料によって形成される複数の配線とを備える。各メモリセルにおいて、対応する第１の書込配線を除く他の第１の配線のうちの最も近接する１本から受ける磁界ノイズと、対応する第２の書込配線を除く他の第２の配線のうちの最も近接する１本から受ける磁界ノイズとが重畳された場合に、磁化容易軸方向に沿った残りマージンと磁化困難軸方向に沿った残りマージンとは異なる。複数の配線のうちの各メモリセルからの距離が最も短い最近接の配線の配置方向は、最近接の配線を流れる電流によって生じる磁界が、各メモリセルにおいて、磁化容易軸および磁化困難軸のうちの残りマージンが大きい一方に沿った成分を主に有するように設計される。
【００６８】
好ましくは、最近接の配線の配置方向は、複数の第１の書込配線の配線ピッチと、複数の第２の書込配線の配線ピッチとに応じて設計される。さらに好ましくは、最近接の配線は、複数の第１および第２の書込配線のうちの配線ピッチが大きい一方と平行に配置される。
【００６９】
この発明のさらに他の１つの構成に従う薄膜磁性体記憶装置は各々が磁気的なデータ記憶を実行する、行列状に配置された複数のメモリセルと、メモリセル行およびメモリセル列の一方にそれぞれ対応して設けられ、各々が選択メモリセルに対して磁化容易軸方向に沿った磁界を主に印加するために、選択的にデータ書込電流の供給を受ける複数の第１の書込配線と、メモリセル行およびメモリセル列の他方にそれぞれ対応して設けられ、各々が、選択メモリセルに対して磁化困難軸方向に沿った磁界を主に印加するために、選択的にデータ書込電流の供給を受ける複数の第２の書込配線と、データ書込電流の経路に含まれる電源配線とを備える。各メモリセルにおいて、対応する第１の書込配線を除く他の第１の配線のうちの最も近接する１本から受ける磁界ノイズと、対応する第２の書込配線を除く他の第２の配線のうちの最も近接する１本から受ける磁界ノイズとが重畳された場合に、磁化容易軸方向に沿った残りマージンと磁化困難軸方向に沿った残りマージンとは異なる。電源配線の配置方向は、自身を流れる電流によって生じる磁界が、各メモリセルにおいて、磁化容易軸および磁化困難軸のうちの残りマージンが大きい一方に沿った成分を主に有するように設計される。
【００７０】
好ましくは、電源配線の配置方向は、複数の第１の書込配線の配線ピッチと、複数の第２の書込配線の配線ピッチとに応じて設計される。さらに好ましくは、電源配線は、複数の第１および第２の書込配線のうちの配線ピッチが大きい一方と平行に配置される。
【００７１】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
なお、図中における同一符号は、同一または相当する部分を示すものとする。
【００７２】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００７３】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを実行し、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００７４】
ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを実行し、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。ＭＲＡＭデバイス１は、複数のＭＴＪメモリセルが行列状に配置されたメモリアレイ２と、メモリアレイ２に対してデータ読出およびデータ書込を実行するために、メモリアレイ２の周辺領域に配置される周辺回路５ａ，５ｂ，５ｃとを備える。なお、以下においては、周辺回路５ａ，５ｂ，５ｃを総称して、周辺回路５あるいは周辺回路５♯とも称する。
【００７５】
メモリアレイ２の構成については後ほど詳細に説明するが、ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）に対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。また、ＭＴＪメモリセルの列（以下、単に「メモリセル列」とも称する）に対応してビット線ＢＬが配置される。
【００７６】
周辺回路５は、メモリアレイ２の周辺領域に配置された、コントロール回路１０と、行デコーダ２０と、列デコーダ２５と、ワード線ドライバ３０と、読出／書込制御回路５０，６０とを含む。なお、これらの周辺回路の配置は、図１に示される配置例に限定されるものではない。
【００７７】
コントロール回路１０は、制御信号ＣＭＤによって指示された所定動作を実行するために、ＭＲＡＭデバイス１の全体動作を制御する。行デコーダ２０は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ２における行選択を実行する。列デコーダ２５は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じてメモリアレイ２における列選択を実行する。
【００７８】
ワード線ドライバ３０は、行デコーダ２０の行選択結果に基づいて、リードワード線ＲＷＬ（データ読出時）もしくはライトワード線ＷＷＬ（データ書込時）を選択的に活性化する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ読出もしくはデータ書込対象に指定されたＭＴＪメモリセル（以下、「選択メモリセル」とも称する）が示される。
【００７９】
ライトワード線ＷＷＬは、ワード線ドライバ３０が配置されるのとメモリアレイ２を挟んで反対側の領域６において、接地電圧ＧＮＤと結合される。読出／書込制御回路５０，６０は、データ読出およびデータ書込時において、選択されたメモリセル列（以下、「選択列」とも称する）のビット線ＢＬに対してデータ書込電流およびセンス電流（データ読出電流）を流すために、メモリアレイ２に隣接する領域に配置される回路群を総称したものである。
【００８０】
図２は、メモリアレイ２の構成例を示す回路図である。
図２を参照して、メモリアレイ２は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配置された複数のＭＴＪメモリセルＭＣを有する。各ＭＴＪメモリセルＭＣに対して、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、ビット線ＢＬおよび基準電圧配線ＳＬが配置される。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、メモリセル行にそれぞれ対応して、行方向に沿って配置される。一方、ビット線ＢＬおよび基準電圧配線ＳＬは、メモリセル列にそれぞれ対応して、列方向に沿って配置される。
【００８１】
この結果、メモリアレイ２全体においては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード線ＷＷＬ１〜ＷＷＬｎ、ビット線ＢＬ１〜ＢＬｍおよび基準電圧配線ＳＬ１〜ＳＬｍが設けられる。なお、以下においては、ライトワード線、リードワード線、ビット線および基準電圧配線を総括的に表現する場合には、符号ＷＷＬ、ＲＷＬ、ＢＬおよびＳＬをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線、ビット線および基準電圧配線を示す場合には、これらの符号に添え字を付して、ＲＷＬ１，ＷＷＬ１，ＢＬ１，ＳＬ１のように表記するものとする。
【００８２】
ワード線ドライバ３０は、データ書込において、選択されたメモリセル行（以下、「選択行」とも称する）に対応するライトワード線ＷＷＬの一端を、電源電圧Ｖｃｃと結合する。上述したように、各ライトワード線ＷＷＬの他端は、領域６において接地電圧ＧＮＤと結合されるので、選択行のライトワード線ＷＷＬ上に、ワード線ドライバ３０から領域６へ向かう方向に、行方向のデータ書込電流Ｉｐを流すことができる。
【００８３】
図３は、ＭＴＪメモリセルに対するデータ書込およびデータ読出動作を説明する動作波形図である。
【００８４】
まず、データ書込時の動作について説明する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するライトワード線ＷＷＬを活性化（ハイレベル、以下「Ｈレベル」と表記する）するために、電源電圧Ｖｃｃと結合する。一方、非選択行においては、ライトワード線ＷＷＬは、非活性化状態（ローレベル、以下「Ｌレベル」と表記する）に維持されて、その電圧は接地電圧ＧＮＤに維持される。
【００８５】
これにより、選択行のライトワード線ＷＷＬに対して、行方向のデータ書込電流Ｉｐが流される。この結果、選択行に属するＭＴＪメモリセル中のトンネル磁気抵抗素子ＴＭＲの各々に対して、自由磁化層ＶＬの磁化困難軸ＨＡに沿った方向の磁界が印加される。一方、非選択行のライトワード線ＷＷＬには電流は流れない。
【００８６】
リードワード線ＲＷＬは、データ書込時においては活性化されず、非活性化状態（Ｌレベル）に維持される。基準電圧配線ＳＬは、アクセストランジスタＡＴＲがオンしないデータ書込時においては、特に作用せず、その電圧は接地電圧ＧＮＤに維持される。
【００８７】
読出／書込制御回路５０および６０は、メモリアレイ２の両端におけるビット線ＢＬの電圧を制御することによって、選択列のビット線ＢＬに、書込データのデータレベルに応じた方向のデータ書込電流±Ｉｗを生じさせる。
【００８８】
たとえば、“１”の書込データを書込む場合には、読出／書込制御回路６０側のビット線電圧を高電圧状態（Ｈレベル：電源電圧Ｖｃｃ）に設定し、反対側の読出／書込制御回路５０側のビット線電圧を低電圧状態（Ｌレベル：接地電圧ＧＮＤ）に設定する。これにより、読出／書込制御回路６０から５０へ向かう方向のデータ書込電流＋Ｉｗが、選択列のビット線ＢＬ上を流れる。
【００８９】
一方、“０”の記憶データを書込む場合には、読出／書込制御回路５０側および６０側におけるビット線電圧の設定を入換えて、読出／書込制御回路５０から６０へ向かう方向へデータ書込電流−Ｉｗを選択列のビット線ＢＬ上に流すことができる。
【００９０】
ビット線ＢＬを流れる列方向のデータ書込電流±Ｉｗによって生じるデータ書込磁界は、トンネル磁気抵抗素子ＴＭＲにおいて、自由磁化層ＶＬの磁化容易軸に沿った方向に印加される。
【００９１】
このように、データ書込電流Ｉｐおよび±Ｉｗの方向を設定することによって、選択メモリセル中の自由磁化層ＶＬを書込データのレベルに応じた方向に、磁化容易軸方向に沿って磁化できる。
【００９２】
なお、磁化容易軸に沿った方向の磁界を生じさせるためのデータ書込電流±Ｉｗの方向を書込データのレベルに応じて制御し、磁化困難軸に沿った方向の磁界を発生するためのデータ書込電流Ｉｐの方向を、書込データのレベルにかかわらず一定とすることによって、ライトワード線ＷＷＬにデータ書込電流を流すための構成を簡略化している。
【００９３】
次に、データ読出動作について説明する。
データ読出時において、ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬを活性化（Ｈレベル）する。非選択行においては、リードワード線ＲＷＬは、非活性状態（Ｌレベル）に維持される。また、データ読出時においては、ライトワード線ＷＷＬの各々は活性化されることなく、非活性状態（Ｌレベル：接地電圧ＧＮＤ）に維持されたままである。
【００９４】
データ読出動作前において、ビット線ＢＬは、たとえば接地電圧ＧＮＤにプリチャージされる。この状態から、データ読出が開始されて、選択行においてリードワード線ＲＷＬがＨレベルに活性化されると、対応するアクセストランジスタＡＴＲがターンオンする。アクセストランジスタＡＴＲがターンオンしたＭＴＪメモリセルの各々において、対応するトンネル磁気抵抗素子ＴＭＲは、基準電圧（接地電圧ＧＮＤ）およびビット線の間に電気的に結合される。
【００９５】
たとえば、選択列に対応するビット線を電源電圧Ｖｃｃでプルアップすれば、選択メモリセルのトンネル磁気抵抗素子ＴＭＲに対してのみ、センス電流Ｉｓを流すことができる。これにより、選択列のビット線ＢＬには、選択メモリセル中のトンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわち選択メモリセルの記憶データレベルに応じた電圧変化が生じる。
【００９６】
選択メモリセルの記憶データが“０”および“１”である場合における、ビット線ＢＬの電圧変化をそれぞれΔＶ０およびΔＶ１とすれば、ΔＶ０およびΔＶ１の中間値に設定される参照電圧Ｖｒｅｆおよび選択列のビット線ＢＬの電圧差を検知・増幅して、選択メモリセルの記憶データを読出すことができる。
【００９７】
このように、基準電圧配線ＳＬの電圧レベルは、データ読出時およびデータ書込時のいずれにおいても、接地電圧ＧＮＤに設定される。したがって、基準電圧配線ＳＬは、接地電圧ＧＮＤを供給するノードと、たとえば読出／書込制御回路５０もしくは６０内の領域において結合する対応とすればよい。また、この基準電圧配線ＳＬは、行方向および列方向のいずれに設けてもよい。
【００９８】
なお、以下の説明で明らかになるように、本願発明は、メモリアレイ２の周辺回路に対して動作電圧を供給するための電源配線の配置に向けられたものである。したがって、図２においては、最もシンプルなメモリアレイの構成を例示したが、メモリアレイ２におけるＭＴＪメモリセルやビット線ＢＬ等の信号配線の配置にかかわらず、本願発明を適用することが可能である。たとえば、開放型ビット線や折返し型ビット線構成のメモリアレイ構成に対しても、本願発明を適用することができる。
【００９９】
図４は、周辺回路に対する電源配線の実施の形態１に従う配置を説明するブロック図である。
【０１００】
図４に示された周辺回路５は、図１に示された周辺回路５ａ，５ｂ，５ｃの各々に相当する。図４を参照して、周辺回路５の動作電圧である、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの供給は、電源電圧配線ＰＬおよび接地配線ＧＬによってそれぞれ実行される。なお、以下においては、電源電圧配線ＰＬおよび接地配線ＧＬを総称する場合には、単に「電源配線」とも称する。
【０１０１】
電源電圧配線ＰＬは、外部から電源電圧Ｖｃｃの供給を受ける電源ノード７と結合されて、周辺回路５に対して電源電圧Ｖｃｃを供給する。同様に、接地配線ＧＬは、外部から接地電圧ＧＮＤの供給を受ける接地ノード８と結合されて、周辺回路５に対して接地電圧ＧＮＤを供給する。これらの電源配線は、電源電圧配線ＰＬを流れる電流によって生じる磁界と、接地配線ＧＬを流れる電流によって生じる磁界とが、メモリアレイ２において互いに打消し合う方向に作用するように配置される。
【０１０２】
一例として、図４に示される構成においては、電源電圧配線ＰＬおよび接地配線ＧＬは、同一方向に沿って、周辺回路５の近傍領域に設けられる。さらに、電源電圧配線ＰＬおよび接地配線ＧＬをそれぞれ流れる電流の方向が、互いに反対方向となるように、電源ノード７および接地ノード８は配置される。
【０１０３】
図５および図６は、実施の形態１に従う電源配線の第１および第２の配置例をそれぞれ示すためのＸ−Ｙ断面図である。
【０１０４】
図５を参照して、実施の形態１に従う第１の配置例においては、電源電圧配線ＰＬおよび接地配線ＧＬの両方は、メモリアレイ２の近傍領域において、トンネル磁気抵抗素子ＴＭＲの上層側もしくは下層側のいずれか一方側の金属配線層を用いて配置される。図５においては、電源電圧配線ＰＬおよび接地配線ＧＬをトンネル磁気抵抗素子ＴＭＲより上層側に配置する例を示したが、これらの電源配線の両方を、トンネル磁気抵抗素子ＴＭＲよりも下層側に配置する構成としてもよい。
【０１０５】
このような構成とすることによって、電源電圧配線ＰＬを流れる電流によって生じる磁界（図５中に実線で表記）、接地配線ＧＬを流れる電流によって生じる磁界（図５中に点線で表記）とは、メモリアレイ２において、すなわちトンネル磁気抵抗素子ＴＭＲにおいて互いに打消し合うように作用する。
【０１０６】
これらの電源配線においては、特に電源投入時や、回路動作時において、突入的にピーク電流が発生するが、このようなピーク電流による電源配線からの磁気ノイズについても、メモリアレイ２では互いに打消すように作用するので、ＭＴＪメモリセルに対するデータ誤書込を防止して、ＭＲＡＭデバイスを安定的に動作させることができる。
【０１０７】
さらに、電源電圧配線ＰＬおよび接地配線ＧＬを、同一の金属配線層に形成される金属配線を用いて配置できるので、ＭＲＡＭデバイスの形成に必要な金属配線層の数を削減して、製造プロセスの簡略化に寄与することができる。
【０１０８】
図６を参照して、実施の形態１に従う第２の配置例においては、電源電圧配線ＰＬおよび接地配線ＧＬは、トンネル磁気抵抗素子ＴＭＲの上層側もしくは下層側のいずれか一方側において異なる金属配線層を用いて、上下方向に重なり合うようにレイアウトされる。
【０１０９】
このような構成とすれば、電源電圧配線ＰＬおよび接地配線ＧＬからメモリアレイ２までのそれぞれの距離の差を、より小さくすることができる。これにより、メモリアレイにおける、電源配線からの磁気ノイズ同士の打消し合い効果が、さらに大きなものとなる。これにより、図５に示した配置例と比較して、動作マージンの確保や誤動作の防止をさらに効果的に実行することができる。
【０１１０】
［実施の形態１の変形例１］
実施の形態１の変形例１においては、メモリアレイが複数のメモリブロックに分割され、これらのメモリブロックに対応して周辺回路が配置される場合における、電源配線の配置について説明する。
【０１１１】
図７および図８は、実施の形態１の変形例１に従う、周辺回路用の電源配線の第１および第２の配置例をそれぞれ示すブロック図である。
【０１１２】
図７を参照して、図１に示したメモリアレイ２は、たとえば２つのメモリブロックＭＢａおよびＭＢｂに分割される。実施の形態１の変形例１に従う第１の配置例においては、メモリブロックＭＢａおよびＭＢｂの境界部に、これらのメモリブロック間で共有される周辺回路５が配置される。周辺回路５に対する電源電圧Ｖｃｃおよび接地電圧ＧＮＤの供給は、実施の形態１と同様に、電源電圧配線ＰＬおよび接地配線ＧＬによって行なわれる。さらに、電源電圧配線ＰＬの両端にそれぞれ対応して電源ノード７ａおよび７ｂを設け、接地配線ＧＬの両端にそれぞれ対応して接地ノード８ａおよび８ｂが設けられる。電源電圧配線ＰＬおよび接地配線ＧＬの具体的な配置は、図５および図６に示したのと同様とすればよい。
【０１１３】
このような構成とすることにより、周辺回路５内の各回路部分に電源電圧Ｖｃｃおよび接地電圧ＧＮＤを供給する、電源電圧配線ＰＬおよび接地配線ＧＬ上の電流経路において、これらの電流経路を通過する電流によってメモリブロックにそれぞれ生じる磁界は、互いに打消し合う方向に作用する。これにより、複数のメモリブロックに分割されたメモリアレイ２に周辺回路を配置する場合においても、実施の形態１と同様の効果を得ることができる。
【０１１４】
図８を参照して、実施の形態１の変形例１に従う第２の配置例においては、各メモリブロックごとに周辺回路が配置される場合の構成が示される。一例として、メモリブロックＭＢａおよびＭＢｂにそれぞれ対応して、周辺回路５および５♯が設けられるものとする。
【０１１５】
周辺回路５に対する電源電圧Ｖｃｃおよび接地電圧ＧＮＤの供給は、電源電圧配線ＰＬａおよび接地配線ＧＬａによって行なわれる。同様に、周辺回路５♯に対する電源電圧Ｖｃｃおよび接地電圧ＧＮＤの供給は、電源電圧配線ＰＬｂおよび接地配線ＧＬｂによって行われる。
【０１１６】
電源電圧配線ＰＬａ，ＰＬｂおよび接地配線ＧＬａ，ＧＬｂの各々は、同一方向に沿って配置される。さらに、電源電圧配線ＰＬａおよびＰＬｂに電源電圧Ｖｃｃをそれぞれ供給するための電源ノード７ａおよび７ｂは、これらの電源配線が配置される方向に沿って、メモリブロック（メモリアレイ）を挟んで互いに反対側に位置するように配置される。同様に、接地配線ＧＬａおよびＧＬｂに接地電圧ＧＮＤをそれぞれ供給するための接地ノード８ａおよび８ｂについても、電源ノード７ａおよび７ｂと同様に、メモリブロック（メモリアレイ）を挟んで互いに反対側の領域に配置される。
【０１１７】
さらに、同一の周辺回路に対応する電源ノードおよび接地ノードは、メモリブロック（メモリアレイ）を挟んで互いに反対側の領域に配置される。これにより、周辺回路５に対応して設けられる電源電圧配線ＰＬａおよび接地配線ＧＬａにおいて、電流は互いに同一方向に流される。同様に、周辺回路５♯に対応する電源電圧配線ＰＬｂおよび接地配線ＧＬｂにおいても、電流は互いに同一方向に流される。さらに、電源電圧配線ＰＬａおよびＰＬｂをそれぞれ流れる電流は互いに反対方向に設定され、接地配線ＧＬａおよびＧＬｂをそれぞれ流れる電流も、互いに反対方向に設定される。
【０１１８】
電源電圧配線ＰＬａ，ＰＬｂおよび接地配線ＧＬａ，ＧＬｂは、図５または図６に示したのと同様に、トンネル磁気抵抗素子ＴＭＲよりも上層側および下層側のいずれか一方側の金属配線層を用いて配置すればよい。
【０１１９】
このような構成とすることにより、複数のメモリブロックに分割されたメモリアレイにおいて、各メモリブロックごとに周辺回路を配する構成においても、実施の形態１と同様の効果を得ることができる。
【０１２０】
［実施の形態１の変形例２］
実施の形態１およびその変形例１においては、周辺回路の電源配線がメモリアレイの周辺部（近傍）に配置される場合の構成について説明した。しかし、ＭＲＡＭデバイスをより高集積化するために、メモリアレイの上部領域または下部領域を通過させて、これらの電源配線を配置するケースも生じる。
【０１２１】
図９は、周辺回路に対する電源配線の実施の形態１の変形例２に従う第１の配置例を説明するブロック図である。
【０１２２】
図９を参照して、実施の形態１の変形例２に従う第１の配置例においては、周辺回路５に対して電源電圧Ｖｃｃおよび接地電圧ＧＮＤを供給するための電源電圧配線ＰＬおよび接地配線ＧＬは、メモリアレイ２の上部領域および下部領域の少なくとも一方を通過するように、メモリアレイ２を横断するように配置される。
【０１２３】
電源ノード７および接地ノード８と周辺回路５とは、電源配線が配置される方向に沿って、メモリアレイ２を挟んで互いに反対側の領域に位置するように配置される。これにより、電源電圧配線ＰＬおよび接地配線ＧＬをそれぞれ流れる電流の向きは、互いに反対方向に設定される。
【０１２４】
図１０は、実施の形態１の変形例２に従う電源配線の第１の配置例を示すための断面図である。図１０（ａ）〜（ｃ）は、図９におけるＰ−Ｑ断面図に相当する。
【０１２５】
図１０（ａ）に示される配置例においては、電源電圧配線ＰＬおよび接地配線ＧＬは、図５に示した配置例と同様に、トンネル磁気抵抗素子ＴＭＲよりも上層側および下層側のいずれか一方側の金属配線層を用いて配置される。図１０（ａ）においては、電源電圧配線ＰＬおよび接地配線ＧＬをトンネル磁気抵抗素子ＴＭＲより上層側に配置する例を示したが、これらの電源配線の両方を、ＴＭＲよりも下層側に配置する構成としてもよい。さらに、これらの電源配線を同一金属配線層に形成することによって、ＭＲＡＭデバイスの形成に必要な金属配線層数を削減することができる。
【０１２６】
このような構成とすることにより、電源配線がメモリアレイ２の上部領域または下部領域を横断するように配置される構成においても、電源配線からの磁気ノイズによる動作マージンの低下やデータ誤書込の発生を回避することができる。
【０１２７】
図１０（ｂ）に示される別の配置例においては、図６に示される配置例と同様に、電源電圧配線ＰＬおよび接地配線ＧＬは、トンネル磁気抵抗素子ＴＭＲの上層側もしくは下層側のいずれか一方側において、異なる金属配線層を用いて上下方向に重なり合うようにレイアウトされる。
【０１２８】
このように配置しても、図１０（ａ）と同様に、電源配線からの磁気ノイズによる悪影響を回避することができる。なお、図１０（ｂ）の構成においても、電源電圧配線ＰＬおよび接地配線ＧＬの両方をトンネル磁気抵抗素子ＴＭＲの下層側に配置してもよい。
【０１２９】
ただし、図１０（ｃ）に示されるように、互いに逆方向の電流が流される電源電圧配線ＰＬおよび接地配線ＧＬをトンネル磁気抵抗素子を挟んで、上層側および下層側の一方ずつに配置する構成とすれば、これらの電源配線によって生じる磁気ノイズが、トンネル磁気抵抗素子の配置領域（メモリアレイ）において、互いに強め合うようになってしまう。したがって、電源電圧配線ＰＬおよび接地配線ＧＬにそれぞれ逆方向の電流が流れる配置である場合には、これらの電源配線を、トンネル磁気抵抗素子の上層側あるいは下層側のいずれか一方側にまとめて配置する必要があることがわかる。
【０１３０】
図１１は、周辺回路に対する電源配線の実施の形態１の変形例２に従う第２の配置例を説明するブロック図である。
【０１３１】
図１１を図９と比較して、実施の形態１の変形例２に従う第２の配置例においては、周辺回路５に対して電源電圧Ｖｃｃおよび接地電圧ＧＮＤを供給するための電源電圧配線および接地配線の各々は、複数本ずつ配置される。図１１には、２本ずつの電源電圧配線ＰＬ１，ＰＬ２および接地配線ＧＬ１，ＧＬ２が配置される例が代表的に示される。電源電圧配線ＰＬ１，ＰＬ２の各々における電流方向は同一である。同様に、接地配線ＧＬ１，ＧＬ２の各々における電流方向も同一である。このような配置とすることにより、各配線の電流密度を低減して、エレクトロマイグレーション等による断線の危険性を抑制できる。
【０１３２】
図１２は、実施の形態１の変形例２に従う電源配線の第２の配置例を示すための断面図である。図１２（ａ）〜（ｃ）は、図１１におけるＶ−Ｗ断面図に相当する。
【０１３３】
図１２（ａ）に示される配置例においては、電源電圧配線ＰＬ１，ＰＬ２および接地配線ＧＬ１，ＧＬ２は、図１０（ａ）に示した配置例と同様に、トンネル磁気抵抗素子ＴＭＲよりも上層側および下層側のいずれか一方側の金属配線層を用いて配置される。図１２（ａ）の配置例においても、これらの電源配線群をＴＭＲよりも下層側に配置する構成としてもよい。さらに、これらの電源配線を同一金属配線層に形成することによって、ＭＲＡＭデバイスの形成に必要な金属配線層数を削減することができる。
【０１３４】
図１２（ｂ）に示される配置例においては、図１０（ｂ）に示した配置例と同様に、電源電圧配線ＰＬ１，ＰＬ２および接地配線ＧＬ１，ＧＬ２は、トンネル磁気抵抗素子ＴＭＲの上層側もしくは下層側のいずれか一方側において、異なる金属配線層を用いて上下方向に重なり合うようにレイアウトされる。なお、図１２（ｂ）の配置例においても、これらの電源配線群をＴＭＲよりも下層側に配置する構成としてもよい。
【０１３５】
図１２（ｃ）に示される配置例においては、トンネル磁気抵抗素子ＴＭＲの上層側および下層側の両方を用いて、電源配線群が配置される。たとえば、トンネル磁気抵抗素子ＴＭＲの上層側の同一金属配線層を用いて、電源電圧配線ＰＬ１および接地配線ＧＬ１が配置され、トンネル磁気抵抗素子ＴＭＲの下層側に形成された金属配線層を用いて、電源電圧配線ＰＬ２および接地配線ＧＬ２が配置される。
【０１３６】
さらに、トンネル磁気抵抗素子の上層側と下層側との間においては、同一方向に電流が流される配線同士が、対を成して上下方向に重なるように配置される。
好ましくは、対を成す配線同士は、トンネル磁気抵抗素子ＴＭＲを挟んで上下対称に配置される。たとえば、電源電圧配線ＰＬ１は、同一方向に電流が流れる電源電圧配線ＰＬ２と対を成すように、トンネル磁気抵抗素子ＴＭＲを挟んで上下対称に配置される。同様に、接地配線ＧＬ１は、接地配線ＧＬ２と対を成すように、トンネル磁気抵抗素子ＴＭＲを挟んで上下対称に配置される。
【０１３７】
このような構成とすることにより、各電源配線からの磁気ノイズは、トンネル磁気抵抗素子ＴＭＲにおいて互いに打ち消し合う方向に作用する。したがって、トンネル磁気抵抗素子ＴＭＲの上層側および下層側の両方の金属配線層を用いて、電源配線からの磁気ノイズの悪影響を抑制可能な電源配線の配置を実現することができる。
【０１３８】
［実施の形態１の変形例３］
実施の形態１の変形例３においては、メモリアレイを挟んで両側に周辺回路が配置される構成における電源配線の配置について説明する。
【０１３９】
図１３は、実施の形態１の変形例３に従う、電源配線の配置を説明するブロック図である。
【０１４０】
図１３を参照して、実施の形態１の変形例３においては、メモリアレイ２を挟んで互いに反対側の領域に配置される周辺回路５ａおよび５ｂに対して、電源電圧Ｖｃｃおよび接地電圧ＧＮＤを供給するための電源配線群が示される。
【０１４１】
周辺回路５ａに対しては、電源電圧配線ＰＬａおよび接地配線ＧＬａによって、電源電圧Ｖｃｃおよび接地電圧ＧＮＤが供給される。周辺回路５ｂに対しては、電源電圧配線ＰＬｂおよび接地配線ＧＬｂによって、電源電圧Ｖｃｃおよび接地電圧ＧＮＤがそれぞれ供給される。さらに、図９に示した構成と同様に、同一の周辺回路に電源供給を実行するための電源電圧配線および接地配線には、互いに反対方向に電流が流される。
【０１４２】
たとえば、周辺回路５ａに対応する電源ノード７ａおよび接地ノード８ａは、メモリアレイ２を挟んで周辺回路５ａと反対側の領域に配置される。電源電圧配線ＰＬａは、電源ノード７ａと周辺回路５ａとの間に設けられ、接地配線ＧＬａは、接地ノード８ａと周辺回路５ａとの間に設けられる。
【０１４３】
同様に、周辺回路５ｂに対応する電源ノード７ｂおよび接地ノード８ｂは、メモリアレイ２を挟んで周辺回路５ｂと反対側の領域に配置される。電源電圧配線ＰＬｂは、電源ノード７ｂと周辺回路５ｂとの間に設けられ、接地配線ＧＬｂは、接地ノード８ｂと周辺回路５ｂとの間に設けられる。
【０１４４】
したがって、電源電圧配線ＰＬａおよびＰＬｂをそれぞれ流れる電流は互いに反対方向に設定され、接地配線ＧＬａおよびＧＬｂをそれぞれ流れる電流も、互いに反対方向に設定される。
【０１４５】
図１４は、実施の形態１の変形例３に従う電源配線の配置を説明するための断面図である。図１４（ａ）〜（ｃ）は、図１３におけるＲ−Ｓ断面図に相当する。
【０１４６】
図１４（ａ）を参照して、第１の配置例においては、電源電圧配線ＰＬａ，ＰＬｂおよび接地配線ＧＬａ，ＧＬｂは、トンネル磁気抵抗素子ＴＭＲの上層側および下層側のいずれか一方側の金属配線層を用いて配置される。さらに、互いに反対方向の電流が流される電源電圧配線ＰＬａおよびＰＬｂは、互いに近接して配置される。同様に、接地配線ＧＬａおよびＧＬｂも、互いに近接して配置される。
【０１４７】
このような構成とすることにより、トンネル磁気抵抗素子ＴＭＲの配置領域であるメモリアレイにおいて、電源配線からの磁気ノイズの影響を抑制することが可能となる。なお、図１４（ａ）においては、電源配線群がトンネル磁気抵抗素子ＴＭＲより上層側に配置する例を示したが、これらの電源配線群を、ＴＭＲよりも下層側に配置する構成としてもよい。さらに、電源配線群を同一金属配線層に形成すれば、ＭＲＡＭデバイスの形成に必要な金属配線層数を削減することができる。
【０１４８】
図１４（ｂ）を参照して、第２の配置例においては、電源電圧配線ＰＬａおよびＰＬｂは、トンネル磁気抵抗素子ＴＭＲの上層側および下層側のいずれか一方側において、近接する異なる金属配線層を用いて、上下方向に重なるように配置される。同様に、接地配線ＧＬａおよびＧＬｂも、異なる金属配線層を用いて、上下方向に重なるように互いに近接して配置される。
【０１４９】
さらに、同一の金属配線層に設けられる電源配線同士は、互いに逆方向の電流が流れるように配置される。すなわち、電源電圧配線ＰＬａと同一の金属配線層に接地配線ＧＬａが配置され、電源電圧配線ＰＬｂと同一の金属配線層には、接地配線ＧＬｂが形成される。
【０１５０】
このような構成とすることにより、図１４（ａ）に示す構成と同様に、トンネル磁気抵抗素子ＴＭＲが配置される領域（メモリアレイ）において、電源配線からの磁気ノイズの悪影響を抑制することができる。
【０１５１】
なお、図１４（ｂ）においては、トンネル磁気抵抗素子ＴＭＲより上層側に電源配線群が配置される例を示したが、これらの電源配線群を、トンネル磁気抵抗素子ＴＭＲの下層側に形成された金属配線層を用いて形成することも可能である。
【０１５２】
図１４（ｃ）を参照して、第３の配置例においては、図１２（ｃ）の配置例と同様に、トンネル磁気抵抗素子ＴＭＲの上層側および下層側の両方を用いて、電源配線群が配置される。たとえば、トンネル磁気抵抗素子ＴＭＲの上層側の同一金属配線層を用いて、電源電圧配線ＰＬａおよびＰＬｂが配置され、トンネル磁気抵抗素子ＴＭＲの下層側に形成された金属配線層を用いて、接地配線ＧＬｂおよびＧＬａが配置される。
【０１５３】
さらに、同一方向に電流が流される配線同士が、トンネル磁気抵抗素子ＴＭＲを挟んで、上層側および下層側のそれぞれにおいて、対を成して上下対称に配置される。たとえば、電源電圧配線ＰＬａは、同一方向に電流が流れる接地配線ＧＬｂと、対を成すように、トンネル磁気抵抗素子ＴＭＲを挟んで上下対称に配置される。同様に、電源電圧配線ＰＬｂは、接地配線ＧＬａと対を成すように、トンネル磁気抵抗素子ＴＭＲを挟んで上下対称に配置される。
【０１５４】
このような構成とすることにより、トンネル磁気抵抗素子ＴＭＲの上層側および下層側の両方の金属配線層を用いて、電源配線からの磁気ノイズの悪影響を抑制可能な電源配線の配置を実現することができる。
【０１５５】
なお、図９に示した電源電圧配線ＰＬａ，ＰＬｂおよび接地配線ＧＬａ，ＧＬｂを流れる電流の向きは、図１３と同様である。したがって、図９に示された実施の形態１の変形例１の第２の配置例に従う電源配線群を、図１４（ａ）〜（ｃ）と同様の構造で、メモリアレイ２の近傍に設けることも可能である。
【０１５６】
［実施の形態２］
従来の技術の項で説明したように、ＭＲＡＭデバイスにおいては、選択メモリセルへのデータ書込時に、選択メモリセルと同一のメモリセル行に属する非選択メモリセルに対しては、磁化困難軸（ＨＡ）方向のみについて、所定のデータ書込磁界が印加される。同様に、選択メモリセルと同一のメモリセル列に属する非選択メモリセルに対しては、磁化容易軸（ＥＡ）の一方のみについて、所定のデータ書込磁界が印加される。
【０１５７】
各トンネル磁気抵抗素子ＴＭＲにおいては、自由磁化層ＶＬが磁化容易軸（ＥＡ）方向に沿って、記憶データのレベル（“１”または“０”）に応じた方向に磁化されているので、自由磁化層ＶＬの磁化方向が誤って書換えられる、すなわちデータ誤書込が最も生じやすい非選択メモリセルは、選択メモリセルと同一のビット線に対応付けられるメモリセル群であることになる。
【０１５８】
すなわち、選択列に属する非選択メモリセル群に磁気ノイズが印加されて、磁化困難軸（ＨＡ）方向の磁界強度が、図４２に示したスイッチング磁界強度Ｈ_SWを超えてしまうと、データ誤書込が発生する。したがって、メモリアレイ２においては、磁化困難軸（ＨＡ）方向の磁気ノイズを特に抑制する必要がある。
【０１５９】
また、データ読出時等において、電源配線等からの磁気ノイズによって、ＭＴＪメモリセルにおいて自由磁化層ＶＬの磁化方向が回転して磁化容易軸（ＥＡ）方向からずれてしまうと、トンネル磁気抵抗素子ＴＭＲの抵抗値が、Ｒ１およびＲ０の中間値となってしまい、データ読出マージンの低下を招いてしまう。
【０１６０】
図１５は、電源配線の実施の形態２に従う第１の配置例を示すブロック図である。
【０１６１】
図１５を参照して、メモリアレイ２上において、ライトワード線ＷＷＬは行方向に沿って配置され、ビット線ＢＬは列方向に沿って配置される。ライトワード線ＷＷＬを流れるデータ書込電流Ｉｐによって生じるデータ書込磁界は、トンネル磁気抵抗素子ＴＭＲにおいて磁化困難軸（ＨＡ）方向に印加される。一方、ビット線ＢＬを流れるデータ書込電流±Ｉｗによって生じる磁界は、トンネル磁気抵抗素子ＴＭＲにおいて、磁化容易軸（ＥＡ）方向に印加される。
【０１６２】
メモリアレイ２に対応して設けられる周辺回路５に対しては、磁化容易軸（ＥＡ）方向のデータ書込磁界を発生するためのビット線ＢＬと同一方向に沿って、電源電圧配線ＰＬおよび接地配線ＧＬが配置される。電源電圧配線ＰＬに対しては電源ノード７を介して電源電圧Ｖｃｃが供給され、接地配線ＧＬに対しては、接地ノード８を介して接地電圧ＧＮＤが供給される。
【０１６３】
このような構成とすることにより、電源電圧配線ＰＬおよび接地配線ＧＬを流れる電流によって生じる磁界、すなわち電源配線からの磁気ノイズを、メモリアレイ２において、トンネル磁気抵抗素子ＴＭＲの磁界容易軸（ＥＡ）方向に作用させることができる。
【０１６４】
このような構成とすることにより、選択列に属する非選択メモリセル群に対して、磁化困難軸（ＨＡ）方向の磁気ノイズを抑制することによって、データ書込時における電源配線からの磁気ノイズに起因する誤書込の発生を防止できる。
【０１６５】
また、データ書込時以外においても、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの磁化方向が回転するような磁気ノイズが作用することが防止できるので、電源配線からの磁気ノイズに起因するデータ読出マージンの低下を回避することができる。
【０１６６】
さらに、実施の形態２と実施の形態１およびその変形例に示した構成とを組合せて、電源電圧配線ＰＬおよび接地配線ＧＬからそれぞれ生じる磁気ノイズがメモリアレイ２において互いに打ち消し合うようにこれらの電源配線を配置すれば、メモリアレイにおいて電源配線からの磁気ノイズの影響をさらに抑制することが可能となる。
【０１６７】
図１６は、電源配線の実施の形態２に従う第２の配置例を示すブロック図である。
【０１６８】
図１６を参照して、メモリアレイ２の上部または下部領域を通過させて、メモリアレイ２を横断するように電源配線が配置される構成においても、図１５と同様の構成が適用できる。
【０１６９】
すなわち、このような配置例においても、電源電圧配線ＰＬおよび接地配線ＧＬを流れる電流によって生じる磁界の方向を、メモリアレイ２において、トンネル磁気抵抗素子ＴＭＲの磁界容易軸（ＥＡ）方向に作用させることによって、図１５で説明したのと同様の効果を共有することができる。
【０１７０】
［実施の形態２の変形例］
図１７は、電源配線の実施の形態２の変形例に従う第１の配置例を示すブロック図である。
【０１７１】
図１７を参照して、実施の形態２の変形例に従う構成においては、図１５で説明した実施の形態２に従う構成に加えて、電源配線からの磁気ノイズの影響が、メモリアレイ２において所定強度以下となるように考慮した配置が行なわれる。
【０１７２】
図１７を参照して、電源電圧配線ＰＬから最も近接したＭＴＪメモリセル中のトンネル磁気抵抗素子ＴＭＲまでの距離ｒは、電源配線を流れるピーク電流を考慮して定められる。このようなピーク電流は、たとえば設計時の回路シミュレーションによって求めることができる。
【０１７３】
すなわち、電源電圧配線ＰＬを流れるピーク電流をＩｐｅａｋとすると、ピーク電流に対応する磁気ノイズのピーク強度Ｈｐｅａｋは、下式（１）で示される。なお、（１）式において、ｋは比例定数である。
【０１７４】
Ｈｐｅａｋ＝ｋ・（Ｉｐｅａｋ／ｒ） …（１）
距離ｒは、（１）に示したＨｐｅａｋが、ＭＴＪメモリセルの磁化特性を考慮して決定された所定強度ｈｐよりも小さくなるように、下記（２）式に従って設計される。
【０１７５】
Ｈｐｅａｋ＜ｈｐ …（２）
（２）式中の所定強度ｈｐは、図４２に示されたマージン分の磁界強度Δｈに相当する。一般的には、マージン分の磁界強度Δｈは、スイッチング磁界強度ＨSWの２０％程度に設定される。このように設計することによって、電源配線によって生じる磁気ノイズによってＭＲＡＭの動作安定性が阻害されることを回避できる。
【０１７６】
なお、図１７で示した構成は、電源配線（電源電圧配線および接地配線）の各々について適用される。すなわち、接地配線ＧＬの配置についても、接地配線ＧＬに最も近接したＭＴＪメモリセル中のトンネル磁気抵抗素子ＴＭＲまでの距離が同様に設計される。
【０１７７】
図１８は、電源配線の実施の形態２の変形例に従う第２の配置例を示すブロック図である。
【０１７８】
図１８を参照して、メモリアレイ２の上部または下部領域を通過させて、メモリアレイ２を横断するように電源配線が配置される構成においても、図１７と同様の構成が適用できる。
【０１７９】
この場合においても、各電源配線と最も近接するトンネル磁気抵抗素子ＴＭＲとの距離ｒに着目して、上記（１）および（２）式に従って、各電源配線の配置レイアウトを設計すればよい。また、実施の形態２の変形例と実施の形態１およびその変形例に示した構成とを組合せれば、メモリアレイにおいて電源配線からの磁気ノイズの影響をさらに抑制することが可能となる。
【０１８０】
なお、図１７および図１８には、電源配線からの磁気ノイズがトンネル磁気抵抗素子ＴＭＲの磁界容易軸（ＥＡ）方向に作用するように、電源配線が配置される構成について説明したが、実施の形態２の変形例の適用はこのような構成に限定されるものではない。すなわち、各電源配線の配置レイアウトは、電源配線が配置される方向に関らず、最も近接するトンネル磁気抵抗素子ＴＭＲとの距離に着目して設計することができる。
【０１８１】
［実施の形態３］
実施の形態２でも述べたように、電源配線からの磁気ノイズは、ピーク電流が流れる場合に最も大きくなる。一般的に、電源配線に対しては、電源変動を抑制するためにデカップル容量が配置される。電源配線を流れる、ピーク電流のような高周波電流は、このデカップル容量を通過する。デカップル容量は、ある程度のキャパシタンスを持たせる必要があることから、比較的広い面積を占有する。
したがって、ＭＲＡＭデバイスの小型化・高集積化の観点から、デカップル容量を効率的に配置することは重要である。
【０１８２】
図１９および図２０は、実施の形態３に従うデカップル容量の第１および第２の配置例をそれぞれ説明するブロック図である。
【０１８３】
図１９を参照して、電源電圧配線ＰＬは、たとえば列方向に沿って配置されて、電源ノード７に入力された電源電圧Ｖｃｃを周辺回路５へ伝達する。電源ノード７および周辺回路５は、電源電圧配線ＰＬが配置される方向に沿って、メモリアレイ２を挟んで互いに反対側の領域に配置される。接地ノード８および接地配線ＧＬは、周辺回路５と同一側の領域に配置される。したがって、電源電圧配線ＰＬは、電源ノード７およびメモリアレイ２の間の領域と、メモリアレイ２の近傍を通過する領域と、メモリアレイ２および周辺回路５の間の領域との両方にわたって配置される。
【０１８４】
デカップル容量７０は、メモリアレイ２の近傍を通過する領域を避けて、メモリアレイ２と周辺回路５との間の領域において、電源電圧配線ＰＬと接地配線ＧＬとの間に電気的に結合される。周辺回路５での消費電流に応答して電源電圧配線ＰＬに生じるピーク電流は、デカップル容量７０よりも先で発生するので、このようなピーク電流は、メモリアレイ２に近接した領域で流れることがなくなる。したがって、デカップル容量を効率的に配置して、メモリアレイ２における電源配線からの磁気ノイズの強度をさらに抑制することが可能となる。
【０１８５】
電源電圧配線ＰＬは、列方向以外の方向に沿って配置することも可能であるが、列方向に沿ってビット線ＢＬと同一方向に沿って配置すれば、実施の形態２と同様に電源配線を配置できるので、電源配線からの磁気ノイズの悪影響を抑制できる。
【０１８６】
図２０を参照して、メモリアレイ２の上部または下部領域を通過させて、メモリアレイ２を横断するように電源配線が配置される構成においても、図１９と同様の構成が適用できる。
【０１８７】
この場合においても、デカップル容量７０は、メモリアレイ２に近接した領域を避けて、電源電圧配線ＰＬ上のメモリアレイ２および周辺回路５の間の領域において、接地配線ＧＬとの間に電気的に結合される。このような構成とすることにより、電源配線がメモリアレイ２を横断するように配置される構成においても、図１９の配置と同様の効果を得ることができる。
【０１８８】
［実施の形態３の変形例１］
図２１および図２２は、実施の形態３の変形例１に従うデカップル容量の第１および第２の配置例を示すブロック図である。
【０１８９】
図２１を参照して、周辺回路５、電源ノード７、電源電圧配線ＰＬ、接地配線ＧＬおよび接地ノード８の配置は、図１９と同様であるので詳細な説明は繰り返さない。
【０１９０】
実施の形態３の変形例１に従う構成においては、デカップル容量７１は、電源電圧配線ＰＬ上において、電源ノード７およびメモリアレイ２の間の領域に対応して設けられ、電源電圧配線ＰＬと接地電圧ＧＮＤとの間に電気的に結合される。このような構成とすることにより、周辺回路５の消費電流によって生じるピーク電流は、電源電圧配線ＰＬ上のメモリアレイ２に近接した領域を流れることなく、デカップル容量７１によって除去される。したがって、実施の形態３と同様に、電源配線からの磁気ノイズによるメモリアレイ２に対する悪影響をさらに抑制することが可能となる。
【０１９１】
図２２を参照して、メモリアレイ２の上部または下部領域を通過させて、メモリアレイ２を横断するように電源配線が配置される構成においても、図２１と同様の構成が適用できる。
【０１９２】
この場合においても、デカップル容量７１は、メモリアレイ２に近接した領域を避けて、電源電圧配線ＰＬ上の電源ノード７およびメモリアレイ２の間の領域に対応して設けられる。このような構成とすることにより、電源配線がメモリアレイ２を横断するように配置される構成においても、図２１の配置と同様の効果を得ることができる。
【０１９３】
［実施の形態３の変形例２］
図２３および図２４は、実施の形態３の変形例２に従うデカップル容量の第１および第２の配置例を示すブロック図である。
【０１９４】
図２３を参照して、実施の形態３の変形例２においては、ＭＲＡＭデバイスのレイアウト設計に比較的余裕がある場合に対応して、実施の形態３およびその変形例１を組合せたデカップル容量の配置が示される。すなわち、図２３に示される配置例においては、図１９および図２１にそれぞれ示されたデカップル容量７０および７１の両方が配置される。このような構成とすることにより、電源電圧配線ＰＬからメモリアレイ２に作用する磁界ノイズの強度をさらに抑制することが可能である。
【０１９５】
同様に、図２４に示される配置例においては、メモリアレイ２の上部または下部領域を通過させて、メモリアレイ２を横断するように電源配線が配置される構成において、図２０および図２２にそれぞれ示されたデカップル容量７０および７１の両方が配置される。このような構成とすることにより、メモリアレイ２に作用する電源配線からの磁界ノイズの強度をさらに抑制することが可能である。
【０１９６】
なお、実施の形態３およびその変形例１および２に従うデカップル容量の配置は、実施の形態１および２、ならびにそれらの変形例に従って配置された電源配線に対して適用することが可能である。この場合には、それぞれの実施の形態で説明した効果を合わせて享受できるので、電源配線からの磁気ノイズがＭＴＪメモリセルに対して及ぼす悪影響をより強力に排除して、ＭＲＡＭデバイスを安定的に動作させることができる。
【０１９７】
［実施の形態４］
図２５は、実施の形態４に従うメモリアレイ周辺の構成を示す概念図である。
【０１９８】
図２５を参照して、実施の形態４に従う構成においては、複数のメモリセルＭＣが行列に配置されたメモリアレイ２の端部の周辺領域１１０を用いて、複数のダミー磁気抵抗素子ＤＴＭＲが配置される。各ダミー磁気抵抗素子ＤＴＭＲは、メモリセル行およびメモリセル列の少なくとも一方に沿って、行状または列状に配置される。
【０１９９】
各ダミー磁気抵抗素子ＤＴＭＲは、メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同様の形状および構造を有する。すなわち、トンネル磁気抵抗素子ＴＭＲおよびダミー磁気抵抗素子ＤＴＭＲの各々は、図４０および図４１に示した構造と同様に、固定された磁化方向を有する固定磁化層ＦＬと、印加された磁界によって更新（書換）可能な磁化方向を有する自由磁化層ＶＬと、固定磁化層ＦＬの磁化方向を固定するための反強磁性体層ＡＦＬとを有する。
【０２００】
既に説明したように、各メモリセルＭＣにおいて、固定磁化層ＦＬの磁化方向１１は固定され、自由磁化層ＶＬの磁化方向１２は、書込データに応じたデータ書込磁界によって書換えられる。これに対して、ダミー磁気抵抗素子ＤＴＭＲにおいては、自由磁化層ＶＬの磁化方向１２ｄは、固定磁化層ＦＬの磁化方向１１ｄと同一方向に揃えられる。これらの磁化方向１１ｄおよび１２ｄは、これらのダミー磁気抵抗素子ＤＴＭＲに最も近接して設けられる配線１３によって生じる磁界を打消す方向に設定される。
【０２０１】
たとえば、この近接して設けられる配線１３が、電源電圧配線ＰＬや接地配線ＧＬ等の電源配線である場合には、これらの配線は一般的にチップの最上層部分に配置されるため、トンネル磁気抵抗素子ＴＭＲおよびダミー磁気抵抗素子ＤＴＭＲは、配線１３よりも下層側に位置することになる。したがって、配線１３からダミー磁気抵抗素子ＤＴＭＲに作用する磁界は、図２５中に点線で示す方向（図２５での左方向）となるため、ダミー磁気抵抗素子ＤＴＭＲにおける磁化方向１１ｄおよび１２ｄは、これと反対方向（図２５での右方向）に設定されている。
【０２０２】
このような構成とすることにより、メモリアレイ２の周辺部に配置された電源配線等の配線１３からのメモリアレイ２に配置されたメモリセルＭＣへの磁気ノイズを弱めることができる。これにより、各メモリセルＭＣの動作安定性が向上する。
【０２０３】
また、各メモリセルＭＣにおける固定磁化層の磁化方向１１と、ダミー磁気抵抗素子ＤＴＭＲにおける磁化方向１１ｄ（固定磁化層）および磁化方向１２ｄ（自由磁化層）との各々が揃えられているので、メモリセルＭＣの固定磁化層ＦＬを磁化するための工程において、ダミー磁気抵抗素子ＤＴＭＲを同時に磁化することができる。すなわち、ダミー磁気抵抗素子ＤＴＭＲを磁化する工程を、専用に設ける必要がない。
【０２０４】
また、メモリアレイ端部に配置されたダミー磁気抵抗素子ＤＴＭＲによって、メモリアレイ端部における磁界の不連続性を避けることができ、メモリアレイ２端部領域に配置されたメモリセルＭＣの動作マージンを損なうことがない。また、ダミー磁気抵抗素子ＤＴＭＲと、トンネル磁気抵抗素子ＴＭＲとが同様の形状および構造を有するので、専用の製造工程を設けることなく、これらのダミー磁気抵抗素子ＤＴＭＲを製造できる。
【０２０５】
さらに、メモリアレイ２の端部での加工形状の不連続性を避けることができるので、当該端部においてトンネル磁気抵抗素子ＴＭＲの形状が不均一化することを防止できる。同様に、配線群についても加工形状の連続性を確保するために、選択的なデータ書込を実行する必要のないダミー磁気抵抗素子に対しても、ライトワード線ＷＷＬに相当するダミーライトワード線ＤＷＷＬと、ビット線ＢＬに相当するダミービット線ＤＢＬとがそれぞれ配置される。
【０２０６】
［実施の形態４の変形例］
図２６は、実施の形態４の変形例に従うメモリアレイ周辺の構成を示す概念図である。
【０２０７】
図２６を参照して、実施の形態４の変形例に従う構成においては、メモリアレイ２端部の周辺領域１１０において、ダミー磁気抵抗素子ＤＴＭＲに代えて、ダミー磁性体２６が配置される点で異なる。ダミー磁性体２６は、固定された磁化方向を有する磁性体を含むが、当該磁性体は、各メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同様の形状および構造を有していない。たとえば、ダミー磁性体２６は、トンネル磁気抵抗素子ＴＭＲ中の反強磁性体層ＡＦＬに相当する磁性体によって形成することが可能である。このように、トンネル磁気抵抗素子ＴＭＲと異なる形状および構造のダミー磁性体２６を周辺領域に配置した場合においても、実施の形態４と同様に、メモリアレイ２の周辺部に配置された電源配線等の配線１３からのメモリアレイ２に配置されたメモリセルＭＣへの磁気ノイズを弱めることができる。これにより、各メモリセルＭＣの動作安定性が向上する。
【０２０８】
［実施の形態５］
図２７は、実施の形態５に従うメモリアレイ周辺の構成を示す概念図である。
【０２０９】
図２７を参照して、実施の形態５に従う構成においては、メモリアレイ２の外部領域において、インダクタンス素子を構成するための配線１３０が配置される。配線１３０は、たとえば周辺回路５部分に設けられる。また、メモリアレイ２端部の周辺領域１１０に、実施の形態４またはその変形例と同様にダミー磁気抵抗素子ＤＴＭＲもしくはダミー磁性体２６を配置することによって、メモリアレイ２に配置されたメモリセルＭＣへの磁気ノイズを弱めることができる。配線１３０は、各メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同様の形状および構造を有する磁性体ＩＴＭＲと電気的に結合されている。
【０２１０】
図２８は、インダクタンス素子の構造を説明するための断面図である。図２８には、メモリアレイ２におけるメモリセルＭＣ部分に対応する断面図と、周辺回路５における配線１３０の断面図とが比較される。
【０２１１】
図２８を参照して、メモリアレイ２においては、半導体基板ＳＵＢ上にアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域３２および３４と、ゲート３３とを有する。ソース／ドレイン領域３２は、コンタクトホール３５に形成される金属膜を介して、基準電圧配線ＳＬと電気的に結合される。リードワード線ＲＷＬは、ゲート層において、ゲート３３同士を接続する配線として設けられる。
【０２１２】
ライトワード線ＷＷＬは、基準電圧配線ＳＬの上層に設けられた金属配線層に形成される。トンネル磁気抵抗素子ＴＭＲは、ライトワード線ＷＷＬの上層側に配置されストラップ３７およびコンタクトホール３６に形成された金属膜を介して、アクセストランジスタＡＴＲのソース／ドレイン領域３４と電気的に結合される。ストラップ３７は、トンネル磁気抵抗素子ＴＭＲをアクセストランジスタＡＴＲと電気的に結合するために設けられ、導電性の物質で形成される。ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲと電気的に結合されて、トンネル磁気抵抗素子ＴＭＲの上層側に設けられる。
【０２１３】
これに対して、周辺回路５において、ビット線ＢＬと同一配線層に形成された配線１３０は、コンタクトホール３９に形成された金属膜を介して、磁性体ＩＴＭＲと電気的に結合される。磁性体ＩＴＭＲは、メモリアレイ２におけるトンネル磁気抵抗素子ＴＭＲと同一層に形成され、かつ同一の形状および構造を有するものとする。このため、これらの磁性体ＩＴＭＲは、特別な製造工程を設けることなく、メモリセルＭＣの製造工程において同時に製造することが可能である。
【０２１４】
再び図２７を参照して、配線１３０と接続された磁性体ＩＴＭＲにおいて、固定磁化層の磁化方向１１ｉと自由磁化層の磁化方向１２ｉとは同一方向に揃っている。これらの磁化方向１１ｉおよび１２ｉを、トンネル磁気抵抗素子ＴＭＲにおける固定磁化層の磁化方向１１と同一方向に揃えることにより、磁性体ＩＴＭＲを磁化するための専用工程を設ける必要がなくなる。
【０２１５】
このように、配線１３０およびこれと結合された少なくとも１個の磁性体ＩＴＭＲとによって構成されたインダクタンス素子３１は、回路素子として、あるいは、動作電圧を供給するための電源配線に直列に接続して、電源投入時等に生じる突入電流等のピーク電流を抑制するために用いることができる。
【０２１６】
さらに、インダクタンス素子３１を構成する配線１３０を流れる電流は、当該電流によって生じる磁界が磁性体ＩＴＭＲの自由磁化層の磁化方向１２ｉを書換るためのしきい値よりも小さくなるように設定しておけば、インダクタンス素子３１のインダクタンス値を安定的に維持できる。
【０２１７】
［実施の形態６］
実施の形態６においては、電源配線およびデータ書込電流が流れる配線の好ましい配置関係について説明する。
【０２１８】
図２９は、実施の形態６に従うビット線および電源配線の配置を示す概念図である。
【０２１９】
図２９を参照して、メモリアレイ２に行列状に配置されたメモリセルＭＣに対して、メモリセル列にそれぞれ対応してビット線ＢＬが配置され、メモリセル行にそれぞれ対応してライトワード線ＷＷＬが配置される。既に説明したように、ビット線ＢＬには、トンネル磁気抵抗素子ＴＭＲの磁化容易軸方向に沿った磁界を発生するためのデータ書込電流が流され、ライトワード線ＷＷＬに対しては、トンネル磁気抵抗素子ＴＭＲの磁化困難軸方向に沿った磁界を発生するためのデータ書込電流が流される。すなわち、ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲの磁化困難軸方向ＨＡに沿って配置され、ライトワード線ＷＷＬはトンネル磁気抵抗素子ＴＭＲの磁化容易軸方向ＥＡに沿った方向に配置される。ビット線ＢＬは、各メモリセル列において、複数に分割されて配置される。たとえば、第１番目のメモリセル列に対応して、ビット線ＢＬ１１，ＢＬ２１，ＢＬ３１，…が分割して配置される。
【０２２０】
同一のメモリセル列に対応して設けられる複数のビット線に対応して、ビット線ＢＬと平行に配置された１組の電源電圧配線ＰＬおよび接地配線ＧＬが設けられる。電源電圧配線ＰＬおよび接地配線ＧＬは、その長手方向に沿って隣接するビット線ＢＬ１１，ＢＬ２１，ＢＬ３１，…によって共有される。電源電圧配線ＰＬは、その一端側において、電源電圧Ｖｃｃを供給する電源ノード７と電気的に結合され、接地配線ＧＬは、その一端側において、接地電圧ＧＮＤを供給する接地ノード８と電気的に結合される。選択メモリセルへデータ書込磁界を印加するビット線ＢＬは、ビット線ＢＬへデータ書込電流を供給するための電源電圧配線ＰＬおよび接地配線ＧＬよりも、トンネル磁気抵抗素子ＴＭＲに近接して配置されている。
【０２２１】
さらに、各ビット線ＢＬの一端側および他端側にそれぞれ対応して、ビット線ドライバが配置される。たとえば、ビット線ＢＬ１１の一端側および他端側にそれぞれ対応してビット線ドライバＢＤＶａ１１およびＢＤＶｂ１１が配置され、ビット線ＢＬ２１の一端側および他端側にそれぞれ対応してビット線ドライバＢＤＶａ２１およびＢＤＶｂ２１が配置され、ビット線ＢＬ３１の一端側および端側にそれぞれ対応して、ビット線ドライバＢＤＶａ３１およびＢＤＶｂ３１が配置される。以下においては、ビット線ＢＬの一端側に対応して設けられるビット線ドライバＢＤＶａ１１，ＢＤＶａ２１，ＢＤＶａ３１，…をビット線ドライバＢＤＶａとも総称し、ビット線ＢＬの他端側にそれぞれ対応して設けられるビット線ドライバＢＤＶｂ１１，ＢＤＶｂ２１，ＢＤＶｂ３１，…をビット線ドライバＢＤＶｂとも総称する。
【０２２２】
図３０は、図２９に示されたビット線ドライバの構成を示す回路図である。
図３０を参照して、ビット線ドライバＢＤＶａは、ビット線ＢＬの一端側に相当するノードＮａおよび電源電圧配線ＰＬの間に電気的に結合されるＰチャネルＭＯＳトランジスタ４１と、ノードＮａおよび接地配線ＧＬの間に電気的に結合されるＮチャネルＭＯＳトランジスタ４２と、対応する列選択線ＣＳＬおよび書込データＤＩＮのＮＡＮＤ論理演算結果を出力する論理ゲート４４と、書込データＤＩＮおよび対応する列選択線の反転レベル／ＣＳＬのＮＯＲ論理演算結果を出力する論理ゲート４６とを有する。論理ゲート４４の出力はトランジスタ４１のゲートへ入力され、論理ゲート４６の出力はトランジスタ４２のゲートへ入力される。列選択線ＣＳＬは、対応するメモリセル列が選択された場合にＨレベルへ活性化され、それ以外の場合にＬレベルへ非活性化される。
【０２２３】
ビット線ドライバＢＤＶｂは、ビット線ＢＬの他端側に相当するノードＮｂおよび電源電圧配線ＰＬの間に電気的に結合されるＰチャネルＭＯＳトランジスタ５１と、ノードＮｂおよび接地配線ＧＬの間に電気的に結合されるＮチャネルＭＯＳトランジスタ５２と、対応する列選択線ＣＳＬおよび反転された書込データ／ＤＩＮのＮＡＮＤ論理演算結果を出力する論理ゲート５４と、反転された書込データ／ＤＩＮおよび対応する列選択線の反転レベル／ＣＳＬのＮＯＲ論理演算結果を出力する論理ゲート５６とを有する。論理ゲート５４の出力はトランジスタ５１のゲートへ入力され、論理ゲート５６の出力はトランジスタ５２のゲートへ入力される。
【０２２４】
したがって、選択列（列選択線ＣＳＬ＝Ｈレベル）においては、ビット線ドライバＢＤＶａおよびＢＤＶｂが活性化される。書込データＤＩＮのレベルに応じて、活性化されたビット線ドライバＢＤＶａは、電源電圧配線ＰＬおよび接地配線ＧＬの一方を選択的にノードＮａと接続し、活性化されたビット線ドライバＢＤＶｂは、電源電圧配線ＰＬおよび接地配線ＧＬの他方を選択的にノードＮｂと接続する。
【０２２５】
一方、非選択列（列選択線ＣＳＬ＝Ｌレベル）においては、ビット線ドライバＢＤＶａは非活性されて、ノードＮａを電源電圧配線ＰＬおよび接地配線ＧＬのいずれとも接続せず、ビット線ドライバＢＤＶｂは非活性化されて、ノードＮｂを電源電圧配線ＰＬおよび接地配線ＧＬのいずれとも接続しない。
【０２２６】
再び図２９を参照して、一例として、ビット線ＢＬ２１に対応するメモリセルがデータ書込対象に選択され、データ書込電流の方向がビット線ドライバＢＤＶａ２１からＢＤＶｂ２１へ向かう方向となる書込データが与えられた場合の動作について説明する。
【０２２７】
この場合には、ビット線ドライバＢＤＶａ２１およびＢＤＶｂ２１が活性化され、その他のビット線ドライバは非活性化される。したがって、データ書込電流は、電源ノード７〜電源電圧配線ＰＬ（ビット線ＢＬ１１対応領域）〜ビット線ドライバＢＤＶａ２１〜ビット線ＢＬ２１〜ビット線ドライバＢＤＶｂ２１〜接地配線ＧＬ（ビット線ＢＬ２１対応領域およびビット線ＢＬ１１領域）〜接地ノード８の経路を流れる。
【０２２８】
したがって、ビット線ＢＬ１１対応領域において、電源電圧配線ＰＬおよび接地配線ＧＬのそれぞれにおける電流方向は互いに反対であるので、図１０（ａ），（ｂ）で説明したのと同様に、これらの配線からトンネル磁気抵抗素子ＴＭＲに対して発生する磁界は互いに打消し合う。すなわち、同じ組を成す電源電圧配線ＰＬおよび接地配線ＧＬは、図１０（ａ）に示されるように同一配線層を用いて左右方向に並べて配置することも、図１０（ｂ）に示されるように異なる配線層を用いて上下方向に重なるように配置することも可能である。
【０２２９】
また、ビット線ＢＬ２１を流れるデータ書込電流と、ビット線ＢＬ２１対応領域における接地配線ＧＬの通過電流とも、互いに反対方向であるので、非選択メモリセルに対して、両者からそれぞれ作用する磁界は互いに打ち消し合う。さらに、ビット線ＢＬ３１以降の領域においては、ビット線ＢＬ，電源電圧配線ＰＬおよび接地配線ＧＬの両方に電流が流れないので、磁界ノイズは発生しない。
【０２３０】
このような構成とすることにより、選択列のビット線ＢＬに供給されるデータ書込電流の電流経路に含まれる配線群からの非選択メモリセルへの磁界ノイズを軽減させて、ＭＲＡＭデバイスの動作信頼性を向上させることができる。
【０２３１】
［実施の形態６の変形例１］
実施の形態６の変形例１においては、ビット線ドライバの構成を簡素化するための構成について説明する。
【０２３２】
図３１は、実施の形態６の変形例１に従うビット線および電源配線の配置を示す概念図である。
【０２３３】
図３１を参照して、実施の形態６の変形例１に従う構成においては、電源電圧配線ＰＬおよび接地配線ＧＬに代えて、書込電流配線ＷＣＬおよび／ＷＣＬが配置される。書込電流配線ＷＣＬに対応して、電源スイッチ回路１００が配置され、書込電流配線／ＷＣＬに対応して電源スイッチ回路１０５が設けられる。電源スイッチ回路１００は、書込データＤＩＮに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方と書込電流配線ＷＣＬとを接続し、電源スイッチ回路１０５は、書込データの反転レベル／ＤＩＮに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの他方と書込制御配線／ＷＣＬとを接続する。したがって、書込電流配線ＷＣＬおよび／ＷＣＬは、書込データＤＩＮに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつと相補的に接続される。
【０２３４】
さらに、ビット線ドライバＢＤＶａ１１〜ＢＤＶａ３１，…に代えてビット線ドライバＢＤＶａ′１１〜ＢＤＶａ′３１，…が配置され、ビット線ドライバＢＤＶｂ１１〜ＢＤＶｂ３１，…に代えてビット線ドライバＢＤＶｂ′１１〜ＢＤＶｂ′３１，…がそれぞれ設けられる。以下においては、ビット線ドライバＢＤＶａ′１１〜ＢＤＶａ′３１，…をビット線ドライバＢＤＶａ′とも総称し、ビット線ドライバＢＤＶｂ′１１〜ＢＤＶｂ′３１，…をビット線ドライバＢＤＶｂ′とも総称する。その他の部分の構成については、図２９に示した実施の形態６に従う構成と同様であるので詳細な説明は繰返さない。
【０２３５】
図３２は、図３１に示されたビット線ドライバの構成を示す回路図である。
図３２を参照して、ビット線ドライバＢＤＶａ′は、書込電流配線ＷＣＬおよびノードＮａ（ビット線ＢＬの一端側）の間に電気的に結合されたＮチャネルＭＯＳトランジスタ８１を有する。ビット線ドライバＢＤＶｂ′は、ノードＮｂ（ビット線ＢＬの他端側）および書込電流配線／ＷＣＬの間に電気的に結合されたＮチャネルＭＯＳトランジスタ８２を有する。トランジスタ８１および８２の各ゲートは、対応する列選択線ＣＳＬと接続される。
【０２３６】
実施の形態６の変形例１に従う構成においては、電源スイッチ回路１００および１０５によって、書込電流配線ＷＣＬ，／ＷＣＬを電源電圧Ｖｃｃおよび接地電圧ＧＮＤと選択的に接続できるため、ビット線ドライバＢＤＶａ′およびＢＤＶｂ′において、書込データに応じた書込電流配線ＷＣＬおよび／ＷＣＬの間の選択を行なう必要がない。すなわち、各ビット線ドライバＢＤＶａ′，ＢＤＶｂ´において、書込電流配線ＷＣＬおよび／ＷＣＬのいすれかを固定的に選択できる。したがって、各ビット線ドライバを、トランジスタゲートのみで構成することができ、その構成を簡素化することができる。この結果、回路面積が小型化され、ＭＲＡＭデバイスを搭載したチップの小型化を図ることができる。
【０２３７】
再び図３１を参照して、ビット線ＢＬ２１に対応するメモリセルがデータ書込対象に選択され、データ書込電流の方向がビット線ドライバＢＤＶａ′２１からＢＤＶｂ′２１へ向かう方向となる書込データが与えられた場合において、書込電流配線ＷＣＬ，／ＷＣＬおよび選択されたビット線ＢＬ２１を流れる電流の方向は、図２９での電源電圧配線ＰＬ，接地配線ＧＬおよび選択されたビット線ＢＬ２１のそれぞれと同様となる。また、書込データのレベルが反対である場合には、電源スイッチ回路１００，１０５によって、書込電流配線ＷＣＬ，／ＷＣＬと電源電圧Ｖｃｃ，接地電圧ＧＮＤとの間の接続関係が入れ替えられるので、電源電圧配線ＰＬ，接地配線ＧＬおよび選択されたビット線ＢＬ２１のそれぞれに、上記とは逆方向に電流を流すことができる。
【０２３８】
したがって、実施の形態６の変形例１に従う構成においても、実施の形態６に従う構成と同様に、選択列のビット線ＢＬに供給されるデータ書込電流の電流経路に含まれる配線群からの非選択メモリセルへの磁界ノイズを軽減させて、ＭＲＡＭデバイスの動作信頼性を向上させることができる。
【０２３９】
［実施の形態６の変形例２］
実施の形態６の変形例２においては、実施の形態６に従う構成において、電源電圧配線ＰＬおよび接地配線ＧＬの両端を電源ノードおよび接地ノードとそれぞれ接続する構成について説明する。
【０２４０】
図３３は、実施の形態６の変形例２に従うビット線および電源配線の配置を示す概念図である。
【０２４１】
図３３を参照して、実施の形態６の変形例２に従う構成においては、電源電圧配線ＰＬがその両端において電源電圧Ｖｃｃを供給する電源ノード７ａおよび７ｂとそれぞれ接続される点と、接地配線ＧＬがその両端において接地電圧ＧＮＤを供給する接地ノード８ａおよび８ｂとそれぞれ接続される点で、実施の形態６に従う構成と異なる。その他の部分の構成については、図２９に示した実施の形態６に従う構成と同様であるので、詳細な説明は繰返さない。
【０２４２】
図３３においても、ビット線ＢＬ２１に対応するメモリセルがデータ書込対象に選択され、データ書込電流の方向がビット線ドライバＢＤＶａ２１からＢＤＶｂ２１へ向かう方向となる書込データが与えられた場合の動作が代表的に示される。このような場合には、電源ノード７ａから供給される電流Ｉ１および電源ノード７ｂから供給される電流Ｉ２の和である（Ｉ１＋Ｉ２）が、ビット線ＢＬ２１上をデータ書込電流として流れる。このように供給されたデータ書込電流（Ｉ１＋Ｉ２）は、接地配線ＧＬ上において、接地ノード８ａへの電流Ｉ１および接地ノード８ｂへの電流Ｉ２に分配される。
【０２４３】
したがって、ビット線ＢＬ１１対応領域においては、電源電圧配線ＰＬおよび接地配線ＧＬ上を、同一レベルの電流Ｉ１が互いに反対方向に流れる。さらに、ビット線ＢＬ３１以降の対応領域においては、電源電圧配線ＰＬおよび接地配線ＧＬ上を、同一レベル電流Ｉ２が互いに反対方向に流れる。したがって、電源電圧配線ＰＬおよび接地配線ＧＬのこれらの領域に対応する部分から発生される同程度の強度の磁界ノイズは、メモリセルＭＣ部分において互いに打消し合う方向に作用する。
【０２４５】
［実施の形態６の変形例３］
実施の形態６の変形例３においては、実施の形態６の変形例１に示した、書込電流配線ＷＣＬおよび／ＷＣＬに対して、実施の形態６の変形例２に示した構成と同様に、その両端にそれぞれ対応して電源スイッチ回路を配置する構成について説明する。
【０２４６】
図３４は、実施の形態６の変形例３に従うビット線および電源配線の配置を示す概念図である。
【０２４７】
図３４を参照して、実施の形態６の変形例３に従う構成は、書込電流配線ＷＣＬの両端にそれぞれ対応して電源スイッチ回路１００ａおよび１００ｂが配置され、書込電流配線／ＷＣＬの両端にそれぞれ対応して電源スイッチ回路１０５ａおよび１０５ｂが配置される点で、図３１に示した実施の形態６の変形例１に従う構成と異なる。電源スイッチ回路１００ａおよび１００ｂの各々は、電源スイッチ回路１００と同様に動作し、電源スイッチ回路１０５ａおよび１０５ｂの各々は、電源スイッチ回路１０５と同様に動作する。したがって、書込電流配線ＷＣＬおよび／ＷＣＬは、図３３に示されたその両端を電源電圧Ｖｃｃと結合された電源電圧配線ＰＬおよびその両端を接地電圧ＧＮＤと接続された接地配線ＧＬの一方ずつと同等に作用する。
【０２４８】
したがって、実施の形態６の変形例３に従う構成においては、実施の形態６の変形例２と同様の効果に加えて、各ビット線ドライバＢＤＶａ′およびＢＤＶｂ′の構成を簡素化して、チップ面積の小型化を図ることができる。
【０２４９】
［実施の形態６の変形例４］
実施の形態６の変形例４においては、１組の電源電圧配線ＰＬおよび接地配線ＧＬが、複数のメモリセル列に対応して配置される構成が示される。
【０２５０】
図３５は、実施の形態６の変形例４に従うビット線および電源配線の配置を示す概念図である。
【０２５１】
図３５を参照して、実施の形態６の変形例４に従う構成においては、１組の電源電圧配線ＰＬおよび接地配線ＧＬは、複数のメモリセル列ごとに配置される。
たとえば図３５においては、２個のメモリセル列に対応して１組の電源電圧配線ＰＬおよび接地配線ＧＬが配置されている。図３５に示された１組の電源電圧配線ＰＬおよび接地配線ＧＬに対応付けられるビット線ＢＬ１１〜ＢＬ３１…，ＢＬ１２〜ＢＬ３２…にそれぞれ対応するビット線ドライバＢＤＶａ１１，ＢＤＶｂ１１〜ＢＤＶａ３１，ＢＤＶｂ３１…およびＢＤＶａ１２，ＢＤＶｂ１２〜ＢＤＶａ３２，ＢＤＶｂ３２…の各々は、共通の電源電圧配線ＰＬおよび接地配線ＧＬからデータ書込電流の供給を受ける。すなわち、電源電圧配線ＰＬおよび接地配線ＧＬは、その長手方向に沿って隣接するビット線間のみならず、その幅方向に沿って隣接するビット線間で共有する構成とすることもできる。
【０２５２】
このような構成とすることにより、実施の形態６に従う構成と同様の磁気ノイズ軽減効果を享受した上で、電源電圧配線ＰＬおよび接地配線ＧＬの配置本数を削減できる。
【０２５３】
実施の形態６の変形例１から３にそれぞれ示した構成においても同様に、複数のメモリセル列ごとに１組の電源電圧配線ＰＬおよび接地配線ＧＬを配置することができる。また、このような構成において、各メモリセル列においてビット線ＢＬを分割しない構成とすることも可能である。
【０２５４】
さらに、図２９、図３３、図３５等に示した構成において、電源ノード７，７ａ，７ｂと電源電圧配線ＰＬとの間に、一定電流を供給するための電流源回路を設け、電源電圧配線ＰＬへの電源電圧Ｖｃｃの供給が、当該電流源回路を介して実行される構成としてもよい。これにより、データ書込電流を所定レベルへ安定的に維持できる。
【０２５５】
また、実施の形態６およびその変形例においては、ビット線ＢＬを流れるデータ書込電流を供給するための電源電圧配線ＰＬおよび接地配線ＧＬの配置を示したが、同様の構成をライトワード線ＷＷＬを流れるデータ書込電流を供給するための電源電圧配線ＰＬおよび接地配線ＧＬの配置へも同様に適用できる。ただし、ライトワード線ＷＷＬ上のデータ書込電流は書込データレベルにかかわらず一定方向とすればよいので、たとえば、各ライトワード線の一端側は単に接地配線ＧＬと接続するだけでよく、その他端側において、行選択結果に応じて電源電圧配線ＰＬと当該他端とを接続するトランジスタスイッチを設ければよい。
【０２５６】
［実施の形態７］
実施の形態７においては、メモリアレイ２に対する電源配線の効果的な配置を説明する。
【０２５７】
図３６は、実施の形態７に従う電源配線の第１の配置例を説明するブロック図である。
【０２５８】
図３６を参照して、実施の形態７に従う構成においては、図１等に示された複数のメモリセルが配置されたメモリアレイは、バンクＢＡａおよびＢＡｂに分割される。さらに、バンクＢＡａに対応する周辺回路５ａおよびバンクＢＡｂに対応する周辺回路５ｂとが配置される。バンクＢＡａおよびＢＡｂは、選択的にデータ書込対象とされ、両者が同時にデータ書込対象となる可能性はないものとする。
【０２５９】
周辺回路５ａに対して電源電圧Ｖｃｃおよび接地電圧ＧＮＤをそれぞれ供給するための電源電圧配線ＰＬａおよび接地配線ＧＬａは、バンクＢＡｂに対応する領域を用いて配置される。すなわち、電源ノード７ａおよび接地ノード８ａは、周辺回路５ａから見てバンクＢＡｂ側に配置される。
【０２６０】
同様に、周辺回路５ｂに対して電源電圧Ｖｃｃおよび接地電圧ＧＮＤをそれぞれ供給するための電源電圧配線ＰＬｂおよび接地配線ＧＬｂは、バンクＢＡａに対応する領域を用いて配置される。すなわち、電源ノード７ｂおよび接地ノード８ｂは、周辺回路５ｂから見てバンクＢＡａ側に配置される。
【０２６１】
このような構成とすることにより、バンクＢＡａに対するデータ書込が実行されている期間中において、データ書込電流を供給するための電源電圧配線ＰＬａおよび接地配線ＧＬａから生じる磁気ノイズは、データ書込動作が非実行であるバンクＢＡｂに対応する領域でのみ発生する。したがって、データ書込動作中のバンクＢＡａにおいて、データ書込マージンを低下させるような磁気ノイズが影響することがない。
【０２６２】
同様に、バンクＢＡｂに対するデータ書込が実行されている期間中において、データ書込電流を供給するための電源電圧配線ＰＬｂおよび接地配線ＧＬｂから生じる磁気ノイズは、データ書込動作が非実行であるバンクＢＡａに対応する領域でのみ発生する。したがって、データ書込動作中のバンクＢＡｂにおいて、データ書込マージンを低下させるような磁気ノイズが影響することがない。
【０２６３】
このような構成とすることにより、データ書込動作時における非選択メモリセルでの誤書込発生を防止して、ＭＲＡＭデバイスの動作信頼性を向上できる。
【０２６４】
図３７は、実施の形態７に従う電源配線の配置の第２の例を示すブロック図である。
【０２６５】
図３７を参照して、周辺回路５ａに対して動作電圧を供給するための電源電圧配線ＰＬａおよび接地配線ＧＬａは、バンクＢＡｂの近傍領域に配置してもよい。同様に、周辺回路５ｂに対して動作電圧を供給するための電源電圧配線ＰＬｂおよび接地配線ＧＬｂをバンクＢＡａの近傍領域に配置してもよい。このような構成としても、図３６に示した構成と同様に、データ書込動作における非選択メモリセルでの誤書込発生を防止して、ＭＲＡＭデバイスの動作信頼性を向上できる。
【０２６６】
なお、図３６および図３７においては、メモリアレイが相補的にデータ書込対象となる２個のバンクに分割される場合を例示したが、本願発明の適用はこのような場合に限定されるものではない。すなわち、メモリアレイが３以上の任意の複数個に分割される構成においても、それぞれのバンクに対応する電源配線を、当該バンクおよび当該バンクと同時にデータ書込対象となる可能性のある他のバンクを除いた残りのバンクに対応する領域を用いて配置する構成とすれば、同様の効果を享受することができる。
【０２６７】
また、電源配線の配置は、図３６および３７での例示に限られず、実施の形態１から３およびそれらの変形例に従った配置とすることも可能である。
【０２６８】
［実施の形態８］
ＭＲＡＭデバイスにおいては、各メモリセルへのデータ書込磁界を発生するための２種類の配線（本実施の形態におけるビット線ＢＬおよびライトワード線ＷＷＬ）を設ける必要がある。これらの２種類の配線には、データ書込時には必然的にデータ書込電流が流されるので、これらの２種類の配線から隣接する非選択メモリセルへ作用する磁気ノイズは、定常的なノイズとなる。したがって、これらの配線を除く他の配線を、上記定常的ノイズを考慮して配置すれば、非選択メモリセルにおけるデータ誤書込を有効に防止できる。
【０２６９】
図３８は、非選択メモリセルに印加される定常的ノイズを説明する概念図である。
【０２７０】
図３８を参照して、データ書込時には、書込データに応じて、選択メモリセルへ対して動作点１２０あるいは１２１に相当するデータ書込磁界が印加される。
動作点１２０，１２１は、図４２で説明したアステロイド特性線の外側領域にマージンを有するように設計されている。
【０２７１】
一方、隣接行のライトワード線ＷＷＬおよび隣接列のビット線ＢＬの両方にデータ書込電流が流され、すなわちデータ誤書込が最も懸念される非選択メモリセルに印加される定常的ノイズは、符号１２２で示される点に相当するものとする。符号１２２で示された点とアステロイド特性線との間の縦軸および横軸にそれぞれ沿った距離ΔＭｈおよびΔＭｅは、当該非選択メモリセルにおける、磁化困難軸方向および磁化容易軸方向に沿ったデータ誤書込の発生に対するマージン（以下、「残り磁界マージン」とも称する）を示している。
【０２７２】
すなわち、当該非選択メモリセルに対して、さらに、残り磁界マージンΔＭｈを超えて磁化困難軸方向の磁気ノイズが印加されれば、誤書込が発生してしまう。同様に、当該非選択メモリセルに対して、さらに、残り磁界マージンΔＭｅを超えて磁化容易軸方向の磁気ノイズが印加されれば、誤書込が発生してしまう。
両方向の磁気ノイズが重畳されて印加された場合には、それぞれが残り磁界マージンΔＭｅ，ΔＭｈを超えていなくても誤書込が発生してしまうおそれがあるが、このようにして示された残り磁界マージンΔＭｅおよびΔＭｈは、各メモリセルＭＣが、磁化困難軸および磁化容易軸のいずれの方向に沿った磁気ノイズに対して相対的に弱いかを判断する尺度として用いることが可能である。
【０２７３】
したがって、各メモリセルへのデータ書込磁界を発生するためのビット線ＢＬおよびライトワード線ＷＷＬを除く他の導電性の配線のうちのメモリセルＭＣ（すなわちトンネル磁気抵抗素子ＴＭＲ）との距離が最も短い配線（以下、「最近接配線」との称する）の配置方向を、当該最近接配線からの磁気ノイズの方向が残りマージンΔＭｅ、ΔＭｈの大きい方と一致するように設ければ、非選択メモリセルにおけるデータ誤書込の発生を効果的に防止することができる。
【０２７４】
特に、トンネル磁気抵抗素子ＴＭＲの形状は、その磁化特性を安定させるために細長形状に設計されるので、磁化容易軸に沿った磁界を発生するためのビット線ＢＬの配線ピッチと、磁化困難軸に沿った磁界を発生するためのライトワード線ＷＷＬの配線ピッチとの間には差異が生じる。すなわち、図３８で示したような残り磁界マージンΔＭｈ，ΔＭｅの大小は、これらの配線ピッチから推察することができる。具体的には、ビット線ＢＬおよびライトワード線ＷＷＬの配線ピッチが小さい一方から生じる磁界の方向において、残り磁界マージンは小さいものと考えられる。したがって、最近接の配線の配置方向を、ビット線ＢＬおよびライトワード線配線ピッチが大きい方と同一方向に沿って、すなわち平行に設計すればよい。
【０２７５】
一般的には、トンネル磁気抵抗素子ＴＭＲの長辺方向がその磁化容易軸方向と一致するように設計されるので、この場合には、磁化容易軸に沿った磁界を発生するためのビット線ＢＬの配線ピッチは、磁化困難軸に沿った磁界を発生するためのライトワード線ＷＷＬの配線ピッチよりも大きくなる。したがって、最近接配線は、ビット線ＢＬと平行に配置することが望ましい。あるいは、両者の配線ピッチの関係が逆転する場合には、最近接配線は、ライトワード線ＷＷＬと平行に配置することが望ましい。
【０２７６】
さらに、最近接の配線のみならず、電源配線等の比較的通過電流が大きい配線についても、その配置方向を同様に設計することが望ましい。
【０２７７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２８１】
【発明の効果】
請求項１に記載の薄膜磁性体記憶装置は、電源配線からの磁気ノイズを、メモリアレイにおいて、磁気記憶部（トンネル磁気抵抗素子）の磁界容易軸方向に作用させることができる。したがって、選択列に属する非選択メモリセル群に対する磁化困難軸方向の磁気ノイズを抑制して、データ書込時における電源配線からの磁気ノイズに起因する誤書込の発生を防止できる。さらに、データ書込時以外においても、磁気記憶部（トンネル磁気抵抗素子）に記憶された磁化方向が回転するような磁気ノイズがメモリセルに印加されることを防止できるので、電源配線からの磁気ノイズに起因するデータ読出マージンの低下を回避することができる。
【０２８２】
請求項２に記載の薄膜磁性体記憶装置は、第１および第２の電源配線の発生する磁界がメモリアレイにおいて互いに打ち消し合うので、請求項１に記載の薄膜磁性体記憶装置が奏する効果に加えて、電源配線からの磁気ノイズによるデータ誤書込および動作マージンの低下を防止して、より安定的に動作することができる。
【０２８３】
請求項３に記載の薄膜磁性体記憶装置は、請求項１に記載の薄膜磁性体記憶装置が奏する効果に加えて、磁化困難軸方向に沿ったデータ書込磁界を発生させるための配線の配置ピッチが、磁化容易軸方向に沿ったデータ書込磁界を発生させるための配線の配置ピッチよりも狭い構成において、磁気ノイズによるデータ誤書込を効果的に防止することができる。
【０２８６】
請求項４に記載の薄膜磁性体記憶装置は、メモリアレイ端部に配置されたダミー磁性体
によって、メモリアレイ端部における磁界の不連続性を避けることができるので、メモリアレイ端部領域に配置されたメモリセルの動作マージンを損なうことがない。さらに、磁気ノイズを弱めることができるので、動作安定性がさらに向上する。
【０２８７】
請求項５に記載の薄膜磁性体記憶装置は、メモリアレイ周辺部に配置された配線からのメモリセルへの磁気ノイズを弱めることができる。これにより、請求項４に記載の薄膜磁性体記憶装置が奏する効果に加えて、動作安定性がさらに向上する。
【０２８８】
請求項６に記載の薄膜磁性体記憶装置は、ダミー磁性体の形状および構造が各メモリセルと同様であるので、請求項４に記載の薄膜磁性体記憶装置が奏する効果に加えて、専用の製造工程を設けることなくダミー磁性体を製造できる。また、メモリアレイ端部での加工形状の不連続性を避けることができるので、当該端部においてメモリセルの形状が不均一化することを防止できる。さらに、ダミー磁性体を磁化する工程を専用に設ける必要がない。
【０２８９】
請求項７に記載の薄膜磁性体記憶装置は、請求項４に記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミー磁性体を磁化する工程を専用に設ける必要がない。
【０２９２】
請求項８−１０，１３記載の薄膜磁性体記憶装置は、非選択メモリセルにおいて、書込磁界の漏れ磁界に相当する第１の配線からの磁気ノイズと、書込電流の伝達経路中の第２の配線からの磁気ノイズとが互いに弱め合うので、非選択メモリセルへの磁界ノイズを軽減させて、ＭＲＡＭデバイスの動作信頼性を向上させることができる。さらに、ドライブ回路の配置によって、複数の第１の配線によって同一の電源配線を共有するとともに、選択メモリセルに対応する第１の配線に対してのみ選択的に書込電流を流すことができるので、選択メモリセルに対応する第１の配線を除く他の第１の配線に対応する領域において、非選択メモリセルへのデータ誤書込の発生を防止できる。
【０２９５】
請求項１１および１２記載の薄膜磁性体記憶装置は、各ドライブ回路において書込データに応じた電源配線の選択を行なう必要がない。したがって、請求項８に記載の薄膜磁性体記憶装置が奏する効果に加えて、ドライブ回路の面積を小型化することができる。
【０２９７】
請求項１４、１５および１６に記載の薄膜磁性体記憶装置は、選択的にデータ書込対象とされる、すなわち同時にデータ書込の対象となることがない複数のバンクにメモリセルが分割配置された構成において、データ書込動作時における非選択メモリセルでの誤書込発生を防止して、ＭＲＡＭデバイスの動作信頼性を向上できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】 図１に示されたメモリアレイの構成例を示す回路図である。
【図３】 ＭＴＪメモリセルに対するデータ書込およびデータ読出動作を説明する動作波形図である。
【図４】 周辺回路に対する電源配線の実施の形態１に従う配置を説明するブロック図である。
【図５】 電源配線の実施の形態１に従う第１の配置例を示すための図４におけるＸ−Ｙ断面図である。
【図６】 電源配線の実施の形態１に従う第２の配置例を示すための図４におけるＸ−Ｙ断面図である。
【図７】 周辺回路に対する電源配線の実施の形態１の変形例１に従う第１の配置例を説明するブロック図である。
【図８】 周辺回路に対する電源配線の実施の形態１の変形例１に従う第２の配置例を説明するブロック図である。
【図９】 周辺回路に対する電源配線の実施の形態１の変形例２に従う第１の配置例を説明するブロック図である。
【図１０】 実施の形態１の変形例２に従う電源配線の第１の配置例を示すための図９におけるＰ−Ｑ断面図である。
【図１１】 周辺回路に対する電源配線の実施の形態１の変形例２に従う第２の配置例を説明するブロック図である。
【図１２】 実施の形態１の変形例２に従う電源配線の第２の配置例を示すための図１１におけるＶ−Ｗ断面図である。
【図１３】 周辺回路に対する電源配線の実施の形態１の変形例３に従う配置を説明するブロック図である。
【図１４】 実施の形態１の変形例３に従う電源配線の配置例を示すための図１３におけるＲ−Ｓ断面図である。
【図１５】 電源配線の実施の形態２に従う第１の配置例を示すブロック図である。
【図１６】 電源配線の実施の形態２に従う第２の配置例を示すブロック図である。
【図１７】 電源配線の実施の形態２の変形例に従う第１の配置例を示すブロック図である。
【図１８】 電源配線の実施の形態２の変形例に従う第２の配置例を示すブロック図である。
【図１９】 実施の形態３に従うデカップル容量の第１の配置例を説明するブロック図である。
【図２０】 実施の形態３に従うデカップル容量の第２の配置例を説明するブロック図である。
【図２１】 実施の形態３の変形例１に従うデカップル容量の第１の配置例を示すブロック図である。
【図２２】 実施の形態３の変形例１に従うデカップル容量の第２の配置例を示すブロック図である。
【図２３】 実施の形態３の変形例２に従うデカップル容量の第１の配置例を示すブロック図である。
【図２４】 実施の形態３の変形例２に従うデカップル容量の第２の配置例を示すブロック図である。
【図２５】 実施の形態４に従うメモリアレイ周辺の構成を示す概念図である。
【図２６】 実施の形態４の変形例に従うメモリアレイ周辺の構成を示す概念図である。
【図２７】 実施の形態５に従うメモリアレイ周辺の構成を示す概念図である。
【図２８】 図２７に示されたインダクタンス素子の構造を説明するための断面図である。
【図２９】 実施の形態６に従うビット線および電源配線の配置を示す概念図である。
【図３０】 図２９に示されたビット線ドライバの構成を示す回路図である。
【図３１】 実施の形態６の変形例１に従うビット線および電源配線の配置を示す概念図である。
【図３２】 図３１に示されたビット線ドライバの構成を示す回路図である。
【図３３】 実施の形態６の変形例２に従うビット線および電源配線の配置を示す概念図である。
【図３４】 実施の形態６の変形例３に従うビット線および電源配線の配置を示す概念図である。
【図３５】 実施の形態６の変形例４に従うビット線および電源配線の配置を示す概念図である。
【図３６】 実施の形態７に従う電源配線の第１の配置例を説明するブロック図である。
【図３７】 実施の形態７に従う電源配線の第２の配置例を説明するブロック図である。
【図３８】 実施の形態８に従う配線の配置を説明するための非選択メモリセルに印加される定常的ノイズを示す概念図である。
【図３９】 ＭＴＪメモリセルの構成を示す概略図である。
【図４０】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図４１】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図４２】 ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【図４３】 行列状に集積配置されたＭＴＪメモリセルのアレイ構成を示す概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、２ メモリアレイ、５，５ａ，５ｂ，５ｃ，５＃ 周辺回路、７，７ａ，７ｂ 電源ノード、８，８ａ，８ｂ 接地ノード、１１，１１ｄ，１１ｉ 磁化方向、１２，１２ｄ，１２ｉ 磁化方向、１３ 配線、２０行デコーダ、２５ 列デコーダ、２６ ダミー磁性体、３０ ワード線ドライバ、３１ インダクタンス素子、５０，６０ 読出／書込制御回路、７０，７１デカップル容量、１００，１００ａ，１００ｂ，１０５，１０５ａ，１０５ｂ電源スイッチ回路、１１０ 周辺領域、ＢＡａ，ＢＡｂ バンク、ＢＤＶａ，ＢＤＶａ´，ＢＤＶｂ，ＢＤＶｂ´ ビット線ドライバ、ＢＬ ビット線、ＥＡ磁化容易軸、ＤＴＭＲ ダミー磁気抵抗素子、ＧＬ，ＧＬａ，ＧＬｂ 接地配線、ＧＮＤ 接地電圧、ＨＡ 磁化困難軸、Ｉｐ，±Ｉｗ データ書込電流、Ｉｓ センス電流、ＭＢａ，ＭＢｂ メモリブロック、ＭＣ ＭＴＪメモリセル、ＰＬ，ＰＬａ，ＰＬｂ 電源電圧配線、ＲＷＬ リードワード線、ＳＬ 基準電圧配線、ＴＭＲ トンネル磁気抵抗素子、ＴＭＲ 各トンネル磁気抵抗素子、ＶＬ 自由磁化層、Ｖｃｃ 電源電圧、Ｖｒｅｆ 読出参照電圧、ＷＣＬ，／ＷＣＬ 書込電流配線、ＷＷＬ ライトワード線、ΔＭｈ，ΔＭｅ 残り磁界マージン。

Claims (16)

1. 各々が磁気的なデータ記憶を実行する複数のメモリセルが配置されたメモリアレイを備え、
   前記複数のメモリセルの各々は、
   所定磁界の印加に応答して書換可能な磁化方向に応じて、電気抵抗が変化する磁気記憶部を有し、
   前記メモリアレイに隣接した領域に配置され、前記メモリアレイに対してデータ読出およびデータ書込を実行するための周辺回路と、
   前記周辺回路に動作電圧を供給するための第１および第２の電源配線とをさらに備え、
   前記第１および第２の電源配線は、前記第１および第２の電源配線を流れる電流によってそれぞれ生じる磁界が、前記メモリアレイにおいて前記磁気記憶部の磁化容易軸方向に沿った方向に作用するように配置される、薄膜磁性体記憶装置。
2. 前記第１および第２の電源配線は、前記第１の電源配線を流れる電流によって生じる磁界と、前記第２の電源配線を流れる電流によって生じる磁界とが、前記メモリアレイにおいて互いに打ち消し合うように配置される、請求項１に記載の薄膜磁性体記憶装置。
3. 前記複数のメモリセルは行列状に配置され、
   前記薄膜磁性体記憶装置は、
   メモリセル行およびメモリセル列の一方にそれぞれ対応して設けられ、各々が、選択メモリセルに対して磁化容易軸方向に沿った磁界を主に印加するために、選択的にデータ書込電流の供給を受ける複数の第１の書込配線と、
   前記メモリセル行およびメモリセル列の他方にそれぞれ対応して設けられ、各々が、選択メモリセルに対して磁化困難軸方向に沿った磁界を主に印加するために、選択的にデータ書込電流の供給を受ける複数の第２の書込配線とをさらに備え、
   前記複数の第１の書込配線の配線ピッチは、前記複数の第２の書込配線の配線ピッチよりも大きい、請求項１に記載の薄膜磁性体記憶装置。
4. 各々が磁気的なデータ記憶を実行する複数のメモリセルが行列状に配置されたメモリアレイと、
   前記メモリアレイの端部において、メモリセル行およびメモリセル列の少なくとも一方に沿って配置された、各々が固定された磁化方向を有する複数のダミーの磁性体とを備え、
   各前記ダミーの磁性体の磁化方向は、各前記ダミーの磁性体から発生される磁界が前記メモリアレイに作用する磁気ノイズを打ち消す方向に定められる、薄膜磁性体記憶装置。
5. 複数の配線をさらに備え、
   各前記ダミーの磁性体の磁化方向は、前記複数の配線のうちの、前記メモリアレイに最も近接した１本によって発生される磁界を打ち消すように設定される、請求項４に記載の薄膜磁性体記憶装置。
6. 各前記ダミーの磁性体は、各前記メモリセルと同様の形状に設計されたダミー磁気抵抗素子であり、
   各前記メモリセルおよび各前記ダミー磁気抵抗素子は、
   固定された磁化方向を有する第１の磁性体層と、
   印加された磁界によって更新可能な磁化方向を有する第２の磁性体層とを有し、
   各前記メモリセルおよび各前記ダミー磁気抵抗素子の前記第１の磁性体層と、各前記ダミー磁気抵抗素子の前記第２の磁性体層との各々は、同一方向に沿って磁化される、請求項４に記載の薄膜磁性体記憶装置。
7. 各前記メモリセルは、
   固定された磁化方向を有する第１の磁性体層と、
   データ書込動作時に印加される磁界によって更新可能な磁化方向を有する第２の磁性体層と、
   前記第１の磁性体層の磁化方向を固定するための反強磁性体層とを有し、
   各前記ダミーの磁性体は、前記メモリセル中の反強磁性体層に相当する磁性体によって形成され、前記第１の磁性体層と同一方向に固定的に磁化されたダミー磁性体である、請求項４に記載の薄膜磁性体記憶装置。
8. 行列状に配置され、各々が磁気的なデータ記憶を実行する複数のメモリセルと、
   前記複数のメモリセルのうちのデータ書込対象に選択された選択メモリセルに対して、データ書込のための書込磁界を印加するための第１の配線と、
   前記複数のメモリセルに対して前記第１の配線よりも遠くに配置され、前記書込磁界を発生させる書込電流を前記第１の配線へ供給するための、第２の配線とを備え、
   前記第１の配線は、前記複数のメモリセルのうちの所定区分ごとに設けられ、
   前記第２の配線は、
   前記第１の配線と同一方向に沿って設けられ、第１および第２の電圧の一方の電圧を供給するための第１の電源配線と、
   前記第１の配線と同一方向に沿って設けられ、前記第１および第２の電圧の他方の電圧を供給するための第２の電源配線とを含み、
   前記第１の配線の一端に対応して設けられ、対応する前記所定区分がデータ書込対象に選択されたときに、前記第１および第２の電源配線の一方の配線と前記一端とを接続するための第１のドライブ回路と、
   前記第１の配線の他端に対応して設けられ、対応する前記所定区分がデータ書込対象に選択されたときに、前記データ書込時に前記第１および第２の電源配線の他方の配線と前記他端とを接続するための第２のドライブ回路とをさらに備え、
   前記データ書込において、前記データ書込対象に選択された所定区分に対応する前記第１の配線を流れる前記書込電流によって生じる第１の磁界と、前記第１および前記第２の電源配線のうちの、当該第１の配線と隣接する部分を流れる前記書込電流によって生じる第２の磁界とは、互いに打ち消し合う方向に作用する、薄膜磁性体記憶装置。
9. 前記第１および第２の電源配線は、前記第１および第２の電圧をそれぞれ供給する第１および第２の電源ノードと電気的に結合され、
   前記第１および第２のドライブ回路は、書込データのレベルに応じて、前記一方および他方の配線をそれぞれ選択する、請求項８記載の薄膜磁性体記憶装置。
10. 前記第１および第２の電源配線は、両端のそれぞれにおいて、前記第１および第２の電源ノードと結合される、請求項９に記載の薄膜磁性体記憶装置。
11. 書込データに応じて、前記第１の電源配線を前記第１および第２の電圧のうちの前記一方の電圧と電気的に結合するための第１の電源スイッチ回路と、
    前記書込データに応じて、前記第２の電源配線を前記第１および第２の電圧のうちの前記他方の電圧と電気的に結合するための第２の電源スイッチ回路とをさらに備え、
    前記第１および第２のドライブ回路において、前記一方および他方の電源配線は、書込データのレベルにかかわらず固定的に設定される、請求項８に記載の薄膜磁性体記憶装置。
12. 前記第１の電源スイッチ回路は、前記第１の電源配線の両端の各々に対応して設けられ、
    前記第２の電源スイッチ回路は、前記第２の電源配線の両端の各々に対応して設けられる、請求項１１に記載の薄膜磁性体記憶装置。
13. 前記第１の配線によって印加される前記書込磁界は、各前記メモリセルの磁化容易軸方向に沿った成分を主に有し、
    前記第１の配線を流れる電流の方向は、書込データに応じて設定される、請求項８に記載の薄膜磁性体記憶装置。
14. 各々が磁気的なデータ記憶を実行する、複数のバンクに分割配置された複数のメモリセルと、
    前記複数のバンクにそれぞれ対応して設けられ、各々が対応するバンクに対して少なくともデータ書込動作を実行するための複数の周辺回路と、
    前記複数の周辺回路にそれぞれ対応し設けられ、各々が対応する周辺回路へ動作電圧を供給するための複数の電源配線とを備え、
    １回のデータ書込動作において、前記複数のバンクは、選択的にデータ書込対象とされ、
    各前記電源配線は、対応するバンク、および前記対応するバンクと同時に前記データ書込対象とされる可能性を有する他のバンクを除く残りのバンクのうちの少なくとも一部に対応する領域に設けられる、薄膜磁性体記憶装置。
15. 各前記電源配線は、前記残りのバンクの少なくとも一部の上部領域に設けられる、請求項１４に記載の薄膜磁性体記憶装置。
16. 各前記電源配線は、前記残りのバンクの少なくとも一部の近接領域に設けられる、請求項１４に記載の薄膜磁性体記憶装置。

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