JP5116816B2 - 半導体集積回路装置および磁気メモリ装置 - Google Patents

半導体集積回路装置および磁気メモリ装置 Download PDF

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Description

この発明は、磁気抵抗素子をデータ記憶素子として利用する磁気メモリおよびこの磁気メモリを内蔵する半導体集積回路装置に関し、特に、この発明は、書込データと記憶データまたは読出データとの一貫性（インテグリティ：Ｉｎｔｅｇｒｉｔｙ）を維持することのできる磁気メモリに関する。
低消費電力で不揮発的にデータを記憶することのできる記憶装置として、ＭＲＡＭ（マグネティック・ランダム・アクセス・メモリ：磁気メモリ装置）が注目されている。このＭＲＡＭは、外部から印加される磁場によって強磁性体内に発生した磁化が、外部磁場を取除いた後にも強磁性体内に残留する特性を利用する。このようなＭＲＡＭのメモリセルのデータ記憶素子としては、巨大磁気抵抗素子（ジャイアント・マグネト−レジスタンス素子；ＧＭＲ素子）、超巨大磁気抵抗素子（クロッサル・マグネト−レジスタンス素子；ＣＭＲ素子）およびトンネル磁気抵抗素子（トンネル・マグネト−レジスタンス素子；ＴＭＲ素子）などが知られている。
ＭＲＡＭセルのデータ記憶部の構造としては、絶縁体膜を間に挟んで２つの磁性体層を積層する構造が用いられる。これらの２つの磁性体層のうち一方の磁性体層（固定層）の磁化方向を参照磁化方向とし、他方の磁性体（自由層）の磁化方向を記憶データに応じて変更する。これらの磁性体の磁化方向の一致／不一致に応じて磁気抵抗値が異なり、応じて、この記憶部を介して流れる電流値が異なる。この記憶部の磁性体層を介して流れる電流を検出することによりデータの読出を行なう。データ書込時においては、記憶データに従って電流が流れる方向を決定し、この電流により誘起される磁場により、データ記憶用の磁性体層（自由層）の磁化方向を設定する。
半導体集積回路装置の小型化および半導体記憶装置の大記憶容量化の傾向に伴って、ＭＲＡＭに対しても、その記憶容量を増大させることが要求される。この場合、メモリセルアレイに高密度にＭＲＡＭセルを配置する必要がある。高密度にメモリセルアレイ内にＭＲＡＭセルを配置することを意図する構成が、特許文献１（特開２００３−１６８７８５号公報）において示されている。
この特許文献１においては、３次元的に、ＭＲＡＭセルを積層し、かつ列方向に整列する所定数のＭＲＡＭセルに共通に、読出選択ゲートを配置する。この積層構造のＭＲＡＭセルにおいて、書込電流を伝達する書込配線に対して対称的にセルを配置することにより、配線数を低減し、また配線数増大によるＭＲＡＭセルの多段配線構造における平坦度の劣化を抑制することを図る。
この特許文献１に示される構成の場合、書込配線に対して対称に配置されるメモリセルの自由層に対して同じ強度の磁場を印加することにより、書込時の磁場強度のばらつきを抑制することを図っている。したがって、データ書込時、この書込配線に関して対称的に配置されるメモリセルに、同じ大きさの書込磁場が印加され、このリーク磁場により、非選択メモリセルのデータの反転が生じる可能性がある。特許文献１の構成においては、特に、自由層に接続されて、データ書込時、書込磁場のアシスト磁場を発生する配線（ビット線）も書込配線に対して対称的に配置されることになり、この書込配線が、対称に配置されるメモリセルの自由層に対して同じ大きさの磁場を生成している場合に、さらにこの磁場アシスト配線（ビット線）からの磁場の影響により、非選択メモリセルにおいて誤書込が生じるという磁気ディスターバンスの問題が生じる可能性がある。この特許文献１においては、データ書込時における隣接非選択セルへのリーク磁場の影響については何ら考慮していない。
このような磁気ディスターバンスの問題を解消することを意図する構成が、特許文献２（特開２００３−１２３４６４号公報）および特許文献３（特開２００３−１０９３７４号公報）に示されている。
特許文献２に示される構成においては、書込電源線の寄生容量の充電電荷による書込開始時の突入電流が生じ、この突入電流により書込電流波形にオーバーシュートが生じるのを防止することを意図する。すなわち、この特許文献２においては、連続的にデータを書込む際には、書込電流が常時消費されるように、プログラム動作期間をオーバーラップさせて、これにより、書込電流源の寄生容量に必要以上の電荷が蓄積されるのを防止し、書込時の書込電流にピーク電流（突入電流）が生じるのを防止する。しかしながら、この特許文献２に示される構成では、データを連続的に書込むモードに対しては適用可能であるものの、１ビットのデータを書込む場合には、同様、書込電流のピーク電流が生じ、磁気ディスターバンスの問題が生じる。また、連続的に隣接するメモリセルへのデータを書込む際に、この書込電流がオーバーラップする期間において生じる書込電流による誘起磁場の、隣接するメモリセルに対する影響については何ら考慮していない。したがって、この場合においても、書込電流が誘起する磁場による磁気ディスターバンスの問題を確実に解消することができないという問題は依然生じる。
特許文献３に示される構成においては、書込電流源の電流駆動力を複数段階にわたって徐々に増大させることにより、書込時のピーク電流を低減し、応じて誤書込を防止することを図る。この特許文献３に示される構成の場合、書込電流を供給する書込電流源が、書込ドライバそれぞれに対応して配置されており、各書込ドライバの駆動電流量を共通に調整しており、回路専有面積が増大するとともに、書込電流源の制御の負荷が大きくなるという問題が生じる。
また、メモリセルアレイの高集積化を図るために、書込時の書込電流を伝達する書込ワード線とデータ読出時の読出電流を伝達する読出ビット線を共用する構成が特許文献４（特開２００３−２４９６２９号公報）に示されている。この特許文献４に示される構成においては、メモリセル行に対応して行方向に延在する書込ワード線／読出ビット線を配置して各対応の行のメモリセルに接続する。メモリセル列に対応して、ソース線および書込ビット線を配置する。列方向において所定数のメモリセルに共通に読出ゲートを配置し、この読出ゲートにより所定数のメモリセルを対応のソース線に結合する。各ソース線は、また列選択ゲートを介して接地ノードに結合される。データ読出時に、列アドレスに従って選択列の列選択ゲートを導通状態とする。また、データ読出時においては、書込ワード線／読出ビット線を、行アドレス信号に従って選択して共通データデータバスを介して読出回路に結合する。
データ書込時においては、書込ビット線および書込ワード線／読出ビット線両者にそれぞれ、書込電流を供給してデータの書込を行なう。
この特許文献４に示される構成においては、個々のメモリセルに読出ゲートを配置する代わりに、複数のメモリセルに対して共通に読出ゲートが配置されており、メモリセルの占有面積を低減することを図る。また、書込ワード線および読出ワード線を共用することにより、配線数を低減し、アレイ面積を低減する。
しかしながら、この特許文献４に示される構成においても、メモリセルアレイの高集積化に応じてメモリセル間の間隔が小さくなったときの書込電流が誘起する磁場のリーク磁場によるディスターバンスの問題については考慮していない。
また、この特許文献４は、メモリアレイをマクロとして利用する。メモリセルアレイ構造をライブラリとして登録し、メモリセルアレイ拡張時において、このメモリセルアレイ構造（メモリマクロ）を、行および列方向に繰返し配置することにより、メモリセルアレイを拡張することを図る。
しかしながら、この特許文献４においては、メモリセルアレイ拡張時においては、書込ワード線／読出ビット線を駆動する書込ワードドライバの一方側にメモリセルアレイが配置されており、この書込ワード線／読出ビット線の長さを短くするために、書込ワード線ドライバの両側にメモリセルアレイを配置する場合、このメモリマクロをどのように配置するかについては何ら考慮していない。
さらに、特許文献５（米国特許第６４１８０４６号）は、制御回路、ロウデコーダおよびデジット線電流源を中心として列方向の軸の両側にメモリセルアレイを配置する構成を示す。ビット線が両メモリセルアレイにおいて列方向に延在するように配置され、デジット線が各メモリセルアレイにおいて中央のロウデコーダ回路に向くように配置される。デジット線および読出ワード線が相互接続される。１つのメモリセルアレイをマクロとして利用することにより、メモリセルアレイの拡張の容易化を図る。また、デジット線電流源を中心領域に配置することにより、両メモリセルアレイによりデジット線駆動電流源を共有する。選択メモリアレイに対してのみデジット線電流を供給する。また、ビット線に書込データに応じて双方向に電流を流すようにビット線書込電流ドライブ回路が配置される。しかしながら、この特許文献５においては、メモリセルの構成は実質的に正方形形状に配置されており、メモリセルアレイの配置においてメモリセルの磁気抵抗素子の磁化容易軸および磁化困難軸の方向については何ら考慮していない。
特許文献６（米国特許第６０９７６２６号）は、書込時の磁気ディスターバンスの問題を解消するために、書込時に、選択セルに隣接する非選択セルに対して、選択セルに対して供給される書込電流と反対方向のキャンセル電流を供給し、隣接非選択セルの書込電流の磁場によるデータ反転を防止することを図る構成を示す。しかしながら、この特許文献６においては、書込電流供給開始時および書込電流供給停止時におけるピーク電流によるリーク磁場の増大の問題については、何ら考慮していない。
また、システム・オン・チップ（ＳＯＣ）などのシステムＬＳＩを構成する場合、ロジックとメモリとが同一半導体チップ上に集積化される。このようなＳＯＣにおいてメモリを配置する場合、設計効率の観点から、既に設計されてライブラリとして登録されているメモリマクロを利用する。前述の特許文献５においては、デジット線電流源を制御回路両側に配置されたメモリアレイで共有する構成であり、１つのメモリチップ内におけるメモリアレイの拡張を意図しており、ロジックとの混載時においてどのようにメモリを配置するかおよびそのメモリの構成をどのようにするかについては何ら考慮していない。
また、メモリマクロとして、メモリセルアレイのみならず、ロウデコーダ、デジット線ドライブ回路およびビット線ドライブ回路を含むメモリ回路の構成を１つのマクロとして利用することが考えられる。この場合、ロジックとの混載時において、メモリマクロとロジックとの位置関係により、メモリマクロを点対称のレイアウトに配置することが必要となる場合がある。ＭＲＡＭセルにおいては、磁気抵抗素子の自由層と固定層の磁化方向の平行／反平行に応じてデータを記憶している。通常、同一半導体チップ上においてはメモリセルの固定層の磁化方向は、ウェハプロセス時に外部磁化により強制的に設定され、すべて同一である。したがって、このメモリマクロのレイアウトの対称操作により、固定層の磁化方向に対する自由層の磁化方向と書込データの論理レベルとの対応関係が、元のメモリマクロにおける対応関係と異なる場合が生じる。
特許文献７（特開２０００−１６３９９０号公報）は、外部から与えられる論理アドレスと内部の実際のメモリセルアレイのアドレス（物理アドレス）との関係から、記憶データの論理レベルの反転を選択的に行なう構成を示す。この特許文献７は、テスト容易化のために、論理アドレスを物理アドレスと一致するように外部アドレスを変換するアドレススクランブル回路と、論理アドレスまたは物理アドレスに応じてデータの反転を制御するデータスクランブル回路とを設ける。この特許文献７においては、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）セルなどのように、相補ビット線の一方にメモリセルが接続される構成においては、アドレスに応じて外部からの論理データとメモリセルに実際に格納される物理データの論理値が異なる場合が生じ、このような場合においても、正確にテストを行なうことを目的としている。この特許文献７に示される構成においては、アドレススクランブル回路およびデータスクランブル回路が必要とされ、回路構成が複雑となる。また、データの反転／非反転が、このメモリセルアレイの位置および固定層の磁化方向に応じて異なる場合、アドレススクランブルおよびデータスクランブルを、予め一義的に設定することが困難である。
特開２００３−１６８７８５号公報 特開２００３−１２３４６４号公報 特開２００３−１０９３７４号公報 特開２００３−２４９６２９号公報 米国特許第６４１８０４６号 米国特許第６０９７６２６号 特開２０００−１６３９９０号公報
上述のように、従来の磁気メモリ装置においては、高集積化時において書込時の書込ピーク電流に起因する磁気ディスターバンスを効率的に抑制することができず、論理データ（外部の書込／読出データ）と物理データ（メモリセルの記憶データ）との一貫性を維持することができなくなるという問題があった。
また、メモリマクロを利用してシステム・オン・チップまたはシステムＬＳＩを構築する場合、ロジックとメモリマクロとの位置関係に応じて、自由層の固定層に対する磁化方向と論理データとの対応関係が異なる場合が生じ、この結果、論理データと物理データとの間または外部書込データと外部読出データとの間の一貫性を維持することができなくなるという問題があった。
それゆえ、この発明の目的は、正確に、論理データと物理データの一貫性を維持することのできる磁気メモリ装置を提供することである。
この発明の他の目的は、正確に、磁気ディスターバンスを生じさせることなくデータの書込を行なうことのできる磁気メモリ装置を提供することである。
この発明のさらに他の目的は、外部書込データと外部読出データの一貫性を維持してメモリ拡張を容易に行なうことのできる磁気メモリ装置を提供することである。
この発明のさらに他の目的は、ロジックとの混載に適したレイアウトを備える磁気メモリ装置を提供することである。
この発明に係る磁気メモリ装置は、行列状に配列される複数の磁気メモリセルと、各メモリセル列に対応して配置される複数の書込電流線と、この書込電流線と平面図的に見て平行にかつ互いに重なり合わないように配置されかつ立面図的に見て書込電流と異なる配線層に配置され、各々が同一の制御信号を転送する分割配線を有する複数の分割構造の制御信号線と、各書込電流線に対応して配置され、活性化時、対応の制御信号線上の信号と書込データとに従って対応の書込電流線にメモリセルにデータを書込むための書込電流を流す複数の電流ドライブ回路を備える。
この発明に従えば、書込電流線選択に関連する制御信号線を平面図的に見て書込電流線と位置をずらせて分割構造で配置しており、この制御信号とメモリセルとの間の距離を長くすることができ、また、制御信号線の誘起磁場を小さくすることができ、制御信号線の誘起する磁場がメモリセルへ及ぼす影響を抑制することができ、正確に書込データに応じたデータをメモリセルへ書込むことができる。
磁気メモリセルの電気的等価回路を示す図である。 メモリセルの磁気抵抗素子の断面構造を概略的に示す図である。 磁気抵抗素子の平面構造を概略的に示す図である。 磁気抵抗素子の磁化特性を示す図である。 磁気抵抗素子のデータ書込時の磁化方向を模式的に示す図である。 メモリセルのデータ書込時の磁気抵抗素子の磁化方向を模式的に示す図である。 この発明に従う磁気メモリ装置の全体の構成を概略的に示す図である。 この発明の実施の形態１に従う半導体集積回路装置のメモリマクロの配置を概略的に示す図である。 この発明の実施の形態１に従うメモリマクロの鏡映対称（ミラー反転）の操作を示す図である。 この発明の実施の形態１における半導体集積回路装置のメモリマクロの磁気抵抗素子の固定層の磁化方向を示す図である。 この発明の実施の形態１に従う半導体集積回路装置における書込データと読出データの関係を示す図である。 この発明の実施の形態１における半導体集積回路装置の各マクロの書込データと読出データの対応を示す図である。 この発明の実施の形態２に従う半導体集積回路装置の構成を概略的に示す図である。 この発明の実施の形態３における磁気メモリ装置の基本マクロの構成を概略的に示す図である。 図１４に示す基本マクロを利用するメモリ拡張時の構成を概略的に示す図である。 図１４に示す基本マクロを利用するメモリ拡張時の構成を概略的に示す図である。 図１４に示す基本マクロを利用するメモリ拡張時の構成を概略的に示す図である。 この発明の実施の形態３の構成を概略的に示す図である。 この発明の実施の形態３の変更例の構成を概略的に示す図である。 この発明の実施の形態４に従う磁気メモリ装置の構成を概略的に示す図である。 この発明の実施の形態４に従う磁気メモリ装置の変更例を概略的に示す図である。 この発明の実施の形態５に従う半導体集積回路装置の構成を概略的に示す図である。 図２２に示す半導体集積回路装置の磁気メモリマクロの書込データと記憶データとの関係を概略的に示す図である。 図２２に示す半導体集積回路装置の磁気メモリマクロの書込データと記憶データの対応を概略的に示す図である。 図２４に示すデータ反転回路の構成の一例を示す図である。 図２５に示すデータスワップ回路の構成の一例を示す図である。 この発明の実施の形態５における半導体集積回路装置のデータ書込時のビット線書込電流の方向を示す図である。 この発明の実施の形態５の変更例を概略的に示す図である。 図２２に示すデータ反転制御信号を発生する部分の構成の一例を示す図である。 図２９に示すデータ反転制御信号発生部の動作を示すフロー図である。 データ反転制御信号発生部の変更例を示す図である。 図３１に示すデータ反転制御信号発生部の動作を示す信号波形図である。 この発明の実施の形態５の変更例の構成を概略的に示す図である。 この発明の実施の形態６に従うビット線書込電流制御回路の構成の一例を示す図である。 図３４に示す回路の動作を示す信号波形図である。 この発明の実施の形態６における磁気メモリ装置のデータ書込時のビット線誘起磁場を模式的に示す図である。 この発明の実施の形態７に従う磁気メモリ装置のビット線書込電流制御回路の構成を概略的に示す図である。 図３７に示す回路の動作を示す信号波形図である。 この発明の実施の形態８に従う磁気メモリ装置の要部の構成を概略的に示す図である。 図３９に示す磁気メモリ装置の動作を示す信号波形図である。 図３９に示す磁気メモリ装置の磁気メモリセルへの印加磁場およびメモリセルの磁化特性の一例を示す図である。 図３９に示すタイミング制御回路の構成の一例を概略的に示す図である。 この発明の実施の形態９に従うビット線書込電流制御回路の構成を概略的に示す図である。 図４３に示す装置の動作を示す信号波形図である。 図４３に示すビット線書込電流制御回路のスタンバイ時の電流ドライバの状態を模式的に示す図である。 図４３に示すビット線書込電流制御回路のデータ書込開始時の電流ドライバの状態を模式的に示す図である。 図４３に示すビット線書込電流制御回路のデータ書込時の電流ドライバの状態を模式的に示す図である。 図４３に示すビット線書込電流制御回路のデータ書込完了時の電流ドライバの状態を模式的に示す図である。 図４３に示す磁気メモリ装置のデータ書込時の各ビット線の誘起磁場を模式的に示す図である。 図４３に示すデータデコーダの構成の一例を示す図である。 図４３に示す電流ドライバの構成の一例を示す図である。 図４３に示すデータデコーダの構成の一例を示す図である。 図４３に示す電流ドライバ回路の構成の一例を示す図である。 図５０から図５３に示す回路の動作を示す信号波形図である。 図５０から図５３に示す回路のデータ書込時の動作を示す信号波形図である。 図４３に示す列選択タイミング信号を発生する部分の構成の一例を示す図である。 この発明の実施の形態９の変更例のビット線電流ドライバ部の構成の一例を示す図である。 図５７に示すスイッチ素子制御信号発生部の構成の一例を示す図である。 この発明の実施の形態１０に従う磁気メモリ装置の要部の構成を概略的に示す図である。 図５９に示す磁気メモリ装置の動作を示す信号波形図である。 図５９に示す磁気メモリ装置のデータ読出時の動作を示す信号波形図である。 図５９に示す磁気メモリ装置の制御信号を発生する部分の構成の一例を示す図である。 この発明の実施の形態１１に従う磁気メモリ装置の全体の構成を概略的に示す図である。 図６３に示す列選択線の構成を概略的に示す図である。 図６３に示す磁気メモリ装置のデータ書込時の動作を示す信号波形図である。 （Ａ）および（Ｂ）は、列選択線の誘起磁場を模式的に示す図である。 （Ａ）および（Ｂ）は、データ書込時の列選択線の誘起磁場を模式的に示す図である。 図６３に示す磁気メモリ装置のデータ書込時の動作を示す信号波形図である。 （Ａ）および（Ｂ）は、図６８に示す時刻Ｔｃにおける列選択線の誘起磁場を模式的に示す図である。 （Ａ）および（Ｂ）は、図６８に示す時刻Ｔｄにおける列選択線の誘起磁場を模式的に示す図である。 この発明の実施の形態１１の変更例の磁気メモリ装置の要部の構成を概略的に示す図である。 図７１に示すメイン列選択線の構成を概略的に示す図である。 図７２に示すメイン列選択線のデータ書込時の誘起磁場を模式的に示す図である。 この発明の実施の形態１１の磁気メモリ装置のさらに他の変更例の列選択線の構成を概略的に示す図である。 図７４に示すメイン列選択線のデータ書込時の誘起磁場を模式的に示す図である。 この発明の実施の形態１１のさらに他の変更例を模式的に示す図である。
［実施の形態１］
図１は、この発明に従う磁気メモリ装置におけるメモリセルＭＣの電気的等価回路を示す図である。図１において、磁気メモリセルＭＣは、一端がビット線ＢＬに接続され、その抵抗値が記憶データに応じて変化する磁気抵抗素子ＶＲと、ワード線ＷＬ上の信号電位に従って磁気抵抗素子ＶＲの他端をソース線ＳＬに接続するアクセストランジスタＡＴを含む。この磁気抵抗素子ＶＲに対応して、またワード線ＷＬと平行にデジット線ＤＬが配置される。この磁気抵抗素子ＶＲは、一例として、トンネル磁気抵抗（ＴＭＲ）効果を有する素子で構成される。メモリセルＭＣは、メモリセルアレイにおいて行列状に配置される。以下の説明においては、ビット線ＢＬが延在する方向を列方向と称し、ワード線ＷＬおよびデジット線ＤＬが延在する方向を行方向と称す。
図２は、磁気抵抗素子ＶＲの構造を概略的に示す図である。図２において、磁気抵抗素子ＶＲは、固定された一定の磁化方向を有する固定磁化層（固定層）ＦＸと、外部からの印加磁場に応じた方向に磁化される自由磁化層（自由層）ＦＲと、これらの固定磁化層ＦＸおよび自由磁化層ＦＲの間に配置されるトンネル絶縁膜ＴＢを含む。この自由層（自由磁化層）ＦＲは、ビット線ＢＬに、図示しない上部電極コンタクトを介して接続される。通常、固定層ＦＸ下部に、デジット線ＤＬが配置される。
固定層ＦＸおよび自由層ＦＲは、ともに、強磁性体層で形成される。自由層ＦＲの磁化方向は、書込データの論理レベルに従って固定層ＦＸの磁化方向と同一または反対方向に設定される。固定層ＦＸ、トンネル絶縁膜ＴＢおよび自由層ＦＲにより磁気トンネル接合が形成される。
図３は、磁気抵抗素子ＶＲの平面レイアウトを概略的に示す図である。図３に示すように、磁気抵抗素子ＶＲは、ビット線ＢＬ方向に沿った短辺と、デジット線ＤＬに沿った長辺とを有する矩形形状に形成される。磁気抵抗素子ＶＲの固定層および自由層は、ビット線ＢＬの延在方向に磁化困難軸ＨＸを有し、デジット線ＤＬの延在方向に沿って磁化容易軸ＥＸを有する。この磁気抵抗素子ＶＲを、長辺と短辺とを有する矩形形状に形成することにより、磁化困難軸を短辺方向に一致させ、また磁化容易軸を長辺方向に一致させる。ビット線ＢＬを流れる電流により、磁気抵抗素子ＶＲに対して磁化容易軸方向の磁場が誘起される。デジット線ＤＬを流れる電流により、磁気抵抗素子ＶＲに対して磁化困難軸ＨＸ方向の磁場が誘起される。これらの合成磁場により、磁気抵抗素子ＶＲの自由層ＦＲの磁化方向が決定される。
図４は、データ書込時における磁気抵抗素子の磁化状態を説明するための図である。図４において、横軸Ｈ（ＥＡ）は、磁気抵抗素子ＶＲの自由層ＦＲにおける磁化容易軸方向に印加される磁場を示し、ビット線ＢＬを流れる電流により誘起される磁場である。縦軸Ｈ（ＨＡ）は、自由層ＦＲにおいて磁化困難軸ＨＸ方向に作用する磁場を示し、この磁場Ｈ（ＨＡ）は、デジット線ＤＬを流れる電流により誘起される。
メモリセルに対する合成磁場、すなわち磁気抵抗素子ＶＲへ印加される合成磁場の動作点は、図４において黒丸印で示す。デジット線ＤＬに印加される書込電流の方向は、書込データの論理レベルにかかわらず一定である。したがって、メモリセルの磁気抵抗素子ＶＲに印加される合成磁場の動作点は、図４の縦軸Ｈ（ＨＡ）に関して対称な、磁場容易軸ＥＸ方向の磁場Ｈ（ＥＡ）の上側または下側の２点となる。
アステロイド特性線が、自由層の磁化反転のしきい値を示す。すなわち、データ書込時においては、磁場Ｈ（ＥＡ）およびＨ（ＨＡ）の合成磁場が、図４に示すアステロイド特性線の外側の領域に達する場合に、自由層ＦＲの磁化方向を設定することができる。磁場Ｈ（ＥＡ）およびＨ（ＨＡ）の合成磁場、すなわちビット線書込磁場Ｈ（ＢＬ）およびデジット線磁場Ｈ（ＤＬ）の合成磁場が、アステロイド特性線の内側の領域に相当する強度の場合には、自由層ＦＲの磁化方向は変化しない。自由層ＦＲに対して磁化困難軸ＨＸ方向の磁場を印加することにより、磁化容易軸ＥＸに沿った磁化方向を変化させるのに必要な磁化しきい値を低減することができ、応じて、ビット線ＢＬに流れる書込電流値を低減する。
図４に示すようなアステロイド特性線および動作点を設定した場合には、データ書込対象のメモリセルにおいて磁化容易軸ＥＸ方向のデータ書込磁場強度が、ＨＷＲとなるようにビット線ＢＬおよびデジット線ＤＬを流れる書込電流の値が設定される。一般に、データ書込時に生成されるデータ書込磁場の強度ＨＷＲは、自由層ＦＲの磁化方向の切換に必要なスイッチング磁場ＨＳＷと、マージンΔＨとの和で示される。
図３に示すように、磁気抵抗素子ＶＲが矩形形状に形成される場合、磁気抵抗素子ＶＲにおいては、ビット線ＢＬが誘起する磁場が、自由層ＦＲの磁化容易軸ＥＸ方向に設定され、主として、ビット線ＢＬを流れる書込電流により、磁気抵抗素子ＶＲの自由層ＦＲの磁化方向が設定される。デジット線ＤＬを流れる電流は、この磁気抵抗素子ＶＲにおける磁化方向切換のしきい値を低減するためのアシスト磁場として利用される。したがって、以下で、特に断らない限り、データ書込時においてはビット線を流れる書込電流に注目して説明する。
図５は、データ書込時のビット線書込電流と自由層の磁化方向の関係の一例を示す図である。固定層ＦＸは、磁化容易軸ＥＸ方向に沿って予め固定的に磁化される。図５においては、固定層ＦＸは、図の左から右向き方向に磁化容易軸ＥＸに沿って磁化される。ビット線ＢＬに、ビット線書込電流Ｉｂｐを紙面の裏面から表面に突き抜けるように電流を流す場合、このビット線書込電流Ｉｂｐにより反時計方向の磁場Ｈ（ＢＬ）が誘起される。このビット線書込磁場Ｈ（ＢＬ）は、図３に示すように磁化容易軸方向の磁場として自由層ＦＲに印加され、自由層ＦＲは、磁化容易軸ＥＸに沿って左から右向き方向に磁化される。自由層ＦＲと固定層ＦＸの磁化方向が平行（同一の磁化方向）のとき、磁気抵抗素子ＶＲの抵抗値が最も小さくなる。この状態を、データ“０”を記憶する状態に対応づける。
一方、図６に示すように、ビット線ＢＬにビット線書込電流Ｉｂｐとして、紙面表面から裏面に突き抜ける電流を流した場合、時計回りのビット線書込磁場Ｈ（ＢＬ）が誘起され、自由層ＦＲは、磁化容易軸ＥＸに沿って右から左方向に磁化される。この状態においては、自由層ＦＲの磁化方向と固定層ＦＸの磁化方向は反平行（逆方向の磁化状態）であり、磁気抵抗素子ＶＲの抵抗値が最も大きくなり、データ“１”を記憶する状態に対応づける。
図５および図６に示すように、自由層ＦＲの磁化方向を記憶データに応じて設定することにより、この磁気抵抗素子ＶＲの抵抗値を変更することができ、２値データをメモリセルに格納することができる。
データ読出時においては、図１に示すメモリセルＭＣの構成において、ワード線ＷＬを選択状態へ駆動する。アクセストランジスタＡＴが導通状態となり、磁気抵抗素子ＶＲがソース線ＳＬに接続される。この状態で、ビット線ＢＬからソース線ＳＬに流れる電流量を検出し、検出電流量に従って内部読出データを生成する。
図７は、磁気メモリ装置の要部の構成を概略的に示す図である。図７において、磁気メモリ装置は、行列状に配置される複数のメモリセルＭＣと、メモリセルＭＣの各列に対応して配置されるビット線ＢＬと、メモリセルＭＣの各行に対応して配置されるデジット線ＤＬ、ワード線ＷＬおよびソース線ＳＬを含む。
メモリセルＭＣは、図７においては、デジット線ＤＬ、ワード線ＷＬおよびソース線ＳＬが、それぞれ、メモリセルの各行に対応して配置されることを示すために、ビット線ＢＬの延在方向に沿って長辺が配置される矩形形状を有するように示される。メモリセルＭＣに含まれる磁気抵抗素子は、その磁化困難軸ＨＸがビット線ＢＬの延在方向であり、磁化容易軸ＥＸが、ビット線ＢＬと直交する方向に配置される。すなわち、ビット線ＢＬは、メモリセルＭＣに含まれる磁気抵抗素子の自由層および固定層の磁化困難軸ＨＸ方向に沿って配置され、デジット線ＤＬ、ワード線ＷＬおよびソース線ＳＬは、磁化容易軸ＥＸ方向に沿って配置される。
デジット線ＤＬの一方側にデジット線ドライブ回路１が配置され、デジット線ＤＬの他方側にデジット線制御回路２が配置される。デジット線ドライブ回路１は、データ書込時、ロウデコーダ３から与えられる行選択信号に従って、選択行に対応して配置されるデジット線ＤＬに電流を供給する。デジット線制御回路２は、各デジット線ＤＬ、または選択デジット線を接地ノードに結合する。したがって、データ書込時、デジット線ＤＬにおいては、書込データの論理レベルにかかわらず、デジット線ドライブ回路１からデジット線制御回路２へ向かう方向にデジット線書込電流が流れる。
ワード線ＷＬに対しては、データ読出時、ロウデコーダ３からの行選択信号に従って選択行に対応して配置されるワード線ＷＬを選択状態へ駆動するワード線ドライブ回路４が配置される。ロウデコーダ３からワード線ドライブ回路４へ伝達される行選択信号の経路は、図面を簡略化するため、図７においては示していない。ロウデコーダ３は、インタフェース回路５を介して与えられるＸアドレス信号ＸＡをデコードし、選択行を指定する行選択信号を生成する。
ビット線ＢＬの両側に対向してビット線書込電流制御回路６Ａおよび６Ｂが配置される。これらのビット線書込電流制御回路６Ａおよび６Ｂには、書込データバッファ７からの互いに相補な書込データが伝達され、データ書込時、選択列に対応するビット線に、書込データに応じた方向にビット線書込電流を供給する。ビット線書込電流制御回路６Ａおよび６Ｂに対しては、コラムデコーダ８からの列選択信号が、アレイ上を配置される列選択信号線を介して伝達される。しかしながら、図７においては、図面を簡略化するため、このビット線書込電流制御回路６Ｂに伝達される列選択信号の経路は示していない。また、コラムデコーダ８に対しても、インタフェース回路５からの列アドレス信号ＹＡが供給されるが、この経路は示していない。
ビット線ＢＬの両側にビット線書込電流制御回路６Ａおよび６Ｂを配置し、書込データバッファ７から、互いに相補な書込データを伝達することにより、選択列に対応するビット線において書込データに応じた方向に電流を流すことができる。
ビット線ＢＬに対しては、さらに、コラムデコーダ９からの列選択信号に従ってビット線を選択するビット線選択回路１０が設けられる。このビット線選択回路１０は、データ読出時、選択列に対応するビット線ＢＬを選択してリードアンプ１１に結合する。コラムデコーダ９へは、インタフェース回路５からの列アドレス信号ＹＡが供給される。
リードアンプ１１は、ビット線電流を検出し、検出電流に従って内部読出データＲＤを生成し、インタフェース回路５を介して外部へ読出データを出力する。
図７に示す磁気メモリ装置において、外部からの動作モードを示すコマンドおよび動作サイクルを規定するクロック信号に従って必要な内部制御信号を生成する制御回路が配置される。しかしながら、図７において、この制御回路は示していない。インタフェース回路（Ｉ／Ｆ）５は、外部装置との信号の仕様の整合性をとるために設けられており、入出力バッファを含む。
図８に示すように、たとえばプロセッサで構成されるロジック回路２０を、ロジック回路２０が利用するデータを格納するＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢを同一半導体チップ上に集積化することにより、システム・オン・チップを実現し、小型、軽量、低消費電力のシステムを実現する。
この図７に示す磁気メモリ装置において、インタフェース回路５およびそれ以外の部分で構成されるメモリ回路ＭＭが１つのマクロとしてライブラリに登録される。また、これに代えて、インタフェース回路５を除くメモリ回路部分ＭＭが、ライブラリとして登録されてもよい。
図８は、この発明の実施の形態１に従う半導体集積回路装置の構成を概略的に示す図である。図８に示す半導体集積回路装置の構成においては、ロジック回路２０の両側に対向してＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢが配置される。メモリマクロＲＭＣＡは、インタフェース回路５Ａと、メモリ回路ＭＭＡを有し、ＭＲＡＭマクロＲＭＣＢは、インタフェース回路５Ｂと、内部回路ＭＭＢを有する。インタフェース回路５Ａおよび５Ｂは、ビット線ＢＬの延在方向、すなわち磁化困難軸ＨＸ方向に沿って、メモリマクロＲＭＣＡおよびＲＭＣＢの一端、すなわちロジック回路２０に近い端部に配置される。ＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢそれぞれにおいて、デジット線ＤＬが、インタフェース回路５Ａおよび５Ｂの配置方向と直交する方向に配置される。磁気抵抗素子ＶＲは、その磁化容易軸ＥＸ方向に沿って長辺を有し、磁化困難軸方向に沿って短辺を有する。
ＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢは、図８において文字“Ｆ”で示すように、ロジック回路２０に関して、すなわち磁化困難軸ＨＸに平行な軸に関して鏡映対称（ミラー反転）に配置されるレイアウトを有する。したがって、インタフェース回路５Ａおよび５Ｂも、ＭＲＡＭマクロにおいては、鏡映対称なレイアウトを有する。
図９は、鏡映対称なレイアウトを形成する場合のミラー反転操作を示す図である。図９においては、最下層のレイアウト層Ｉから最上層のレイアウト層ＩＶの４層のレイアウト層を代表的に示す。これらのレイアウト層Ｉ−ＩＶは、トランジスタを形成する拡散領域を含む活性領域レイヤ、配線間または素子間の電気的接続をとるためのコンタクトホールが配置されるコンタクトホールレイヤ、および信号配線、電源線、および接地線などの電圧伝達線などの配線が配置される配線レイヤを含む。
この図９に示すように、ミラー反転操作は、レイアウト層ＩからＩＶ各層において、対称軸に関してたとえば左側のレイアウトを折り返して右側に示すレイアウト層ＩからＩＶのレイアウトを得る操作である。このミラー反転操作においては、レイアウト層の順序は維持され、各レイアウト層は、対称軸に関して線対称な図形（パターン）を有する。
図１０は、固定層磁化方向設定工程を概略的に示す図である。図１０において、半導体ウェハＷＦ上に、半導体チップＣＨが整列して配置される。半導体チップＣＨは、ＭＲＡＭマクロＲＣＡおよびＲＭＣＢと、これらのＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢの間に配置されるロジック回路（ロジックマクロ）２０を含む。この半導体チップＣＨにより、ＭＲＡＭ搭載システムＬＳＩ（ＳＯＣ）が実現される。
固定層を磁化するために、このウェハＷＦに対し外部磁場を、磁化容易軸ＥＸ方向に沿って印加する。これにより、半導体ウェハＷＦ上の半導体チップＣＨ共通に、ＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢの磁気抵抗素子の固定層の磁化方向を、磁化容易軸ＥＸに沿って左向き方向に設定することができる。
図１１は、図８に示す半導体集積回路装置において、データ“０”を書込むときのビット線電流と自由層の磁化方向の関係を示す図である。固定層ＦＸは、矢印で示すように、左向き方向に磁化されている。データ“０”の書込時においては、ビット線ＢＬに沿って図の下から上向き方向にビット線書込電流Ｉｂｐを供給する。この場合、図８に示す点Ｙから点ＹＹ方向に向かって書込電流が流れる。したがって、ＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢ両者において、同一方向にビット線書込電流Ｉｂｐが流れ、ＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢにおいて、矢印で示すように、固定層ＦＸと同様に、自由層ＦＲが、左向き方向に磁化容易軸ＥＸに沿って磁化される。
なお、このとき、デジット線を流れる電流は、ＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢにおいては逆方向となる。したがって、この場合、デジット線電流により誘起される磁場の方向は、ＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢにおいて反対方向となる。しかしながら、図４のアステロイド特性線に示すように、デジット線が誘起する磁場は、ビット線書込電流量を低減するためのアシスト磁場として利用されるだけであり、ビット線書込電流Ｉｂｐにより、自由層ＦＲの磁化方向が決定される。したがって、メモリマクロＲＭＣＡおよびＲＭＣＢ両者において、固定層ＦＸの磁化方向と平行な方向に自由層ＦＲが磁化される。
この状態においては、ＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢにおいて、メモリセルはデータ“０”を格納しており、データ読出時、ビット線を介して大きな電流が流れ、正確にデータ“０”を読出すことができる。
図１２は、メモリセルへのデータ“１”書込時のビット線電流と自由層の磁化方向の関係を示す図である。固定層ＦＸは、図の左向き方向に磁化されている。データ“１”を書込む場合には、図８に示すＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢ両者において、点ＹＹから点Ｙの方向に向かってビット線書込電流Ｉｂｐが流れる。この場合、自由層ＦＲにおいては、ＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢ両者において、磁化容易軸ＥＸ方向に沿って右向きに磁化が生じ、自由層ＦＲと固定層ＦＸの磁化方向が反平行となるり、磁気抵抗素子は高抵抗状態となる。データ読出時においては、これらのＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢ両者において、書込データと同様のデータ“１”が読出される。
すなわち、図８に示すように、ロジック回路２０の両側に配されるメモリマクロＲＭＣＡおよびＲＭＣＢは、磁化困難軸ＨＸに平行な軸に関して鏡映対称なレイアウトを有しており、ＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢにおける点Ｙから点ＹＹの方向についての位置関係は維持される。これにより、ＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢにおいて、同一論理レベルのデータに対するビット線書込電流を、同一方向に設定することができる。
ＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢにおいて固定層ＦＸの磁化方向が同一方向に設定される構成において、同一の論理レベルのデータについてビット線書込電流が流れる方向を、ＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢにおいて同一方向に設定することができる。これにより、ＭＲＡＭマクロＲＭＣＡおよびＲＭＣＢ両者において論理データ（外部書込データ）と物理データ（メモリセルの記憶データ）の一貫性を維持することができ、ＭＲＡＭマクロの配置位置に応じて、書込データまたは読出データの論理レベルの反転を行なう操作が不要となる。
この結果、ウェハプロセスにおける固定層の磁化方向に応じてメモリ制御回路の構成を変更する必要がなくなり、システム・オン・チップ上のレイアウト配置の自由度の低下を抑制でき、また設計効率の低下を抑制することができる。
なお、上述の説明において、ＭＲＡＭマクロ（ＲＭＣＡ，ＲＭＣＢ）は、図７に示すインタフェース回路５および内部メモリ回路ＭＭ両者を含んでいる。しかしながら、このＭＲＡＭマクロの鏡映対称に配置されるレイアウトとしては、内部のメモリ回路ＭＭのみのレイアウトが、ライブラリとして登録されたものが用いられてもよい。
また、登録ライブラリを利用してマクロベースでチップ設計を行う場合、元のレイアウトおよびミラー反転されたレイアウトがライブラリとして登録され、これらを利用する。
［実施の形態２］
図１３は、この発明の実施の形態２に従う半導体集積回路装置の構成を概略的に示す図である。図１３において、半導体集積回路装置は、半導体チップＣＨＡ上に分離して配置される第１のロジック回路ＬＧＡおよび第２のロジック回路ＬＧＢを含む。第１のロジック回路ＬＧＡに対向してＭＲＡＭマクロＲＭＣＣが配置され、また第２のロジック回路ＬＧＢに対向してＭＲＡＭマクロＲＭＣＤが配置される。ＭＲＡＭマクロＲＭＣＣは、内部メモリ回路ＭＭＣと、インタフェース回路（Ｉ／Ｆ）５Ｃを有し、インタフェース回路５Ｃが、第１のロジック回路ＬＧＡに近い端部に配置される。ＭＲＡＭマクロＲＭＣＤは、同様、メモリ回路ＭＭＤと、インタフェース回路５Ｄとを含み、インタフェース回路５Ｄが、第２のロジック回路ＬＧＢに近い位置に配置される。
第１のロジック回路ＬＧＡは、このＭＲＡＭマクロＲＭＣＣの格納データを利用して、必要な処理を実行し、また第２のロジック回路ＬＧＢは、ＭＲＡＭマクロＲＭＣＤの格納データを利用して必要な処理を実行する。ＭＲＡＭマクロＲＭＣＣおよびＲＭＣＤは、それぞれ、磁気抵抗素子ＶＲを記憶素子として含む。この磁気抵抗素子ＶＲの磁化困難軸方向に沿って延在するようにビット線ＢＬが配置され、磁化容易軸ＥＸ方向に沿って延在するようにデジット線ＤＬが配置される。この場合、図の文字“Ｆ”で示すように、磁化困難軸ＨＸと平行な軸に関してＭＲＡＭマクロＲＭＣＣおよびＲＭＣＤが鏡映対称に配置されるレイアウトを有する。
図１３に示す半導体集積回路装置は、２つのロジック回路ＬＧＡおよびＬＧＢを含む、オンチップのマルチプロセッサシステムを実現する。
この図１３に示す半導体集積回路装置の配置においても、ＭＲＡＭマクロＲＭＣＣおよびＲＭＣＤは、磁化困難軸ＨＸに平行な軸に関して鏡映対称なレイアウトを有する。固定層の磁化方向は磁化容易軸ＥＸのいずれの方向を向いていても、これらのＭＲＡＭマクロＲＭＣＣおよびＲＭＣＤにおいては同一である。したがって、実施の形態１の場合と同様、ＭＲＡＭマクロＲＭＣＣおよびＲＭＣＤ両者において書込データの論理レベルと自由層の磁化方向との対応関係は同一となり、論理データと物理データ（記憶データ）との一貫性を維持することができる。
ウェハプロセスにおける外部磁場の印加方向の制限を受けず、半導体チップＣＨＡ上に効率的にＭＲＡＭマクロおよびロジック回路を配置することができる。また、各ＭＲＡＭマクロごとに、論理データと物理データとの論理の一貫性を維持するためのデータ極性変換回路を配置する必要がなく、データ書込／読出の制御が容易化される。
［実施の形態３］
ロジックとメモリとが同一チップ上に集積化される混載システムに用いられるメモリマクロは、適用されるシステムおよび接続されるロジック回路に応じて、さまざまな記憶容量およびデータビット幅のバリエーションが要求される。このようなバリエーションを容易に実現するために、通常、性能が保証された１つのメモリマクロ（ライブラリ）をベースとして、記憶容量の拡張または縮小およびビット幅の切換などが行なわれる。
図１４は、このベースとして用いられる基本構成のメモリマクロ（基本マクロ）ＢＡＭの構成の一例を示す図である。図１４においては、基本マクロＢＡＭは、インタフェース回路（Ｉ／Ｆ）３０と、内部のメモリ回路３２とを含む。メモリ回路３２は、先の実施の形態１および２におけるメモリ回路ＭＭと同様の構成である（容量が異なる）。メモリ回路３２においては、磁気抵抗素子ＶＲが行列状に配列されるメモリセルアレイが配置される。図１４においては、１つの磁気抵抗素子ＶＲを代表的に示す。この磁気抵抗素子ＶＲの磁化容易軸ＥＸの方向に延在するようにデジット線ＤＬが配置され、従って、インタフェース回路３０と交差する方向に配置される。磁化困難軸ＨＸ方向に延在するようにビット線ＢＬが、配置される。
この図１４に示す基本マクロＢＡＭは、１６ビットの外部データの入出力を行なう。ビット線ＢＬにおいては、データ“０”を書込むときには、図の下から上に流れるビット線書込電流Ｉｂｐ０が供給され、データ“１”を書込むときには、図の上から下方向にビット線書込電流Ｉｂｐが流れる。
図１５は、記憶容量の異なるメモリマクロのバリエーションの構成の一例を示す図である。図１５において第１のバリエーションのメモリマクロＶＡＭ１は、インタフェース回路３０と２つの内部回路３２ａおよび３２ｂを有する。これらの内部回路３２ａおよび３２ｂは、基本マクロＢＡＭのメモリ回路３２と同様の構成を有し、内部回路３２ａおよび３２ｂは、互いに平行移動されたレイアウトを有する。内部回路３２ａおよび３２ｂは、図１４に示すメモリ回路３２と同一構成を有していてもよく、また、これらの内部回路３２ａおよび３２ｂにおいて重複する回路部分が、共有化されるなどの処理が行なわれてもよい。
この図１５に示すメモリマクロＶＡＭ１においては、内部回路３２ａおよび３２ｂは、互いに平行移動されたレイアウトを有しており、基本マクロＢＡＭのメモリ回路３２におけるビット線書込電流Ｉｂｐ０およびＩｂｐ１と同一方向にビット線書込電流Ｉｂｐ０およびＩｂｐ１が供給される。この図１５に示すメモリマクロＶＡＭ１は、記憶容量が、基本構成のメモリマクロＢＡＭの記憶容量の２倍の記憶容量を有しており、データの入出力は１６ビット単位で実行される。
図１６は、メモリマクロのバリエーションの他の構成例を概略的に示す図である。図１６に示すメモリマクロＶＡＭ２は、２つの並列に配置される基本マクロＢＡＭ１およびＢＡＭ２を有する。これらの基本マクロＢＡＭ１およびＢＡＭ２は、それぞれ、図１４に示す基本マクロＢＡＭと同一構成を有し、並列に動作し、３２ビットデータの入出力を行なう。この基本マクロＢＡＭ１およびＢＡＭ２は、単に互いに平行移動されたレイアウトを維持しており、ビット線ＢＬを流れるビット線書込電流Ｉｂｐ０およびＩｂｐ１各々は、同一方向である。
図１６に示すバリエーションの場合、メモリマクロＶＡＭ２は、記憶容量が基本マクロＢＡＭの２倍であるものの、記憶ワード数が、図１４に示す基本マクロＢＡＭの記憶ワード数と同じであり、３２ビットデータを入出力する。
図１７は、メモリマクロのさらに他のバリエーションの構成を示す図である。図１７において、メモリマクロＶＡＭ３は、図１５に示すメモリマクロＶＡＭ１を２つ利用して構成され、サブメモリマクロＶＡＭ１ａおよびＶＡＭ１ｂを含む。これらのサブメモリマクロＶＡＭ１ａおよびＶＡＭ１ｂは、互いに平行移動されたレイアウトを有し、並行に動作する。３２ビットデータの入出力が、このメモリマクロＶＡＭ３において行なわれる。この図１７に示すメモリマクロＶＡＭ３においては、記憶容量は、基本マクロＢＡＭの４倍となり、データの入出力ビット幅が２倍に設定される。
これらの図１５から図１７に示すさまざまなバリエーションのメモリマクロＶＡＭ１からＶＡＭ３が、それぞれ適用されるシステムまたは接続されるロジック回路の構成に応じて適宜利用される。今、このさまざまなバリエーションのメモリマクロを１つの半導体チップ上に集積化して、システム・オン・チップを実現する場合を考える。
図１８は、この発明の実施の形態３に従う半導体集積回路装置の全体の構成を概略的に示す図である。図１８において、半導体チップＣＨＢ上に、ロジック回路ＬＧＣおよびＬＧＤが配置される。ロジック回路ＬＧＣは、１６ビットバスを介してＭＲＡＭマクロＲＭＣＤに結合され、また他方側に配置される３２ビットバスを介してＭＲＡＭマクロＲＭＣＣに結合される。ロジック回路ＬＧＤは、その一方側に配置される１６ビットバスを介してＭＲＡＭマクロＭＣＥに結合される。
ＭＲＡＭマクロＲＭＣＣは、図１４に示す基本マクロＢＡＭを１つ並列に配置して構成される。磁気抵抗素子ＶＲは、ビット線ＢＬと直交する方向の磁場容易軸を有し、固定層が、磁化容易軸に沿って図の矢印で示す方向に磁化される。このＭＲＡＭマクロＲＭＣＣにおいて、書込データおよび読出データの論理レベルの一貫性が維持されている状態を考える。この場合、ＭＲＡＭマクロＲＭＣＤは、図１４に示す基本マクロＢＡＭのレイアウトを、磁化困難軸ＨＸの軸方向に関してミラー反転したレイアウトを有する。ロジック回路ＬＧＤに対して設けられるＭＲＡＭマクロＲＭＣＥも、図１４に示す基本マクロＢＡＭを磁化困難軸と平行な軸方向に関して鏡映対称に配置されたレイアウトを有するブロックをベースに形成される。したがって、ＭＲＡＭマクロＲＭＣＥは、図１５に示すメモリマクロＶＡＭ１と、磁化困難軸ＨＸと平行な軸に関して鏡映対称なレイアウトを有する。これらのミラー反転操作により、インタフェース回路（Ｉ／Ｆ）の位置が基本マクロのインタフェース回路の位置と反対の位置の場合においても、ＭＲＡＭマクロＲＭＣＤおよびＲＭＣＥにおいて、ビット線書込電流Ｉｂｐ１およびＩｂｐ０を、ＭＲＡＭマクロＲＭＣＣにおけるビット線書込電流Ｉｂｐ０およびＩｂｐ１と同一方向に流すことができ、書込データと読出データの論理レベルの一貫性を維持することができ、論理データと物理データ（記憶データ）の一貫性を、このシステムＬＳＩ（システム・オン・チップ）において維持することができる。
したがって、このシステムＬＳＩにおいて、論理データと物理データの論理レベルの対応関係を、半導体チップＣＨＢ上のメモリマクロすべてにおいて一致させることができ、メモリマクロごとに、論理レベルの対応関係が異なる状態が混在するのを防止することができる。
仮に、この基本マクロＢＡＭにおいて、論理データと物理データの論理レベルが不一致の場合、この半導体チップＣＨＢにおいてすべてのメモリマクロにおいて論理データと物理データの論理レベルの対応関係が不一致となる。したがって、テスト段階においてこの状態が検出された場合、プロセスにおける外部磁場の印加方向を変更する、または、ロジック回路ＬＧＣおよびＬＧＤにおいて入力データまたは出力データの一方の論理レベルを反転するまたはメモリマクロＭＣＣ、ＭＣＤおよびＭＣＥにおいてインタフェース回路（Ｉ／Ｆ）において書込データまたは読出データの論理レベルを変換する処理を行なうことにより、この半導体集積回路装置において、正確に、論理データと物理データの論理関係を一致させることができる。この半導体チップＣＨＢに配置されるメモリマクロの磁化容易軸および磁化困難軸の方向を一致させるという条件を満たす限り、メモリマクロのレイアウト位置の制約が低減され、効率的に、半導体チップＣＨＢ上にメモリマクロを配置してシステムＬＳＩ（システム・オン・チップ）を設計することができる。
［変更例］
図１９は、この発明の実施の形態３の変更例の半導体集積回路装置の構成を示す図である。図１９に示す半導体集積回路装置は、半導体チップＣＨＣ上に配置されるロジック回路ＬＧＥおよびＬＧＦを含む。ロジック回路ＬＧＥの両側に、ＭＲＡＭマクロＲＭＣＧおよびＲＭＣＦが対向して配置され、ロジック回路ＬＧＦの一方側に、ＭＲＡＭマクロＲＭＣＨが配置される。このＭＲＡＭマクロＲＭＣＦは、ＭＲＡＭマクロＲＭＣＧと互いに平行移動したレイアウトを有する。ＭＲＡＭマクロＲＭＣＧは、対応のロジック回路ＬＧＥと相対する辺と直行する辺の領域（辺縁領域）において、内部のメモリアクセス動作を制御する周辺制御回路が配置される制御ブロックと、この制御ブロックの両側に配置されるロジックとのインターフェイスをとるためのインタフェース回路が配置されるインターフェイス回路（Ｉ／Ｆ）領域が配置される。このＭＲＡＭマクロＲＭＣＧにおいては、ロジック回路ＬＧＥに近いほうのインターフェイス回路を利用してデータおよび信号の転送が実行される。メモリ回路のレイアウトは、図１８に示すＭＲＡＭマクロＲＭＣＤとＭＲＡＭマクロＲＭＣＧとは同じである。磁化困難軸ＨＸに沿って書込電流を転送するビット線ＢＬが配置される。
ＭＲＡＭマクロＲＭＣＦは、２つのメモリ回路を含み、インタフェース回路（Ｉ／Ｆ）の位置が、ＭＲＡＭマクロＲＭＣＧと同じである。このＭＲＡＭマクロＲＭＣＦにおいても、対応のロジック回路ＬＧＥと相対する辺と直行する辺に沿った辺縁領域に、メモリアクセスの制御等を行う周辺回路が配置される制御ブロックと、その両側に配置されるインターフェイス回路（Ｉ／Ｆ)領域が配置される。このＭＲＡＭマクロＲＭＣＦにおいても、対応のロジック回路ＬＧＥに近いほうのインターフェイス回路を利用して信号およびデータの転送が行われる。
また、ＭＲＡＭマクロＲＭＣＨが、そのインタフェース回路（Ｉ／Ｆ）の位置が、ＭＲＡＭマクロＲＭＣＧと同じである。すなわち、対応のロジック回路ＬＧＦに相対する辺と直行する辺に沿った辺縁領域において、制御ブロックが配置され、また、この制御ブロックの両側にインターフェイス回路（Ｉ／Ｆ）領域が配置される。このＭＲＡＭマクロＲＭＣＨにおいても、対応のロジック回路ＬＧＦに近いほうのインターフェイス回路を利用してデータおよび信号の転送を行う。
したがって、ＭＲＡＭマクロＲＭＣＧ、ＲＭＣＦ、およびＲＭＣＨは、そのメモリ回路のレイアウトが、互いに平行移動されたレイアウトを有する。これらのＭＲＡＭマクロＲＭＣＧ、ＲＭＣＦおよびＲＭＣＨにおいて、書込データの論理レベルに対する磁気抵抗素子における固定層と自由層の磁化方向の関係は、全て同一とすることができる。
図１９に示すように、インタフェース回路（Ｉ／Ｆ）および制御ブロックの位置が、対応のロジック回路と相対する辺に沿った辺縁領域となるマクロを、基本マクロとして利用することにより、内部のメモリ回路を、ロジック回路についての配置位置に応じて鏡映対称のレイアウトに配置する必要がなくなる。また、インターフェイス回路（Ｉ／Ｆ）領域を制御ブロックの両側に配置することにより、単なるレイアウトの平行移動でも、対応のロジック回路との配置関係に応じて、辺縁領域のインターフェイス回路（Ｉ／Ｆ）の一方のインターフェイス回路領域を利用することにより、書込データと読出データの一貫性を維持し、また、対応のロジック回路からのデータアクセス時間を同一とすることができる。
インタフェース回路（Ｉ／Ｆ）の位置が、対応のＭＲＡＭマクロの下方端に配置される場合においても、インターフェイス回路領域を、制御ブロックの両側に配置することにより、内部のメモリ回路のレイアウトの鏡映対称操作が不要となり、基本マクロとして、インターフェイス回路の位置が異なるマクロを基本マクロとして準備する必要がなく、設計効率が改善される。
メモリ回路においては単なるレイアウトの平行移動であり、ビット線ＢＬを流れるビット線書込電流Ｉｂｐ０およびＩｂｐ１は、すべてのＭＲＡＭマクロＲＭＣＦ、ＲＭＣＧおよびＲＭＣＨにおいて同一であり、また、固定層の磁化方向も、磁化容易軸ＥＸ方向に沿って同一方向に設定される。これにより、書込データと読出データの論理レベルを全てのメモリマクロにおいて一致させることができる。また、半導体チップＣＨＣ上のメモリマクロの配置位置においてインタフェース回路のレイアウトの制約が低減され、効率的に、システムＬＳＩをＭＲＡＭマクロを用いて設計することができる。
［実施の形態４］
図２０は、この発明の実施の形態４に従う磁気メモリ装置の全体の構成を概略的に示す図である。図２０において、磁気メモリ装置は、ロウデコーダ３５の両側に配置されるサブアレイユニットＳＵＬおよびＳＵＲと、外部からのコマンドおよびアドレスおよびデータに従って内部書込データおよび内部動作制御信号および内部アドレス信号を生成する制御回路３９を含む。
サブアレイユニットＳＵＬは、メモリセルが行列状に配列されるメモリセルアレイ３６ｌと、ビット線ＢＬへ書込電流を供給するビット線（ＢＬ）電流ドライバ３７ｌと、データ読出時ワード線（図示せず）を選択状態へ駆動するワードドライバ３８ｌを含む。メモリセルアレイ３６ｌにおいては、磁気抵抗素子ＶＲを代表的に示す。この磁気抵抗素子ＶＲは、磁化容易軸ＥＸに沿った長辺と磁化困難軸ＨＸに沿った短辺とを有する矩形形状を有し、ビット線ＢＬが、この磁化困難軸ＨＸ方向に延在して配置される。デジット線ＤＬが、磁気抵抗素子ＶＲの長辺方向すなわち磁化容易軸方向に沿って延在するように配置される。
サブアレイユニットＳＵＲも、同様、メモリセルアレイ３６ｒ、ビット線（ＢＬ）電流ドライバ３７ｒ、およびワードドライバ３８ｒを含む。
サブアレイユニットＳＵＬおよびＳＵＲは、磁化困難軸ＨＸと平行な軸に関して鏡映対称な、ミラー反転されたレイアウトを有する。ロウデコーダ３５は、このサブアレイユニットＳＵＬおよびＳＵＲにより共有され、この磁気メモリ装置のチップ面積を低減する。
これらのサブアレイユニットＳＵＬおよびＳＵＲには、デジット線を駆動するデジット線ドライブ回路、およびビット線書込電流を制御するビット線書込電流制御回路が配置されるものの、図２０においては、図面を簡単化するため、この構成は示していない。
磁気抵抗素子ＶＲは、サブアレイユニットＳＵＲおよびＳＵＬ両者において同一であり、図２０においては、左向きに固定層が磁化された状態を示す。
この図２０に示すように、共有回路部分（ロウデコーダ３５）を磁化困難軸方向に沿って配置し、この共有回路部分（ロウデコーダ３５）を対称軸として鏡映対称なレイアウトに、サブアレイユニットＳＵＬおよびＳＵＲを配置し、また、ビット線ＢＬを磁化困難軸ＨＸ方向に延在して配置する。したがって、サブアレイユニットＳＵＬおよびＳＵＲにおいてビット線書込電流Ｉｂｐ１およびＩｂｐ０は、それぞれ、データ“１”および“０”書込時において同一方向に流れ、書込データと読出データの論理レベルの対応関係を、固定層の磁化方向に係らずサブアレイユニットＳＵＬおよびＳＵＲにおいて一致させることができる。したがって、制御回路３９において、選択サブアレイユニットに従って書込データまたは読出データの論理レベルを変換する操作が不要となる。
［変更例］
図２１は、この発明の実施の形態４の変更例の構成を概略的に示す図である。この図２１に示す磁気メモリ装置においては、サブアレイユニットＳＵＬおよびＳＵＲに共通に、ロウデコーダ／ワードドライバ回路４０が配置される。サブアレイユニットＳＵＬおよびＳＵＲは、このロウデコーダ／ワードドライバ回路４０に関してミラー反転された、鏡映対称なレイアウトを有する。図２１に示す磁気メモリ装置の他の構成は、図２０に示す磁気メモリ装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図２１に示す磁気メモリ装置の構成においても、サブアレイユニットＳＵＬおよびＳＵＲは、磁気抵抗素子ＶＲの磁化困難軸ＨＸと平行な軸に関して鏡映対称なレイアウトを有する。すなわち、サブアレイユニットＳＵＬのレイアウトを、この磁化困難軸ＨＸ方向に配置されたロウデコーダ／ワードドライブ回路４０に関してミラー反転することにより、サブアレイユニットＳＵＲのレイアウトが得られる。したがって、このサブアレイユニットＳＵＬおよびＳＵＲにおいても、先の図２０に示す磁気メモリ装置と同様、ビット線書込電流Ｉｂｐ１およびＩｂｐ０と書込データとの対応関係は同一となり、書込データと読出データの論理レベルの対応を一致させることができる。
また、ワードドライバも、サブアレイユニットＳＵＬおよびＳＵＲにより共有されており、アレイ面積を低減することができる。
なお、この図２１に示す磁気メモリ装置においては、デジット線を駆動するデジット線ドライバは明確には示していない。しかしながら、このデジット線ドライバも、同様、サブアレイユニットＳＵＬおよびＳＵＲにより共有され、メモリセル行の選択に関連する回路部分が、このサブアレイユニットＳＵＬおよびＳＵＲにより共有されてもよい。ビット線ＢＬに対しデータ書込時書込電流を供給する回路部分が、このサブアレイユニットＳＵＬおよびＳＵＲにおいて磁化困難軸ＨＸ軸方向に関して鏡映対称に配置されている条件が満たされればよい。
［実施の形態５］
図２２は、この発明の実施の形態５に従う半導体集積回路装置の構成を概略的に示す図である。図２２において、半導体集積回路装置は、ロジック回路ＬＧＧと、このロジック回路ＬＧＧの両側に配置されるＭＲＡＭマクロＲＭＣＪおよびＲＭＣＫを含む。これらのロジック回路ＬＧＧ、ＭＲＡＭマクロＲＭＣＪおよびＲＭＣＫは、同一半導体チップ上に集積化される。
ＭＲＡＭマクロＲＭＣＪは、ロジック回路ＬＧＧに近い位置に配置されるインタフェース回路（Ｉ／Ｆ）４２ｊと、内部メモリ回路４４ｊと、この内部メモリ回路４４ｊに含まれるメモリセルへの書込データまたは読出データの論理レベルをデータ反転制御信号ＰＭＳに従って選択的に反転するデータ反転回路４６ｊを含む。ＭＲＡＭマクロＲＭＣＫも、同様、インタフェース回路４２ｋ、内部メモリ回路４４ｋおよびデータ反転回路４６ｋを含む。このデータ反転回路４６ｋへは、データ反転制御信号／ＰＭＳが与えられる。メモリマクロＲＭＣＪおよびＲＭＣＫにおいて、一方がデータ反転操作が行われるとき、他方においてはデータ反転操作は行われない。
ＭＲＡＭマクロＲＭＣＪおよびＲＭＣＫは、文字“Ｆ”で示すように、ロジック回路ＬＧＧに関して互いに点対称なレイアウトを有する。すなわち、たとえば、ＭＲＡＭマクロＲＭＣＪが、基本マクロの場合、このＭＲＡＭマクロＲＭＣＪのレイアウトを１８０°回転することにより、ＭＲＡＭマクロＲＭＣＫのレイアウトが得られる。メモリセルアレイにおいては、ビット線ＢＬがインタフェース回路４２（４２ｊ，４２ｋ）と交差する方向に配置され、デジット線ＤＬが、このビット線ＢＬと直交する方向に配置される。磁気抵抗素子ＶＲは、磁化容易軸ＥＸ方向に沿った長辺と、磁化困難軸ＨＸ方向に沿った短辺とを有する。ビット線ＢＬは、磁化困難軸ＨＸ方向に延在して配置される。
この図２２に示す半導体集積回路装置の構成の場合、ＭＲＡＭマクロＲＭＣＪおよびＲＭＣＫにおいては、行方向および列方向に関して内部回路の配置位置が反対となる。したがって、ビット線電流ドライバも位置が交換された関係となる。ＭＲＡＭマクロＲＭＣＪおよびＲＭＣＫそれぞれにおいては、内部回路の構成は同じである。この結果、ビット線ＢＬにビット線書込電流を供給する場合、ある論理レベルの書込データについて、ＭＲＡＭマクロＲＭＣＪにおいてインタフェース回路４２ｊから遠ざかる方向にビット線書込電流Ｉｂｐを流す場合、同様、ＭＲＡＭマクロＲＭＣＫにおいても、インタフェース回路４２ｋから遠ざかる方向にビット線書込電流Ｉｂｐが流れる。磁気抵抗素子ＶＲにおいて、固定層の磁化方向は、外部磁場印加により磁化容易軸ＥＸ方向に沿った方向に設定されており、ＭＲＡＭマクロＲＭＣＪおよびＲＭＣＫにおいて固定層の磁化方向は同じである。したがって、このＭＲＡＭマクロＭＣＪおよびＭＣＫにおいて書込データと記憶データ、すなわち論理データと物理データの論理レベルの対応関係が異なる状態が生じる。
具体的に、図２３に示すように、データ“０”を書込む状態を考える。今、ＭＲＡＭマクロＲＭＣＪにおいては、ビット線書込電流Ｉｂｐａが、図の右方向に流れた状態を考える。この場合、自由層ＦＲにおいては、図の上向き方向に磁場が印加され、固定層ＦＸおよび自由層ＦＲの磁化方向が平行となる。一方、ＭＲＡＭマクロＲＭＣＫにおいては、インタフェース回路４２ｋ方向に向かってビット線書込電流Ｉｂｐａが流れる。この場合、ＭＲＡＭマクロＲＭＣＫにおいては、磁気抵抗素子ＶＲに下向きの磁場が印加され、固定層ＦＸと自由層ＦＲの磁化方向は、反平行となる。したがって、この場合、ＭＲＡＭマクロＲＭＣＪにおいては、書込データおよび読出データの論理レベルがともに“０”であり、一方、ＭＲＡＭマクロＲＭＣＫにおいては、磁気抵抗素子ＶＲが高抵抗状態となり、“１”記憶状態であり、データ“１”が読出される。
また、図２４に示すように、データ“１”を書込む場合、ＭＲＡＭマクロＲＭＣＪにおいては、ビット線書込電流Ｉｂｐｂは、インタフェース回路４２ｊから遠ざかる方向（図２４の左方向）に向かって流れ、自由層ＦＲの磁化は下向き方向となり、固定層ＦＸおよび自由層ＦＲの磁化が反平行状態となり、データ“１”が記憶される。一方、ＭＲＡＭマクロＲＭＣＫにおいては、ビット線書込電流Ｉｂｐｂは、インタフェース回路４２ｊから遠ざかる方向に流れるため、自由層ＦＲには、上向きの磁場が印加され、固定層ＦＸおよび自由層ＦＲの磁化が平行状態となり、データ“０”が格納される。
したがって、ＭＲＡＭマクロＲＭＣＪにおいては、書込データと読出データの論理レベルは常に一致しており、一方、ＭＲＡＭマクロＲＭＣＫにおいては、書込データと読出データの論理レベルは常に反転した状態となる。このＭＲＡＭマクロＲＭＣＫにおける論理データと物理データの論理レベルの不一致を調整するために、データ反転回路４６ｋに対し、データ反転制御信号／ＰＭＳに従って書込データまたは読出データの一方の論理レベルを反転する。これにより、外部においては、書込データと読出データの論理レベルが一致し、等価的に、論理データと物理データの論理レベルの一貫性が維持される。
逆に、固定層ＦＸの磁化方向が下向き方向の場合には、ＭＲＡＭマクロＲＭＣＪにおいて書込データと読出データの論理レベルの不一致が生じ、ＭＲＡＭマクロＲＭＣＫにおいては、書込データと読出データの論理レベルが一致する。この場合、データ反転回路４６ｊを用いて、データ反転制御信号ＰＭＳに従って書込データまたは読出データの一方の論理レベルを反転する。
したがって、この固定層ＦＸの磁化方向を考慮することなく、ＭＲＡＭマクロＲＭＣＪおよびＲＭＣＫを配置しても、常に正確にデータの書込／読出をロジック回路ＬＧＧは行なうことができ、設計時、この固定層の磁化方向を考慮する必要がなく、設計効率が改善される。また、ＭＲＡＭマクロＲＭＣＪおよびＲＭＣＫは、同じレイアウトを有しており、１つのライブラリ化されたＭＲＡＭマクロを用いてこれらのＭＲＡＭマクロＲＭＣＪおよびＲＭＣＫを生成することができ、ミラー反転操作を行って鏡映対称のレイアウトを有するマクロを生成する必要がなく、設計効率がさらに改善される。
図２５は、図２２に示すデータ反転回路４６ｊおよび４６ｋの構成を概略的に示す図である。データ反転回路４６ｊおよび４６ｋは、同一構成を有するため、図２５においては、データ反転回路４６により、これらをデータ反転回路４６ｊおよび４６ｋを代表的に示す。
図２５において、データ反転回路４６は、外部からの書込データＤを受け、相補書込データＷＤＡＴＡおよび／ＷＤＡＴＡを生成する書込データバッファ５０と、データ反転制御信号ＰＭＳに従って内部書込データＷＤＡＴＡおよび／ＷＤＡＴＡの伝達経路を切換え書込制御信号ＢＬＰ１およびＢＬＰ２を生成するデータスワップ回路５２を含む。
ビット線ＢＬの両側には、ビット線書込電流制御回路５４ａおよび５４ｂが設けられる。これらのビット線書込電流制御回路５４ａおよび５４ｂは、内部にビット線電流ドライバを含み、それぞれ書込制御信号ＢＬＰ１およびＢＬＰ２と図示しない列選択信号に従って、ビット線ＢＬに書込電流を供給する。書込制御信号ＢＬＰ１およびＢＬＰ２は、内部書込データＷＤＡＴＡおよび／ＷＤＡＴＡに対応しており、相補な制御信号であり、ビット線書込電流制御回路５４ａおよび５４ｂの一方がビット線ＢＬに電流を供給し、他方が、ビット線ＢＬから電流を引抜く。したがって、ビット線ＢＬには書込制御信号ＢＬＰ１およびＢＬＰ２の論理レベルに応じた方向に書込電流が流れる。
なお、書込データバッファ５０は、図７に示す書込データバッファ７に対応する。
図２６は、図２５に示すデータスワップ回路５２の構成の一例を示す図である。図２６において、データスワップ回路５２は、データ反転制御信号ＰＭＳを受けて補のデータ反転制御信号ＰＭＳＺを生成するインバータＩＶ１と、これらの相補データ反転制御信号ＰＭＳおよびＰＭＳＺに従って内部書込データＷＤＡＴＡおよび／ＷＤＡＴＡの伝達経路を切換えるＣＭＯＳトランスミッションゲートＴＸ１−ＴＸ４を含む。
ＣＭＯＳトランスミッションゲートＴＸ１およびＴＸ３は、データ反転制御信号ＰＭＳがＬレベル（論理ローレベル）のとき導通し、内部書込データＷＤＡＴＡおよび／ＷＤＡＴＡをそれぞれ、書込制御信号線５５および５６上に伝達する。書込制御線５５は、書込制御信号ＢＬＰ１を伝達し、書込制御線５６は、書込制御信号ＢＬＰ２を伝達する。
ＣＭＯＳトランスミッションゲートＴＸ２およびＴＸ４は、データ反転制御信号ＰＭＳがＨレベル（論理ハイレベル）のとき導通し、内部書込データＷＤＡＴＡおよび／ＷＤＡＴＡを、書込制御信号線５６および５５にそれぞれ伝達する。
したがって、データ反転制御信号ＰＭＳがＬレベルのときには、書込制御信号ＢＬＰ１およびＢＬＰ２が、内部書込データＷＤＡＴＡおよび／ＷＤＡＴＡに対応づけられる。一方、データ反転制御信号ＰＭＳがＨレベルのときには、書込制御信号ＢＬＰ１およびＢＬＰ２が、それぞれ、内部書込データ／ＷＤＡＴＡおよびＷＤＡＴＡに対応づけられる。データ反転制御信号ＰＭＳにより書込データの論理レベルを反転／非反転を固定的に行うことにより、外部からの書込データＤとメモリセルＭＣの記憶データの論理レベルを一致させることができる。
図２７は、このデータ反転制御信号の論理レベルとビット線書込電流の関係を示す図である。データ反転制御信号ＰＭＳが、デフォルト時が、Ｌレベルであり、ＭＲＡＭマクロＲＭＣＪが、基本マクロとして用いられ、ＭＲＡＭマクロＲＭＣＫが、このＭＲＡＭマクロＲＭＣＪのレイアウトを１８０°回転させて配置配線させて形成される場合を考える。今、磁気抵抗素子ＶＲにおいて固定層の磁化方向が、矢印で示すように上向きの状態を考える。ＭＲＡＭマクロＲＭＣＪにおいて、データ“１”および“０”に従ってビット線書込電流Ｉｂｐ１およびＩｂｐ０を流す。ＭＲＡＭマクロＲＭＣＪにおいて、ビット線書込電流Ｉｂｐ１がインタフェース回路（Ｉ／Ｆ）から遠ざかる方向にビット線ＢＬ上を流れ、ビット線書込電流Ｉｂｐ０が、インタフェース回路（Ｉ／Ｆ）方向に向かってビット線ＢＬ上を流れる状態を考える。この場合、磁気抵抗素子ＶＲにおいては、自由層が、データ“１”書込時においては下向き方向に磁化され、データ“０”書込時においては、自由層が上向き方向に磁化される。したがって、ＭＲＡＭマクロＲＭＣＪにおいては、書込データと読出データの論理レベルが一致しており、データ反転制御信号ＰＭＳはＬレベルに維持される。
この状態において、ＭＲＡＭマクロＲＭＣＫにおいては、ビット線書込電流の流れる方向を反対にする必要があり、データ反転制御信号ＰＭＳをＨレベルに設定する。この場合、データ“１”を書込むときには、ビット線ＢＬには、インタフェース回路（Ｉ／Ｆ）方向に向かう電流Ｉｂｐ１が流れ、またデータ“０”を書込むときには、インタフェース回路（Ｉ／Ｆ）から遠ざかる方向にビット線書込電流Ｉｂｐ０が流れる。これにより、ＭＲＡＭマクロＲＭＣＫにおいても、書込データと記憶データの論理レベルを一致させることができ、論理データと物理データの一貫性を維持することができる。
逆に、このＭＲＡＭマクロＲＭＣＪが、基本マクロとして利用される場合において、外部磁場の印加方向が異なり、磁気抵抗素子ＶＲにおいて固定層の磁化方向が図の下向き方向の場合には、ＭＲＡＭマクロＲＭＣＪにおいて、データ反転制御信号ＰＭＳがＨレベルとなり、一方、ＭＲＡＭマクロＲＭＣＫにおいては、データ反転制御信号ＰＭＳがＬレベルに設定される。したがって、基本マクロのレイアウトのみを用いて、ロジック回路ＬＧＧの両側に、固定層の磁化方向、すなわちプロセス時における外部磁場の印加方向を考慮することなくＭＲＡＭマクロを配置して、システム・オン・チップを実現することができる。
図２８は、データ反転制御信号ＰＭＳを発生する部分の構成の一例を示す図である。図２８において、データ反転制御信号ＰＭＳを発生するためのデータは、メモリセルアレイ５８の特定のアドレス領域のメモリセル６０に格納される。図２８においては、デフォルト値に対応するデータ“０”が、この特定のアドレスのメモリセル６０に格納される状態を一例として示す。このメモリセル６０の記憶データが、リードアンプ５６（図７のリードアンプ１１に相当）を介してレジスタ回路６２に格納される。レジスタ回路６２から、データ反転制御信号ＰＭＳが生成されて、データスワップ回路５２へ与えられる。
このメモリセル６０へは、テスト工程時において、外部から識別データＭＳが書込データバッファ５０（図７の書込データバッファ７に相当）へ与えられる。このとき、テストデータＭＳとして、デフォルト値のデータ（“０”）を与える。これにより、メモリセルアレイ５８におけるメモリセルの磁気抵抗素子の磁化特性と同じ特性のメモリセル６０に、データ“０”が識別データとして格納される。メモリセルアレイ５８において、論理データと物理データの論理レベルが不一致の場合には、メモリセル６０からリードアンプ５６を介して読出されるデータは論理“１”となり、レジスタ回路６２に、データ“１”が格納される。応じて、データ反転制御信号ＰＭＳがＨレベルに設定され、データスワップ回路５２において、書込データバッファ５０からの相補書込データの交換が行なわれる。
メモリセルアレイ５８において、論理データと物理データの論理レベルが一致している場合には、メモリセル６０からリードアンプ５６を介してデータ“０”が読出される。応じて、レジスタ回路６２からのデータ反転制御信号ＰＭＳはＬレベルに設定され、データスワップ回路５２における書込データの交換は行なわれない。
メモリセルアレイ５８に配置されるメモリセルは、固定層の磁化方向はすべて同じである。したがって、メモリセル６０も、メモリセルアレイ５８の他のメモリセルの磁化特性と同じ磁化特性を有しており、確実に、このＭＲＡＭマクロにおいて、論理データと物理データの論理レベルの不一致が生じているかに応じて、データ反転制御信号ＰＭＳの論理レベルを設定することができる。
このメモリセル６０へのデータの書込は、プロセス完了後のテスト工程時において最初に実行されて、以後、メモリセル６０へのデータの書込は行なわれない。したがって、メモリセル６０のアドレスとして、実使用時において用いられないアドレス領域のアドレスを使用することにより、正確に、物理データと論理データとの論理レベルの対応関係に応じて、書込データの内部での反転を行なうことができる。ただし、この場合、レジスタ回路６２からのデータ反転制御信号ＰＭＳを設定するため、システム立上げ時においては常に、初期化シーケンスとして、このメモリセル６０のデータを読出してレジスタ回路６２に格納する操作が必要とされる。
図２９は、このデータ反転制御信号ＰＭＳを発生する部分の他の構成を示す図である。図２９において、データ反転制御信号発生部は、書込データバッファ５０からの書込データを、テストモード活性化信号ＴＥＮの活性化時格納するレジスタ回路６４と、テストモード時、レジスタ回路６４からのモード制御信号ＴＥＳＴに従ってデータ反転制御信号ＰＭＳを生成し、かつ通常動作モード時には、内部のヒューズ素子の状態に応じてデータ反転制御信号ＰＭＳの論理レベルを設定する反転制御データプログラム回路６６を含む。
レジスタ回路６４は、リセット信号ＲＳＴに従ってそのモード制御信号ＴＥＳＴがＬレベルに設定される。
反転制御データプログラム回路６６は、電源ノードに結合される溶断可能なリンク素子６６ａと、リンク素子６６ａと内部ノード６６ｅの間に接続されかつそのゲートにモード制御信号ＴＥＳＴを受けるＰチャネルＭＯＳトランジスタ６６ｂと、内部ノード６６ｅと接地ノードの間に接続される高抵抗の抵抗素子６６ｃと、内部ノード６６ｅの電圧レベルに応じてデータ反転制御信号ＰＭＳを生成するインバータ６６ｄを含む。
リンク素子６６ａは、製造工程完了時においては、導通状態にあり、対応のメモリセルの磁化特性に応じて、選択的に溶断される。具体的に、このリンク素子６６ａは、外部からの書込データと内部読出データの論理レベルが不一致のときに、溶断される。
図３０は、この図２９に示すデータ反転制御信号を発生する部分のプログラム動作を示すフロー図である。以下、図３０を参照して、図２９に示すデータ反転制御信号発生部の動作について説明する。
まずテスト工程時、最初にメモリセルアレイの任意のアドレスに、テストデータの書込を行なう（ステップＳ１）。この書込を行なったメモリセルからテストデータを読出す（ステップＳ２）。書込データと読出データの論理レベルが一致しているかの判定を行なう（ステップＳ３）。このステップＳ１からＳ３までのテスト動作においては、リンク素子６６ａは導通状態にあり、またモード制御信号ＴＥＳＴは、レジスタ回路６４の初期設定によりＬレベルに設定されており、データ反転制御信号ＰＭＳはＬレベルである。したがって、内部書込データの反転を行わないデフォルト状態で、テストデータの書込および読出が行なわれる。
この書込データおよび読出データの論理レベルの一致／不一致判定結果に基づいてレジスタ回路６４への状態設定データの書込が行なわれる。すなわちテストモード活性化信号ＴＥＮを活性化し、論理レベルが不一致のときには、“１”のデータを書込み、論理レベルが一致しているときには、レジスタ回路６４に“０”のデータを書込む。したがって、論理レベルが不一致のときには、モード制御信号ＴＥＳＴがＨレベルに設定され、一致しているときには、モード制御信号ＴＥＳＴがＬレベルに設定される（ステップＳ４）。これにより、論理レベルが不一致のときにはリンク素子６６ａが等価的に溶断された状態に設定され、データ反転制御信号ＰＭＳが、Ｈレベルに設定される。一方、書込データと読出データの論理レベルが一致しているときには、ＭＯＳトランジスタ６６ｂはオン状態であり、データ反転制御信号ＰＭＳは、Ｌレベルに維持される。
この状態で、各テスト項目を行ない必要なテストを実行する（ステップＳ５）。
全テスト項目の完了後、メモリセルアレイの不良セルの救済を行なうための冗長置換などの不良アドレスプログラム時に、リンク素子６６ａのプログラムを実行する。すなわち、ステップＳ３における一致判定結果に基づいて、リンク素子６６ａを選択的に溶断する（ステップＳ６）。これにより、必要なテスト工程がすべて完了する。
実使用時においては、初期化時にリセット信号ＲＳＴにより、レジスタ回路６４は、モード制御信号ＴＥＳＴをＬレベルに設定する。内部ノード６６ｅの電圧レベルは、リンク素子６６ａの溶断／非溶断状態に応じてＨレベルまたはＬレベルに設定され、応じて、データ反転制御信号ＰＭＳの論理レベルが設定される。
この図２９に示す構成の場合、テスト工程時においてメモリセルアレイの任意のアドレスにテストデータの書込および読出を行なうことができ、このデータ反転制御のために特別なアドレス領域を設ける必要はない。また、複数のメモリセルに対しテストデータの書込および読出を行なうことにより、不良セルの影響を受けることなく正確に、データ反転操作を行なう必要があるか否かの判定を行なうことができる。また、リンク素子６６ａのプログラム後は、データ反転制御信号ＰＭＳの電圧レベルは実使用時固定的に設定されるため、初期化シーケンスにおいて、新たに、メモリセルからデータ反転制御のためにデータを読出す必要がなく、初期化シーケンスは簡略化される。
図３１は、データ反転制御信号ＰＭＳを発生する部分のさらに他の構成を示す図である。図３１において、データ反転制御信号発生部は、メモリセルアレイ６８の外部に、ビット線ＢＬと平行に配置される信号線７０と、デジット線ＤＬと平行に配置される信号線７１と、信号線７０および７１の交差部に対応して配置される磁気抵抗素子７２を含む。この磁気抵抗素子７２は、メモリセルアレイ６８内に配置される磁気抵抗素子ＶＲと同一方向に整列して配置されかつ同一形状を有する（サイズは異なっていてもよい）。
データ反転制御信号発生部は、さらに、信号線７０の一端に設けられ、テストモード指示信号／ＴＥＳＴ１の活性化時導通し、信号線７０に電流を供給するＰチャネルＭＯＳトランジスタ７３と、信号線７０の他端に配置され、テストモード指示信号ＴＥＳＴ１の活性化時導通して信号線７０を接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタ７４と、電源投入検出信号ＰＯＲとテストモード指示信号ＴＥＳＴ２とを受けるＯＲゲート７９と、ＯＲゲート７９の出力信号に従って磁気抵抗素子７２の固定層を接地ノードに結合するＮチャネルＭＯＳトランジスタ７８を含む。
ＭＯＳトランジスタ７３および７４は、メモリセルアレイ６８のビット線ＢＬの両端に設けられるビット線電流ドライバのレプリカ回路を構成し、メモリセルアレイ６８においてデフォルト状態時にデータ“０”を書込むときにビット線ＢＬを流れる電流と同一方向に信号線７０に電流を流す。信号線７１は、他端が接地ノードに結合されており、デジット線ＤＬを流れるデジット線電流と同じ大きさの電流がＭＯＳトランジスタ７５により供給される。したがって磁気抵抗素子７２は、メモリセルアレイ６８における磁気抵抗素子ＶＲがデフォルト状態時においてデータ“０”を書込むときと同じ方向に、その自由層が磁化される。磁気抵抗素子ＶＲおよび７２の固定層は、同一方向に磁化される。
ＭＯＳトランジスタ７８は、メモリセルのアクセストランジスタのレプリカトランジスタである。電源投入検出信号ＰＯＲは、電源投入時、電源電圧が安定化するとワンショットパルスの形態で発生され、すなわち、電源電圧が安定化すると所定期間Ｈレベルに設定される。
データ反転制御信号発生部は、さらに、電源投入検出信号ＰＯＲの活性化時、信号線７０を流れる電流の大きさを検出する電流センス回路７６と、電流センス回路７６の出力信号をラッチしてデータ反転制御信号ＰＭＳを生成するラッチ回路７７を含む。磁気抵抗素子７２の固定層は、テストモード指示信号ＴＥＳＴ２の活性化時導通するＮチャネルＭＯＳトランジスタ７８を介して接地ノードに結合される。電流センス回路７６は、図２８に示すリードアンプ５６と同様の構成を備え、活性化時信号線７０に電流を供給し、この磁気抵抗素子７２を介して信号線７０から接地ノードへＭＯＳトランジスタ７８を介して電流が流れるかを判定し、その検出結果に応じた信号を生成する。
図３２は、図３１に示すデータ反転制御信号発生部の動作を示す信号波形図である。以下、図３２を参照して図３１に示すデータ反転制御信号発生部の動作について説明する。
製造プロセス工程完了後、テストモード指示信号ＴＥＳＴ１および／ＴＥＳＴ１を活性状態に設定し、信号線７０に電流を流し、磁気抵抗素子７２の自由層をデフォルト状態時におけるデータ“０”を格納する状態に設定する。このとき、テストモード指示信号ＴＥＳＴ２および電源投入検出信号ＰＯＲは非活性状態であり、ＭＯＳトランジスタ７８は非導通状態である。
次いで、テストモード指示信号ＴＥＳＴ２を活性化する。応じて、可変磁気抵抗素子７２の固定層は、ＭＯＳトランジスタ７８を介して接地ノードに結合され、また、電流センス回路７６が活性化され、信号線７０に電流を供給し、このビット線に対応する信号線７０を流れる電流の大小を検出する。磁気抵抗素子７２が、データ“０”を格納する状態のときには、ラッチ回路７７に、Ｌレベルの信号が格納され、ラッチ回路７７からのデータ反転制御信号ＰＭＳがＬレベルに設定される。一方、磁気抵抗素子７２がデータ“１”を格納する状態のときには、電流センス回路７６の出力信号に従ってラッチ回路７７にＨレベルの信号が格納され、データ反転制御信号ＰＭＳはＨレベルに設定される。
信号線７０および７１をビット線ＢＬおよびデジット線ＤＬのレプリカ信号線として利用し、また、磁気抵抗素子７２を、メモリセルアレイ６８内の磁気抵抗素子ＶＲのレプリカ素子として利用し、さらに、ＭＯＳトランジスタ７３および７４をビット線電流ドライバのレプリカ回路として利用することにより、メモリセルアレイ６８において、デフォルト状態時において、正確に、書込データと読出データの論理レベルが一致しているかの判定を行なうことができる。
実使用時の通常モードにおいては、電源投入検出信号ＰＯＲに従ってＯＲゲート７９の出力信号がＨレベルとなり、ＭＯＳトランジスタ７８が導通し、磁気抵抗素子７２の固定層が接地ノードに結合される。したがって、電源投入時、電源電圧が安定化した後、電流センス回路７６が活性化されて、磁気抵抗素子７２の記憶データに応じてラッチ回路７７のラッチ信号の論理レベルが設定され、応じて、データ反転制御信号ＰＭＳの論理レベルが設定される。
磁気抵抗素子７２を、メモリセルアレイ６８における磁気抵抗素子ＶＲのレプリカ素子として利用する場合、メモリセルアレイ６８の外部の空き領域に信号線７０および７１がビット線ＢＬおよびデジット線ＤＬとそれぞれ平行となるように配置されてもよい。またこれに代えて、以下の構成が利用されてもよい。すなわち、通常、メモリセルアレイ６８の周辺部において、メモリセルのパターンの繰返し性を維持し、正確に、メモリセルのパターニングを行なうために、形状ダミーセルが配置される。このメモリセルアレイ６８の周辺部に配置される形状ダミーセルを、データ反転制御用セルとして利用することにより、ビット線ＢＬおよびデジット線ＤＬと平行な形状ダミービット線および形状ダミーデジット線を容易に実現することができる。
また、上述の説明において、デフォルト状態がデータ反転制御信号ＰＭＳがＬレベルであり、データ“０”を書込み、読出データの論理レベルに従っ、データ反転制御信号ＰＭＳ論理レベルを設定している。しかしながら、データ“１”を書込み、その書込データと読出データとの論理レベルの一致／不一致に従って、データ反転制御信号ＰＭＳの論理レベルが設定されてもよい。
［変更例］
図３３は、実施の形態５に従う磁気メモリ装置の変更例の構成を示す図である。図３３に示すＭＲＡＭマクロにおいては、外部からの書込データＤに従って、書込バッファ５０により内部書込データが生成され、メモリセルアレイ８０に対するデータの書込が行われる。書込データの論理反転操作は実行されない。
リードアンプ５６は、メモリセルアレイ８０からの選択メモリセルのデータを増幅する。したがって、このＭＲＡＭマクロにおいて、メモリセルアレイ８０において、論理データと物理データの論理レベルの一致／不一致に従ってリードアンプ５６の出力データを選択的に反転する必要がある。このため、リードアンプ５６の出力部に、リードアンプ５６の出力信号を受けるインバータ８２と、データ反転制御信号ＰＭＳおよびＰＭＳＺに従って選択的にインバータ８２の出力信号を反転するトライステートインバータバッファ８４と、相補データ反転制御信号ＰＭＳおよびＰＭＳＺに従ってリードアンプ５６の出力信号を反転して読出データＱを生成するトライステートインバータバッファ８６が設けられる。トライステートインバータバッファ８４および８６の出力は共通に結合される。
データ反転制御信号ＰＭＳがＬレベルのときには、トライステートインバータバッファ８４が活性化され、トライステートインバータバッファ８６が出力ハイインピーダンス状態に設定される。一方、データ反転制御信号ＰＭＳがＨレベルのときには、トライステートインバータバッファ８４が出力ハイインピーダンス状態に設定され、トライステートインバータバッファ８６が活性化される。したがって、データ反転制御信号ＰＭＳがＬレベルのときには、リードアンプ５６の出力信号と同じ論理レベルの出力データＱが生成され、一方、データ反転制御信号ＰＭＳがＨレベルのときには、リードアンプ５６の出力信号の論理レベルを反転したデータが出力データＱとして生成される。
外部からの書込データ（論理データ）Ｄが、メモリセルアレイ８０において反転して物理データとして記憶されている場合においても、リードアンプ５６の出力データを反転することにより、外部では、読出データと書込データの論理レベルが一致しており、等価的に、論理データと物理データの一貫性を維持することができる。
なお、データ反転制御信号ＰＭＳおよびＰＭＳＺは、互いに相補な信号である。データ反転制御信号ＰＭＳを発生する回路構成としては、先の図２８から図３２を参照して説明した手法を利用することができる。
なお、上述の説明においては、システム・オン・チップを実現するために、複数のＭＲＡＭマクロが、用いられている。しかしながら、１つのＭＲＡＭマクロを単体で使用する場合においても、磁気抵抗素子の固定磁化層の磁化プロセスが完了した後に行われるウェハテスト時に、そのウェハプロセスにおける固定層の磁化方向を反映したデータの反転／非反転の設定を行なうことにより、この固定層の磁化方向にかかわらず、常に書込データと読出データの論理レベルを一致させることができる。これにより、回路設計時に、データ極性の反転／非反転を考慮する必要がなくなり、データ反転制御信号を発生する回路部分を含むＭＲＡＭマクロをライブラリとして登録することにより、このライブラリ化されたＭＲＡＭマクロをベースとして、記憶容量およびデータビット幅が異なる他品種の磁気メモリ装置の展開が容易に行なうことができ、設計効率を改善することができる。
［実施の形態６］
図３４は、この発明の実施の形態６に従う磁気メモリ装置の要部の構成を示す図である。図３４においては、図７に示すビット線書込電流制御回路６Ａおよび６Ｂの部分の１つのビット線ＢＬに対する構成を示す。図３４に示すビット線書込電流制御部の構成が、各ビット線ＢＬに対して設けられる。ビット線ＢＬの両端に対向して、ビット線電流ドライバＢＤＶｌおよびＢＤＶｒが設けられる。ビット線電流ドライバＢＤＶｌは、電源ノードとビット線ＢＬの間に接続されるＰチャネルＭＯＳトランジスタＰＴ１と、ビット線ＢＬと接地ノードの間に接続されるＮチャネルＭＯＳトランジスタＮＴ１を含む。ビット線電流ドライバＢＤＶｒは、電源ノードとビット線ＢＬの間に接続されるＰチャネルＭＯＳトランジスタＰＴ２と、ビット線ＢＬと接地ノードの間に接続されるＮチャネルＭＯＳトランジスタＮＴ２を含む。
ビット線書込電流制御回路６Ａは、コラムデコーダからの列選択信号ＣＳＬに従ってタイミング制御信号ＣＳＬＰおよび／ＣＳＬＮを生成するタイミング制御回路９０ｌと、書込データバッファからの書込データＷＤＡＴＡとタイミング制御信号ＣＳＬＰとを受けてＰチャネルＭＯＳトランジスタＰＴ１のゲートを駆動するＮＡＮＤゲート９２ｌと、書込データＷＤＡＴＡとタイミング制御信号／ＣＳＬＮとを受けてＭＯＲトランジスタＮＴ１のゲートを駆動するＮＯＲゲート９４ｌを含む。ＮＯＲゲート９４ｌへは、一方動作電源電圧として、電源電圧Ｖｄｄと接地電圧ＧＮＤの間の中間電圧レベルの電圧Ｖｂｌｎが与えられる。
ビット線書込電流制御回路６Ｂは、列選択信号ＣＳＬに従ってタイミング制御信号ＣＳＬＰおよび／ＣＳＬＮを生成するタイミング制御回路９０ｒと、補の書込データ／ＷＤＡＴＡとタイミング制御信号ＣＳＬＰとを受けてＭＯＳトランジスタＰＴ２のゲートを駆動するＮＡＮＤゲート９２ｒと、書込データ／ＷＤＡＴＡとタイミング制御信号／ＣＳＬＮとを受けてＭＯＳトランジスタＮＴ２のゲートを駆動するＮＯＲゲート９４ｒを含む。ＮＯＲゲート９４ｒに対しても、一方動作電源電圧として中間電圧Ｖｂｌｎが与えられる。
図３５は、図３４に示すビット線書込電流制御回路の動作を示す信号波形図である。以下、図３５を参照して、図３４に示すビット線電流ドライバおよびビット線書込電流制御回路の動作について説明する。
データ書込時、書込データバッファからの内部書込データＷＤＡＴＡがＨレベルに設定され、また補の書込データ／ＷＤＡＴＡがＬレベルに設定される状態を考える。
時刻ｔ１以前においては、列選択信号ＣＳＬはＬレベルであり、タイミング制御回路９０ｌおよび９０ｒからのタイミング制御信号ＣＳＬＰおよび／ＣＳＬＮは、それぞれ、ＬレベルおよびＨレベルである。この状態においては、ＮＡＮＤゲート９２ｌおよび９２ｒの出力信号はＨレベル、ＮＯＲゲート９４ｌおよび９４ｒの出力信号はＬレベルである。したがって、ビット線電流ドライバＢＤＶｌおよびＢＤＶｒは、ＭＯＲトランジスタＰＴ１、ＰＴ２、ＮＴ１およびＮＴ２がすべてオフ状態であり、出力ハイインピーダンス状態にある。
時刻ｔ１において、列選択信号ＣＳＬが選択状態へ駆動され、応じて、タイミング制御回路９０ｌおよび９０ｒからのタイミング制御信号ＣＳＬＰがＨレベルに立上がる。内部書込データＷＤＡＴＡがＨレベルであり、ＮＡＮＤゲート９２ｌの出力信号がＬレベルとなり、ビット線電流ドライバＢＤＶｌにおいて、ＭＯＳトランジスタＰＴ１がオン状態となり、ビット線ＢＬへ電流が供給される。ビット線電流ドライバＢＤＶｒにおいては、ＭＯＳトランジスタＰＴ２およびＮＴ２はともにオフ状態であり、ビット線ＢＬは、電源電圧レベルにまで充電される。このビット線ＢＬへの充電動作時、ビット線書込電流Ｉｂｐはビット線ＢＬが電源電圧レベルに充電されるまで大きく流れ、ビット線ＢＬの電圧レベルが電源電圧レベルで安定化すると、ビット線書込電流Ｉｂｐは、０Ｖとなる。ビット線充電時の電流は、単にビット線の寄生容量を充電するだけであり、そのピーク電流は十分に抑制される。
ここで、図３５において、ビット線ＢＬの電位が、ビット線ＢＬにおける任意の点における電圧波形を示す。ビット線ＢＬの電圧が、電源電圧Ｖｄｄレベルよりも上昇した後に、低下するのは、ビット線ＢＬの寄生抵抗および寄生容量によるリンギングに起因する。
時刻ｔ２において、タイミング制御回路９０ｌおよび９０ｒからのタイミング制御信号／ＣＳＬＮがＬレベルとなる。応じて、ＮＯＲゲート９４ｒの出力信号がＨレベルとなり、ビット線電流ドライバＢＤＶｒにおいてＭＯＳトランジスタＮＴ２がオン状態となり、ビット線ＢＬに、ＭＯＳトランジスタＰＴ１およびＮＴ２を介して電流Ｉｂｐが流れる。このとき、ＮＯＲゲート９０ｒの動作電源電圧は中間電圧Ｖｂｌｎレベルであり、ＭＯＳトランジスタＮＴ２の電流駆動力は、そのゲート−ソース間電圧（＝Ｖｂｌｎ）により制御されており、ビット線ＢＬを流れる電流は、このＭＯＳトランジスタＮＴ２の電流駆動力により制御され、それ以上大きな電流は流れない。ビット線書込電流Ｉｂｐが、ＭＯＳトランジスタＮＴ２が制御するレベルで安定化した状態で、メモリセルへのデータの書込が行われる。
時刻ｔ３において、タイミング制御回路９０ｌおよび９０ｒからのタイミング制御信号ＣＳＬＰがＬレベルとなり、ＮＡＮＤゲート９２ｌの出力信号がＨレベルとなる。応じて、ビット線電流ドライバＢＤＶｌのＭＯＳトランジスタＰＴ１がオフ状態となる。したがって、この状態においては、ビット線ＢＬへの電流供給が停止され、ビット線書込電流Ｉｂｐは流れず、またビット線ＢＬは、ビット線電流ドライバＢＤＶｒのＭＯＳトランジスタＮＴ２により、接地電圧レベルへ放電される。これにより、ビット線ＢＬの接地電圧レベルへのプリチャージを実行する。
時刻ｔ４において、タイミング制御信号／ＣＳＬＮがＨレベルとなり、ビット線電流ドライバＢＤＶｒにおいてＭＯＳトランジスタＮＴ２がオフ状態となり、ビット線ＢＬのプリチャージ動作が完了する。
ＭＯＳトランジスタＰＴ１およびＮＴ２を異なるタイミングで導通状態（オン状態）に駆動することにより、ビット線に大きなピーク電流が流れるのを抑制することができる。特に、ＮＡＮＤゲート９２ｌまたは９２ｒの出力信号の変化速度を小さくことにより、この充電用のＭＯＳトランジスタＰＴ１およびＰＴ２の供給電流の変化速度を低減でき、ビット線充電時のピーク電流を抑制することができる。また、ビット線放電時においては、その電流駆動力が中間電圧Ｖｂｌｎにより抑制されたＭＯＳトランジスタＮＴ１またはＮＴ２によりビット線を放電しており、ＭＯＳトランジスタＮＴ１またはＮＴ２が、定電流源として機能し、ビット線書込電流Ｉｂｐが、所定値以上に流れるのを抑制することができる。
したがって、図３６に示すように、ビット線ＢＬａにおいて、磁気抵抗素子ＶＲａへのデータ書込時ビット線ピーク電流が大きい場合、隣接ビット線ＢＬｂへ磁場がリークし、この隣接ビット線ＢＬｂにおける磁気抵抗素子ＶＲｂの磁化方向を変化させる状態が生じる可能性がある。上述のようにビット線ピーク電流を低減することにより、隣接ビット線ＢＬｂの磁気抵抗素子ＶＲｂのしきい値以上の磁場Ｈが印加されるのを防止することができる。これにより、選択メモリセルへのデータ書込時、隣接非選択メモリセルのデータが反転する磁気ディスターバンスが発生するの防止することができる。
また、ビット線電流ドライバＢＤＶｌおよびＢＤＶｒにおいて、放電用のＭＯＳトランジスタＮＴ１またはＮＴ２を、充電用のＭＯＳトランジスタＰＴ２またはＰＴ１がオフ状態へ移行した後にオフ状態へ移行させることにより、ビット線ＢＬを確実に接地電圧レベルにプリチャージすることができる。これにより、ビット線ＢＬを接地電圧レベルにプリチャージするための回路が不要となり、ビット線電流ドライバが配置されるビット線電流ドライバ帯の面積を低減することができる。
また、タイミング制御回路９０ｌおよび９０ｒは、列選択信号ＣＳＬの非活性化タイミングに応じて、それぞれの内部回路構成が適宜定められる。一例として、時刻ｔ３において列選択信号ＣＳＬが非選択状態へ移行する場合には、タイミング制御信号ＣＬＳＰは、列選択信号ＣＳＬを受けるバッファ回路により生成され、タイミング制御信号／ＣＳＬＮは、列選択信号を受ける反転遅延回路により生成される。一方、時刻ｔ４において列選択信号ＣＳＬが非活性化されるときには、一例として、タイミング制御信号ＣＳＬＰは、列選択信号ＣＳＬの活性化に応答して所定期間Ｈレベルとなるワンショットパルス発生回路で生成され、またタイミング制御信号／ＣＳＬＮは、列選択信号ＣＳＬの活性化を所定期間遅延する立上がり遅延回路と、この立上がり遅延回路の出力信号を反転するインバータとで構成される回路により生成される。
また、ビット線電流ドライバＢＤＶｌおよびＢＤＶｒにおいて充電用のＭＯＳトランジスタＰＴ１およびＰＴ２のゲートのＬレベルへの駆動速度を遅くする構成は、ＮＡＮＤゲート９２ｌおよび９２ｒの放電用トランジスタの電流駆動力を小さくすることにより実現される。
以上のように、この発明の実施の形態６に従えば、ビット線電流ドライバの充電用のＭＯＳトランジスタと放電用のＭＯＳトランジスタの導通状態への移行タイミングを異ならせており、ビット線書込電流とビット線および電源ノードの寄生容量からの充填電流とを分離することができ、このビット線を流れるピーク電流を所定値以下に抑制することができる。この結果、隣接メモリセルのデータが誤って反転される磁気ディスターバンスが発生するのを防止することができる。また、放電用のＭＯＳトランジスタを遅いタイミングで非導通状態へ移行させることにより、選択ビット線が非選択状態時確実に、接地電圧レベルにプリチャージすることができ、プリチャージ回路が不要となり、ビット線電流ドライバ帯の面積を低減することができる。
［実施の形態７］
図３７は、この発明の実施の形態７に従う、ビット線書込電流制御回路の構成を示す図である。図３７において、ビット線書込電流制御回路６Ａは、列選択信号ＣＳＬに従ってタイミング制御信号ＣＳＬＰおよび／ＣＳＬＮを生成するタイミング制御回路１００ｌと、内部書込データＷＤＡＴＡとタイミング制御信号ＣＳＬＰを受けるＮＡＮＤゲート１０２ｌと、内部書込データＷＤＡＴＡとタイミング制御信号／ＣＳＬＮを受けるＮＯＲゲート１０４ｌを含む。ＮＡＮＤゲート１０２ｌは、電源電圧Ｖｄｄと中間電圧Ｖｂｌｐを動作電源電圧として動作し、したがって、ビット線電流ドライバＢＤＶｌのＰチャネルＭＯＳトランジスタＰＴ１は導通時、ソース−ゲート間電圧が電源電圧Ｖｄｄよりも小さくなり、導通の度合が小さくされ、電流駆動力が制限される。ＮＯＲゲート１０４ｌは、電源電圧と接地電圧を動作電源電圧として受ける。
ビット線書込電流制御回路６Ｂも、同様、列選択信号ＣＳＬに従ってタイミング制御信号ＣＳＬＰおよび／ＣＳＬＮを生成するタイミング制御回路１００ｒと、補の内部書込データ／ＷＤＡＴＡとタイミング制御信号ＣＳＬＰを受けるＮＡＮＤゲート１０２ｒと、補の内部書込データ／ＷＤＡＴＡとタイミング制御信号／ＣＳＬＮを受けるＮＯＲゲート１０４ｒを含む。ＮＡＮＤゲート１０２ｒは、電源電圧Ｖｄｄと中間電圧Ｖｂｌｐを動作電源電圧として受け、ＮＯＲゲート１０４ｒは、電源電圧と接地電圧を動作電源電圧として受ける。したがって、ビット線電流ドライバＢＤＶｒにおいても、ＭＯＳトランジスタＰＴ２の導通時の導通の度合が小さくされ、その駆動電流量が制限される。
ビット線電流ドライバＢＤＶｌおよびＢＤＶｒは、図３４に示すビット線電流ドライバＢＤＶｌおよびＢＤＶｒと同一構成を有し、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図３８は、図３７に示すビット線書込電流制御回路の動作を示す信号波形図である。以下、図３８を参照して、図３７に示すビット線書込電流制御回路６Ａおよび６Ｂの動作について説明する。
書込データＷＤＡＴＡはＨレベル、補の内部書込データ／ＷＤＡＴＡはＬレベルとする。列選択信号ＣＳＬが非活性状態のときには、タイミング制御信号／ＣＳＬＮがＨレベル、タイミング制御信号ＣＳＬＰはＬレベルであり、ビット線電流ドライバＢＤＶｌおよびＢＤＶｒは、出力ハイインピーダンス状態にある。
時刻ｔ１０において、列選択信号ＣＳＬの活性化に従って、まず、タイミング制御回路１００ｌおよび１００ｒからのタイミング制御信号／ＣＳＬＮがＬレベルに立下がる。応じて、ＮＯＲゲート１０４ｒの出力信号がＨレベルとなり、ビット線電流ドライバＢＤＶｒのＭＯＳトランジスタＮＴ２がオン状態となり、ビット線ＢＬは、接地ノードに結合される。このとき、残りのＭＯＳトランジスタＰＴ１、ＮＴ１およびＰＴ２はオフ状態であり、ビット線ＢＬにおいては電流は流れない。この状態においては、ビット線ＢＬの寄生容量の接地電圧レベルへの放電が実行されるだけであり、ビット線電流は流れない。
時刻ｔ１１において、タイミング制御信号ＣＳＬＰがＨレベルとなり、ＮＡＮＤゲート１０２ｌの出力信号がＨレベルからローレベルに立下がる。ＮＡＮＤゲート１０２ｌのローレベル電位は、中間電圧Ｖｂｌｐレベルであり、ビット線電流ドライバＢＤＶｌのＭＯＳトランジスタＰＴ１は、導通するものの、その導通の度合は弱く、制限された電流駆動力で電源ノードからビット線へ電流を供給する。ＭＯＳトランジスタＰＴ１からビット線ＢＬへの書込電流Ｉｂｐの供給時において、ビット線ＢＬの寄生容量の充電および放電が行われる場合であっても、また、電源ノードの寄生容量が存在し、その充電電荷が放電される場合においても、ＭＯＳトランジスタＰＴ１の電流駆動量は制限されており、ビット線書込電流Ｉｂｐが緩やかに上昇して、ＭＯＳトランジスタＰＴ１が規定する電流量にまで増加する。応じて、ビット線ＢＬの電位が緩やかに上昇する。
ビット線書込電流Ｉｂｐが一定値となり、所定期間経過した後、タイミング制御信号ＣＳＬＰがＬレベルとなり、ＮＡＮＤゲート１０２ｌの出力信号が電源電圧Ｖｄｄレベルとなり、ＭＯＳトランジスタＰＴ１がオフ状態となる。ビット線電流ドライバＢＤＶｒにおいては、ＭＯＳトランジスタＮＴ２がオン状態にあるため、ビット線ＢＬは接地電圧レベルにまで放電される。
時刻ｔ１３において、タイミング制御信号／ＣＳＬＮがＨレベルとなり、ＭＯＳトランジスタＮＴ２がオフ状態となり、ビット線電流ドライバＢＤＶｌおよびＢＤＶｒはともに出力ハイインピーダンス状態となる。
列選択信号ＣＳＬは、一例として、時刻ｔ１２からｔ１３の間のタイミング、例えば、時刻ｔ１２またはｔ１３のタイミングで非活性化される。
図３７に示す構成のように、ビット線電流ドライバにおいて充電トランジスタの電流駆動力を制御することにより、ビット線ＢＬにおいて分布して存在する寄生容量の充放電により大きなピーク電流が流れるのを防止することができ、隣接非選択メモリセルにおける誤書込を防止することができる。
なお、この図３７に示す構成においても、タイミング制御回路１００ｌおよび１００ｒは、列選択信号ＣＳＬの活性／非活性化タイミングに応じてその回路構成が定められる。たとえば、列選択信号ＣＳＬが時刻ｔ１２のタイミングで非活性される場合には、タイミング制御信号ＣＳＬＰは、立上がり遅延回路より生成され、タイミング制御信号／ＣＳＬＮは、列選択信号ＣＳＬの立下がりを遅延する立下がり遅延回路と、この立下がり遅延の出力信号を反転するインバータとにより生成される。時刻ｔ１３のタイミングで、列選択信号ＣＳＬが非活性化される場合には、タイミング制御信号ＣＳＬＰは、列選択信号ＣＳＬの活性化から所定期間遅延した後に、所定期間Ｈレベルとなるワンショットパルス信号を発生するワンショットパルス発生回路により生成される。タイミング制御信号／ＣＳＬＮは、この列選択信号ＣＳＬを受けるインバータにより生成される。
以上のように、この発明の実施の形態７に従えば、ビット線電流ドライバにおいて放電トランジスタをオン状態へ駆動した後に、充電トランジスタをその電流駆動量が制御された状態でオン状態へ駆動しており、電源ノードの寄生容量の充電電荷の突入を抑制でき、またビット線の寄生容量および寄生インダクタンスによるピーク電流を抑制でき、磁気ディスターバンスの発生を抑制することができる。また、ビット線放電用トランジスタを、充電動作完了後も、その大きな駆動力でオン状態に維持しており、確実に、ビット線ＢＬを接地電圧レベルにプリチャージすることができ、次の列選択サイクル開始タイミングを早くすることができる。
［実施の形態８］
図３９は、この発明の実施の形態８に従う磁気メモリ装置の要部の構成を示す図である。図３９においては、デジット線ＤＬに対して設けられるデジット線電流ドライバ１１０をさらに示す。でジット線ドライバ１１０は、デジット線イネーブル信号ＤＬＥの活性化に従って活性化され、デジット線ＤＬに電流を供給する。
ビット線ＢＬに対して設けられるビット線電流ドライバＢＤＶｌおよびＢＤＶｒとビット線書込電流制御回路６Ａおよび６Ｂの構成は、図３４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
デジット線ＤＬとビット線ＢＬの交差部に対応して、メモリセルの磁気抵抗素子ＶＲが配置される。
図４０は、この図３９に示す構成の動作を示す信号波形図である。以下、図４０を参照して、図３９に示す構成のデータ書込動作について説明する。
内部書込データＷＤＡＴＡがＨレベルであり、補の内部書込データ／ＷＤＡＴＡはＬレベルとする。
非選択状態においては、ビット線電流ドライバＢＤＶｌおよびＢＤＶｒは、ともに出力ハイインピーダンス状態であり、また、デジット線電流ドライバ１１０は非活性状態にあり、デジット線ＤＬは接地電圧レベルに維持される。
時刻ｔ２０において、列選択信号ＣＳＬの活性化に従って、タイミング制御回路９０ｌおよび９０ｒからのタイミング制御信号ＣＳＬＰがＨレベルに立上がり、応じて、ＮＡＮＤゲート９２ｌの出力信号がＬレベルに立下がる。この結果、ビット線電流ドライバＢＤＶｌにおいて、ＭＯＳトランジスタＰＴ１が導通し、ビット線ＢＬへ電流Ｉｂｐが供給される。この場合、ビット線ＢＬの寄生容量充電時において、電源ノードの寄生容量からの充電電荷が供給され、比較的大きなビット線書込電流Ｉｂｐが流れる。このビット線充電時のビット線ピーク電流は、図３４に示す構成と同様、抑制される。しかしながら、図４０においては、デジット線電流の影響を示すために、このビット線ピーク電流を誇張して示す。
ビット線ＢＬの電圧レベルが上昇し、電源電圧レベルに到達し、電源電圧レベルで安定化すると、ビット線書込電流Ｉｂｐが０Ｖとなる。ビット線書込電流Ｉｂｐが０Ｖとなった後、時刻ｔ２１のタイミングで、デジット線イネーブル信号ＤＬＥを活性化する。応じて、デジット線電流ドライバ１１０が、図示しないロウデコーダからの行選択信号ＲＸＳに従って活性化され、デジット線ＤＬへ電流を供給する。デジット線電流Ｉｄｌが、一定の電流レベルとなった後に、時刻ｔ２２のタイミングで、タイミング制御信号／ＣＳＬＮを活性化し、ビット線電流ドライバＢＤＶｒにおいてＭＯＳトランジスタＮＴ２を活性化し、ビット線ＢＬへビット線書込電流Ｉｂｐを流す。
これらのビット線書込電流Ｉｂｐおよびディジット電流Ｉｄｌにおいて、ピーク電流発生時のタイミングは互いに異ならされており、これらのピーク電流は、同時に発生しない。したがって、ビット線書込電流Ｉｂｐのピーク電流による磁場と、デジット線電流Ｉｄｌのピーク電流の誘起する磁場とが合成されて、大きな合成磁場が、同一デジット線ＤＬに接続される非選択隣接メモリセルに印加されるのを防止でき、隣接メモリセルにおいて誤書込が生じるのを防止することができる。
タイミング制御信号ＣＳＬＰおよび／ＣＳＬＮとデジット線イネーブル信号ＤＬＥの非活性化タイミングも、同様、異なるタイミングに設定される。図４０においては、タイミング制御信号ＣＳＬＰが非活性化された後に、デジット線イネーブル信号ＤＬＥが非活性化され、続いて、タイミング制御信号／ＣＳＬＮが非活性化される。この場合、デジット線ＤＬの非選択状態移行時に、ビット線ＢＬは、放電トランジスタにより、接地電圧レベルに維持されており、容量結合によりビット線ＢＬの電位が変化するのは防止される。デジット線ＤＬが非選択状態へ移行した後に、ビット線ＢＬをフローティング状態に設定する。
図４１は、図３９に示す構成のデータ書込時のメモリセルに対する印加磁場を模式的に示す図である。この図４１に示すアステロイド特性線において、横軸にビット線ＢＬを流れるビット線書込電流Ｉｂｐが誘起する磁場Ｈ（ＢＬ）を示し、縦軸にデジット線ＤＬを流れるデジット線電流Ｉｄｌが誘起する磁場Ｈ（ＤＬ）を示す。
アステロイド特性線においてはその曲線が、メモリセルの磁化反転のしきい値の磁場強度を示す。ビット線書込電流Ｉｂｌのピーク電流と、デジット線ＢＬの電流が合成された場合、図４１における磁場ＨＡが生成され、選択メモリセルの磁場は反転する。このとき、隣接セルにおいて、ビット線書込電流Ｉｂｐにより磁場ＨＢが印加され、デジット線電流Ｉｄｌによる磁場が発生されると、合成磁場ＨＣが隣接セルに印加される。この場合、隣接セルにおいて、磁化状態の反転が生じ、データの誤書込が生じる。ビット線書込電流Ｉｂｐが０のときにデジット線電流Ｉｄｌを供給することにより、ビット線書込電流Ｉｂｐのピーク電流発生時、隣接メモリセルには、磁場ＨＢが印加されるだけであり、隣接セルのデータの誤反転は防止される。
データ書込時において、ビット線電流Ｉｂｐが流れ、また、デジット線電流Ｉｄｌが流れる場合、選択メモリセルにおいて、磁場ＨＣから磁場ＨＡの間の強度の磁場が印加され、一方、隣接メモリセルに対しては、磁場ＨＤが印加され、隣接メモリセルにおける磁気抵抗素子の磁場反転は生じない。
また、デジット線電流Ｉｄｌが安定化した後に、ビット線ＢＬにビット線書込電流Ｉｂｐを流すことにより、このデジット線電流Ｉｄｌのピーク電流による隣接セルの磁場誤反転が生じるのを防止することができる。
図４２は、デジット線イネーブル信号ＤＬＥ、タイミング制御信号ＣＳＬＰおよび／ＣＳＬＮを発生する部分の構成の一例を概略的に示す図である。図４２において、タイミング制御信号発生回路９０を、タイミング制御回路９０ｌおよび９０ｒの代表として示す。図４２において、制御信号発生部は、外部からのクロック信号ＣＬＫとデータ書込を示すライトコマンドＷＲＩＴＥとに従ってコラムデコーダイネーブル信号ＣＤＥを生成するモード検出回路１２０と、モード検出回路１２０からのコラムデコーダイネーブル信号ＣＤＥの活性／非活性化タイミングを調整することによりデジット線イネーブル信号ＤＬＥを生成する遅延制御回路１２４を含む。コラムデコーダイネーブル信号ＣＤＥは、コラムデコーダ１２２へ与えられる。このコラムデコーダ１２２は、図７に示すコラムデコーダ８に対応する。
タイミング制御回路９０は、コラムデコーダ１２２からの列選択信号ＣＳＬに従ってタイミング制御信号ＣＳＬＰを生成するＣＳＬＰ発生回路１２５と、タイミング制御信号ＣＳＬＰの活性／非活性のタイミングを調整してタイミング制御信号／ＣＳＬＮを生成する遅延制御回路１２７を含む。ＣＳＬＰ発生回路１２５はバッファ回路で構成されてもよく、またワンショットのパルス発生回路で構成されてもよく、また遅延回路で構成されてもよい。
遅延制御回路１２４においては、タイミング制御信号ＣＳＬＰおよび／ＣＳＬＮの活性化の間のタイミングでデジット線イネーブル信号ＤＬＥが活性化され、また、タイミング制御信号ＣＳＬＰおよび／ＣＳＬＮの非活性化の間のタイミングでデジット線イネーブル信号ＤＬＥが非活性化されるように、コラムデコーダイネーブル信号ＣＤＥの活性化および非活性化に対する遅延時間が設定される。これにより、タイミング制御信号ＣＳＬＰ、デジット線イネーブル信号ＤＬＥおよびタイミング制御信号／ＣＳＬＮの順で順次活性化し、また、非活性化することができる。
以上のように、この発明の実施の形態８に従えば、ビット線電流ドライバの放電用トランジスタのゲート電位を調整してビット線電流を制限し、また充電用のトランジスタを放電用トランジスタよりも先に活性化することにより、寄生容量（ビット線および電源ノード）の充電電流とビット線書込電流とを分離することができ、ビット線書込電流のピーク電流を抑制することができる。また、このデジット線へ電流を供給するタイミングを、ビット線の充電動作完了後に設定することにより、ビット線ピーク電流の誘起磁場とデジット線ピーク電流の誘起磁場の合成磁場が隣接メモリセルへ供給されて、隣接非選択セルの記憶データの反転を生じさせるのを防止することができる。
なお、ＣＳＬＰ発生回路１２５の構成は、列選択信号ＣＳＬとタイミング制御信号ＣＳＬＰの活性化期間の関係において適宜定められる。
［実施の形態９］
図４３は、この発明の実施の形態９に従うビット線電流制御回路部の構成を概略的に示す図である。図４３において、３本のビット線ＢＬ０−ＢＬ２に対して設けられる回路部分の構成を代表的に示す。ビット線書込電流制御回路６Ａは、ビット線ＢＬ０−ＢＬ２それぞれに対して設けられる電流ドライバＣＤＡ０−ＣＤＡ２と、ビット線ＢＬ０−ＢＬ２それぞれに対して設けられ、対応のビット線の選択時には、書込データに応じた方向に電流を駆動し、かつ隣接ビット線の選択時、選択隣接ビット線と逆方向に電流を駆動する電流ドライバ回路ＣＫＢ０−ＣＫＢ２と、電流ドライバＣＤＡ０−ＣＤＡ２それぞれに対応して設けられるデータデコーダＤＤＣＡ０−ＤＤＣＡ２と、電流ドライバ回路ＣＫＢ０−ＣＫＢ２それぞれに対応して設けられるデータデコーダＤＤＣＢ０−ＤＤＣＢ２を含む。
データデコーダＤＤＣＡｉ（ｉ＝０−２）は、書込データＷＤＡＴＡと対応の列選択信号ＣＳＬＡ＜ｉ＞に従ってビット線活性化信号ＢＬＥＡ＜ｉ＞を生成して対応の電流ドライバＣＤＡｉへ伝達する。データデコーダＤＤＣＢｉ（ｉ＝０−２）は、内部書込データＷＤＡＴＡと第２の列選択信号ＣＳＬＢ＜ｉ＞とに従ってビット線活性化信号ＢＬＥＢ＜ｉ＞を生成して、対応の電流ドライバ回路ＣＫＢｉと隣接する電流ドライバ回路ＣＫＢ（ｉ−１）およびＣＫＢ（ｉ＋１）へ供給する。
電流ドライバ回路ＣＫＢ０−ＣＫＢ２は、対応のビット線ＢＬ０−ＢＬ２の選択時には、対応のビット線イネーブル信号ＢＬＥＢ＜０＞−ＢＬＥＢ＜２＞に従って対応のビット線ＢＬ０−ＢＬ２へ電流を供給する。一方、電流ドライバ回路ＣＫＢ０−ＣＫＢ２は、隣接ビット線の選択時には、隣接ビット線の電流ドライバおよび電流ドライバ回路が駆動する電流の方向と逆方向に電流を駆動する。
ビット線書込電流制御回路６Ｂは、同様、ビット線ＢＬ０−ＢＬ２それぞれに対して設けられる電流ドライバＣＤＣ０−ＣＤＣ２と、ビット線ＢＬ０−ＢＬ２それぞれに対して設けられる電流ドライバ回路ＣＫＤ０−ＣＫＤ２と、電流ドライバＣＤＣ０−ＣＤＣ２それぞれに対応して設けられるデータデコーダＤＤＣＣ０−ＤＤＣＣ２と、データデコーダＤＤＣＤ０−ＤＤＣＤ２を含む。
データデコーダＤＤＣＣｉ（ｉ＝０−２）は、補の内部書込データ／ＷＤＡＴＡと対応の列選択信号ＣＳＬＡ＜ｉ＞とに従ってビット線イネーブル信号ＢＬＥＣ＜ｉ＞を生成する。データデコーダＤＤＣＤｉ（ｉ＝０−２）は、補の内部書込データ／ＷＤＡＴＡと第２の列選択タイミング信号ＣＳＬＢ＜ｉ＞に従って第２のビット線イネーブル信号ＢＬＥＤ＜ｉ＞を生成する。ビット線イネーブル信号ＢＬＥＣ＜ｉ＞により、電流ドライバＣＤＣｉの活性／非活性が設定される。
電流ドライバ回路ＣＫＤｉは、対応のビット線イネーブル信号ＢＬＥＤ＜ｉ＞の選択時には、補の内部書込データ／ＷＤＡＴＡが決定する方向にビット線電流を駆動し、隣接ビット線に対するビット線イネーブル信号ＢＬＥＤ＜ｉ−１＞またはＢＬＥＤ＜ｉ＋１＞の選択時には、補の内部書込データ／ＷＡＴＡが決定する方向と逆方向にビット線電流を駆動する。
すなわち、この発明の実施の形態９においては、ビット線選択時、選択ビット線に隣接する非選択ビット線においては、ビット線書込電流と逆方向にキャンセル電流を流してキャンセル磁場を生成して、選択ビット線からのリーク磁場の影響を相殺する。
図４４は、この図４３に示すビット線書込電流制御回路の６Ａおよび６Ｂの動作を示す信号波形図である。以下、図４４を参照して、図４３に示すビット線書込電流制御回路６Ａおよび６Ｂの動作について説明する。
いま、内部書込データＷＤＡＴＡがＨレベルであり、補の内部書込データ／ＷＤＡＴＡがＬレベルであり、また、ビット線ＢＬ１が選択される状態を考える。
書込が始まる前の時刻ｔ３０以前においては、列選択信号ＣＳＬＢ＜１＞およびＣＳＬＡ＜１＞はともにＬレベルである。この状態において、図４５に示すように、電流ドライバ回路ＣＫＢ０−ＣＫＢ２は、出力ハイインピーダンス状態にあり、ビット線ＢＬ０−ＢＬ２は、プリチャージ状態に維持される。
時刻ｔ３０において列選択信号ＣＳＬＢ＜１＞がＨレベルに立上がると、データデコーダＤＤＣＢ１からのビット線イネーブル信号ＢＬＥＢ＜１＞が選択状態へ駆動され、電流ドライバ回路ＣＫＢ１が、ビット線ＢＬ１に内部書込データＷＤＡＴＡに応じた方向に電流を駆動する。一方、隣接ビット線ＢＬ０およびＢＬ２に対して設けられた電流ドライバ回路ＣＫＢ０およびＣＫＢ２は、この選択ビット線ＢＬ１の電流と逆方向に電流を流す。すなわち、図４６に示すように、ドライバ回路ＣＫＢ１およびＣＫＤ１においてビット線ＢＬ１に、右方向にビット線電流Ｉｂｐｐが流れるとき、ビット線ＢＬ０およびＢＬ２には、逆方向に、キャンセル電流Ｉｃａが流れる。ここで、図４６においては、ビット線電流ドライバ回路ＣＫＢ０−ＣＫＢ２およびＣＫＤ０−ＣＫＤ２が、ドライバ回路の上側がＰチャネルＭＯＳトランジスタで構成されて下側がＮチャネルＭＯＳトランジスタで構成されるＣＭＯＳインバータで構成され、図において斜線で示すトランジスタが導通している状態を示す。
したがって、図４４に示すように、時刻ｔ３０においてビット線ＢＬ１にビット線プリチャージ電流Ｉｂｐｐのピーク電流が流れるとき、逆方向にキャンセル電流Ｉｃａが流れ、ビット線ＢＬ０およびＢＬ２に接続されるメモリセルおいて、磁場が相殺される。
ビット線ＢＬ１の電流レベルが安定化すると、続いて、時刻ｔ３１において、列選択信号ＣＳＬＡ＜１＞がＨレベルとなり、電流ドライバＣＤＡ１が活性化され、ビット線ＢＬ１へ、電流ドライバ回路ＣＫＢ１と同一方向に電流を供給し、ビット線書込電流Ｉｂｐが流れる。ビット線ＢＬ０およびＢＬ２に対して設けられる電流ドライバＣＤＡ０およびＣＤＡ２は、列選択信号ＣＳＬＡ＜０＞およびＣＳＬＡ＜２＞が非選択状態にあるため、出力ハイインピーダンス状態を維持し、同様、電流ドライバＣＤＣ０およびＣＤＣ２も出力ハイインピーダンス状態を維持する。したがって、図４７に示すように、選択目もいりセルへのデータ書込時においては、ビット線ＢＬ１においてビット線書込電流Ｉｂｐが流れるとき、隣接ビット線ＢＬ０およびＢＬ２には、逆方向にキャンセル電流Ｉｃａが流れる。
ビット線ＢＬ１には、電流ドライバＣＤＡ１と電流ドライバ回路ＣＫＢ１によりビット線へ電流が供給され、十分な大きさの書込磁場が生成され、選択メモリセルへのデータの書込が行われる。一方、キャンセル電流Ｉｃａは、単にビット線ＢＬ１からのリーク磁場がビット線ＢＬ０およびＢＬ２に及ぼす影響を相殺する磁場を誘起するだけであり、その磁場は磁場反転のしきい値磁場よりも弱く、この非選択ビット線ＢＬ０およびＢＬ２に接続されるメモリセルのデータの反転は生じない。
時刻ｔ３２において、まず、列選択信号ＣＳＬ＜１＞を非選択状態へ駆動する。このときには、列選択信号ＣＳＬＢ＜１＞は選択状態を維持する。したがって、図４８に示すように、電流ドライバＣＤＡ１およびＣＤＣ１が非活性化され、ビット線ＢＬ１を流れる電流が低減される。一方、ビット線ＢＬ０およびＢＬ２においては、電流ドライバ回路ＣＫＢ０、ＣＫＤ０、ＣＫＢ２およびＣＫＤ２により、キャンセル電流Ｉｃａが流れる。ビット線ＢＬ１にビット線書込電流Ｉｂｐが流れる状態でキャンセル電流Ｉｃａが停止されるのを防止し、確実に、隣接非選択メモリセルの記憶データの誤反転を防止する。このときビット線ＢＬ１においては、電流ドライバ回路ＣＫＢ１およびＣＫＤ１により、プリチャージ電流Ｉｂｐｐが流れる。これらの電流ＩｃａおよびＩｂｐｐは、アステロイド特性線の内部の磁場を誘起するだけであり、メモリセルの磁化状態は変化しない。
時刻ｔ３３において、列選択信号ＣＳＬＢ＜１＞を非選択状態へ駆動することにより、電流ドライバ回路ＣＫＢ０−ＣＫＢ２およびＣＫＤ０−ＣＫＤ２がすべて出力ハイインピーダンス状態となり、図４５に示す状態に復帰する。
選択ビット線ＢＬ１に対し、電流ドライバおよび電流ドライバ回路を用いて２段階で電流を駆動することにより、各回路の活性化時のトランジスタの電流駆動力が小さく、ビット線のピーク電流を抑制でき、隣接非選択セルへの影響を抑制できる。また、このとき、キャンセル電流を同時に隣接ビット線に流しており、確実に、ビット線ピーク電流の発生タイミングとキャンセル電流のピーク電流の発生タイミングを同じとすることにより、選択ビット線のピーク電流の隣接非選択メモリセルへの影響を抑制することができる。
図４９は、このビット線ＢＬ１選択時における各ビット線の誘起磁場を概略的に示す図である。図４９において、ビット線ＢＬ１には、紙面の表面から裏面へ向かって電流が流れ、ビット線ＢＬ０およびＢＬ２には、紙面の裏側から表側へ電流が流れる状態を考える。この場合、ビット線ＢＬ１を流れるビット線書込電流が誘起する磁場Ｈ（ＢＬ１）は、ビット線ＢＬ０を流れる電流（キャンセル電流）が誘起する磁場（ＢＬ０）と逆方向となり、ビット線ＢＬ０が誘起する磁場Ｈ（ＢＬ０）とビット線ＢＬ１の誘起する磁場（ＢＬ１）は打消し合われ、ビット線ＢＬ０のメモリセルへのビット線磁場Ｈ（ＢＬ１）の影響を抑制することができる。同様、ビット線ＢＬ２においても、ビット線ＢＬ１の磁場Ｈ（ＢＬ１）は、ビット線ＢＬ２の流れる電流が誘起する磁場Ｈ（ＢＬ２）と反対方向であり、ビット線書込磁場Ｈ（ＢＬ１）を、キャンセル磁場Ｈ（ＢＬ２）で打消すことができ、ビット線ＢＬ２においても、同様、メモリセルに対するビット線書込磁場Ｈ（ＢＬ１）の影響を抑制することができる。
図５０は、図４３に示すデータデコーダＤＤＣＡ０−ＤＤＣＡ２およびＤＤＣＣ０−ＤＤＣＣ２の構成の一例を示す図である。図５０においては、データデコーダＤＤＣＡ１の構成を代表的に示す。図５０において、データデコーダＤＤＣＡ１は、内部書込データＷＤＡＴＡと列選択信号ＣＳＬＡ＜１＞を受けてＰ活性制御信号ＰＥＡ１を生成するＮＡＮＤゲート１３０ａと、内部書込データＷＤＡＴＡと列選択信号ＣＳＬＡ＜１＞とに従ってＮ活性制御信号ＮＥＡ１を生成するゲート回路ＮＯＲゲート１３０ｂを含む。これらの活性制御信号ＰＥＡ１およびＮＥＡ１の組が、ビット線イネーブル信号ＢＬＥＡ＜１＞に対応する。ゲート回路３０ｂは、書込データＷＤＡＴＡがＬレベルでありかつ設選択信号ＣＳＬ＜１＞がＨレベルのときにＮ活性制御信号ＮＥＡ１をＨレベルに駆動し、それ以外のときには、Ｎ活性制御信号ＮＥＡ１をＬレベルに維持する。
図５１は、電流ドライバＣＤＡ０−ＣＤＡ２およびＣＤＣ０−ＣＤＣ２の構成の一例を示す図である。図５１においては、これらの電流ドライバは同一構成を有するため、電流ドライバＣＤＡ１の構成を代表的に示す。図５１において、電流ドライバＣＤＡ１は、Ｐ活性制御信号ＰＥＡ１がＬレベルのとき導通し、ビット線ＢＬ１に電流を供給するＰチャネルＭＯＳトランジスタＰＱＡ１と、Ｎ活性制御信号ＮＥＡ１がＨレベルのとき導通し、ビット線ＢＬ１を接地ノードへ結合するＮチャネルＭＯＳトランジスタＮＱＡ１を含む。
図５０および図５１に示すように、内部書込データＷＤＡＴＡおよび列選択信号ＣＳＬＡ＜１＞がともにＨレベルのときには、Ｐ活性制御信号ＰＥＡ１がＮＡＮＤゲート１３０ａによりＬレベルとなり、一方、Ｎ活性制御信号ＮＥＡ１は、ゲート回路１３０ｂによりＬレベルとなる。応じて、ＭＯＳトランジスタＰＱＡ１がオン状態となり、ビット線ＢＬ１に電流が供給される。
一方、内部書込データＷＤＡＴＡがＬレベルでありかつ列選択信号ＣＳＬＡ＜１＞がＨレベルのときには、Ｐ活性制御信号ＰＥＡ１がＮＡＮＤゲート１３０ａによりＨレベルとなり、一方Ｎ活性制御信号ＮＥＡ１は、ゲート回路１３０ｂの出力信号によりＨレベルとなる。応じて、図５１に示すＭＯＳトランジスタＮＱＡ１がオン状態、ＭＯＳトランジスタＰＱＡ１がオフ状態となり、ビット線ＢＬ１が接地ノードに結合され、他方側に設けられた電流ドライバからの電流が接地ノードへ放電される。
列選択信号ＣＳＬＡ＜１＞がＬレベルのときには、ＮＡＮＤゲート１３０ａからのＰ活性制御信号ＰＥＡ１はＨレベルであり、またゲート回路１３０ｂからのＮ活性制御信号ＮＥＡ１はＬレベルである。応じて、図５１に示すＭＯＳトランジスタＰＱＡ１およびＮＱＡ１がともにオフ状態となる。従って、電流ドライバＣＤＡ０−ＣＤＡ１およびＣＤＣ０−ＣＤＣ２は、非選択時には出力ハイインピーダンス状態となる。
図５２は、図４３に示すデータデコーダＤＤＣＢ０−ＤＤＣＢ２およびＤＤＣＤ０−ＤＤＣＤ２の構成の一例を示す図である。これらのデータデコーダは同一構成を有するため、図５２においては、データデコーダＤＤＣＢ１の構成を代表的に示す。
図５２において、データデコーダＤＤＣＢ１は、書込データＷＤＡＴＡと列選択信号ＣＳＬＢ＜１＞を受けて第２のＰ活性制御信号ＢＥＢ１を生成するＮＡＮＤゲート１３２ａと、内部書込データＷＤＡＴＡと列選択信号ＣＳＬＢ＜１＞を受けて第２のＮ活性制御信号ＮＥＢ１を生成するゲート回路１３２ｂを含む。ゲート回路１３２ｂは、内部書込データＷＤＡＴＡがＬレベルでありかつ列選択信号ＣＳＬＢ＜１＞がＨレベルのときにＮ活性制御信号ＮＥＢ１をＨレベルの活性状態へ駆動する。
データデコーダＤＤＣＢ１は、その構成は、図５０に示すデータデコーダＤＤＣＡ１と構成が同じであり、単に与えられる列選択信号が異なるだけである。
図５３は、図４３に示す電流ドライバ回路ＣＫＢ０−ＣＫＢ２およびＣＫＤ０−ＣＫＤ２の構成の一例を示す図である。これらの電流ドライバ回路は同一構成を有するため、図５３においては、電流ドライバ回路ＣＫＢ１の構成を代表的に示す。図５３において、電流ドライバ回路ＣＫＢ１は、隣接列からのビット線イネーブル信号（活性制御信号）と対応のデータデコーダからのビット線イネーブル信号（活性制御信号）を受けてドライブ制御信号を生成するドライブ制御回路１３３と、ドライブ制御回路１３３からのドライブ制御信号ＰＧＢ１およびＮＧＢ１に従ってビット線ＢＬ１を駆動するビット線電流ドライバ１３４を含む。
ドライブ制御回路１３３は、対応のデータデコーダからのＰ活性制御信号ＰＥＢ１と隣接列のデータデコーダからのＮ活性制御信号ＮＥＢ０およびＮＥＢ２を受けてドライブ制御信号ＰＧＢ１を生成するゲート回路１３５ａと、対応のデータデコーダからのＮ活性制御信号ＮＥＢ１と隣接列のデータデコーダからのＰ活性制御信号ＰＥＢ０およびＰＥＢ２を受けてドライブ制御信号ＮＧＢ１を生成するゲート回路１３５ｂを含む。
ゲート回路１３５ａは、Ｐ活性制御信号ＰＥＢ１がＬレベルであるかまたは隣接列からのＮ活性制御信号ＮＥＢ０またはＮＥＢ２がＨレベルのときに、ドライブ制御信号ＰＧＢ１をＬレベルに駆動する。ゲート回路１３５ｂは、対応のＮ活性制御信号ＮＥＢ１がＨレベルであるかまたは隣接列からのＰ活性制御信号ＰＥＢ０またはＰＥＢ２がＬレベルのときに、Ｎドライブ制御信号ＮＧＢ１をＨレベルへ駆動する。
ビット線電流ドライバ１３４は、ドライブ制御信号ＰＧＢ１に従ってビット線ＢＬ１に電流を供給するＰチャネルＭＯＳトランジスタＰＱＢ１と、ドライブ制御信号ＮＧＢ１に従ってビット線ＢＬ１の電流を放電するＮチャネルＭＯＳトランジスタＮＱＢ１を含む。
図５４は、図５０から図５３に示す回路の動作を示す信号波形図である。図５４においては、書込データＷＤＡＴＡがＨレベルであり、ビット線ＢＬ１が選択される場合の動作波形を示す。以下、図５４を参照して、図５０から図５３に示す回路の動作について説明する。
時刻ｔ３０以前においては、列選択信号ＣＳＬＡ＜０＞−ＣＳＬＡ＜２＞およびＣＳＬＢ＜０＞−ＣＳＬＢ＜２＞はすべてＬレベルであり、活性制御信号ＰＥＡ０−ＰＥＡ２およびＮＥＡ０−ＮＥＡ２とドライブ制御信号ＰＧＢ０−ＰＧＢ２およびＮＧＢ０−ＮＧＢ２とはすべて非活性状態である。
時刻ｔ３０において、選択列の列選択信号ＣＳＬＢ＜１＞がＨレベルの選択状態へ駆動される。応じて、図５２に示すデータデコーダＤＤＣＢ１において、Ｎ活性制御信号ＮＥＢ１はＬレベルを維持し、一方、Ｐ活性制御信号ＰＥＢ１がＨレベルからＬレベルとなる。このＰ活性制御信号ＰＥＢ１のＬレベルへの立下がりに応答して、図５３に示す電流ドライバ回路ＣＫＢ１においてゲート回路１３５ａの出力するドライブ制御信号ＰＧＢ１がＬレベルの活性状態となり、ＭＯＳトランジスタＰＱＢ１がオン状態となり、ビット線ＢＬ１に電流が供給される。一方、このＰ活性制御信号ＰＥＢ１の立下がりに応答して、隣接列の電流ドライバ回路ＣＫＢ０およびＣＫＢ２においては、ゲート回路１３５ｂの出力するドライブ制御信号ＮＧＢ０およびＮＧＢ２がＨレベルとなり、電流ドライバのＭＯＳトランジスタＮＱＢ１がオン状態となる。したがって、ビット線ＢＬ０およびＢＬ２では、ビット線ＢＬ１と逆方向に電流が流れる。
時刻ｔ３１において、第１の列選択信号ＣＳＬＡ＜１＞が選択状態へ駆動され、応じて、図５０に示すデータデコーダＤＤＣＡ１からのＰ活性制御信号ＰＥＡ１がＬレベルとなり、図５１に示す電流ドライバＣＤＡ１のＭＯＳトランジスタＰＱＡ１がオン状態となる。隣接列の電流ドライバＣＤＡ０およびＣＤＡ２においては、列選択信号ＣＳＬＡ＜０＞およびＣＳＬＡ＜２＞はＬレベルであり、Ｐ活性制御信号ＰＥＡ０およびＰＥＡ２は、Ｈレベルであり、出力ハイインピーダンス状態を維持する。
時刻ｔ３２において、列選択信号ＣＳＬＡ＜１＞がＬレベルとなると、応じて、ＮＡＮＤゲート１３０ａからのＰ活性制御信号ＰＥＡ１がＨレベルとなり、電流ドライバＣＤＡ１のＰチャネルＭＯＳトランジスタＰＱＡ１がオフ状態となる。このときには、まだ、列選択信号ＣＳＬＢ＜１＞は選択状態にあるため、電流ドライバ回路ＣＫＢ０−ＣＫＢ２は、それぞれ、ビット線ＢＬ０−ＢＬ２を駆動する。
時刻ｔ３３において、列選択信号ＣＳＬＢ＜１＞がＬレベルとなると、図５２に示すデータデコーダＤＤＣＢ１からのＰ活性制御信号ＰＥＢ１がＨレベルとなり、応じて、図５３に示すドライブ制御回路１３３のゲート回路１３５ａからのドライブ制御信号ＰＧＢ１がＨレベルとなり、電流ドライバ回路ＣＫＢ１のＰチャネルＭＯＳトランジスタＰＱＢ１がオフ状態となる。一方、電流ドライバ回路ＣＫＢ０およびＣＫＢ２においては、このＰ活性制御信号ＰＥＢ１がＨレベルに立上がると、ドライブ制御信号ＮＧＢ０およびＮＧＢ２がＬレベルとなり、それぞれの電流ドライバ段のＮチャネルＭＯＳトランジスタＮＱＢ１がオフ状態となる。
図５５は、この図５０から図５３に示すビット線書込電流制御回路がデータ“０”を書込むときの動作を示す信号波形図である。データ“０”書込時において、書込データＷＤＡＴＡはＬレベルである。
時刻ｔ３０までの状態は、図５４に示す信号波形図と同様であり、ビット線ＢＬ０−ＢＬ２は、フローティング状態にある。
時刻ｔ３０において列選択信号ＣＳＬＢ＜１＞がＨレベルに立上がると、図５２に示すデータデコーダＤＤＣＤ１において、ゲート回路１３２ｂからのＮ活性制御信号ＮＥＢ１がＨレベルとなる。Ｐ活性制御信号ＰＥＢ１は、Ｈレベルを維持する。応じて、図５３に示す電流ドライバ回路ＣＫＢ１において、ゲート回路１３５ｂからのゲートドライブ制御信号ＮＧＢ１がＨレベルとなり、電流ドライバ１３４のＮチャネルＭＯＳトランジスタＮＱＢ１がオン状態となる。
隣接列の電流ドライバ回路ＣＫＢ０およびＣＫＢ２においては、このＮ活性制御信号ＮＥＢ１の立上がりに従って、ドライブ制御回路のゲート回路１３５ａからのＰゲート制御信号ＰＧＢ０およびＰＧＢ２がそれぞれＬレベルとなり、電流ドライバ回路１３４のＰチャネルＭＯＳトランジスタＰＱＢ０およびＰＱＢ２がオン状態となる。
時刻ｔ３１において、列選択信号ＣＳＬＡ＜１＞がＨレベルに立上がると、図５０に示すデータデコーダＤＤＣＡ１からのＮ活性制御信号ＮＥＡ１がＨレベルとなり、図５１に示す電流ドライバＣＤＡ１のＮチャネルＭＯＳトランジスタＮＱＡ１がオン状態となる。
時刻ｔ３２において、列選択信号ＣＳＬＡ＜１＞がＬレベルに立下がると、図５０に示すデータデコーダＤＤＣＡ１からのＮ活性制御信号ＮＥＡ１がＬレベルとなり、応じて、図５１に示す電流ドライバＣＤＡ１のＮチャネルＭＯＳトランジスタＮＱＡ１はオフ状態となる。
時刻ｔ３３において、列選択信号ＣＳＬＢ＜１＞がＬレベルに立下がると、図５２に示すデータデコーダＤＤＣＢ１からのＮ活性制御信号ＮＥＢ１がＬレベルとなる。応じて、図５３に示す電流ドライブ回路ＣＫＢ１においてドライブ制御信号ＮＧＢ１がＬレベルとなり、ＮチャネルＭＯＳトランジスタＮＱＢ１がオフ状態となる。同様、このＮ活性制御信号ＮＥＢ１のＬレベルへの立下がりに応答して、電流ドライブ回路ＣＫＢ０およびＣＫＢ２それぞれにおいて、ゲート回路１３５ａからのゲートドライブ制御信号ＰＧＢ０およびＰＧＢ２がＨレベルとなり、対応のＰチャネルＭＯＳトランジスタＰＱＢ０およびＰＱＢ２がオフ状態となる。
図５０から図５３に示す構成を利用することにより、選択ビット線に隣接する非選択ビット線に、選択ビット線と逆方向に電流を供給して、選択ビット線からのリーク磁場をキャンセルすることができる。
図５６は、列選択信号ＣＳＬＡ＜ｉ＞およびＣＳＬＢ＜ｉ＞を発生する部分の構成を概略的に示す図である。図５６において、列選択信号発生部は、図示しないコラムデコーダからの基本列選択信号ＣＳＬ＜ｉ＞に従って列選択信号ＣＳＬＡ＜ｉ＞を生成するタイミング制御回路１４０と、この基本列選択信号ＣＳＬ＜ｉ＞に従って列選択信号ＣＳＬＢ＜ｉ＞を生成するタイミング制御回路１４２を含む。タイミング制御回路１４０および１４２の構成は、基本列選択信号ＣＳＬ＜ｉ＞とこれらの列選択信号ＣＳＬＡ＜ｉ＞およびＣＳＬＢ＜ｉ＞との位相関係に応じて適当に定められる。たとえば、一例として、タイミング制御回路１４０は、立上がり遅延回路で構成され、タイミング制御回路１４２が、立下がり遅延回路で構成される。この構成の場合、列選択信号ＣＳＬ＜ｉ＞は、図５４に示す時刻ｔ３０から時刻ｔ３２の間Ｈレベルに維持される。
［変更例］
図５７は、この発明の実施の形態９の変更例を示す図である。図５７においては、ビット線ＢＬｉに対して設けられる電流ドライバ段の構成を示す。図５７において、ビット線ＢＬｉに対し並列に、４つの単位インバータ回路ＵＩＶ０−ＵＩＶ３が設けられる。これらの単位インバータ回路ＵＩＶｊ（ｊ＝０−３）は、ＣＭＯＳインバータの構成を有し、ＰチャネルＭＯＳトランジスタＰＵｊとＮチャネルＭＯＳトランジスタＮＵｊとを含む。
ＰチャネルＭＯＳトランジスタＰＵ１およびＰＵ２のゲートの間にスイッチング素子ＳＷＰ０が接続され、ＰチャネルＭＯＳトランジスタＰＵ２およびＰＵ３のゲートの間に、スイッチング素子ＳＷＰ１が接続される。ＮチャネルＭＯＳトランジスタＮＵ１およびＮＵ２のゲートの間に、スイッチング素子ＳＷＮ０が接続され、ＮチャネルＭＯＳトランジスタＮＵ２およびＮＵ３のゲートの間に、スイッチング素子ＳＷＮ１が接続される。
ドライブ制御信号ＰＧＢｉは、ＰチャネルＭＯＳトランジスタＰＵ３のゲートを介してスイッチング素子ＳＷＰ１に伝達され、さらに、スイッチング素子ＳＷＰ１およびＳＷＰ３を介して伝達される。また、ドライブ制御信号ＮＧＢｉは、ＮチャネルＭＯＳトランジスタＮＵ３のゲート、スイッチング素子ＳＷＮ１およびＳＷＮ０を介して伝達される。
Ｐ活性制御信号ＰＥＡｉは、ＭＯＳトランジスタＰＵ０およびＰＵ１のゲートを介してスイッチング素子ＳＷＰ０に伝達される。Ｎ活性制御信号ＮＥＡｉは、ＭＯＳトランジスタＮＵ０およびＮＵ１のゲートを介してスイッチング素子ＳＷＮ０に伝達される。
これらのスイッチング素子ＳＷＰ０，ＳＷＮ０およびＳＷＰ１およびＳＷＮ１は、選択的に導通状態または非導通状態に設定される。スイッチング素子ＳＷＰ０およびＳＷＮ０が非導通状態に設定され、スイッチング素子ＳＷＰ１およびＳＷＮ１が導通状態に設定された場合、単位インバータ回路ＵＩＶ０−ＵＩＶ２が、活性制御信号ＰＥＡｉおよびＮＥＡｉに従ってビット線ＢＬｉを駆動し、また。単位インバータ回路ＵＩＶ３が、ドライブ制御信号ＰＧＢｉおよびＮＧＢｉに従ってビット線ＢＬｉを駆動する。したがって、ビット線ＢＬｉの駆動時、２段階に駆動するときの最初の駆動電流と、次いでビット線書込電流を駆動するときの電流比を１：３に設定することができる（単位インバータ回路ＵＩＶ０−ＵＩＶ３は同一サイズを有し、同じ電流駆動力を有する）。また、キャンセル電流を流すときには、ビット線書込電流とこのキャンセル電流の大きさの関係を、４：１の値に設定することができる。
一方、スイッチング素子ＳＷＰ０およびＳＷＮ０を非導通状態に設定し、スイッチング素子ＳＷＰ１およびＳＷＮ１を導通状態に設定した場合には、単位インバータ回路ＵＩＶ０およびＵＩＶ１により、活性制御信号ＰＥＡｉおよびＮＥＡｉに従ってビット線ＢＬｉが駆動され、またドライブ制御信号ＰＧＢｉおよびＮＧＢｉに従って単位インバータ回路ＵＩＶ２およびＵＩＶ３が駆動される。したがって、この場合、ビット線ＢＬｉの選択時、ピーク電流の２段階駆動時において、同じ大きさのピーク電流を２段階に分散して供給して、ビット線を駆動することができる。また、ビット線書込電流とキャンセル電流の関係を４：２の状態に設定することができる。
活性制御信号ＰＥＡｉおよびＮＥＡｉに従って動作する単位インバータ回路が、図４３に示す電流ドライバＣＤＡ０−ＣＤＡ２およびＣＤＣ０−ＣＤＣ２に対応し、ドライブ制御信号ＰＧＢｉおよびＮＧＢｉに従って動作する単位インバータ回路が、図４３に示す電流ドライバ回路ＣＫＢ０−ＣＫＢ２およびＣＫＤ０−ＣＫＤ２の電流ドライバ段に対応する。スイッチング素子ＳＷＰ０，ＳＷＮ０の組およびスイッチング素子ＳＷＰ１，ＳＷＮ１の組を、相補的に導通／非導通状態に設定することにより、ビット線電流ドライバの２段階駆動時の駆動電流量を余分のトランジスタを設けることなく調整することができ、ディスターブ率に応じてキャンセル磁場を発生するためのキャンセル電流値を最適値に設定することができる。
図５８は、図５７に示すスイッチング素子ＳＷＰ０，ＳＷＰ１およびＳＷＮ０およびＳＷＮ１を導通／非導通に設定する信号を発生する部分の構成の一例を示す図である。図５８において、スイッチ制御信号発生回路１４５により、スイッチ制御信号ＳＣＴＬ０およびＳＣＴＬ１が生成される。スイッチ制御信号ＳＣＴＬ０は、ビット線書込電流制御回路に含まれる電流ドライバのスイッチング素子ＳＷＰ０およびＳＷＮ０に共通に与えられてその導通／非導通を設定し、またスイッチ制御信号ＳＣＴＬ１が、同様、ビット線書込電流制御回路に含まれる電流ドライバ／電流ドライブ回路のスイッチング素子ＳＷＰ１およびＳＷＮ１に共通に与えられる。
このスイッチ制御信号発生回路１４５は、たとえばヒューズプログラム回路で構成されてもよく、またマスク配線により、その活性信号の電圧レベルが設定されてもよい。また、スイッチ制御信号発生回路１４５は、ＭＲＡＭセルを利用するラッチ回路で構成されてもよい。
また、このスイッチ制御信号発生回路１４５を利用する構成に代えて、スイッチング素子ＳＷＰ０，ＳＷＰ１，ＳＷＮ０およびＳＷＮ１が、マスク配線により、その導通／非導通が設定されてもよい。
以上のように、この発明の実施の形態９に従えば、ビット線電流ドライバを、２分割し、この活性化タイミングをずらして順次活性化することにより、ビット線書込電流供給時のピーク電流を抑制することができる。また、このビット線電流ドライバの一方をキャンセル電流発生に利用することにより、別の回路を設けることなく、選択ビット線に隣接するビット線のメモリセルの磁気ディスターバンスが生じるのを抑制することができる。
また、キャンセル電流が流れる期間を、ビット線書込電流が流れる期間よりも長くすることにより、確実に、ビット線書込電流が流れている間、キャンセル磁場を生成することができ、より正確に、選択ビット線からのリーク磁場を打消すことができる。
また、このビット線電流ドライバを、スイッチング素子を設けて複数の単インバータ段の組の段数を調整することにより、ビット線書込時のピーク電流を抑制しつつ、キャンセル電流をリーク磁場の強度に応じて最適値に設定することができる。
［実施の形態１０］
図５９は、この発明の実施の形態１０に従う磁気メモリ装置の要部の構成を概略的に示す図である。図５９においては、ビット線ＢＬに関連するデータの書込および読出を行なう部分の構成を示す。
図５９において、ビット線ＢＬに対し、データの書込を行なうためのビット線書込電流制御回路６Ａおよび６Ｂが設けられる。ビット線書込電流制御回路６Ａは、列選択線ＣＳＬ上の列選択信号に従ってタイミング制御信号ＣＳＬＰおよび／ＣＳＬＮを実質的に同じタイミングで活性／非活性化するタイミング制御回路１５０ｌと、書込タイミング信号ＷＴＤＮＬを受けるインバータ１５２ｌと、書込タイミング信号ＷＴＤＰＬとタイミング制御信号ＣＳＬＰとを受けるＮＡＮＤゲート１５４ｌと、タイミング制御信号／ＣＳＬＮとインバータ１５２ｌの出力信号とを受けるＮＯＲゲート１５６ｌと、これらのＮＡＮＤゲート１５４ｌおよびＮＯＲゲート１５６ｌの出力信号に従ってビット線ＢＬを駆動するビット線電流ドライバＢＤＶｌを含む。列選択線ＣＳＬは、メモリセルアレイ上にわたって列方向に延在して配置され、コラムデコーダからの列選択信号を伝達する。書込タイミング信号ＷＴＤＰＬおよびＷＴＤＮＬは、書込データに基づいて生成される。ＮＯＲゲート１５６ｌは、電源電圧ＶＤＤと接地電圧の間の中間電圧Ｖｂｌｎをハイ側電源電圧として受ける。
ビット線電流ドライバＢＤＶｌは、図３９に示す構成と同様、電源ノードとビット線ＢＬの間に接続されかつそのゲートにＮＡＮＤゲート１５４ｌの出力信号を受けるＰチャネルＭＯＳトランジスタＰＴ１と、ビット線ＢＬと接地ノードの間に接続されかつそのゲートに、ＮＯＲゲート１５６ｌの出力信号を受けるＮチャネルＭＯＳトランジスタＮＴ１を含む。
ビット線書込電流制御回路６Ｂも同様、列選択線ＣＳＬ上の列選択信号に従ってタイミング制御信号ＣＳＬＰおよび／ＣＳＬＮを生成するタイミング制御回路１５０ｒと、書込タイミング信号ＷＴＤＮＲを受けるインバータ１５２ｒと、タイミング制御信号ＣＳＬＰと書込タイミング信号ＷＴＤＰＲとを受けるＮＡＮＤゲート１５４ｒと、タイミング制御信号／ＣＳＬＮとインバータ１５２ｒの出力信号とを受けるＮＯＲゲート１５６ｒと、ＮＡＮＤゲート１５４ｒの出力信号とＮＯＲゲート１５６ｒの出力信号に従ってビット線ＢＬへ電流を駆動するビット線電流ドライバＢＤＶｒを含む。書込タイミング信号ＷＴＤＰＲおよびＷＴＤＮＲは、書込データに基づいて生成され、データ書込期間を決定する。ＮＯＲゲート１５６ｒは、ＮＯＲゲート１５６ｌと同様、中間電圧Ｖｂｌｎをハイ側電源電圧として受ける。
ビット線電流ドライバＢＤＶｒは、ＮＡＮＤゲート１５４ｒの出力信号がＬレベルのときに、ビット線ＢＬへ電流を供給するＰチャネルＭＯＳトランジスタＰＴ２と、ＮＯＲゲート１５６ｒの出力信号がハイレベル（中間電圧レベル）のとき導通し、ビット線ＢＬから電流を接地ノードへ放電するＮチャネルＭＯＳトランジスタＮＴ２を含む。
ビット線ＢＬと交差する方向にワード線ＷＬおよびデジット線ＤＬが配設され、ビット線ＢＬとワード線ＷＬおよびデジット線ＤＬとの交差部に対応してメモリセルＭＣが配置される。メモリセルＭＣは、ビット線ＢＬに電気的に接続されかつデジット線ＤＬに磁気的に結合される磁気抵抗素子ＶＲと、ワード線ＷＬ上の信号電位に従って磁気抵抗素子ＶＲを接地ノード（ソース線）に結合するアクセストランジスタＡＴを含む。ワード線ＷＬおよびデジット線ＤＬは、それぞれワード線ドライバ１６０およびデジット線ドライバ１６２により駆動される。ワード線ドライバ１６０は、ワード線イネーブル信号ＷＬＥの活性化時、行選択信号ＲＸＳに従ってワード線ＷＬを選択状態へ駆動する。デジット線ドライバ１６２は、デジット線イネーブル信号ＤＬＥの活性化時、行選択信号ＲＸＳに従ってデジット線ＤＬへ電流を供給する。デジット線ＤＬは、図示しない端部において接地ノードに結合される。この行選択信号ＲＸＳは、図示しないロウデコーダから生成される。
列選択線ＣＳＬに対し、さらに、列選択線ＣＳＬ上の列選択信号に従って選択的に導通し、導通時、ビット線ＢＬをリードアンプ１７２に結合する読出列選択ゲート１７０が設けられる。リードアンプ１７２は、図７に示すリードアンプ１１に対応し、読出イネーブル信号ＲＤＥの活性化時、参照電流Ｉｒｅｆとビット線ＢＬを流れる電流とに基づいて内部読出データＲＤＡＴＡを生成する。リードアンプ１７２は、したがって活性化時、ビット線ＢＬへメモリセル読出電流を供給する読出電流供給部と、このビット線ＢＬを介して流れる電流と参照電流Ｉｒｅｆとを比較する電流センス回路とを含む。
この図５９に示す構成においては、列選択線ＣＳＬは、データ書込時およびデータ読出時共通に列選択信号を伝達する。したがって、列選択線ＣＳＬを駆動するコラムデコーダは、データ書込時およびデータ読出時で共用される。
図６０は、図５９に示す磁気メモリ装置のデータ書込時の動作を示す信号波形図である。以下、図６０を参照して、この図５９に示す磁気メモリ装置のデータ書込動作について説明する。
時刻ｔ４０以前においては、書込タイミング信号ＷＴＤＰＬ、ＷＴＤＮＬ、ＷＴＤＰＲおよびＷＴＤＮＲはすべてＬレベルであり、また、列選択線ＣＳＬ上の列選択信号は非選択状態にある。したがって、電流ドライバＢＤＶｌおよびＢＤＶｒは出力ハイインピーダンス状態であり、ビット線ＢＬはフローティング状態にある。また、デジット線ＤＬおよびワード線ＷＬも非選択状態である。
データ書込サイクルが始まると、時刻ｔ４０において、与えられたアドレス信号（図示せず）に従って列選択線ＣＳＬが選択状態へ駆動され、列選択線ＣＳＬ上の寄生容量分布のために大きなピーク電流が流れる。図６０においては、列選択線上の電流をＩｃｓｌで示す。
時刻ｔ４１において、列選択線ＣＳＬの電圧レベルがＨレベルとなると、タイミング制御回路１５０ｌおよび１５０ｒは、この列選択線ＣＳＬ上の列選択信号に従ってタイミング制御信号ＣＳＬＰをＨレベルへ駆動し、また、タイミング制御信号／ＣＳＬＮをＬレベルへ駆動する。応じて、ＮＡＮＤゲート１５４ｌ，１５４ｒおよびＮＯＲゲート１５６ｌおよび１５６ｒが、インバータとして動作する。この状態においては、書込タイミング信号ＷＴＤＰＬ，ＷＴＤＮＬ，ＷＴＤＰＲおよびＷＴＤＮＲはすべてＬレベルであり、ビット線電流ドライバＢＤＶｌおよびＢＤＶｒは出力ハイインピーダンス状態を維持する。
列選択線ＣＳＬがその末端においても電源電圧レベルにまで駆動されると、列選択線電流Ｉｃｓｌが、０Ｖとなる。この列選択線電流Ｉｃｓｌが０Ｖとなると、時刻ｔ４２においてデジット線イネーブル信号ＤＬＥが活性化され、デジット線ＤＬへデジット線ドライバ１６２から電流が供給され、デジット線電流Ｉｄｌが流れる。デジット線ＤＬは、その磁気抵抗素子とは磁気的に結合されているだけであるため、寄生容量は小さく、そのデジット線電流Ｉｄｌは、小さなリンギングしか生じさせず（寄生容量が小さい）、早いタイミングで所定の電流レベルに到達する。
デジット線電流Ｉｄｌが安定化すると、時刻ｔ４３において、まず書込データ（“１”）に従って書込タイミング信号ＷＴＤＰＬがＨレベルへ駆動される。応じて、図５９に示すＮＡＮＤゲート１５４ｌの出力信号がＬレベルとなり、電流ドライバＢＤＶｌにおいてＭＯＳトランジスタＰＴ１が導通し、ビット線ＢＬへ電流を供給する。このときまだ書込タイミング信号ＷＴＤＮＲはＬレベルであり、電流ドライバＢＤＶｌおよびＢＤＶｒはそれぞれにおいて、ＮチャネルＭＯＳトランジスタＮＴ１およびＮＴ２はオフ状態である。したがって、ビット線ＢＬ上のピーク電流を抑制することができ、デジット線電流Ｉｄｌとビット線電流Ｉｂｐが生成する磁場が隣接非選択メモリセルへ悪影響を及ぼすのを防止することができる。
ビット線電流Ｉｂｐが０Ｖとなり、ビット線ＢＬの電圧レベルが安定化すると、時刻ｔ４４において、書込タイミング信号ＷＴＤＮＲをＨレベルに駆動する。応じて、ＮＯＲゲート１５６ｒの出力信号が中間電圧Ｖｂｌｎレベルとなり、電流ドライバＢＤＶｒにおいてＭＯＳトランジスタＮＴ２が導通し、ビット線ＢＬの電流を放電する。このとき、ＭＯＳトランジスタＮＴ２の電流駆動力は調整されており、ＭＯＳトランジスタＮＴ２の電流駆動力で決定されるビット線電流値にまで、ビット線電流Ｉｂｐが増加する。
時刻ｔ４５においてビット線書込電流Ｉｂｐが一定値となると、この期間から、メモリセルに対するデータの書込が開始される。
時刻ｔ４６において、書込タイミング信号ＷＴＤＰＬがＬレベルとなり、応じてＮＡＮＤゲート１５４ｌの出力信号がＨレベルとなり、ビット線電流ドライバＢＤＶｌにおいてＭＯＳトランジスタＰＴ１がオフ状態となり、ビット線書込電流Ｉｂｐの供給が停止される。このとき、ビット線ＢＬは、ビット線電流ドライバＢＤＶｒのＭＯＳトランジスタＮＴ２により接地電圧レベルまで放電される。
ビット線ＢＬは接地電圧レベルにプリチャージされた後、時刻ｔ４７において、書込タイミング信号ＷＴＤＮＲをＬレベルへ駆動する。これにより、ＮＯＲゲート１５６ｒの出力信号がＬレベルとなり、ビット線電流ドライバＢＤＶｒのＭＯＳトランジスタＮＴ２がオフ状態となり、ビット線ＢＬがフローティング状態となる。
次いで、時刻ｔ４８においてデジット線イネーブル信号ＤＬＥを非活性化し、デジット線電流Ｉｄｌの供給を停止する。デジット線電流Ｉｄｌの供給停止を、ビット線ＢＬが接地電圧レベルにプリチャージされた状態で実行することにより、デジット線ＤＬの電圧低下が容量結合によりビット線に伝達され、ビット線電圧が接地電圧と異なる電圧レベルに維持されるのを防止する。
デジット線ＤＬが非選択状態へ駆動された後、時刻ｔ４９において、列選択線ＣＳＬを非選択状態へ駆動し、次いで、時刻ｔ５０においてタイミング制御信号ＣＳＬＰおよび／ＣＳＬＮがそれぞれ、ＬレベルおよびＨレベルへ駆動する。列選択線上の信号変化がビット線に伝達されてビット線が接地電圧と異なる電圧レベルに維持されるのを防止する。
デジット線ＤＬを非選択状態へ駆動した後に、列選択線ＣＳＬを非選択状態へ駆動することにより、列選択線電流Ｉｃｓｌの逆方向ピーク電流が流れても、行選択動作完了後であり、この列選択線電流Ｉｃｓｌのピーク電流が誘起する磁場が、選択メモリセルへ影響を及ぼすのを防止することができる。
上述のように、列選択線ＣＳＬを選択状態へ駆動し、列選択線にピーク電流が流れたときに、デジット線を選択し、続いて、ビット線ＢＬに電流を供給する。したがって、このようなシーケンスにおいては、列選択線ＣＳＬの選択状態への駆動時、デジット線ＤＬは非選択状態であり、またビット線ＢＬも非選択状態にあるため、列選択線電流Ｉｃｓｌによる選択メモリセルに対する誤書込は生じない。また、先の実施の形態と同様、ビット線ＢＬを２段階で駆動することにより、ビット線ピーク電流を抑制でき、隣接非選択メモリセルへの誤書込を防止することができる。また、列選択線ＣＳＬの非選択移行時には、デジット線ＤＬは非選択状態に移行されており、この列選択線のピーク電流による選択メモリセルへの誤書込は生じない。
このデータ書込動作時、列選択線ＣＳＬ上の列選択信号に従って、読出列選択ゲート１７０が導通する。しかしながら、読出イネーブル信号ＲＤＥは非活性状態であり、リードアンプ１７２は非活性状態に維持され、ビット線ＢＬへの読出電流の供給は生じない。
図６１は、図５９に示す磁気メモリ装置のデータ読出時の動作を示す信号波形図である。以下、図６１を参照して、図５９に示す磁気メモリ装置のデータ読出動作について説明する。
データ読出時においては、書込タイミング信号ＷＴＤＰＬ，ＷＴＤＮＬ，ＷＴＤＰＲおよびＷＴＤＮＲは、すべてＬレベルである。したがってこの状態においては、列選択信号の状態にかかわらず、ビット線電流ドライバＢＤＶｌおよびＢＤＶｒは出力ハイインピーダンス状態に維持される。
時刻ｔ５０において、列選択線ＣＳＬが選択状態へ駆動され、応じて読出列選択ゲート１７０がオン状態となり、ビット線ＢＬがリードアンプ１７２に結合される。
この列選択線ＣＳＬの選択状態の駆動に従って、時刻ｔ５１においてタイミング制御信号ＣＳＬＰおよび／ＣＳＬＮがそれぞれＨレベルおよびＬレベルへ駆動される。しかしながら、この状態においては、書込タイミング信号ＷＴＤＰＬ，ＷＴＤＮＬ，ＷＴＤＰＲおよびＷＴＤＮＲはすべてＬレベルであり、ビット線電流ドライバＢＤＶｌおよびＢＤＶｒは出力ハイインピーダンス状態を維持する。
時刻ｔ５２において、ワード線イネーブル信号ＷＬＥに従ってワード線ドライバ１６０が活性化され、列選択信号ＲＸＳが指定するワード線ＷＬが選択状態へ駆動される。このワード線ＷＬが選択状態へ駆動されると、メモリセルＭＣにおいて、アクセストランジスタＡＴが導通し、磁気抵抗素子ＶＲを接地ノードへ結合する。リードアンプ１７２は、リードアンプイネーブル信号ＲＤＥの活性化に従って読出電流をビット線ＢＬへ供給しており、このビット線ＢＬからメモリセルＭＣを介して接地ノードへ流れる電流と参照電流Ｉｒｅｆとの比較に基づいて内部読出データＲＤＡＴＡを生成する。
時刻ｔ５３において、列選択線ＣＳＬが非選択状態へ駆動されると、読出列選択ゲート１７０が非導通状態となり、データ読出期間が完了する。この列選択線ＣＳＬの非活性化に応答して、時刻ｔ５４において、ＣＳＬＰおよび／ＣＳＬＮがそれぞれＨレベルおよびＬレベルへ駆動される。
続いて、時刻ｔ５５においてワード線イネーブル信号ＷＬＥが非活性化され、ワード線ドライバ１６０が、ワード線ＷＬを非選択状態へ駆動する。
なお、データ読出時におけるワード線ＷＬの選択状態への駆動タイミングとリードアンプ１７２の活性化タイミングは、たとえば、以下の関係に設定される。列選択線ＣＳＬの選択後、リードアンプ１７２を活性化し、ビット線ＢＬに読出電流を供給して、ビット線ＢＬを読出電圧レベルにプリチャージする。この後、ワード線ＷＬを選択状態へ駆動する。ビット線ＢＬへの読出電流のピーク電流を抑制し、正確に、ビット線電流と参照電流Ｉｒｅｆとの差に基づいてデータの読出を行なう。
図６２は、図５９に示す各制御信号を発生する部分の構成を概略的に示す図である。図６２において、制御信号発生部は、外部からの動作モードを指示するコマンドＣＭＤとクロック信号ＣＬＫとを受け、読出モード指示信号ＲＥまたは書込モード指示信号ＷＥを活性化するモード検出回路１８０と、これらの読出モード指示信号ＲＥおよび書込モード指示信号ＷＥを受けるＯＲゲート１８１と、ＯＲゲート１８１の出力信号に従って内部動作活性化信号ＡＣＴを生成する内部動作活性制御回路１８２を含む。モード検出回路１８０は、クロック信号ＣＬＫに同期して外部からのコマンドＣＭＤを取込み、このクロック信号のエッジで取込んだコマンドＣＭＤがデータ読出モードを指定するときには読出モード指示信号ＲＥを活性化し、またコマンドＣＭＤがデータ書込モードを指定するときには、書込モード指示信号ＷＥを活性化する。これらの読出モード指示信号ＲＥおよび書込モード指示信号ＷＥは、読出サイクル期間および書込サイクル期間、それぞれ、活性化される。
内部動作活性制御回路１８２は、ＯＲゲート１８１の出力信号がＨレベル（活性状態）となると、内部動作活性化信号ＡＣＴを所定のタイミングで所定期間活性状態へ駆動する。この内部動作活性化信号ＡＣＴにより内部動作活性化期間が決定される。内部動作活性化信号ＡＣＴがコラムデコーダ１８３へ与えられ、コラムデコーダ１８３は、この内部動作活性化信号ＡＣＴの活性化に従って図示しない列アドレス信号のデコード動作を行ない、選択列に対応する列選択線ＣＳＬを選択状態へ駆動する。この内部動作活性化信号ＡＣＴは、また、ロウデコーダへ与えられ、行選択動作が行なわれ、図５９に示す行選択信号ＲＸＳが生成される。
制御信号発生部は、さらに、読出モード指示信号ＲＥと内部動作活性化信号ＡＣＴとに従ってリードアンプイネーブル信号ＲＤＥを生成するリードアンプ制御回路１８４と、読出モード指示信号ＲＥと内部動作活性化信号ＡＣＴとに従ってワード線イネーブル信号ＷＬＥを活性化するワード線活性制御回路１８５と、書込モード指示信号ＷＥと内部動作活性化信号ＡＣＴとに従ってデジット線イネーブル信号ＤＬＥを生成するデジット線活性制御回路１８６と、書込モード指示信号ＷＥと内部動作活性化信号ＡＣＴとに従って所定のタイミングで書込イネーブル信号ＷＤＥを生成する書込制御回路１８７を含む。
リードアンプ制御回路１８４は、読出モード指示信号ＲＥが活性状態にありかつ内部動作活性化信号ＡＣＴが活性状態のとき、所定期間活性状態にリードアンプイネーブル信号ＲＤＥを設定する。ワード線活性制御回路１８５は、読出モード指示信号ＲＥが活性状態にありかつ内部動作活性化信号ＡＣＴが活性状態のとき、ワード線イネーブル信号ＷＬＥを活性化する。このワード線イネーブル信号ＷＬＥの活性化は、リードアンプイネーブル信号ＲＤＥの活性化より遅れて行なわれる。ビット線に読出電流が供給されて安定化した後に選択ワード線が選択状態へ駆動される。
デジット線活性制御回路１８６は、書込モード指示信号ＷＥの活性化と内部動作活性化信号ＡＣＴの活性化に従ってデジット線イネーブル信号ＤＬＥを活性状態へ駆動する。このデジット線イネーブル信号ＤＬＥは、内部動作活性化信号ＡＣＴが活性化され、コラムデコーダ１８３がデコード動作を行なった後に活性化される。
これらのリードアンプ制御回路１８４、ワード線活性制御回路１８５およびデジット線活性制御回路１８６のそれぞれの出力する信号ＲＤＥ、ＷＬＥおよびＤＬＥの活性／非活性化タイミングは、内部で、遅延回路などを用いて適当なタイミングに設定される。
制御信号発生部は、さらに、書込イネーブル信号ＷＤＥと内部書込データＷＤＡＴＡとに従って書込タイミング信号ＷＴＤＰＬを生成する左側Ｐタイミング制御回路１８８と、補の内部書込データ／ＷＤＡＴＡと書込イネーブル信号ＷＤＥとに従って書込タイミング信号ＷＴＤＮＬを生成する左側Ｎタイミング制御回路１８９と、補の内部書込データ／ＷＤＡＴＡと書込イネーブル信号ＷＤＥとに従って書込タイミング信号ＷＴＤＰＲを生成する右側Ｐタイミング制御回路１９０と、書込イネーブル信号ＷＤＥと内部書込データＷＤＡＴＡとに従って書込タイミング信号ＷＴＤＮＲを生成する右側Ｎタイミング制御回路１９１を含む。
Ｐタイミング制御回路１８８および１９０は同一構成を有し、またＮタイミング制御回路１８９および１９１が同一構成を有する。Ｐタイミング制御回路１８８および１９０は、たとえばＡＮＤゲートで構成され、Ｎタイミング制御回路１８９および１９１各々は、ＡＮＤゲートと、このＡＮＤゲートの出力信号を遅延する遅延回路とで構成される。すなわち、列選択信号ＣＳＬが選択状態へ駆動された後、書込制御回路１８９から適当なタイミングで書込活イネーブル信号ＷＤＥが活性化されると、書込タイミング信号ＷＴＤＰＬおよびＷＴＤＰＲの一方がＨレベルへ駆動される。書込タイミング信号ＷＴＤＰＬおよびＷＴＤＰＲが活性化されて所定期間が経過すると、ビット線放電用ＮチャネルＭＯＳトランジスタに対する書込タイミング制御信号ＷＴＤＮＬまたはＷＴＤＮＲがＨレベルの活性状態へ駆動される。また、書込タイミング信号ＷＴＤＰＬまたはＷＴＤＰＲが非活性された後、書込タイミング信号ＷＴＤＮＬまたはＷＴＤＮＲが非活性状態へ駆動される。これらの書込タイミング信号ＷＴＤＰＬおよびＷＴＤＰＲと書込タイミング信号ＷＴＤＮＬおよびＷＴＤＮＲの活性／非活性の遅延時間が、遅延回路を用いて適当に定められる。
この図６２に示す制御信号発生部を利用することにより、データ書込時およびデータ読出時に共通に、コラムデコーダ１８３およびロウデコーダを用いてメモリセルへの行および列選択およびデータの書込／読出を行なうことができる。
以上のように、この発明の実施の形態１０に従えば、データ書込時、列選択線、デジット線、ビット線をこの順で駆動し、次いでビット線、デジット線および列選択線の順で非選択状態へ駆動しており、各配線におけるピーク電流が重畳されるのを防止でき、選択メモリセルおよび非選択メモリセルのデータが、ピーク電流に誘起される磁場により書換えられるのを防止することができる。
また、データ書込時は、書込タイミング信号、データ読出時はワード線によりデータの書込および読出タイミングをそれぞれ決定しており、列選択線を選択状態へ駆動するタイミングは、データ書込および読出で共通にすることができ、列選択線を書込および読出両者で共用することができ、回路レイアウト面積を低減することができる。
［実施の形態１１］
図６３は、この発明の実施の形態１１に従う磁気メモリ装置の要部の構成を概略的に示す図である。図６３において、メモリセルアレイ２００の両側に、ビット線書込電流制御回路６Ａおよび６Ｂが配置される。メモリセルアレイ２００上をわたって列方向に延在して列選択線ＣＳＬ０−ＣＳＬｎが配設される。これらの列選択線ＣＳＬ０−ＣＳＬｎへは、コラムデコーダ２０１からの列選択信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞がそれぞれ伝達される。このコラムデコーダ２０１は、書込モード指示信号ＷＥ（または内部動作活性化信号ＡＣＴ：図６２参照）と列アドレス信号ＹＡＤとに従って、列選択信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞のいずれかを選択状態へ駆動する。
ビット線書込電流制御回路６Ａは、ビット線ＢＬ０−ＢＬｎそれぞれに対して設けられる電流制御ドライブ回路ＢＣＴＬ０−ＢＣＴＬｎを含む。これらの制御ドライブ回路ＢＣＴＬ０−ＢＣＴＬｎは、同一構成を有するため、図６３においては、制御ドライブ回路ＢＣＴＬ０の構成を代表的に示す。制御ドライブ回路ＢＣＴＬ０は、内部書込データＷＤＡＴＡと列選択信号ＣＳＬ＜０＞とを受けるゲート回路２０２ａと、ゲート回路２０２ａの出力信号に従ってビット線ＢＬ０を駆動する電流ドライバ２０３ａを含む。残りの制御ドライブ回路ＢＣＴＬ１−ＢＣＴＬｎも、共通に内部書込データＷＤＡＴＡを受け、それぞれ対応の列選択信号ＣＳＬ＜１＞−ＣＳＬ＜ｎ＞の選択時、内部書込データＷＤＡＴＡが決定する方向に対応のビット線に電流を駆動する。
制御ドライブ回路ＢＣＴＬ０−ＢＣＴＬｎの電流ドライバ２０３ａに共通に、電流源２０４ｌからの定電流が供給される。ゲート回路２０２ａの構成は、先の実施の形態１から１０のいずれの構成が用いられてもよく、また従来と同様の構成が利用されてもよい。電流ドライバ２０３ａは、非選択時、出力ハイインピーダンス状態に設定されるトライステートインバータバッファの構成を有する。
ビット線書込電流制御回路６Ｂも同様、ビット線ＢＬ０−ＢＬｎそれぞれに対応して設けられる制御ドライブ回路ＢＣＴＲ０−ＢＣＴＲｎを含む。これらの制御ドライブ回路ＢＣＴＲ０−ＢＣＴＲｎへは共通に補の内部書込データ／ＷＤＡＴＡが与えられ、また、それぞれ列選択信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞が与えられる。制御ドライブ回路ＢＣＴＲ０−ＢＣＴＲｎは同一構成を有するため、図６３においては、制御ドライブ回路ＢＣＴＲ０の構成を代表的に示す。この制御ドライブ回路ＢＣＴＲ０は、補の内部書込データ／ＷＤＡＴＡと列選択信号ＣＳＬ＜０＞を受けるゲート回路２０２ｂと、ゲート回路２０２ｂの出力信号に従ってビット線ＢＬ０に電流を供給する電流ドライバ２０３ｂを含む。このゲート回路２０２ｂは、ゲート回路２０２ａと同様の構成を有し、実施の形態１から１０のいずれの構成を備えていてもよく、また従来と同様の構成であってもよい。制御ドライブ回路ＢＣＴＲ０−ＢＣＴＲｎに含まれる電流ドライバ２０３ｂに共通に、電流源２０４ｒからの定電流が供給される。また、制御ドライブ回路ＢＣＴＲ０−ＢＣＴＲｎは、それぞれ対応の列選択信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞の選択時、補の内部書込データ／ＷＤＡＴＡが規定する方向に対応のビット線の電流を駆動する。
図６４は、図６３に示す列選択線ＣＳＬ０−ＣＳＬｎの配置を概略的に示す図である。図６４においては、列選択線ＣＳＬ０およびＣＳＬ１の平面レイアウトを概略的に示す。列選択線ＣＳＬ０およびＣＳＬ１は、同じ配置を有するため、図６４においては、列選択線ＣＳＬ０に対する構成要素に参照番号を付す。
列選択線ＣＳＬ０は、コラムデコーダ２０１からの列選択信号ＣＳＬ＜０＞を受ける主配線２１０ｌと、ビット線ＢＬ０と平行に、かつ平面的にみてビット線ＢＬ０を間に挟むように配置される分割配線２１１ａおよび２１１ｂと、これらの分割配線２１１ａおよび２１１ｂを主配線２１０ｌに接続する取出配線２１２ｌと、分割配線２１１ａおよび２１１ｂの他方端を、主配線２１０ｒに接続する取出配線２１２ｒを含む。
ビット線ＢＬ０およびＢＬ１には、それぞれ、磁気抵抗素子ＴＭＲが整列して配置される。列選択線ＣＳＬ０およびＣＳＬ１は、ビット線ＢＬ０およびＢＬ１よりも上層に配置される。分割配線２１１ａおよび２１１ｂには、主配線２１０ｌおよび２１０ｒを流れる電流の１／２の大きさの電流が流れ、誘起磁場が半減される。また、ビット線ＢＬ０およびＢＬ１とこれらの分割配線２１１ａおよび２１１ｂは、平面図的に見て位置がずらされて配置されており、分割配線２１１ａおよび２１１ｂからビット線ＢＬ０の磁気抵抗素子ＴＭＲに至る距離を、ビット線ＢＬ０および列選択線ＣＳＬ０を整列して配置する場合に比べて長くすることができ、列選択線ＣＳＬ０の誘起磁場がビット線ＢＬ０に及ぼす影響を抑制する。
図６５は、図６３および図６４に示すビット線および列選択線配置におけるデータ書込時のビット線および列選択線の電流波形を概略的に示す図である。図６５においては、ビット線ＢＬ０が選択されるときの列選択線およびビット線の電流波形を示す。
時刻Ｔａにおいて、列選択信号ＣＳＬ＜０＞が選択状態へ駆動され、列選択線ＣＳＬ０に電流が供給され、ピーク電流が流れる。この列選択信号ＣＳＬ＜０＞の選択状態への移行に従って、電流ドライバ２０３ａまたは２０３ｂ（図６３参照）により、ビット線ＢＬ０へ電流が供給され、ビット線（ＢＬ）に電流が流れ、その後、ビット線ＢＬの電流および電圧レベルが安定する。
データ書込完了後、時刻Ｔｂにおいて列選択信号ＣＳＬ＜０＞を非選択状態へ駆動すると、列選択線ＣＳＬ０へは、選択時と逆方向に放電電流が流れる。図６５においては列選択線に負電流が流れるように示す。この列選択信号ＣＳＬ＜０＞の非選択状態への移行に応答して、ビット線ＢＬ０への電流供給が停止され、ビット線電流の供給が停止される。
時刻Ｔａおよび時刻Ｔｂにおいて、それぞれ列選択線ＣＳＬ０において列選択信号ＣＳＬ＜０＞の選択および非選択移行時に大きな列選択線ピーク電流がその列選択線ＣＳＬの充放電のために生じる。
図６６（Ａ）および（Ｂ）は、図６５に示す時刻Ｔａにおける列選択線の誘起磁場を模式的に示す図であり、図６６（Ａ）には、従来の配置における列選択線の誘起磁場を示し、図６６（Ｂ）に、本実施の形態１１における列選択線の配置における列選択線誘起磁場を示す。
図６６（Ａ）に示すように、列選択線ＣＳＬ０とビット線ＢＬ０が、整列して配置される場合、時刻Ｔａにおける列選択線のピーク電流が、ビット線ＢＬ０の電流と同一方向に流れる（紙面の裏側から表側に向かって）。この場合、メモリセルの磁気抵抗素子ＴＭＲにおいては、ビット線ＢＬ０の列選択線ＣＳＬ０の誘起磁場が同一方向に印加され、必要以上に大きな磁場が印加される。一方、図６６（Ｂ）に示すように、列選択線を分割配線２１１ａおよび２１１ｂで構成し、ビット線ＢＬ０と位置をずらして対称な位置に配置することにより、これらの分割配線２１１ａおよび２１１ｂが誘起する磁場は、磁気抵抗素子ＴＭＲに対して逆方向となり、互いに相殺される。したがって磁気抵抗素子ＴＭＲにおいては、ビット線ＢＬ０を流れる電流が誘起する磁場が印加され、正確に、メモリセルにデータを書込むことができる。また、隣接ビット線に対しては、分割配線２１１ａおよび２１１ｂが駆動する電流は、非分割構造の場合と較べて半減されており、その誘起磁場は小さく、隣接列のメモリセルの影響は十分に小さくされる。
図６７（Ａ）および（Ｂ）は、図６５に示す時刻Ｔｂにおける列選択線およびビット線の誘起磁場を模式的に示す図であり、図６７（Ａ）には、従来の配置の場合を示し、図６７（Ｂ）には、本実施の形態１１における配置における場合を示す。図６７（Ａ）に示すように、ビット線ＢＬ０と列選択線ＣＳＬ０が、平面図的に見て整列して配置される場合、このビット線ＢＬ０にピーク電流が流れている状態で、列選択線ＣＳＬ０が非選択状態へ駆動されるため、これらの列選択線ＣＳＬ０およびビット線ＢＬ０に逆方向に電流が流れる。したがって、磁気抵抗素子ＴＭＲには、ビット線ＢＬ０の誘起磁場と列選択線ＣＳＬ０の誘起磁場が逆方向に印加され、この磁気抵抗素子ＴＭＲが固定層の磁化方向と完全な平行または反平行状態からずれた状態に設定される状態が生じる。この場合、磁気抵抗素子ＴＭＲの抵抗値が自由層および固定層の磁化方向が平行および反平行状態の抵抗値の中間値をとり、正確にデータを記憶することができず、応じて正確にデータを読出すことができなくなるという問題が生じる。
一方、図６７（Ｂ）に示すように、分割配線２１１ａおよび２１１ｂ上に列選択信号ＣＳＬ＜０＞を伝達し、これらの分割配線２１１ａおよび２１１ｂを、ビット線ＢＬ０と垂直な軸に対して線対称な位置に配置することにより、これらの列選択線ＣＳＬ０の誘起磁場は、分割配線２１１ａおよび２１１ｂにより、ビット線ＢＬ０領域で相殺され、磁気抵抗素子ＴＭＲにおいては、ビット線ＢＬ０の誘起磁場が印加されるだけであり、正確なデータの書込を行なうことができる。この場合、分割配線２１１ａおよび２１１ｂが、隣接セルにその誘起磁場を印加する場合が生じる。しかしながら、前述のように、分割配線２１１ａおよび２１１ｂは、その流れる電流量が半減されており、誘起磁場は小さく、隣接非選択メモリセルにおける磁場方向の反転は生じない。
図６８は、列選択線ＣＳＬ０およびビット線ＢＬ０の他の電流波形を示す図である。図６８において、時刻Ｔｃにおいて、列選択信号ＣＳＬ＜０＞が選択状態へ駆動され、列選択線ＣＳＬに大きなピーク電流が流れ、続いて列選択線ＣＳＬが所定電圧（電源電圧）レベルで安定化する。この列選択信号ＣＳＬ＜０＞の選択状態への駆動に応答してビット線ＢＬ０においても、ビット線電流ドライバより電流が供給される。この時刻Ｔｃにおいては、ビット線ＢＬ０を流れる電流は、列選択線ＣＳＬ上を流れる電流と逆方向に流れる。図６８においては負方向に電流が流れるように示す。
時刻Ｔｄにおいては、列選択動作が完了し、列選択信号ＣＳＬ＜０＞が非選択状態へ駆動され、逆方向に大きなピーク電流が流れる。この列選択信号ＣＳＬ＜０＞の非選択状態への移行に応答して、ビット線ＢＬ０が非選択状態へ駆動される。この列選択信号ＣＳＬ＜０＞の非選択状態移行時、ビット線ＢＬ０には、ビット線書込電流が流れている。
図６８に示す電流波形においては、列選択時、ビット線および列選択線に逆方向に電流が流れ、列選択信号非活性化時、列選択線およびビット線に同方向に電流が流れる。
図６９（Ａ）および（Ｂ）は、図６８における時刻Ｔｃにおける列選択線およびビット線の磁気抵抗素子ＴＭＲに対する誘起磁場を模式的に示す図である。図６９（Ａ）は、ビット線ＢＬ０と列選択線ＣＳＬ０が整列して配置される場合の磁場を示し、図６９（Ｂ）は、本実施の形態１１に従う配置における磁場を模式的に示す。
図６９（Ａ）に示すように、列選択線およびビット線を整列して配置した構成において、時刻Ｔｃにおいて、ビット線ＢＬ０および列選択線ＣＳＬ０に逆方向に電流が流れた場合、磁気抵抗素子ＴＭＲには、逆方向に磁場が印加される。したがって、この後、ビット線ＢＬ０上の書込電流によりデータの書込を行なう場合、このデータの書込が不十分となる可能性がある。一方、図６９（Ｂ）に示すように、列選択線ＣＳＬ０が分割配線２１１ａおよび２１１ｂで構成される場合、これらの分割配線２１１ａおよび２１１ｂの誘起磁場は、磁気抵抗素子ＴＭＲにおいて、逆方向となり、その列選択線ＣＳＬ０の誘起磁場の磁気抵抗素子ＴＭＲへの影響は相殺される。したがって、ビット線ＢＬ０を流れる書込電流に従って正確に、メモリセルへのデータの書込を行なうことができる。
図７０（Ａ）および（Ｂ）は、図６８に示す時刻Ｔｄにおける列選択線およびビット線の磁気抵抗素子ＴＭＲに対する誘起磁場を模式的に示す図である。図７０（Ａ）は、ビット線および列選択線が整列して配置される場合の磁場を模式的に示し、図７０（Ｂ）は、本実施の形態１１に従う配置における磁場を模式的に示す。
図７０（Ａ）に示すように、列選択線およびビット線整列構造において、時刻Ｔｄにおいて列選択信号ＣＳＬ＜０＞が非選択状態へ駆動されるとき、ビット線ＢＬ０に書込電流が流れている場合、同一方向に列選択線およびビット線に電流が流れ、磁気抵抗素子ＴＭＲに対し、この列選択線ＣＳＬ０の誘起磁場が印加される。しかしながら、この場合には、同一方向に磁気抵抗素子ＴＭＲの磁化が促進されるだけであり、特に問題は生じない。
また図７０（Ｂ）に示すように、ビット線ＢＬ０および分割配線２１１ａおよび２１１ｂに同一方向に電流が流れる場合でも、これらの分割配線２１１ａおよび２１１ｂが誘起する磁場ＨａおよびＨｂは、ビット線ＢＬ０および磁気抵抗素子ＴＭＲに対しては、逆方向に印加され、これらの磁場ＨａおよびＨｂの磁極抵抗素子ＴＭＲに対する影響は相殺される。
したがって、図６５から図７０に示すように、列選択線を分割構造とし、ビット線に対し、対称な位置に分割配線を配置することにより、列選択線がメモリセルアレイ上へわたって延在して配置され、列選択信号の選択時および非選択移行時いずれの場合においてもその寄生容量によりピーク電流が大きくなる場合においても、正確に列選択線の誘起磁場の影響を抑制して正確にデータの書込を行なうことができる。特に、ビット線書込電流を
供給する期間を、列選択信号により規定することができ、データ書込時のビット線電流の制御が容易となる。
また、列選択線を、平面図的に見てビット線とずらして配置する場合においても、分割配線構造であり、列選択線駆動時の電流量は低減されるため、隣接ビット線を接続するメモリセル（磁気抵抗素子）に対する影響は十分に抑制される。
［変更例］
図７１は、この発明の実施の形態１１の変更例の磁気メモリ装置の要部の構成を概略的に示す図である。図７１において、磁気メモリ装置は、メモリセルアレイ２００に列方向に延在して配置されるビット線ＢＬ０−ＢＬｎと、メモリセルアレイ上をわたって列方向に延在して所定数のビット線ごとに配置されるメイン列選択線ＭＣＳＬ０−ＭＣＳＬｍを含む。図７１に示す構成においては、１つのメイン列選択線ＭＣＳＬｉが、２本のビット線ＢＬｊおよびＢＬｊ＋１に対して設けられる。
メイン列選択線を駆動するために、書込モード指示信号ＷＥの活性化時列アドレス信号ＹＡＤの上位ビットをデコードし、メイン列選択信号ＭＣＳＬ＜０＞−ＭＣＳＬ＜ｍ＞を生成するコラムデコーダ２２０と、書込モード指示信号ＷＥの活性化に応答して列アドレス信号ＹＡＤの下位アドレスビットをデコードし、サブ列選択信号ＳＣＳＬ＜０＞およびＳＣＳＬ＜１＞を生成するサブデコーダ２２２ｌおよび２２２ｒが設けられる。サブデコーダ２２２ｌおよび２２２ｒは、それぞれ、ビット線書込電流制御回路６Ａおよび６Ｂに対応して配置される。
ビット線書込電流制御回路６Ａは、ビット線ＢＬ０−ＢＬｎそれぞれに対応して設けられる電流制御ドライブ回路ＢＣＴＬ０−ＢＣＴＬｎを含み、ビット線書込電流制御回路６Ｂは、ビット線ＢＬ０−ＢＬｎそれぞれに対応して設けられる電流制御ドライブ回路ＢＣＴＲ０−ＢＣＴＲｎを含む。電流制御ドライブ回路ＢＣＴＬ０−ＢＣＴＬｎは同一構成を有するため、電流制御ドライブ回路ＢＣＴＬ０の構成を代表的に示し、また、電流制御ドライブ回路ＢＣＴＲ０−ＢＣＴＲｎは同一構成を有するため、電流制御ドライブ回路ＢＣＴＲ０の構成を代表的に示す。電流制御ドライブ回路ＢＣＴＬ０は、内部書込データＷＤＡＴＡと対応のメイン列選択信号ＭＣＳＬ＜０＞とサブ列選択信号ＳＣＳＬ＜０＞とを受けるゲート回路２２４ａと、ゲート回路２２４ａの出力信号に従ってビット線ＢＬ０を駆動する電流ドライバ２２６ａを含む。電流制御ドライブ回路ＢＣＴＬ１へは、メイン列選択信号ＭＣＳＬ＜０＞とサブ列選択信号ＳＣＳＬ＜１＞が与えられる。電流制御ドライブ回路ＢＣＴＬ２へは、メイン列選択信号ＭＣＳＬ＜１＞とサブ列選択信号ＳＣＳＬ＜０＞が与えられる。最終の電流制御ドライブ回路ＢＣＴＬｎへは、メイン列選択信号ＭＣＳＬ＜ｍ＞とサブ列選択信号ＳＣＳＬ＜１＞が与えられる。
また、電流制御ドライブ回路ＢＣＴＬ０−ＢＣＴＬｎへは、交互にサブ列選択信号ＳＣＳＬ＜０＞およびＳＣＳＬ＜１＞が与えられ、２つの電流ドライブ制御回路に共通に、メイン列選択信号が与えられる。内部書込データＷＤＡＴＡが、これらの電流制御ドライブ回路ＢＣＴＬ０−ＢＣＴＬｎに共通に与えられる。
電流制御ドライブ回路ＢＣＴＲ０は、補の内部書込データ／ＷＤＡＴＡとメイン列選択信号ＭＣＳＬ＜０＞とサブ列選択信号ＳＣＳＬ＜０＞を受けるゲート回路２２４ｂと、ゲート回路２２４ｂの出力信号に従ってビット線ＢＬ０の電流を駆動する電流ドライバ２２６ｂを含む。電流制御ドライブ回路ＢＣＴＲ１へは、サブ列選択信号ＳＣＳＬ＜１＞とメイン列選択信号ＭＣＳＬ＜０＞が与えられ、電流制御ドライブ回路ＢＣＴＲ２、メイン列選択信号ＭＣＳＬ＜１＞とサブ列選択信号ＳＣＳＬ＜０＞が与えられる。電流制御ドライブ回路ＢＣＴＲｎへは、メイン列選択信号ＭＣＳＬ＜ｍ＞とサブ列選択信号ＳＣＳＬ＜１＞が与えられる。これらの電流制御ドライブ回路ＢＣＴＲ０−ＢＣＴＲｎは共通に補の内部書込データ／ＷＤＡＴＡが与えられる。ゲート回路２２４ａおよび２２４ｂは、従来と同様の構成であってもよく、また先の実施の形態１から１０に示すタイミング制御回路を含んでもよい。
また電流ドライバ２２６ａへは、共通に、電流源２０４ｌからの定電流が供給され、また電流ドライバ２２６ｂへは、定電流源２０４ｒからの定電流が供給される。
この図７１に示す磁気メモリ装置においては、列選択信号が、メイン列選択信号とサブ列選択信号の階層構造を有している。メイン列選択信号ＭＣＳＬ＜０＞−ＭＣＳＬ＜ｍ＞とサブ列選択信号ＳＣＳＬ＜０＞およびＳＣＳＬ＜１＞とにより１つのビット線が指定される。
図７２は、図７１に示すメイン列選択線ＭＣＳＬ０−ＭＣＳＬｍの平面レイアウトを概略的に示す図である。図７２においては、メイン列選択信号ＭＣＳＬ＜０＞およびＭＣＳＬ＜１＞を伝達するメイン列選択線の平面配置を示す。また、メイン列選択線ＭＣＳＬ０およびＭＣＳＬ１は、同一平面配置を有するため、図７２においては、メイン列選択線ＭＣＳＬ０に対し、その構成要素に参照番号を付す。
メイン列選択線ＭＣＳＬ０は、図７１に示すコラムデコーダからのメイン列選択信号ＭＣＳＬ＜０＞を受ける主配線２３０と、ビット線ＢＬ０およびＢＬ１を間に挟むように列方向に延在して配置される分割配線２３１ａ、２３１ｂおよび２３１ｃと、これらの分割配線２３１ａ−２３１ｃの一方端を共通に主配線２３０に結合する取出配線２３３ａと、分割配線２３１ａ−２３１ｃの他方端を主配線２３２に結合する取出配線２３３ｒを含む。すなわち、メイン列選択線ＭＣＳＬ０は、３分割構造とされ、平面レイアウトにおいて分割配線２３１ａおよび２３１ｂの間にビット線ＢＬ０が配置され、分割配線２３１ｂおよび２３１ｃの間にビット線ＢＬ１が配置される。
ビット線ＢＬ０に対してはその両側に電流制御ドライブ回路ＢＣＴＬ０およびＢＣＴＲ０が配置され、またビット線ＢＬ１に対してはその両側に、電流制御ドライブ回路ＢＣＴＬ１およびＢＣＴＲ１が配設される。
図７３は、図７２に示すメイン列選択線分割構造における誘起磁場を模式的に示す図である。図７３においては、分割配線２３１ａ−２３１ｃがそれぞれ誘起する磁場を、破線で示す。メイン列選択線ＭＣＳＬ＜０＞の活性および非活性化時においては、分割配線２３１ａ−２３１ｃに同一方向に電流が流れる。したがって、これらの分割配線２３１ａ−２３１ｃが誘起する磁場はすべて同一方向となる。したがって、分割配線２３１ａ−２３１ｂが誘起する磁場はビット線ＢＬ０について、逆方向となり互いに相殺される。同様、分割配線２３１ｂおよび２３１ｃが誘起する磁場がビット線ＢＬ１に対して及ぼす磁場は、互いに逆方向となり相殺される。
この場合、分割配線２３１ａおよび２３１ｃから、隣接ビット線ＢＬａおよびＢＬ２に磁場が誘起される。しかしながら、このメイン列選択線が分割構造とされており、分割配線２３１ａ−２３１ｃそれぞれを流れる電流は、主配線２３０および２３２を流れる電流の１／３倍程度であり、その磁場は十分小さく、隣接ビット線の磁気抵抗素子ＴＭＲに対し何ら悪影響は及ぼさない。
なお、メイン列選択線が３分割構造とされる場合、隣接メイン列選択線の分割配線が、隣接ビット線の間に配置される。すなわち、図７３において分割配線２３１ａおよび２３１ｃに隣接して、隣接メイン列選択線の分割配線が配置される。また、平面レイアウトにおいて、隣接ビット線間に、１つの分割配線および２つの分割配線が交互に配置される。しかしながら、この場合、ビット線３ピッチを２分割配線分、および１分割配線分と交互に繰返し切換えることにより、各分割配線を対応のビット線に対して等距離に配置することができる。たとえば、ビット線ＢＬ０に関して、分割配線２３１ａおよび２３１ｂを、ビット線ＢＬ０と垂直な軸に関して対称な位置に配置することにより等距離に配置することができる。
なお、サブ列選択信号ＳＣＳＬ＜０＞およびＳＣＳＬ＜１＞を伝達する配線２３４ｌ，２３４ｒおよび２３５ｌおよび２３５ｒは、この分割配線２３１ａ−２３１ｃよりも下層の配線であってもよく、また上層の配線であってもよい。
［メイン列選択線の変更例］
図７４は、メイン列選択線の他の構造を概略的に示す図である。図７３において、メイン列選択線ＭＣＳＬ０およびＭＣＳＬ１の構造を代表的に示す。この図７３に示すメイン列選択線の構造は、以下の点で、列選択線ＣＳＬ０およびＭＣＳＬ１の構造と異なる。すなわち、メイン列選択線ＭＣＳＬ０は、分割配線２３１ｄ−２３１ｇに分割され、またメイン列選択線ＭＣＳＬ１は、４つの分割配線２３１ｈ−２３１ｋに分割される。これらの分割配線２３１ｄ−２３１ｋは、それぞれ、隣接ビット線の間に２本ずつ配置される。すなわち、ビット線ＢＬ０およびＢＬ１の間に、分割配線２３１ｅおよび２３１ｆが配設され、ビット線ＢＬ１およびＢＬ２の間に、分割配線２３１ｇおよび２３１ｈが配設される。ビット線ＢＬ２およびＢＬ３の間に、分割配線２３１ｉおよび２３１ｊが配設される。図７３に示す他の構成は、図７２に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図７５は、図７４に示すメイン列選択線構造の誘起磁場を模式的に示す図である。図７５においては、磁気抵抗素子ＴＭＲは示していない。メイン列選択線ＭＣＳＬ０の選択時においては、分割配線２３１ｄ−２３１ｇに電流が流れ、分割配線２３１ｈ−２３１ｋは、非選択状態の電圧レベルに維持される。したがって、ビット線ＢＬ０に対して、分割配線２３１ｄおよび２３１ｅの誘起磁場が逆方向に印加され、これらの分割配線２３１ｄおよび２３１ｅからのビット線ＢＬ０に対する磁場の影響は相殺される。このとき、分割配線２３１ｆの誘起磁場がビット線ＢＬ０に影響を及ぼすことが考えられる。しかしながら、メイン列選択線ＭＣＳＬ０が４分割構造であり、分割配線２３１ｄ−２３１ｇそれぞれを流れる電流は、非分割構造の場合に較べて１／４倍程度の電流の大きさに低減されており、その誘起磁場は十分小さく、また、ビット線ＢＬ０と分割配線２３１ｆとの距離も長く、分割配線２３１ｆが生成する誘起磁場は、ビット線ＢＬ０には、ほぼ影響を及ぼさない。
同様、ビット線ＢＬ１に対しても、分割配線２３１ｆおよび２３１ｇにより、逆方向の磁場が印加され、これらの分割配線２３１ｆおよび２３１ｇの誘起磁場のビット線ＢＬ１に及ぼす影響は相殺される。この場合においても、ビット線ＢＬ１に対し、分割配線２３１ｅの誘起磁場が影響を及ぼすことが考えられるものの、この分割配線２３１ｅの流れる電流は非分割構造のメイン列選択線を流れる電流量の約１／４倍程度であり、この分割配線２３１ｅの誘起磁場がビット線ＢＬ１に及ぼす影響はほぼ無視することができる。同様、分割配線２３１ｇの誘起磁場は、ビット線ＢＬ２に対しては影響をほぼ及ぼさない。
したがって、このメイン列選択線ＭＣＳＬ（ＭＣＳＬ０，ＭＣＳＬ１）を４分割構造とし、隣接ビット線の間に分割配線を２つ配置することにより、ビット線のピッチを一定として、ビット線ＢＬ０−ＢＬｎを配置することができ、また、ビット線ＢＬ０−ＢＬｎの幅と間隔が同じ場合、これらのメイン列選択線の分割配線も、ビット線と同じピッチで配置することができる。
［変更例２］
図７６は、この発明の実施の形態１１のさらに他の変更例を示す図である。図７６においては、ビット線ＢＬと平行に、分割制御信号線２５０ａおよび２５０ｂが配設される。この分割配線２５０ａおよび２５０ｂは、その一端においてドライブ回路２５２により駆動される。分割制御信号線２５０ａおよび２５０ｂは、このビット線ＢＬよりも上層の配線であってもよく、また下層の配線であってもよい。ビット線ＢＬと平行に配設され、ビット線ＢＬの駆動時に、ドライブ回路２５２により、この分割制御信号線２５０ａおよび２５０ｂが駆動される。
分割制御信号線２５０ａおよび２５０ｂが、列方向に延在して配設され、メモリセルのアクセストランジスタに接続されるソース線であり、読出動作時第１の基準電位に駆動され、それ以外のときには第２の基準電位源に維持される構成の場合、データ読出時にこのソース線のピーク電流により、メモリセルの記憶データが反転する状態が生じることが考えられる。しかしながら、分割配線構造にこのソース線を形成することにより、データ読出時のメモリセルデータの反転を防止することができる。
また、このメモリセルアレイがブロックに分割され、データ書込が、選択ブロックに対して行われる構成であり、ドライブ回路２５２がブロック選択信号を伝達する構成の場合、このブロック選択信号を伝達する信号線近傍に配置されたビット線に対する誤書込を防止することができる。
すなわち、その制御信号線として、メモリセルの磁気抵抗素子の磁化容易軸方向にデータの書込時または読出時に磁場を発生し、かつその制御信号線がビット線に近接して配置されている制御信号線であれば、分割構造を利用することにより、近接ビット線に対する制御信号線の誘起磁場の影響を相殺することができる。
また、メイン列選択線およびサブ列選択線の階層構成において、１つのメイン列選択線により２つのビット線が選択されている。しかしながら、１つのメイン列選択線により、４つのビット線が指定される構成であってもよい。
以上のように、この発明の実施の形態１１に従えば、ビット線と同方向に延在し、磁気抵抗素子の容易軸方向に磁場を誘起する信号線の分割構造とし、分割信号線をビット線に関して平面レイアウトの対称な位置に配置しており、容易にこの制御信号線の駆動時のピーク電流による影響を抑制して磁気ディスターバンスの発生を防止することができる。
この発明は、磁気抵抗素子を記憶素子として利用するメモリ装置に対し、すべて適用することができる。
ＢＬ，ＢＬ０−ＢＬｎ ビット線、ＭＣ メモリセル、ＶＲ 磁気抵抗素子、５ インタフェース回路、６Ａ，６Ｂ ビット線書込電流制御回路、７ 書込データバッファ、８ コラムデコーダ、１１ リードアンプ、ＭＮ 内部メモリ回路、ＲＭＣＡ，ＲＭＣＢ 磁気メモリマクロ、５Ａ，５Ｂ インタフェース回路、２０ ロジック回路、ＣＨ 半導体チップ、ＷＦ 半導体ウェハ、ＬＧＡ，ＬＧＢ ロジック回路、ＲＭＣＣ，ＲＭＣＤ 磁気メモリマクロ、ＢＡＭ 基本マクロ、ＶＡＭ１，ＶＡＭ２，ＶＡＭ３ メモリマクロのバリエーション、ＬＧＣ−ＬＧＦ ロジック回路、ＲＭＣＤ−ＲＭＣＨ 磁気メモリマクロ、ＣＨＢ，ＣＨＡ 半導体チップ、３５ ロウデコーダ、３６ｌ，３６ｒ メモリセルアレイ、３７ｌ，３７ｒ ＢＬ（ビット線）電流ドライバ、ＳＵＬ，ＳＵＲ サブアレイユニット、４０ ロウデコーダ／ワードドライバ、ＬＧＧ ロジック回路、４２ｊ，４２ｋ インタフェース回路（Ｉ／Ｆ）、４４ｊ，４４ｋ 内部メモリ回路、４６ｊ，４６ｋ データ反転回路、５０ 書込データバッファ、５２ データスワップ回路、ＲＭＣＪ，ＲＭＣＫ 磁気メモリマクロ、５６ リードアンプ、５８ メモリセルアレイ、６０ メモリセル、６２，６４ レジスタ回路、６６ ヒューズプログラム回路、７０ 制御信号線、７３，７４，７８ ＭＯＳトランジスタ、７２ 磁気抵抗素子、７６ 電流センス回路、７７ ラッチ回路、８８ ＰＭＳ発生回路、８４，８６ トライステートインバータバッファ、９０ｌ，９０ｒ タイミング制御回路、９２ｌ，９２ｒ ＮＡＮＤゲート、９４ｌ，９４ｒ ＮＯＲゲート、ＢＤＶｌ，ＢＤＶｒ 電流ドライバ、１００ｌ，１００ｒ タイミング制御回路、１０２ｌ，１０２ｒ ＮＡＮＤゲート、１０４ｌ，１０４ｒ ＮＯＲゲート、１１０ デジット線電流ドライバ、ＤＤＣＡ０−ＤＤＣＡ２，ＤＤＣＢ０−ＤＤＣＢ２，ＤＤＣＣ０−ＤＤＣＣ２，ＤＤＣＤ０−ＤＤＣＤ２ データデコーダ、ＣＤＡ０−ＣＤＡ２，ＣＤＣ０−ＣＤＣ２ 電流ドライバ、ＣＫＢ０−ＣＫＢ２，ＣＫＤ０−ＣＫＤ２ 電流ドライバ回路、ＰＵ０−ＰＵ３ ＰチャネルＭＯＳトランジスタ、ＮＵ０−ＮＵ３ ＮチャネルＭＯＳトランジスタ、ＳＷＰ０，ＳＷＰ１，ＳＷＮ０，ＳＷＮ１ スイッチング素子、１５０ｌ，１５０ｒ タイミング制御回路、１５２ｌ，１５２ｒ インバータ、１５４ｌ，１５４ｒ ＮＡＮＤゲート、１５６ｌ，１５６ｒ ＮＯＲゲート、１６０ ワード線ドライバ、１６２ データ線ドライバ、１７０ 読出列選択ゲート、１７２ リードアンプ、ＣＳＬ０−ＣＳＬｎ 列選択線、２１１ａ，２１１ｂ 分割配線、ＭＣＳＬ０−ＭＣＳＬｍ メイン列選択線、２２０ コラムデコーダ、２２２ｌ，２２２ｒ サブデコーダ、２３１ａ−２３１ｃ 分割配線、ＢＣＴＬ０−ＢＣＴＬｎ，ＢＣＴＲ０−ＢＣＴＲｎ 電流制御ドライブ回路、２３１ｄ−２３１ｋ 分割配線、２５０ａ，２５０ｂ 分割制御信号線。

Claims (3)

  1. 行列状に配列される複数の磁気メモリセル、
    各前記メモリセル列に対応して配置される複数の書込電流線、
    前記書込電流線と平面図的に見て平行にかつ互いに重なり合わないように配置されかつ立面図的に見て前記書込電流線と異なる配線層に配置され、各々が同一の制御信号を転送する分割配線を有する複数の分割構造の制御信号線、および
    各前記書込電流線に対応して配置され、活性化時、対応の制御信号線上の信号と書込データとに従って対応の書込電流線にメモリセルにデータを書込むための書込電流を流す複数の電流ドライブ回路を備える、磁気メモリ装置。
  2. 前記制御信号線は、ビット線を選択する列選択に関連する信号を伝達する、請求項１記載の磁気メモリ装置。
  3. 前記複数の制御信号線は、各ビット線に対応して配置され、各々が列選択信号を転送する複数の列選択線を備え、各列選択線の分割配線は、対応のビット線を平面図的に見て間に挟むように配置される、請求項１記載の磁気メモリ装置。
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