KR20030040137A

KR20030040137A - 메모리 셀과 동일한 소자를 이용하여 필요한 정보를프로그램하는 박막 자성체 기억 장치 및 그 정보 프로그램방법

Info

Publication number: KR20030040137A
Application number: KR1020020070401A
Authority: KR
Inventors: 히다까히데또
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-11-14
Filing date: 2002-11-13
Publication date: 2003-05-22
Also published as: KR100498662B1; CN1419242A; US7061796B2; JP2003217277A; US6987690B2; TW578147B; US20030090935A1; US20050226042A1; US6683807B2; CN1255816C; US20040090856A1; DE10248221A1; JP4073690B2

Abstract

프로그램 유닛(PU)은, 자화 방향에 따라 전기 저항이 변화하는 2개의 프로그램 셀(PRC1 및 PRC2)을 갖는다. 각 프로그램 셀은 초기 상태, 즉 비프로그램 상태에서 동일 방향으로 자화된다. 프로그램 상태시에는 프로그램 데이터에 따라 선택된 한쪽 프로그램 셀의 자화 방향이 초기 상태부터 개서된다. 2개의 프로그램 셀의 전기 저항에 따라 생성되는 2개의 프로그램 신호(Φa 및 Φb)에 의해, 1비트의 프로그램 데이터와 당해 프로그램 유닛(PU)이 프로그램 데이터를 기억하고 있는지의 여부에 관한 정보를 판독할 수 있다.

Description

메모리 셀과 동일한 소자를 이용하여 필요한 정보를 프로그램하는 박막 자성체 기억 장치 및 그 정보 프로그램 방법{THIN FILM MAGNETIC MEMORY DEVICE FOR PROGRAMMING REQUIRED INFORMATION WITH AN ELEMENT SIMILAR TO A MEMORY CELL AND INFORMATION PROGRAMMING METHOD}

본 발명은 박막 자성체 기억 장치에 관한 것으로서, 보다 특정적으로는 자기 터널 접합(MTJ: Magnetic Tunnel Junction)을 갖는 메모리 셀을 구비한 랜덤 액세스 메모리 및 그 정보 프로그램 방법에 관한 것이다.

저소비 전력으로 비휘발적인 데이터의 기억이 가능한 기억 장치로서,MRAM(Magnetic Random Access Memory) 디바이스가 주목받고 있다. MRAM 디바이스는 반도체 집적 회로에 형성된 복수의 박막 자성체를 사용하여 비휘발적인 데이터 기억을 실행하고, 박막 자성체의 각각에 대해 랜덤 액세스가 가능한 기억 장치이다.

특히, 최근에는 자기 터널 접합을 이용한 박막 자성체를 메모리 셀로서 사용함으로써, MRAM 디바이스의 성능이 비약적으로 진보함이 발표되었다. 자기 터널 접합을 갖는 메모리 셀을 구비한 MRAM 디바이스에 대해서는 “A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each and Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb. 2000., “Nonvolatile RAM based on Magnetic Tunnel Junction Elements”, ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 및 “A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM”, ISSCC Digest of Technical Papers, TA7.6, Feb. 2001. 등의 기술 문헌에 개시되어 있다.

도 31은 자기 터널 접합부를 갖는 메모리 셀(이하, 간단히 「MTJ 메모리 셀」이라고도 함)의 구성을 도시한 개략도이다.

도 31을 참조하면, MTJ 메모리 셀은, 기억 데이터 레벨에 따라 전기 저항이 변화하는 터널 자기 저항 소자(TMR)와, 데이터 판독시에 터널 자기 저항 소자(TMR)를 통과하는 센스 전류(Is)의 경로를 형성하기 위한 액세스 소자(ATR)를 구비한다. 액세스 소자(ATR)는, 대표적으로는 전계 효과형 트랜지스터로 형성되기 때문에, 이하에서는 액세스 소자(ATR)를 액세스 트랜지스터(ATR)라고도 한다. 액세스 트랜지스터(ATR)는, 터널 자기 저항 소자(TMR)와 고정 전압(접지 전압(Vss)) 사이에 결합된다.

MTJ 메모리 셀에 대해 데이터 기입을 지시하기 위한 라이트 워드선(WWL)과, 데이터 판독을 위한 리드 워드선(RWL)과, 데이터 판독 및 데이터 기입에 있어서 기억 데이터의 데이터 레벨에 대응한 전기 신호를 전달하기 위한 데이터선인 비트선(BL)이 배치된다.

도 32는 MTJ 메모리 셀로부터의 데이터 판독 동작을 설명하는 개념도이다.

도 32를 참조하여 터널 자기 저항 소자(TMR)는, 고정된 일정한 자화 방향을 갖는 강자성체층(이하, 간단히 「고정 자화층」이라고도 함)(FL)과, 외부로부터의 인가 자계에 따른 방향으로 자화되는 강자성체층(이하, 간단히 「자유 자화층」이라고도 함)(VL)을 갖는다. 고정 자화층(FL) 및 자유 자화층(VL) 사이에는 절연체막으로 형성되는 터널 배리어(터널막)(TB)이 형성된다. 자유 자화층(VL)은, 기입되는 기억 데이터의 레벨에 따라 고정 자화층(FL)과 동일 방향 또는 고정 자화층(FL)과 반대 방향으로 자화된다. 고정 자화층(FL), 터널 배리어(TB) 및 자유 자화층(VL)에 의해 자기 터널 접합이 형성된다.

데이터 판독시에는 리드 워드선(RWL)의 활성화에 따라 액세스 트랜지스터(ATR)가 턴 온한다. 이에 따라, 비트선(BL)∼터널 자기 저항 소자(TMR)∼액세스 트랜지스터(ATR)∼접지 전압(Vss)의 전류 경로에 센스 전류(Is)를 흘려보낼 수 있다.

터널 자기 저항 소자(TMR)의 전기 저항은, 고정 자화층(FL) 및 자유자화층(VL) 각각의 자화 방향의 상대 관계에 따라 변화한다. 구체적으로 고정 자화층(FL)의 자화 방향과 자유 자화층(VL)의 자화 방향이 동일(平行)한 경우에는, 양자의 자화 방향이 반대(反平行) 방향인 경우에 비하여 터널 자기 저항 소자(TMR)는 작아진다.

따라서, 자유 자화층(VL)을 기억 데이터에 따라 상기 2종류 중 어느 한 방향으로 자화하면, 센스 전류(Is)에 의해 터널 자기 저항 소자(TMR)에서 발생하는 전압 변화는, 기억 데이터 레벨에 따라 달라진다. 따라서, 예컨대 비트선(BL)을 일정 전압으로 프리차지한 후에 터널 자기 저항 소자(TMR)에 센스 전류(Is)를 흘려보내면, 비트선(BL)의 전압을 검지함으로써 MTJ 메모리 셀의 기억 데이터를 판독할 수 있다.

도 33은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도이다.

도 33을 참조하면, 데이터 기입시에는 리드 워드선(RWL)이 비활성화되고, 액세스 트랜지스터(ATR)는 턴 온된다. 이 상태에서 자유 자화층(VL)을 기입 데이터에 따른 방향으로 자화하기 위한 데이터 기입 전류가 라이트 워드선(WWL) 및 비트선(BL)에 각각 흐른다. 자유 자화층(VL)의 자화 방향은, 라이트 워드선(WWL) 및 비트선(BL)을 각각 흐르는 데이터 기입 전류에 의해 결정된다.

도 34는 MTJ 메모리 셀에 대한 데이터 기입시에 있어서의 데이터 기입 전류와 터널 자기 저항 소자의 자화 방향의 관계를 설명하는 개념도이다.

도 34를 참조하면, 횡축(H(EA))은 터널 자기 저항 소자(TMR)내의 자유 자화층(VL)에서 자화 용이축(EA: Easy Axis) 방향으로 인가되는 자계를 나타낸다. 한편, 종축(H(HA))은 자유 자화층(VL)에서 자화 곤란축(HA: Hard Axis) 방향으로 작용하는 자계를 나타낸다. 자계(H(EA) 및 H(HA))는 비트선(BL) 및 라이트 워드선(WWL)을 각각 흐르는 전류에 의해 발생하는 2개의 자계의 한쪽씩에 각각 대응한다.

MTJ 메모리 셀에 있어서, 고정 자화층(FL)의 고정된 자화 방향은 자유 자화층(VL)의 자화 용이축을 따르고 있고, 자유 자화층(VL)은 기억 데이터의 레벨(“1” 또는 “0”)에 따라 자화 용이축 방향을 따라 고정 자화층(FL)과 평행(동일) 또는 반평행(반대) 방향으로 자화된다. 이하, 본 명세서에서는 자유 자화층(VL)의 2종류의 자화 방향에 각각 대응하는 터널 자기 저항 소자(TMR)의 자기 저항을 Rmax 및 Rmin(단, Rmax＞Rmin)으로 각각 나타내기로 한다. MTJ 메모리 셀은, 이와 같은 자유 자화층(VL)의 2종류의 자화 방향과 대응시켜 1비트의 데이터(“1” 또는 “0”)를 기억할 수 있다.

자유 자화층(VL)의 자화 방향은, 인가되는 자계(H(EA) 및 H(HA))의 합이 도면중에 도시된 아스테로이드 특성선의 외측 영역에 이르는 경우에만 새로 개서할 수 있다. 즉, 인가된 데이터 기입 자계가 아스테로이드 특성선의 내측 영역에 상당하는 강도인 경우에는, 자유 자화층(VL)의 자화 방향은 변화하지 않는다.

아스테로이드 특성선으로 나타낸 바와 같이, 자유 자화층(VL)에 대해 자화 곤란축 방향의 자계를 인가함으로써, 자화 용이축을 따른 자화 방향을 변화시키는 데 필요한 자화 임계값을 낮출 수 있다.

도 34의 예와 같이 데이터 기입시의 동작점을 설계한 경우에는, 데이터 기입대상인 MTJ 메모리 셀에 있어서 자화 용이축 방향의 데이터 기입 자계는 그 강도가 H_WR이 되도록 설계된다. 즉, 이 데이터 기입 자계(H_WR)를 얻을 수 있도록 비트선(BL) 또는 라이트 워드선(WWL)을 흐르는 데이터 기입 전류의 값이 설계된다. 일반적으로, 데이터 기입 자계(H_WR)는 자화 방향의 전환에 필요한 스위칭 자계(H_SW)와 마진분(ΔH)의 합으로 표시된다. 즉, H_WR=H_SW＋ΔH로 표시된다.

MTJ 메모리 셀의 기억 데이터, 즉 터널 자기 저항 소자(TMR)의 자화 방향을 개서하기 위해서는, 라이트 워드선(WWL)과 비트선(BL)의 양측에 소정 레벨 이상의 데이터 기입 전류를 흘러보낼 필요가 있다. 이에 따라, 터널 자기 저항 소자(TMR) 중의 자유 자화층(VL)은, 자화 용이축(EA)을 따른 데이터 기입 자계의 방향에 따라 고정 자화층(FL)과 평행 또는 반대(반평행) 방향으로 자화된다. 터널 자기 저항 소자(TMR)에 일단 기입된 자화 방향, 즉 MTJ 메모리 셀의 기억 데이터는 새로운 데이터 기입이 실행될 때까지의 동안 비휘발적으로 저장된다.

일반적으로 메모리 디바이스에 있어서는, 내부에 비휘발적으로 기억된 프로그램 정보에 기초하여 데이터 판독, 데이터 기입 등의 통상 동작이 실행된다. 대표적으로는 여분으로 기억된 스페어 메모리 셀을 사용하여 결함 메모리 셀을 치환 구제하기 위한 용장 구성의 제어에 사용되는 정보가 프로그램 정보로서 기억된다. 용장 구성에 있어서는 적어도 결함 메모리 셀을 특정하기 위한 불량 어드레스를 프로그램 정보로서 기억할 필요가 있다.

종래의 메모리 디바이스에서, 프로그램 정보는 레이저 입력 등에 의한 휴즈소자의 절단(블로)에 의해 프로그램되는 구성을 취하고 있다. 그러나, 이와 같은 구성에서는 레이저 블로 전용 트리밍 장치 등의 특별한 기기를 필요로 하기 때문에, 프로그램 처리에 소비되는 시간이나 비용이 커졌다.

또한, 이와 같은 프로그램 처리는 웨이퍼 상태에서 실행되기 때문에, 예컨대 웨이퍼 상태에서 검출된 결함 메모리 셀에 대응하는 불량 어드레스를 프로그램후, 패키지 밀봉되어 제품화된 메모리 디바이스에 있어서는, 그 후에 출현한 불량에 대응하기가 어려워 수율 저하를 초래하였다.

상기 기술한 MTJ 메모리 셀은 비휘발적인 데이터 기억이 가능하기 때문에, MRAM 디바이스에 있어서는 정규 메모리 셀로서 사용되는 이들 MTJ 메모리 셀과 동일 또는 비슷한 자성체 기억 소자를 사용하여 필요한 정보를 프로그램하는 구성도 가능하다.

그러나, 이와 같은 구성에서는 프로그램에 사용한 자성체 기억 소자의 초기 상태와 프로그램 상태의 정의를 명확히 하지 않으면 리셋 동작을 빈번하게 수행할 필요가 있어 동작의 고속성이 저해될 우려가 있다. 또한 프로그램된 정보를 판독하기 위해서는 자성체 기억 소자에 전류를 통과시킬 필요가 있기 때문에, 프로그램 정보의 판독 동작에 대해 프로그램 소자의 동작 신뢰성이 정규 메모리 셀과 비교하여 저하되지 않도록 고려할 필요도 생긴다.

본 발명의 목적은, 정규 메모리 셀과 같은 자성체 기억 소자를 이용하여 필요한 정보를 효율적으로 프로그램할 수 있는 박막 자성체 기억 장치의 구성을 제공하는 것이다.

도 1은 본 발명에 따른 MRAM 디바이스(1)의 전체 구성을 도시한 개략 블록도.

도 2는 도 1에 도시한 메모리 셀의 구성을 도시한 회로도.

도 3은 용장 제어 회로의 구성을 도시한 블록도.

도 4는 도 3에 도시한 용장 판정 유닛의 구성을 설명하는 블록도.

도 5는 열 디코더의 개략 구성을 도시한 블록도.

도 6은 MRAM 디바이스에 있어서의 치환 구제를 설명하기 위한 데이터 판독 동작 및 데이터 기입 동작시의 동작 파형도.

도 7은 제1 실시예에 따른 프로그램 유닛의 구성을 도시한 회로도.

도 8은 프로그램 셀의 전기 저항과 프로그램 유닛의 상태의 대응 관계를 나타낸 도면.

도 9a∼도 9c는 프로그램 데이터 판독시 및 기입시에 있어서의 프로그램 신호의 레벨을 설명하는 동작 파형도.

도 10은 프로그램 셀의 배치를 설명하는 개념도.

도 11a 및 도 11b는 정규 메모리 셀 및 프로그램 셀의 배치를 각각 설명하는 구조도.

도 12는 프로그램 데이터 기입시에 프로그램 전류를 공급하기 위한 구성을 도시한 회로도.

도 13은 프로그램 셀에 대한 입출력 신호를 설명하기 위한 도면.

도 14는 제1 실시예의 변형예 1에 따른 프로그램 데이터 판독 동작을 설명하는 동작 파형도.

도 15는 제1 실시예의 변형예 2에 따른 프로그램 회로의 구성을 도시한 블록도.

도 16은 제1 실시예의 변형예 2에 따른 프로그램 데이터 판독 동작을 설명하는 동작 파형도.

도 17은 제2 실시예에 있어서의 프로그램 입출력 관련 회로 구성을 도시한 블록도.

도 18은 제3 실시예에 따른 프로그램 전류 공급을 실행하기 위한 제1 구성예를 도시한 회로도.

도 19는 제3 실시예에 따른 프로그램 전류 공급을 실행하기 위한 제2 구성예를 도시한 회로도.

도 20은 제4 실시예에 따른 프로그램 셀의 배치를 도시한 회로도.

도 21은 제5 실시예에 따른 프로그램 셀의 구성을 도시한 회로도.

도 22는 제5 실시예에 따른 프로그램 셀에 대한 프로그램 전류의 공급을 설명하는 회로도.

도 23은 제6 실시예에 따른 프로그램 유닛의 구성예를 도시한 회로도.

도 24는 도 23에 도시한 프로그램 유닛에 있어서의 프로그램 셀의 전기 저항과 프로그램 유닛의 상태 등의 대응 관계를 나타낸 도면.

도 25a∼도 25c는 도 23에 도시한 프로그램 유닛으로부터의 프로그램 데이터 판독시 및 기입시에 있어서의 프로그램 신호의 레벨을 설명하는 동작 파형도.

도 26은 제6 실시예에 따른 프로그램 유닛의 다른 구성예를 도시한 회로도.

도 27은 제7 실시예에 따른 MRAM 디바이스에 있어서의 프로그램 정보의 프로그램 방법을 설명하는 플로우차트.

도 28은 프로그램 상태의 로크 기능을 갖는 프로그램 레지스터의 구성을 설명하기 위한 회로도.

도 29a 및 도 29b는 프로그램 상태의 로크 전후에 있어서의 프로그램 셀의 전기 저항을 설명하는 도면.

도 30은 프로그램 상태의 로크시에 있어서의 인가 전압을 설명하는 도면.

도 31은 MTJ 메모리 셀의 구성을 도시한 개략도.

도 32는 MTJ 메모리 셀로부터의 데이터 판독 동작을 설명하는 개념도.

도 33은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도.

도 34는 MTJ 메모리 셀에 대한 데이터 기입시에 있어서의 데이터 기입 전류와 터널 자기 저항 소자의 자화 방향의 관계를 설명하는 개념도.

<도면의 주요 부분에 대한 부호의 설명>

1 : MRAM 디바이스

2 : 어드레스 단자

3 : 제어 신호 단자

4a : 신호 단자

5 : 컨트롤 회로

10 : 메모리 어레이

20 : 행 디코더

25 : 열 디코더

30 : 워드선 드라이버

50, 60 : 판독/기입 제어 회로

100 : 프로그램 회로

105 : 용장 제어 회로

본 발명은 요약하면, 박막 자성체 기억 장치로서, 메모리 어레이와, 프로그램 회로를 포함한다. 메모리 어레이는, 행렬상으로 배치된 각각이 자기적으로 데이터 기억을 실행하는 복수의 메모리 셀을 포함한다. 각 메모리 셀은, 2가지 방향 중 어느 한 쪽으로 자화됨으로써 데이터 기억을 실행하는 자기 기억부를 갖는다. 프로그램 회로는, 복수의 메모리 셀에 대한 데이터 판독 및 데이터 기입 중 적어도 한쪽에 사용하는 정보를 기억한다. 프로그램 회로는, 각각이 정보를 구성하는 프로그램 데이터를 프로그램 상태시에 기억하는 복수의 프로그램 유닛을 포함한다. 각 프로그램 유닛은, 각각이 2가지 방향 중 어느 한 쪽으로 자화되는 2개의 프로그램 셀을 갖고, 각 프로그램 유닛에 있어서 프로그램 상태시에는 2개의 프로그램 셀 중 한쪽 프로그램 셀은 비프로그램 상태시와 다른 방향으로 자화된다.

따라서 본 발명의 주된 이점은, 각 프로그램 유닛에 있어서, 프로그램 데이터와 함께 해당 프로그램 유닛이 프로그램 데이터를 기억하고 있는지의 여부에 관한 정보를 자기적으로 기억할 수 있는 점에 있다. 따라서, 각 프로그램 유닛에 있어서 초기 상태와 프로그램 상태를 명확히 인식할 수 있기 때문에, 리셋 동작을 수반하지 않고 수시로 판독 가능한 프로그램 데이터를 내부에 비휘발적으로 기억할 수 있다.

본 발명의 별도의 국면에 따르면, 박막 자성체 기억 장치로서, 메모리 어레이와 프로그램 회로를 포함한다. 메모리 어레이는, 각각이 자기적으로 데이터 기억을 실행하는 복수의 메모리 셀을 갖고, 각 메모리 셀은 2가지 방향 중 어느 한 쪽으로 자화됨으로써 데이터 기억을 실행하는 자기 기억부를 갖는다. 프로그램 회로는, 박막 자성체 기억 장치의 동작시에 이용되는 정보를 기억한다. 프로그램 회로는, 정보를 구성하는 프로그램 데이터를 자기적으로 기억하기 위한 프로그램 소자와, 전원 투입시에 있어서 프로그램 소자로부터 프로그램 데이터를 판독하기 위한 센스 회로와, 센스 회로에 의해 판독된 프로그램 데이터를 전원이 차단될 때까지의 기간 저장하기 위한 데이터 래치 회로를 포함한다.

이와 같은 박막 자성체 기억 장치에 있어서는, 동작시에 높은 빈도로 참조할 필요가 있는 정보가 프로그램 회로에 프로그램되는 경우에도, 프로그램 데이터 판독은 전원 기동시에만 실행되면 충분하기 때문에, 프로그램 셀에 부여되는 전류 스트레스가 억제된다. 자성체 셀인 프로그램 셀의 동작 신뢰성을 향상시킬 수 있다.

본 발명의 또 다른 국면에 따르면, 박막 자성체 기억 장치로서, 메모리 어레이와 복수의 프로그램 레지스터를 포함한다. 메모리 어레이는, 각각이 자기적으로 1비트의 데이터를 기억하는 복수의 메모리 셀을 포함한다. 각 메모리 셀은, 데이터에 따른 방향으로 자화됨으로써 전기 저항이 변화하는 자기 저항 소자를 갖는다. 복수의 프로그램 레지스터의 각각은, 박막 자성체 기억 장치의 동작시에 사용되는 정보의 프로그램에 사용되는 1비트의 프로그램 신호를 기억한다. 각 프로그램 레지스터는, 각각이 그 자화 방향에 따라 변화하는 전기 저항을 갖는 복수의 프로그램 소자와, 복수의 프로그램 소자 각각의 전기 저항차에 따라 대응하는 1비트의 프로그램 신호를 판독하기 위한 센스 회로를 포함한다. 각 프로그램 레지스터에 포함되는 프로그램 소자의 수는, 1비트의 데이터를 기억하기 위해 각 메모리 셀에서 사용되는 자기 저항 소자의 수보다도 많다.

이와 같은 박막 자성체 기억 장치에서는, l비트의 프로그램 신호의 기억 단위인 프로그램 레지스터의 신뢰성을 통상의 데이터 기억을 실행하는 메모리 셀보다 높일 수 있다. 따라서, 메모리 셀이 정상 동작하고 있음에도 불구하고 프로그램 유닛이 오동작을 일으켜 MRAM 디바이스의 동작을 불안정화시키는 현상이 발생하는 경우가 없다.

본 발명의 또 다른 하나의 국면에 따르면, 박막 자성체 기억 장치로서, 메모리 어레이와 복수의 프로그램 유닛을 포함한다. 메모리 어레이는, 각각이 자기적으로 데이터를 기억하는 복수의 메모리 셀을 포함한다. 각 메모리 셀은 데이터에 따른 방향으로 자화됨으로써, 제1 전기 저항과 제1 전기 저항보다 큰 제2 전기 저항 중 어느 하나를 갖는 자기 저항 소자를 포함한다. 복수의 프로그램 레지스터의 각각은, 박막 자성체 기억 장치의 동작시에 사용되는 정보의 프로그램에 사용되는 1비트의 프로그램 신호를 기억한다. 각 프로그램 레지스터는, 자화 방향에 따라 변화하는 전기 저항을 갖는 복수의 프로그램 소자를 포함한다. 각 프로그램 소자는, 기억되는 l비트의 프로그램 신호에 따라 제l 전기 저항보다 작은 제3 전기 저항과 제3 전기 저항보다 큰 제4 전기 저항 중 어느 하나를 갖고, 제1 및 제2 전기 저항의 비와 제3 및 제4 전기 저항의 비는 동등하다.

이와 같은 박막 자성체 기억 장치에 있어서는, 동일한 바이어스 전압을 양단에 인가한 경우라도, 기억 데이터 레벨에 따라 발생하는 통과 전류차는 프로그램셀에 있어서 메모리 셀보다 커진다. 따라서, 프로그램 셀의 판독 마진은 메모리 셀의 판독 마진보다 커지기 때문에, 프로그램 레지스터의 신뢰성을 통상의 데이터 기억을 실행하는 메모리 셀의 신뢰성보다 높게 할 수 있다. 그 결과, 메모리 셀이 정상 동작하고 있음에도 불구하고 프로그램 유닛이 오동작을 일으켜 MRAM 디바이스의 동작을 불안정화시키는 현상이 발생하는 경우가 없다.

본 발명의 또 다른 하나의 국면에 따르면, 박막 자성체 기억장치로서, 메모리 어레이와 복수의 프로그램 레지스터를 포함한다. 메모리 어레이는, 각각이 자기적으로 데이터를 기억하는 복수의 메모리 셀을 포함한다. 각 메모리 셀은, 2가지 방향 중 어느 하나로 자화됨으로써 데이터 기억을 실행하는 자기 기억부를 갖는다. 복수의 프로그램 레지스터의 각각은, 박막 자성체 기억 장치의 동작시에 사용되는 정보의 프로그램에 사용되는 1비트의 프로그램 신호를 기억한다. 각 프로그램 레지스터는, 각각이 자화 방향에 따른 전기 저항을 갖는 적어도 l개의 프로그램 소자를 포함한다. 각 프로그램 소자의 전기 저항은 물리적인 파괴 동작을 수반하며 고정 가능하다.

이와 같은 박막 자성체 기억 장치는, 프로그램 정보를 기억하기 위한 기억 내용을 자기적으로 개서 가능한 각 프로그램 소자에 있어서, 물리적인 파괴 동작에 의해 그 기억 내용을 비가역적으로 고정할 수 있다. 따라서, 이들 프로그램 소자에 대한 그 후의 잘못된 프로그램 정보의 기입을 방지할 수 있다.

본 발명의 또 다른 하나의 국면에 따르면, 박막 자성체 기억 장치로서, 메모리 어레이와 복수의 프로그램 레지스터를 포함한다. 메모리 어레이는, 각각이 자기적으로 데이터를 기억하는 복수의 메모리 셀을 포함한다. 각 메모리 셀은, 2가지 방향 중 어느 하나로 자화됨으로써 데이터 기억을 실행하는 자기 기억부를 갖는다. 복수의 프로그램 레지스터의 각각은, 박막 자성체 기억 장치의 동작시에 사용되는 정보의 프로그램에 사용되는 1비트의 프로그램 신호를 기억한다. 각 프로그램 레지스터는, 각각이 자화 방향에 따라 제1 및 제2 전기 저항 중 한쪽을 갖는 전기 저항을 갖는 프로그램 소자와, 제1 및 제2 전기 저항의 중간적인 전기 저항을 갖는 비교 저항부와, 프로그램 소자 및 비교 저항부의 전기 저항의 비교에 따라 대응하는 1비트의 프로그램 신호를 판독하기 위한 센스 회로를 포함한다. 프로그램 레지스터에 대한 물리적인 파괴 동작을 수반하며, 프로그램 소자의 전기 저항을 제1 및 제2 전기 저항의 사이를 제외한 범위에 속하는 제3 전기 저항에 비가역적으로 고정하기 위한 제1 로크 동작, 및 비교 저항부에 대한 물리적인 파괴 동작을 수반하며, 비교 저항부의 전기 저항을 제1 및 제2 전기 저항의 사이를 제외한 범위에 속하는 제4 전기 저항에 비가역적으로 고정하기 위한 제2 로크 동작 중 어느 하나를 선택적으로 실행할 수 있다.

이와 같은 박막 자성체 기억 장치에서는, 프로그램 소자의 자화 방향에 따라 각 프로그램 레지스터에 1비트의 프로그램 신호를 저장할 수 있음과 동시에, 해당 프로그램 레지스터의 기억 내용을 비가역적으로 고정할 수 있다. 따라서, 기억 내용의 고정후에 프로그램 레지스터의 기억 내용이 잘못 개서되는 것을 방지할 수 있다.

본 발명의 또 다른 하나의 국면에 따르면, 각각이 자기적으로 데이터를 기억하는 복수의 메모리 셀을 포함하는 박막 자성체 기억 장치에 있어서의 정보 프로그램 방법으로서, 웨이퍼 제작 공정과 패키지 공정 사이에 실행되고, 동작시에 사용되는 정보를 프로그램 회로에 기억시키기 위한 제1 프로그램 공정과, 패키지 공정후에 실행되고, 프로그램 회로에 기억된 정보를 개서하기 위한 제2 프로그램 공정을 포함한다. 프로그램 회로는, 각각이 제1 및 제2 프로그램 공정의 각각에 있어서 정보의 프로그램에 사용되는 1비트의 프로그램 신호를 기억하기 위한 복수의 프로그램 레지스터를 포함하고, 각 프로그램 레지스터는 자화 방향에 따른 전기 저항을 갖는 적어도 1개의 프로그램 소자를 갖는다.

이와 같은 정보 프로그램 방법에서는, 프로그램 소자의 자화 방향에 따라 프로그램 레지스터마다 1비트의 프로그램 신호를 저장할 수 있기 때문에, 패키지 공정의 전후에 각각 형성된 프로그램 공정을 사용하여 패키지후에 동작 테스트 등을 반영한 정보를 박막 자성체 기억 장치 내부에 프로그램할 수 있다.

이하, 본 발명의 실시예에 대해 도면을 참조하여 상세하게 설명한다.

(제1 실시예)

도 1을 참조하면, 본 발명의 실시예에 따른 MRAM 디바이스(1)는, 외부로부터의 제어 신호(CMD) 및 어드레스 신호(ADD)에 따라 랜덤 액세스를 실행하여 기입 데이터(DIN)의 입력 및 판독 데이터(DOUT)의 출력을 실행한다. MRAM 디바이스(1)에 있어서의 데이터 판독 동작 및 데이터 기입 동작은, 예컨대 외부로부터의 클록 신호(CLK)에 동기한 타이밍으로 실행된다. 또는 외부로부터 클록 신호(CLK)를 받지 않고 내부에서 동작 타이밍을 정해도 된다.

MRAM 디바이스(1)는, 어드레스 신호(ADD)의 입력을 받는 어드레스 단자(2), 제어 신호(CMD) 및 클록 신호(CLK)의 입력을 받는 제어 신호 단자(3), 프로그램 동작시에 활성화되는 프로그램 신호(PRG)의 입력을 받는 신호 단자(4a), 제어 신호(CMD) 및 클록 신호(CLK)에 응답하여 MRAM 디바이스(1)의 전체 동작을 제어하기 위한 컨트롤 회로(5), 및 행렬상으로 배치된 복수의 MTJ 메모리 셀을 갖는 메모리 어레이(10)를 구비한다.

메모리 어레이(10)의 구성에 대해서는 나중에 상세하게 설명하겠지만, 메모리 어레이(10)는, 어드레스 신호(ADD)에 의해 각각을 설정할 수 있는 행렬상으로 배치된 복수의 정규 MTJ 메모리 셀(이하, 「정규 메모리 셀」이라고도 함)과, 결함이 발생한 정규 메모리 셀(이하, 「결함 메모리 셀」이라고도 함)을 구제하기 위한 스페어 메모리 셀(도시 생략)을 포함한다.

정규 메모리 셀의 결함 구제는, 소정의 용장 구제 구분을 단위로 한 치환에 의해 실행된다. 스페어 메모리 셀에 의해 각각이 결함 메모리 셀을 포함하는 용장 구제 구분을 치환하기 위한 복수의 용장 회로(도시 생략)가 구성된다. 일반적으로 용장 구제 구분은, 메모리 셀 행, 메모리 셀 열 또는 데이터 I/O선 단위로 설정된다. 이들 경우에 있어서, 각 용장 회로는 스페어 행, 스페어 열 또는 스페어 I/O선에 대응하는 스페어 블록에 각각 상당한다. 상세한 내용은 나중에 설명하겠지만, 본 실시예에 있어서 정규 메모리 셀의 결함 구제는 메모리 셀 열 단위로 실행되는 것으로 한다.

MTJ 메모리 셀의 행(이하, 간단히「메모리 셀 행」이라고도 함)에 대응하여복수의 라이트 워드선 및 리드 워드선(RWL)이 배치된다. 또한, MTJ 메모리 셀 열(이하, 간단히「메모리 셀 열」이라고도 함)에 대응하여 비트선(BL 및 /BL)이 배치된다.

MRAM 디바이스(1)는, 추가로 행 디코더(20), 열 디코더(25), 워드선 드라이버(30) 및 판독/기입 제어 회로(50, 60)를 구비한다.

행 디코더(20)는, 어드레스 신호(ADD)에 의해 표시되는 로우 어드레스(RA)에 따라 메모리 어레이(10)에 있어서의 행 선택을 실행한다. 열 디코더(25)는, 어드레스 신호(ADD)에 의해 표시되는 칼럼 어드레스(CA)에 따라 메모리 어레이(10)에 있어서의 열 선택을 실행한다. 워드선 드라이버(30)는, 행 디코더(20)의 행 선택 결과에 기초하여 리드 워드선(RWL) 또는 라이트 워드선(WWL)을 선택적으로 활성화한다. 로우 어드레스(RA) 및 칼럼 어드레스(CA)에 의해, 데이터 판독 또는 데이터 기입 대상으로 지정된 메모리 셀(이하, 「선택 메모리 셀」이라고도 함)이 표시된다.

라이트 워드선(WWL)은, 워드선 드라이버(30)가 배치되는 메모리 어레이(10)를 사이에 두고 반대측 영역(40)에서 접지 전압(Vss)과 결합된다. 판독/기입 제어 회로(50, 60)는, 데이터 판독 및 데이터 기입시에 선택 메모리 셀에 대응하는 선택 메모리 셀 열(이하, 「선택 열」이라고도 함)의 비트선(BL 및 /BL)에 대해 데이터 기입 전류 및 센스 전류(데이터 판독 전류)를 흘려보내기 위해 메모리 어레이(10)에 인접하는 영역에 배치되는 회로군을 총칭한 것이다.

MRAM 디바이스(1)는, 추가로 프로그램 회로(100)와 용장 제어 회로(105)를구비한다.

프로그램 회로(100)는, 데이터 판독 및 데이터 기입 중 적어도 한쪽에서 사용되는 프로그램 정보를 비휘발적으로 기억한다. 프로그램 정보를 구성하는 프로그램 데이터는, 프로그램 신호(PRG)가 활성화되는 프로그램 데이터 기입시에 예컨대 어드레스 단자(2)를 통해 외부로부터 입력된다. 프로그램 데이터 판독은 컨트롤 회로로부터의 제어 전압(Vcn)에 따라 실행된다.

이하, 본 실시예에 있어서는 결함 메모리 셀을 특정하기 위한 불량 어드레스가 프로그램 정보로서 프로그램 회로(100)에 기억되는 구성을 대표적으로 설명한다. 불량 어드레스는, 결함 메모리 셀이 존재하는 메모리 셀 열(이하, 「불량 칼럼」이라고도 함)을 나타내는 칼럼 어드레스에 상당한다.

용장 제어 회로(105)는, 통상 동작시에 칼럼 어드레스(CA)와 프로그램 신호(PRG)에 저장되는 불량 어드레스를 비교함으로써, 데이터 판독 또는 데이터 기입 대상으로서 불량 칼럼이 선택되었는지의 여부를 판정한다.

칼럼 어드레스(CA)에 의해 불량 칼럼이 선택된 경우, 용장 제어 회로(105)는, 스페어 메모리 셀로 구성된 용장 회로에 대한 액세스를 지시함과 아울러, 열 디코더(25)에 대해 칼럼 어드레스(CA)로 표시된 메모리 셀 열에 대한 액세스의 정지를 지시한다. 이에 따라, 칼럼 어드레스(CA)로 표시된 메모리 셀 열 대신에 용장 회로를 대상으로 하여 데이터 판독 또는 데이터 기입이 실행된다.

한편, 칼럼 어드레스(CA)가 불량 어드레스와 대응하지 않는 경우에는, 열 디코더(25)에 의해 통상의 열 선택 동작이 실행되어 칼럼 어드레스(CA)로 표시된 메모리 셀 열을 선택하여 데이터 판독 또는 데이터 기입이 실행된다.

이어서, MRAM 디바이스(1)에 있어서의 용장 구성에 대해 설명한다.

도 2를 참조하면, 메모리 어레이(10)는, n행×m열(n, m:자연수)로 배열되는 정규 메모리 셀(MC)과 k개(k: 자연수)의 용장 회로(RD1∼RDk)를 포함한다. 본 실시예에 있어서는 메모리 셀 열 단위로 치환 구제가 실행되기 때문에, 용장 회로(RD1∼RDk)의 각각은 스페어 열에 상당한다. 그리고, 이하에서는 용장 회로(RD1∼RDk)를 총칭하여 용장 회로(RD)라고도 한다.

메모리 어레이(10) 전체적으로 보면, 동일한 구성을 갖는 MTJ 메모리 셀이 n개의 메모리 셀 행 및 (m+k)개의 메모리 셀 열에 걸쳐 배치되어 있다. 그리고, 이하에서는 정규 메모리 셀에 의한 메모리 셀 열을 「정규 메모리 셀 열」이라고도 하고, 용장 회로(RD1∼RDh)에 각각 대응하는 스페어 메모리 셀의 메모리 셀 열을 「스페어 열」이라고도 한다.

메모리 셀 행에 각각 대응하여 리드 워드선(RWL1∼RWLn) 및 라이트 워드선(WWL1∼WWLn)이 배치된다. 정규 메모리 셀 열에 각각 대응하여 비트선 쌍(BLP1∼BLPm)이 배치된다. 각 비트선 쌍은 2개의 상보적인 비트선으로 구성된다. 예컨대, 비트선 쌍(BLP1)은 비트선(BL1 및 /BL1)으로 구성된다.

스페어 메모리 셀 열에 각각 대응하여 스페어 비트선 쌍(SBLP1∼SBLPk)이 배치된다. 각 스페어 비트선 쌍은, 비트선 쌍과 마찬가지로 2개의 상보적인 비트선으로 구성된다. 예컨대, 스페어 비트선 쌍(SBLP1)은 스페어 비트선(SBL1 및 /SBL1)으로 구성된다.

이하에서는, 라이트 워드선, 리드 워드선, 비트선 쌍, 비트선, 스페어 비트선 쌍 및 스페어 비트선의 각각을 총괄적으로 표현하는 경우에는, 부호 WWL, RWL, BLP, BL(/BL), SBLP 및 SBL(/SBL)을 각각 사용하여 표기하는 것으로 하고, 특정한 라이트 워드선, 리드 워드선, 비트선 쌍, 비트선, 스페어 비트선 쌍 및 스페어 비트선을 나타내는 경우에는 이들 부호에 첨자를 붙여 WWL1, RWL1, BLP1, BL1(/BL1), SBLP1 및 SBL1(/SBL1)과 같이 표기하는 것으로 한다. 또한, 신호 및 신호선의 고전압 상태(전원 전압(Vcc1, Vcc2)) 및 저전압 상태(접지 전압(Vss))의 각각을 「H 레벨」 및 「L 레벨」이라고도 한다.

정규 메모리 셀(MC) 및 스페어 메모리 셀(SMC)의 각각은, 직렬로 접속된 기억 데이터의 레벨에 따라 전기 저항이 변화하는 자기 기억부로서 작용하는 터널 자기 저항 소자(TMR) 및 액세스 게이트로서 작용하는 액세스 트랜지스터(ATR)를 갖는다. 이미 설명한 바와 같이, 액세스 트랜지스터(ATR)에는 반도체 기판상에 형성된 전계 효과형 트랜지스터인 MOS 트랜지스터가 대표적으로 적용된다. 터널 자기 저항 소자(TMR)는, 2가지의 자화 방향 중 어느 하나로 자화되며 그 전기 저항은 Rmin 및 Rmax 중 어느 한쪽으로 설정된다. 또한, 이하에서는 양자의 전기 저항차(Rmax-Rmin)를 ΔR로 표기한다.

정규 메모리 셀(MC)은, 1행마다 비트선(BL 및 /BL) 중 어느 한쪽과 접속된다. 예컨대, 1번째 메모리 셀 열에 속하는 정규 메모리 셀에 대해 설명하면, 1행째 정규 메모리 셀은 비트선(/BL1)과 결합되고, 2행째 정규 메모리 셀은 비트선(BL1)과 결합되고, 이하 마찬가지로 정규 메모리 셀의 각각은, 홀수행에서한쪽 비트선(/BL1∼/BLm)과 접속되고, 짝수행에서 타측 비트선(BL1∼BLm)과 접속된다. 마찬가지로 스페어 메모리 셀(SMC)은, 홀수행에서 스페어 비트선(/SBL1∼/SBLk)과 접속되고, 짝수행에서 스페어 비트선(SBL1∼SBLk)과 접속된다.

메모리 어레이(10)는, 또한 비트선(BL1, /BL1∼BLm, /BLm) 및 스페어 비트선(SBL1, /SBL1∼SBLk, /SBLk)과 각각 결합되는 복수의 더미 메모리 셀(DMC)을 갖는다.

각 더미 메모리 셀(DMC)은, 더미 저항 소자(TMRd) 및 더미 액세스 소자(ATRd)를 갖는다. 더미 저항 소자(TMRd)의 전기 저항(Rd)은, MTJ 메모리 셀(MC)의 기억 데이터 레벨 “1” 및 “0”에 각각 대응하는 전기 저항(Rmax 및 Rmin)의 중간값으로, 즉 Rmax＞Rd＞Rmin으로 설정된다. 더미 액세스 소자(ATRd)는, MTJ 메모리 셀의 액세스 소자와 마찬가지로 대표적으로는 전계 효과형 트랜지스터로 구성된다. 따라서, 이하에서는 더미 액세스 소자를 더미 액세스 트랜지스터(ATRd)라고도 한다.

더미 메모리 셀(DMC)은, 더미 리드 워드선(DRWL1 및 DRWL2) 중 어느 한쪽과 대응하도록 2행×(m+k)열로 배치된다. 더미 리드 워드선(DRWL1)에 대응하는 더미 메모리 셀은, 비트선(BL1∼BLm) 및 스페어 비트선(SBL1∼SBLk)과 각각 결합된다. 한편, 더미 리드 워드선(DRWL2)에 대응하는 나머지 더미 메모리 셀은, 비트선(/BL1∼/BLm) 및 스페어 비트선(/SBL1∼/SBLk)과 각각 결합된다. 이하에서는, 더미 리드 워드선(DRWL1 및 DRWL2)을 총칭하여 간단히 더미 리드 워드선(DRWL)이라고도 표기한다.

그리고, 더미 메모리 셀의 행에 각각 대응하여 더미 라이트 워드선(DWWL1, DWWL2)이 배치된다. 또한 더미 저항 소자(TMRd)의 구조에 따라서는, 더미 라이트 워드선의 배치는 불필요하게 되지만, 메모리 어레이상에서의 형상의 연속성을 확보하여 제조 프로세스의 복잡화를 피하기 위해 라이트 워드선(WWL)과 동일하게 설계된 더미 라이트 워드선(DWWL1, DWWL2)이 형성된다.

데이터 판독시에 있어서, 워드선 드라이버(30)는 행 선택 결과에 따라 각 리드 워드선(RWL) 및 더미 리드 워드선(DRWL1, DRWL2)을 선택적으로 H 레벨(전원 전압(Vcc1))로 활성화한다. 구체적으로 홀수행이 선택되어 선택 행의 정규 메모리 셀 및 스페어 메모리 셀이 비트선(/BL1∼/BLm) 및 스페어 비트선(/SBL1∼/SBLk)과 접속되는 경우에는, 더미 리드 워드선(DRWL)이 추가로 활성화되어 더미 메모리 셀군이 비트선(BL1∼BLm) 및 스페어 비트선(SBL1∼SBLk)과 접속된다. 짝수행이 선택되는 경우에는, 선택 행의 리드 워드선에 추가하여 더미 리드 워드선(DRWL2)이 활성화된다.

워드선 드라이버(30)는, 데이터 기입시에 선택 행의 라이트 워드선(WWL)의 일단을 전원 전압(Vcc2)과 결합한다. 이에 따라, 제1 실시예과 마찬가지로 선택 행의 라이트 워드선(WWL)상에 워드선 드라이버(30)에서 영역(40)을 향하는 방향으로 행 방향의 데이터 기입 전류(Ip)를 흘려보낼 수 있다. 한편, 비선택 행의 라이트 워드선은 워드선 드라이버(30)에 의해 접지 전압(Vss)과 결합된다.

메모리 셀 열에 각각 대응하여 열 선택을 실행하기 위한 칼럼선택선(CSL1∼CSLm)이 형성된다. 열 디코더(25)는, 칼럼 어드레스(CA)의 디코드 결과, 즉 열 선택 결과에 따라 데이터 기입 및 데이터 판독시의 각각에 있어서 칼럼 선택선(CSL1∼CSLm) 중 1개를 선택 상태(H 레벨)로 활성화한다.

그리고, 스페어 메모리 셀 열에 각각 대응하여 스페어 칼럼 선택선(SCSL1∼SCSLk)이 형성된다. 스페어 칼럼 드라이버(SCV1∼SCVk)는, 용장 제어 회로(105)로부터의 스페어 인에이블 신호(SE1∼SEk)에 각각 응답하여 대응하는 스페어 칼럼 선택선을 선택 상태(H 레벨)로 활성화한다. 스페어 인에이블 신호(SE1∼SEk)의 생성에 대해서는 나중에 상세하게 설명한다.

또한, 판독 데이터 및 기입 데이터를 전달하기 위한 데이터 버스 쌍(DBP)이 배치된다. 데이터 버스 쌍(DBP)은 서로 상보적인 데이터 버스(DB 및 /DB)를 포함한다.

판독/기입 제어 회로(50)는, 데이터 기입 회로(51W), 데이터 판독 회로(51R), 메모리 셀 열에 각각 대응하여 형성되는 칼럼 선택 게이트(CSG1∼CSGm) 및 스페어 메모리 셀 열에 각각 대응하여 형성되는 스페어 칼럼 선택 게이트(SCSG1∼SCSGk)를 포함한다.

이하에서는, 칼럼 선택선(CSL1∼CSLm), 스페어 칼럼 선택선(SCSL1∼SCSLk), 칼럼 선택 게이트(CSG1∼CSGm) 및 스페어 칼럼 선택 게이트(SCSG1∼SCSGk)를 각각 총칭하여, 간단히 칼럼 선택선(CSL), 스페어 칼럼 선택선(SCSL), 칼럼 선택 게이트(CSG) 및 스페어 칼럼 선택 게이트(SCSG)라고도 각각 칭한다.

각 칼럼 선택 게이트(CSG)는, 데이터 버스(DB)와 대응하는 비트선(BL)과의사이에 전기적으로 결합되는 트랜지스터 스위치와, 데이터 버스(/DB)와 대응하는 비트선(/BL)과의 사이에 전기적으로 결합되는 트랜지스터 스위치를 갖는다. 이들 트랜지스터 스위치는, 대응하는 칼럼 선택선(CSL)의 전압에 따라 온, 오프한다. 즉, 대응하는 칼럼 선택선(CSL)이 선택 상태(H 레벨)로 활성화된 경우에는, 각 칼럼 선택 게이트(CSG)는 데이터 버스(DB 및 /DB)를 대응하는 비트선(BL 및 /BL)의 각각과 전기적으로 결합한다.

각 스페어 칼럼 선택 게이트(SCSG)도 칼럼 선택 게이트(CSG)와 동일한 구성을 갖고, 대응하는 스페어 칼럼 선택선(SCSL)이 선택 상태(H 레벨)로 활성화된 경우에 대응하는 스페어 비트선(SBL 및 /SBL)을 데이터 버스(DB 및 /DB)의 각각과 전기적으로 결합한다.

이어서, MRAM 디바이스(1)에 있어서의 열 선택 동작을 설명한다. 이미 설명한 바와 같이 열 선택 동작에는 불량 칼럼을 치환 구제하기 위한 용장 제어가 포함된다.

프로그램 회로(100)는, k개의 불량 어드레스(FAD1∼FADk)를 내부에 기억할 수 있다. 프로그램 회로(100)에 프로그램된 불량 어드레스(FAD1∼FADk)는 용장 제어 회로(105)에 전달된다. 용장 제어 회로(105)는, 선택 열을 나타내기 위한 칼럼 어드레스(CA)가 불량 어드레스(FAD1∼FADk)와 일치하는지의 여부를 판정한다.

도 3을 참조하면, 용장 제어 회로(105)는, 불량 어드레스(FAD1∼FADk)에 각각 대응하여 형성되는 용장 판정 유닛(RJU1∼RJUk)과 노멀 액세스 제어 게이트(106)를 갖는다. 용장 판정 유닛(RJU1∼RJUk)의 각각에 대해 칼럼 어드레스비트(CAB)＜0 : h＞(CAB(0)∼CAB(h), h: 자연수)로 구성되는 (h+1)비트의 칼럼 어드레스(CA)가 입력된다. 용장 판정 유닛(RJU1∼RJUk)에 대해, 프로그램 회로(100)로부터의 불량 어드레스(FAD1∼FADk)의 각각이 부여된다. 불량 어드레스(FAD1∼FADk)의 각각은, 칼럼 어드레스(CA)와 마찬가지로 (h+1)비트를 갖는다.

용장 판정 유닛(RJU1∼RJUk)는, 칼럼 어드레스(CA)와 불량 어드레스(FAD1∼FADk)의 비교 결과에 기초하여 스페어 인에이블 신호(SE1∼SEk)를 생성한다. 이하에서는, 용장 판정 유닛(RJU1∼RJUk), 불량 어드레스(FAD1∼FADk) 및 스페어 인에이블 신호(SE1∼SEk)의 각각을 총칭하여 용장 판정 유닛(RJU), 불량 어드레스(FAD) 및 스페어 인에이블 신호(SE)라고도 칭한다.

각 용장 판정 유닛(RJU)은, 칼럼 어드레스(CA)와 대응하는 불량 어드레스(FAD)가 일치하는 경우에 대응하는 스페어 인에이블 신호(SE)를 H 레벨로 활성화한다. 예컨대, 용장 판정 유닛(RJU1)은 칼럼 어드레스(CA)와 불량 어드레스(FAD1)가 일치하는 경우에 스페어 인에이블 신호(SE1)를 활성화한다.

도 3에 도시된 용장 판정 유닛(RJU1∼RJUk)의 각각의 구성은 동일하므로, 도 4에서는 용장 판정 유닛(RJU1)의 구성에 대해 설명한다.

도 4를 참조하면, 프로그램 회로(100)는, 각각이 프로그램 정보를 구성하는 프로그램 데이터를 기억하는 복수의 프로그램 유닛(PU)을 갖는다. 각 프로그램 유닛(PU)은, 자기 프로그램 입력에 응답하여 초기 상태인 비프로그램 상태에서 프로그램 상태로 변화하여 1비트의 프로그램 데이터를 비휘발적으로 기억한다. 도 4에있어서는, 복수의 프로그램 유닛 중 용장 판정 유닛(RJU1)에 대응하는 프로그램 유닛(PU0∼PUh)이 대표적으로 도시된다. 프로그램 유닛(PU0∼PUh)은, (h+1)비트의 불량 어드레스(FAD1)의 각각의 비트를 기억한다.

프로그램 유닛(PU0∼PUh)은, 프로그램 데이터 판독시에 각각의 내부의 자화 상태에 따라 프로그램 신호(φa0, φb0∼φah, φbh)를 각각 출력한다. 이하에서는, 프로그램 신호(φa0∼φah 및 φb0∼φbh)의 각각을 프로그램 신호(φa 및 φb)라고도 총칭한다. 이들 프로그램 신호(φa 및 φb)의 각각은, 프로그램 정보를 비휘발적인 기억으로, 즉 프로그램에 이용되는 1비트의 신호이다.

프로그램 신호(φa)는, 대응하는 프로그램 유닛(PU)이 비프로그램 상태 및 프로그램 상태 중 어느 것인지를 나타내는 신호로서, 프로그램 신호(φb)는 대응하는 프로그램 유닛(PU)이 기억하는 프로그램 데이터의 레벨을 나타내는 신호이다.

용장 판정 유닛(RJU1)은, 프로그램 신호(φa0∼φah)의 AND 논리 연산 결과를 출력하는 논리 게이트(107), 프로그램 유닛(PU0∼PUh)에 각각 대응하여 형성되는 일치 판정 게이트(JG0∼JGh) 및 논리 게이트(107)와 일치 판정 게이트(JG0∼JGh)의 출력에 따라 스페어 인에이블 신호를 생성하기 위한 논리 회로(108)를 포함한다.

일치 판정 게이트(JG0∼JGh)의 각각은, 칼럼 어드레스 비트(CAB(0)∼CAB(h))이 대응하는 1개와 프로그램 유닛(PU0∼PUh)이 대응하는 1개에 기억되는 불량 어드레스 비트가 일치할 때에 H 레벨 신호를 출력하고, 일치하지 않을 때에 L 레벨 신호를 출력한다. 따라서, 칼럼 어드레스 비트(CAB(0)∼CAB(h))로 표시되는 칼럼 어드레스와 불량 어드레스(FAD1)가 일치하면 일치 판정 게이트(JG0∼JGh)의 출력은 모두 H 레벨로 설정된다.

또한 프로그램 신호(φa)는, 대응하는 프로그램 유닛(PU)이 비프로그램 상태일 때에 L 레벨로 설정되고, 프로그램 상태일 때에 H 레벨로 설정된다. 따라서 논리 게이트(107)의 출력은, 프로그램 유닛(PU0∼PUh)의 각각이 프로그램 상태일 때에 H 레벨로 설정된다.

이와 같은 구성으로 함으로써, 프로그램 유닛(PU0∼PUh)을 사용하여 불량 어드레스(FAD1)가 프로그램되어 있고, 또한 입력된 칼럼 어드레스(CA)가 불량 어드레스(FAD1)와 일치할 때에 용장 판정 유닛(RJU1)은 대응하는 용장 회로(스페어 열)(RD1)를 액세스 대상으로 지정하기 위해 스페어 인에이블 신호(SE1)를 H 레벨로 활성화한다.

다시 도 3을 참조하면, 스페어 인에이블 신호(SE1∼SEk)는 스페어 칼럼 드라이버(SCV1∼SCVk)로 각각 전달된다. 스페어 칼럼 드라이버(SCV1∼SCVk)의 각각은, 대응하는 스페어 인에이블 신호(SE)가 H 레벨로 활성화된 경우에 대응하는 스페어 칼럼 선택선(SCSL)을 선택 상태(H 레벨)로 활성화한다.

노멀 액세스 제어 게이트(106)는, 스페어 인에이블 신호(SE1∼SEk)의 NOR 연산 결과를 노멀 인에이블 신호(NE)로서 출력한다. 따라서, 칼럼 어드레스(CA)와 불량 어드레스(FAD1∼FADk) 중 어느 하나가 일치하는 경우에는, 열 디코더(25)에 의한 정규 메모리 셀에 대한 액세스를 중지시키기 위해 노멀 인에이블 신호는 L 레벨로 비활성화된다. 한편, 칼럼 어드레스(CA)가 불량 어드레스(FAD1∼FADk) 중 어느 것과도 일치하지 않는 경우에는 노멀 인에이블 신호(NE)가 H 레벨로 활성화된다.

도 5를 참조하면, 열 디코더(25)는, 어드레스 프리디코드 회로(26), 제어 게이트(27), 디코드 회로 및 드라이버(28)를 갖는다.

어드레스 프리디코드 회로(26)는, (h+1)비트의 칼럼 어드레스(CA)를 받아 프리디코드를 실행하여, g 비트(g: g＞(h+1)의 정수)의 프리디코드 신호(CPDR)를 생성한다. 제어 게이트(27)는, g 비트의 프리디코드 신호(CPDR)와 용장 제어 회로(105)로부터의 노멀 인에이블 신호(NE)를 받아 g 비트의 칼럼 프리디코드 신호(CPD)를 생성한다.

제어 게이트(27)는, 프리디코드 신호(CPDR)의 각각의 비트에 있어서 노멀 인에이블 신호(NE)와의 NAND 연산을 실행하기 위한 g 비트분의 NAND 게이트를 총괄적으로 표기하고 있다. 따라서, 노멀 인에이블 신호(NE)가 H 레벨로 활성화된 경우, 칼럼 프리디코드 신호(CPD)는 프리디코드 신호(CPDR)의 각각의 비트를 반전한 신호에 상당한다. 한편, 노멀 인에이블 신호(NE)가 L 레벨로 비활성화되면, 칼럼 프리디코드 신호(CPD)의 각 비트는 H 레벨로 고정된다.

디코드 회로 및 드라이버(28)는, 제어 게이트(27)로부터의 칼럼 프리디코드 신호(CPD)에 응답하여 칼럼 선택선(CSL1∼CSLm)을 선택적으로 활성화한다. 따라서, 노멀 인에이블 신호(NE)가 H 레벨로 활성화된 경우, 즉 칼럼 어드레스(CA)가 어느 한 불량 어드레스(FAD)와 일치한 경우에는, 칼럼 어드레스(CA)에 따른 1개의 칼럼 선택선(CSL)이 활성화되어 정규 메모리 셀에 대한 액세스가 실행된다.

한편, 노멀 인에이블 신호(NE)가 L 레벨로 비활성화된 경우, 즉 칼럼 어드레스(CA)가 어느 불량 어드레스(FAD)와도 일치하지 않는 경우에는, 정규 메모리 셀에 대응하는 칼럼 선택선(CSL1∼CSLm)의 각각은 비활성화되어 정규 메모리 셀에 대한 액세스는 실행되지 않는다.

다시 도 2를 참조하면, 판독/기입 제어 회로(60)는, 메모리 셀 열에 각각 대응하여 형성되는 단락 스위치 트랜지스터(62-1∼62-m, 62-s1∼62-sk) 및 제어 게이트(66-1∼66-m, 66-s1∼66sk)를 갖는다. 판독/기입 제어 회로(60)는, 추가로 비트선(BL1, /BL1∼BLm, /BLm) 및 스페어 비트선(SBL1, /SBL1∼SBLk, /SBLk)과 접지 전압(Vss) 사이에 각각 형성되는 프리차지 트랜지스터(64-1a, 64-1b∼64-ma, 64-mb 및 64-s1a, 64-s1b∼64-ska, 64-skb)를 갖는다.

이하에서는, 단락 스위치 트랜지스터(62-1∼62-m, 62-s1∼62-sk), 프리차지 트랜지스터(64-1a, 64-1b∼64-ma, 64-mb 및 64-s1a, 64-s1b∼64-ska, 64-skb) 그리고 제어 게이트(66-1∼66-m, 66-s1∼66sk)를 각각 총칭하여 단락 스위치 트랜지스터(62), 프리차지 트랜지스터(64) 및 제어 게이트(66)라고도 칭한다.

각 제어 게이트(66)는, 대응하는 칼럼 선택선(CSL) 또는 스페어 칼럼 선택선(SCSL)과 제어 신호(WE)의 AND 논리 연산 결과를 출력한다. 따라서 데이터 기입 동작시에는, 칼럼 어드레스(CA)에 대응하는 선택 열 또는 스페어 열에서 제어 게이트(66)의 출력이 H 레벨로 선택적으로 활성화된다.

단락 스위치 트랜지스터(62)는, 대응하는 제어 게이트(66)의 출력에 각각 응답하여 온/오프한다. 따라서 데이터 기입 동작시에는, 칼럼 어드레스(CA)에 대응하는 선택 열 또는 스페어 열에서 비트선(BL 및 /BL) 또는 스페어 비트선(SBL 및 /SBL)의 일단 끼리는 단락 스위치 트랜지스터(62)에 의해 전기적으로 결합된다.

각 프리차지 트랜지스터(64)는, 비트선 프리차지 신호(BLPR)의 활성화에 응답하여 온함으로써, 비트선(BL1, /BL1∼BLm, /BLm) 및 스페어 비트선(SBL1, /SBL1∼SBLk, /SBLk)의 각각을 접지 전압(Vss)에 프리차지한다. 컨트롤 회로(5)에 의해 생성되는 비트선 프리차지 신호(BLPR)는, MRAM 디바이스(1)의 액티브 기간에 있어서 적어도 데이터 판독 실행전의 소정 기간에서 H 레벨로 활성화된다. 한편, MRAM 디바이스(1)의 액티브 기간중의 데이터 판독 동작시 및 데이터 기입 동작시에 비트선 프리차지 신호(BLPR)는 L 레벨로 비활성화되어 프리차지 트랜지스터(64)는 오프된다.

이어서, 도 6을 이용하여 MRAM 디바이스에 있어서의 데이터 판독 동작 및 데이터 기입 동작시에서의 치환 구제를 설명한다.

우선, 데이터 기입시의 동작에 대해 설명한다. 워드선 드라이버(30)는, 행 디코더(20)의 행 선택 결과에 따라 선택 행에 대응하는 라이트 워드선(WWL)을 활성화하여 전원 전압(Vcc)과 접속한다. 각 라이트 워드선(WWL)의 일단은, 영역(40)에서 접지 전압(Vss)과 접합되어 있기 때문에, 선택 행의 라이트 워드선(WWL)에는 워드선 드라이버(30)에서 영역(40)을 향하는 방향으로 데이터 기입 전류(Ip)가 흐른다. 한편, 비선택 행에 있어서 라이트 워드선(WWL)는 비활성 상태(L 레벨:접지 전압(Vss))로 유지되기 때문에 데이터 기입 전류는 흐르지 않는다.

칼럼 어드레스(CA)가 불량 어드레스(FAD) 중 어느 것과도 일치하지 않는 경우에는, 선택 열의 칼럼 선택선(CSL)이 선택 상태(H 레벨)로 활성화되어 선택 열의 비트선(BL 및 /BL)의 일단씩은 데이터 버스(DB 및 /DB)와 각각 결합된다. 그리고, 대응하는 단락 스위치 트랜지스터(62)가 턴 온하여 선택 열의 비트선(BL 및 /BL)의 타단(칼럼 선택 게이트(CSG)의 반대측)끼리를 단락한다.

한편, 칼럼 어드레스(CA)가 불량 어드레스(FAD) 중 어느 하나와 일치한 경우에는, 대응하는 스페어 칼럼 선택선(SCSL)이 선택 상태(H 레벨)로 활성화되어 선택 열의 비트선(BL 및 /BL) 대신에 대응하는 스페어 비트선(SBL 및 /SBL)의 일단씩이 데이터 버스(DB 및 /DB)와 각각 결합된다. 그리고, 대응하는 단락 스위치 트랜지스터(62)가 턴 온하여 대응하는 스페어 비트선(SBL 및 /SBL)의 타단(스페어 칼럼 선택 게이트(SCSG)의 반대측)끼리를 단락한다.

데이터 기입 회로(51W)는, 데이터 버스(DB 및 /DB)를 전원 전압(Vcc2) 및 접지 전압(Vss) 중 어느 한쪽씩에 설정한다. 예컨대, 기입 데이터(DIN)의 데이터 레벨이 L 레벨인 경우에는, 데이터 버스(DB)에 L 레벨 데이터를 기입하기 위한 데이터 기입 전류(-Iw)가 흐른다. 데이터 기입 전류(-Iw)는, 칼럼 선택 게이트(CSG) 또는 스페어 칼럼 선택 게이트(SCSG)를 통해 선택 열의 비트선(BL) 또는 대응하는 스페어 비트선(SBL)에 공급된다.

선택 열의 비트선(BL) 또는 대응하는 스페어 비트선(SBL)에 흐르는 데이터 기입 전류(-Iw)는, 단락 스위치 트랜지스터(62)에 의해 되꺽인다. 이에 따라, 타측 비트선(/BL) 또는 스페어 비트선(/SBL)에서는 반대 방향의 데이터 기입 전류(+Iw)가 흐른다. 비트선(/BL) 또는 스페어 비트선(/SBL)을 흐르는 데이터 기입 전류(+Iw)는, 칼럼 선택 게이트(CSG) 또는 스페어 칼럼 선택 게이트(SCSG)를 통해 데이터 버스(/DB)에 전달된다.

기입 데이터(DIN)의 데이터 레벨이 H 레벨인 경우에는, 데이터 버스(DB 및 /DB)의 전압 설정을 바꿈으로써, 반대 방향의 데이터 기입 전류를 선택 열의 비트선(BL, /BL) 또는 대응하는 스페어 비트선(SBL, /SBL)으로 흘려 보낼 수 있다.

이에 따라, 칼럼 어드레스(CA)가 불량 어드레스(FAD) 중 어느 것과도 일치하지 않는 경우에는, 대응하는 라이트 워드선(WWL) 및 비트선(BL(/BL))의 양측에 데이터 기입 전류가 흐르는 정규 메모리 셀(선택 메모리 셀)에 대해 데이터 기입이 실행된다. 한편, 칼럼 어드레스(CA)가 불량 어드레스(FAD) 중 어느 하나와 일치한 경우에는, 대응하는 라이트 워드선(WWL) 및 스페어 비트선(SBL(/SBL))의 양측에 데이터 기입 전류가 흐르는 스페어 메모리 셀에 대해 데이터 기입이 실행된다.

데이터 기입시에는, 리드 워드선(RWL)은 비선택 상태(L 레벨)로 유지된다. 또한, 데이터 기입시에도 비트선 프리차지 신호(BLPR)를 H 레벨로 활성화함으로써, 데이터 기입시에 있어서의 비트선(BL 및 /BL)의 전압은 데이터 판독시의 프리차지 전압 레벨에 상당하는 접지 전압(Vss)으로 설정된다. 이와 같이 비선택 열에 대응하는 비트선(BL, /BL) 및 스페어 비트선(SBL, /SBL)의 데이터 기입후에 있어서의 전압을 데이터 판독에 구비한 프리차지 전압과 일치시킴으로써, 데이터 판독전에 새로운 프리차지 동작의 실행이 불필요해져서 데이터 판독 동작을 고속화할 수 있다.

이어서, 데이터 판독 동작에 대해 설명한다.

데이터 판독시에 워드선 드라이버(30)는 행 디코더(20)의 행 선택 결과에 따라 선택 행에 대응하는 리드 워드선(RWL)을 H 레벨로 활성화한다. 비선택 행에 있어서 리드 워드선(RWL)의 전압 레벨은 비활성 상태(L 레벨)로 유지된다.

데이터 판독이 개시되고 선택 행의 리드 워드선(RWL)이 H 레벨로 활성화되어 대응하는 액세스 트랜지스터(ATR)가 턴 온하면, 선택 행에 대응하는 정규 메모리 셀 및 스페어 메모리 셀은 액세스 트랜지스터(ATR)를 통해 비트선(BL, /BL) 및 스페어 비트선(SBL, /SBL)과 접지 전압(Vss) 사이에 전기적으로 결합된다.

데이터 판독 회로(51R)는, 데이터 버스(DB 및 /DB)의 각각을 전원 전압(Vcc1)으로 풀 업하여 일정한 센스 전류(Is)를 공급한다.

그리고 데이터 기입시와 마찬가지로, 칼럼 어드레스(CA)에 따라 선택 열의 칼럼 선택선(CSL) 또는 대응하는 스페어 칼럼 선택선(SCSL)이 선택 상태(H 레벨)로 활성화된다.

칼럼 어드레스(CA)가 불량 어드레스(FAD) 중 어느 것과도 일치하지 않는 경우에는, 데이터 버스(DB(/DB)) 및 선택 열의 비트선(BL(/BL))을 통해 선택 메모리 셀(정규 메모리 셀)의 터널 자기 저항 소자(TMR)를 센스 전류(Is)가 통과한다. 이에 따라, 선택 열의 비트선(BL 및 /BL)의 한쪽 및 데이터 버스(DB, /DB)의 한쪽씩에는, 터널 자기 저항 소자(TMR)의 전기 저항(Rmax, Rmin), 즉 선택 메모리 셀 기억 데이터의 레벨에 따른 전압 변화가 발생한다. 마찬가지로, 선택 열의 비트선(BL, /BL)의 타측 및 데이터 버스(DB, /DB)의 타측씩에는, 더미 메모리 셀(DMC)의 더미 저항 소자(TMRd)의 전기 저항(Rd)에 따른 전압 변화가 발생한다.

예컨대, 선택 메모리 셀의 기억 데이터 레벨이 “1”(전기 저항(Rmax))인 경우에는, 선택 메모리 셀과 결합된 비트선(BL 및 /BL)의 한쪽에는, 더미 메모리 셀(DMC)과 결합된 비트선(BL 및 /BL)의 타측에 발생하는 전압 변화(ΔVm)보다 큰 전압 변화(ΔV1)(ΔV1＞ΔVm)가 발생한다. 마찬가지로, 데이터 버스(DB, /DB)에서도 전압 변화(ΔVb1 및 ΔVbm)가 발생한다(ΔVbm＞ΔVb1). 이와 같이 하여 발생한 데이터 버스(DB 및 /DB) 사이의 전압차를 데이터 판독 회로(51R)에 의해 검지 증폭하여 선택 메모리 셀의 기억 데이터를 판독 데이터(DOUT)로서 출력할 수 있다.

한편, 칼럼 어드레스(CA)가 불량 어드레스(FAD) 중 어느 하나와 일치한 경우에는, 데이터 버스(DB(/DB)) 및 선택 열의 비트선(BL(/BL))을 통해 스페어 메모리 셀의 터널 자기 저항 소자(TMR)를 센스 전류(Is)가 통과한다. 이에 따라, 스페어 비트선(SBL 및 /SBL)의 한쪽 및 데이터 버스(DB, /DB)의 한쪽씩에는, 터널 자기 저항 소자(TMR)의 전기 저항(Rmax, Rmin), 즉 스페어 메모리 셀의 기억 데이터의 레벨에 따른 전압 변화가 발생한다. 선택 열의 비트선(BL, /BL)의 타측 및 데이터 버스(DB, /DB)의 타측씩에는, 정규 메모리 셀이 액세스되었을 때와 마찬가지로 더미 저항 소자(TMRd)의 전기 저항(Rd)에 따른 전압 변화가 발생한다.

이와 같이 칼럼 어드레스(CA)에 의해 불량 칼럼이 선택된 경우라도, 대응하는 용장 회로(스페어 열)의 스페어 메모리 셀에 액세스하여 데이터 기입 및 데이터 판독을 정상적으로 실행할 수 있다. 따라서, 용장 회로에 상당하는 스페어 열에 의해 결함 메모리 셀을 메모리 셀 열 단위로 치환 구제할 수 있다.

또한, 비트선(BL, /BL) 및 스페어 비트선(SBL, /SBL)의 프리차지 전압을 접지 전압(Vss)으로 하고 있기 때문에, 비선택 열에 있어서 선택 행의 리드 워드선(RWL)이 활성화에 응답하여 턴 온한 액세스 트랜지스터를 통해 비트선(BL, /BL) 및 스페어 비트선(SBL, /SBL)에서 방전 전류가 발생하는 경우가 없다. 그 결과, 프리차지 동작시의 비트선 및 스페어 비트선의 충방전에 의한 소비 전력을 삭감할 수 있다.

그리고, 데이터 기입 회로(51W)의 동작 전원 전압인 Vcc2는, 데이터 판독 회로(51R)의 동작 전원 전압인 Vcc1보다 높게 설정된다. 데이터 기입시에 선택 메모리 셀의 터널 자기 저항 소자(TMR)를 자화하기 위해 필요한 데이터 기입 전류(Ip, ±Iw)는 데이터 판독에 필요한 센스 전류(Is)보다 크기 때문이다. 예컨대, 전원 전압(Vcc2)에는 MRAM 디바이스(1)의 외부에서 공급되는 외부 전원 전압을 그대로 적용하고, 그리고 이 외부 전원 전압을 도시하지 않은 전압 강하 회로에 의해 강하시켜 전원 전압(Vcc1)을 발생하는 구성으로 하면, 상기 이들의 전원 전압(Vcc1 및 Vcc2)을 효율적으로 공급할 수 있다.

이어서, 불량 어드레스, 즉 프로그램 정보를 효율적으로 기억하기 위한 프로그램 회로의 구성에 대해 설명한다.

도 7은 도 4에 도시된 프로그램 유닛(PU)의 제1 실시예에 따른 구성을 도시한 회로도이다.

도 7을 참조하면, 프로그램 유닛(PU)은, 불량 어드레스 비트에 상당하는 프로그램 데이터를 자기적 또한 비휘발적으로 기억하기 위한 프로그램 셀(PRC1 및 PRC2)을 갖는다. 나중에 상세하게 설명하는 바와 같이, 프로그램 셀(PRC1 및PRC2)은, 정규 메모리 셀의 터널 자기 저항 소자(TMR)와 동일한 구조를 갖는 자기 저항 소자를 사용하여 구성된다. 프로그램 셀(PRC1) 및 프로그램 셀(PRC2)의 각각은, 터널 자기 저항 소자(TMR)과 마찬가지로 2가지 자화 방향 중 어느 하나로 자화되기 때문에, 각각의 전기 저항(R1 및 R2)은 정규 메모리 셀중의 터널 자기 저항 소자(TMR)과 마찬가지로 Rmin 및 Rmax 중 어느 한쪽으로 설정된다.

프로그램 유닛(PU)은, 또한 프로그램 셀(PRC1 및 PRC2)에 각각 대응하여 형성되는 커런트 센스 앰프(110 및 120), 레퍼런스 저항(115 및 125) 및 논리 게이트(130)를 포함한다.

레퍼런스 저항(115 및 125)의 전기 저항(Rref)은, Rmin과 Rmax의 중간값으로 바람직하게는 Rref=Rmin+ΔR/2로 설정된다. 예컨대, 레퍼런스 저항의 일부를 전기 저항(Rmin)에 대응하는 기억 데이터를 저장하는 터널 자기 저항 소자(TMR)와 동일한 자기 저항 소자로 구성할 수 있다.

커런트 센스 앰프(110)는, 전원 전압(Vcc1)과 프로그램 셀(PRC1) 사이에 직렬로 접속되는 P채널 MOS 트랜지스터(111) 및 N채널 MOS 트랜지스터(113)와, 전원 전압(Vcc1)과 레퍼런스 저항(115) 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터(112) 및 N채널 MOS 트랜지스터(114)를 갖는다. 프로그램 셀(PRC1)은 N채널 MOS 트랜지스터(113)와 접지 전압(Vss) 사이에 결합된다. 레퍼런스 저항(115)은 트랜지스터(114)와 접지 전압(Vss) 사이에 접속된다.

P채널 MOS 트랜지스터(111 및 112)의 게이트에는 컨트롤러 회로(5)로부터의 제어 전압(Vcn)이 입력된다. N채널 MOS 트랜지스터(113)의 게이트는 P채널 MOS 트랜지스터(112) 및 N채널 MOS 트랜지스터(114)의 접속 노드에 상당하는 노드(N1)와 접속되고, N채널 MOS 트랜지스터(114)의 게이트는 P채널 MOS 트랜지스터(111) 및 N채널 MOS 트랜지스터(113)의 접속 노드에 상당하는 노드(/N1)와 접속된다.

커런트 센스 앰프(120)는, 커런트 센스 앰프(110)와 동일한 구성을 갖고, P채널 MOS 트랜지스터(121 및 122)와 N채널 MOS 트랜지스터(123 및 124)를 갖는다. 프로그램 셀(PRC2)은 N채널 MOS 트랜지스터(123)와 접지 전압(Vss) 사이에 접속된다. 레퍼런스 저항(125)은 N채널 MOS 트랜지스터(124) 및 접지 전압(Vss) 사이에 접속된다.

N채널 MOS 트랜지스터(123)의 게이트는 P채널 MOS 트랜지스터(122) 및 N채널 MOS 트랜지스터(124)의 접속 노드에 상당하는 노드(N2)와 결합된다. N채널 MOS 트랜지스터(124)의 게이트는 P채널 MOS 트랜지스터(121) 및 N채널 MOS 트랜지스터(123)의 접속 노드에 상당하는 노드(/N2)와 접속된다.

논리 게이트(130)는, 노드(N1 및 N2)의 신호 레벨의 배타적 논리합(EX-OR) 논리 연산 결과를 프로그램 신호(Φa)로서 출력한다. 따라서 프로그램 신호(Φa)는, 프로그램 셀(PRC1 및 PRC2)의 전기 저항이 정렬되어 있는 경우에 L 레벨로 설정되고, 양자의 전기 저항이 다른 경우에 H 레벨로 설정된다. 한편, 노드(N2)의 신호 레벨은 프로그램 신호(Φb)로서 출력된다.

도 8은 프로그램 셀의 전기 저항과 프로그램 유닛의 상태의 대응 관계를 나타낸 도면이다.

도 8을 참조하면, 초기 상태에서는 프로그램 셀(PRC1 및 PRC2)은 동일 방향으로 자화되며 양자의 전기 저항은 동일하다. 본 실시예에 있어서는, 초기 상태에 있어서 프로그램 셀(PRC1 및 PRC2) 각각의 전기 저항은 Rmin으로 설정되는 것으로 한다.

프로그램 상태시에는 프로그램 셀(PRC1 및 PRC2)은 다른 방향으로 자화되며 각각에 보상 데이터가 기입된다. 즉, 프로그램 셀(PRC1 및 PRC2)의 한쪽만이 초기 상태와는 다른 방향으로 자화된다. 이 때에 자화 방향이 개서되는 한쪽 프로그램 셀은 기입되는 프로그램 데이터에 따라 선택된다.

즉, 프로그램 데이터 기입시에는, 프로그램 셀(PRC2)의 자화 방향이 개서되어, 프로그램 셀(PRC1)의 자화 방향이 초기 상태와 동일하게 유지되는 상태의 데이터 기입(R1=Rmin, R2=Rmax, 이하 이와 같은 상태를 「프로그램 상태 1」이라고도 한다)과, 프로그램 셀(PRC1)의 자화 방향이 개서되어, 프로그램 셀(PRC2)의 자화 방향이 초기 상태와 동일하게 유지되는 상태의 데이터 기입(R1=Rmax, R2=Rmin, 이하 이와 같은 상태를 「프로그램 상태 2」라고도 한다) 중의 어느 한쪽이 선택적으로 실행된다.

이에 비하여, 프로그램 데이터 기입이 실행되지 않은, 즉 비프로그램 상태의 프로그램 셀에 있어서, 프로그램 셀(PRC1 및 PRC2)의 전기 저항(R1 및 R2)은 초기 상태 그대로(R1=R2=Rmin)이다.

이어서, 도 9a, 도 9b, 도 9c를 이용하여 프로그램 데이터 판독시 및 기입시에 있어서의 프로그램 신호의 레벨을 설명한다.

도 9a를 참조하면, 초기상태에서는 프로그램 셀(PRC1 및 PRC2)의 전기저항(R1 및 R2)은 모두 레퍼런스 저항(115)의 저항치(Rref)보다 작기 때문에, 제어 전압(Vcn)을 중간 전압(Vm)(Vss＜Vm＜Vcc)으로 변화시켜 프로그램 데이터 판독을 실행해도 노드(N1 및 N2)의 전압의 각각은 마찬가지로 H 레벨로 변화한다. 따라서, 논리 게이트(130)가 출력하는 프로그램 신호(Φa)는, 비프로그램 상태를 나타내는 L 레벨(접지 전압(Vss))로 설정된다.

상세한 내용에 대해서는 후술하겠으나, 본 실시예에서는 초기 상태(비프로그램 상태)에서의 각 프로그램 셀의 전기 저항을 Rmin이라 정의함으로써, MRAM 디바이스의 제조 공정의 간략화를 도모하고 있다. 이에 따라, 또한 도 7에 도시한 논리 게이트(130)를 일치 비교 게이트가 아니라 보다 간단하게 구성할 수 있는 NAND 게이트로 치환할 수 있다.

도 9b를 참조하면, 프로그램 데이터 기입시에는 제어 전압(Vcn)은 전원 전압(Vcc)으로 설정되어 커런트 센스 앰프(110 및 120)로부터 프로그램 셀(PRC1 및 PRC2)에 대한 전류의 공급은 정지된다. 또한, 프로그램 셀(PRC1 및 PRC2)의 각각에 상기 기술한 프로그램 상태 1 및 프로그램 상태 2 중 어느 것인가에 따라 서로 상보적인 데이터가 기입된다. 프로그램 셀(PRC1 및 PRC2)에 대해 프로그램 데이터를 기입하기 위한 구성에 대해서는 나중에 상세하게 설명한다.

도 9c에는 프로그램 상태의 프로그램 유닛으로부터의 프로그램 데이터 판독 동작이 나타난다. 제어 전압(Vcn)이 중간 전압(Vm)으로 설정되면, 커런트 센스 앰프(110 및 120)에 의해 노드(N1 및 N2)는 각각이 다른 전압 레벨로 설정된다. 프로그램 상태 1(R2=Rmax, R1=Rmin)에서는 노드(N1)가 H 레벨로 변화하는 한편,노드(N2)는 L 레벨을 유지한다. 이에 비하여, 프로그램 상태 2(R1=Rmax, R2=Rmin)에서는 노드(N1)의 전압이 L 레벨로 유지되는 한편, 노드(N2)의 전압은 H 레벨로 변화한다.

따라서, 프로그램 상태의 프로그램 유닛에 있어서는, 프로그램 상태 1 및 프로그램 상태 2 중 어느 것이어도 프로그램 신호(Φa)는 H 레벨로 설정된다. 이에 비하여, 프로그램 신호(Φb)는 프로그램 상태 1 및 프로그램 상태 2 중 어느 것인가에 따라 H 레벨 또는 L 레벨로 설정된다.

이와 같은 구성으로 함으로써, 각 프로그램 유닛은, 정규 메모리 셀과 동일한 자기 저항 소자로 구성되는 2개의 프로그램 셀(PRC1 및 PRC2)을 사용하여 1비트의 프로그램 데이터와, 해당 프로그램 유닛이 프로그램 데이터를 기억하고 있는지의 여부에 관한 정보를 기억할 수 있다.

이어서, 프로그램 셀의 배치에 대해 설명한다.

그리고, 이하에서는 프로그램 셀(PRC1 및 PRC2)을 총칭하여 프로그램 셀(PRC)이라고도 한다.

도 10의 (a)를 참조하면, 각 정규 메모리 셀(MC)을 구성하는 터널 자기 저항 소자(TMR)는, 메모리 셀 행에 각각 형성되는 라이트 워드선(WWL) 및 메모리 셀 열에 각각 대응하여 형성되는 비트선(BL)의 교점에 대응하여 배치된다. 터널 자기 저항 소자에 있어서는, 라이트 워드선(WWL)을 흐르는 데이터 기입 전류에 의해 자화 곤란축(HA) 방향의 자계가 인가되고, 비트선(BL)을 흐르는 데이터 기입 전류에 의해 자화 용이축(EA) 방향을 따른 자계가 인가된다.

도 10의 (b)를 참조하면, 각 프로그램 셀(PRC)은 프로그램 워드선(PWL) 및 프로그램 비트선(PBL)의 교점에 대응하여 형성된다. 프로그램 셀(PRC)은 터널 자기 저항 소자(TMR)와 동일하게 설계 및 제작된다.

프로그램 워드선(PWL) 및 프로그램 비트선(PBL)은 각각 다른 방향을 따라 배치된다. 프로그램 워드선(PWL)에는, 자화 곤란축(HA) 방향을 따른 자계를 발생하기 위한 프로그램 전류가 흐른다. 한편, 프로그램 비트선(PBL)에 대해서는 자화 용이축(EA) 방향을 따른 자계를 발생하기 위한 프로그램 전류가 흐른다.

도 11a 및 도 11b는, 정규 메모리 셀 및 프로그램 셀의 배치를 각각 도시하고 있다.

도 11a를 참조하면, 반도체 주기판(SUB)상의 p형 영역(PAR)에 액세스 트랜지스터(ATR)가 형성된다. 액세스 트랜지스터(ATR)는, n형 영역인 소스/드레인 영역(210, 220)과 게이트(230)를 갖는다. 도시하지 않았으나, 소스/드레인 영역(210)은 접지 전압(Vss)과 결합되어 있다. 또한, 라이트 워드선(WWL)은 제1 금속 배선층(M1)에 형성된다.

리드 워드선(RWL)은, 액세스 트랜지스터(ATR)의 게이트 전압을 제어하기 위해 형성되는 것으로서, 전류를 적극적으로 흘려보낼 필요는 없다. 따라서, 집적도를 높이는 관점에서 리드 워드선(RWL)은 독립된 금속 배선층을 새로 형성하지 않고, 게이트(230)와 동일한 배선층에서 폴리실리콘층이나 폴리사이드 구조 등을 이용하여 형성된다. 한편, 비트선(BL)은 제2 금속 배선층(M2)에 형성되어 터널 자기 저항 소자(TMR)와 전기적으로 결합된다.

액세스 트랜지스터(ATR)의 소스/드레인 영역(220)은, 콘택트 홀에 형성된 금속막(250), 제1 금속 배선층(M1) 및 배리어 메탈(240)을 통해 터널 자기 저항 소자(TMR)와 전기적으로 결합된다. 배리어 메탈(240)은, 터널 자기 저항 소자(TMR)와 금속 배선의 사이를 전기적으로 결합하기 위해 형성되는 완충재이다.

도 11b에는, 일례로서 도 7에 도시한 프로그램 셀(PRC1)의 구조도가 도시된다.

도 11b를 참조하면, 프로그램 셀(PRC1)과 접속되는 N채널 MOS 트랜지스터(113)는 반도체 주기판(SUB)상의 p형 영역에 형성된다. N채널 MOS 트랜지스터(113)는, n형 영역인 소스/드레인 영역(212, 222)과 게이트(232)를 갖는다. 프로그램 워드선(PWL)은, 정규 메모리 셀(MC)에 대응하는 라이트 워드선(WWL)과 동일한 금속 배선층(M1)을 이용하여 배치된다.

소스/드레인 영역(212)은, 배리어 메탈(242), 콘택트 홀에 형성된 금속막(252) 및 금속 배선층(M1)에 형성된 금속 배선을 통해 프로그램 셀(PRC1)과 결합된다. 소스/드레인 영역(222)은, 도 7에 도시되는 커런트 센스 앰프(110)중의 노드(/N1)와 접속된 금속 배선과 결합된다.

프로그램 비트선(PBL)은, 정규 메모리 셀(MC)에 대응하는 비트선(BL)과 동일한 금속 배선층(M2)을 사용하여 형성되고, 프로그램 셀(PRC1)과 전기적으로 결합된다. 프로그램 비트선(PBL)은, 프로그램 데이터 기입시 이외에는 접지 전압(Vss)에 고정된다. 게이트(232)는, 도 7에 도시되는 커런트 센스 앰프(110)중의 노드(N1)와 접속된다.

이와 같은 구성으로 함으로써, 특별한 제조 공정을 마련하지 않고, 각 프로그램 셀(PRC)은 정규 메모리 셀(MC)과 동일한 제조 공정에서 제작할 수 있다.

이어서, 프로그램 데이터 기입시에 프로그램 전류를 공급하기 위한 구성을 설명한다.

도 12를 참조하면, 프로그램 셀(PRC1 및 PRC2)에 공통으로 프로그램 워드선(PWL)이 배치되고, 프로그램 셀(PRC1 및 PRC2)의 각각에 대응하여 프로그램 비트선(PBL1 및 PBL2)이 배치된다.

메모리 어레이(10)에 배치되는 라이트 워드선(WWL)과 프로그램 회로(100)에 배치되는 프로그램 워드선(PWL)은 동일 방향을 따라 배치된다. 마찬가지로, 메모리 어레이(10)에 배치되는 비트선(BL)과 프로그램 회로(100)에 배치되는 프로그램 비트선(PBL1 및 PBL2)은 동일 방향을 따라 배치된다.

정규 메모리 셀의 터널 자기 저항 소자(TMR)와 프로그램 셀(PRC1 및 PRC2)에 상당하는 자기 저항 소자는, 동일 방향을 따라 배치된다. 따라서, MRAM 디바이스의 제조 공정의 일환으로서 형성되는 터널 자기 저항 소자(TMR)내의 고정 자화층을 소정 방향으로 자화하기 위한 자계를 인가하는 공정에 있어서, 프로그램 셀(PRC)의 고정 자화층도 동시에 자화할 수 있다. 또한 해당 자화 공정에 있어서, 각 정규 메모리 셀의 터널 자기 저항 소자(TMR) 및 각 프로그램 셀(PRC)에서 자유 자화층도 고정 자화 방향과 동일 방향으로 자화된다. 즉, 각 터널 자기 저항 소자(TMR) 및 각 프로그램 셀(PRC)의 전기 저항은 모두 Rmin으로 설정된다.

따라서, 정규 메모리 셀의 터널 자기 저항 소자(TMR)과 프로그램 셀(PRC1 및PRC2)에 상당하는 전기 저항 소자를 동일 방향을 따라 배치하고, 또한 전기 저항이 Rmin인 상태를 각 프로그램 셀의 초기 상태(비프로그램 상태)로 정의하면, 프로그램 셀을 대상으로 하는 전용 자화 공정을 둘 필요가 없다. 이에 따라, MRAM 디바이스의 제조 공정을 간략화할 수 있다.

프로그램 회로(100)는, 프로그램 비트선(PBL1 및 PBL2)에 공급되는 프로그램 전류(±Iw(P))의 방향을 제어하기 위한 제어 게이트(150, 152, 160, 162)와, 프로그램 비트선(PBL1)에 대응하여 형성되는 전압 설정 트랜지스터(154, 155 및 164, 165)를 포함한다.

제어 게이트(150)는, j번째(j:0∼k의 정수)의 프로그램 유닛에 프로그램되는 프로그램 데이터(PDj)와 프로그램 제어시에 H 레벨로 활성화되는 프로그램 신호(PRG)의 NAND 연산 결과를 출력한다. 제어 게이트(152)는, 제어 게이트(150)의 출력 신호와 프로그램 신호(PRG)의 NAND 논리 연산 결과를 출력한다. 제어 게이트(160)는, 제어 게이트(150)와 동일한 동작을 한다. 제어 게이트(162)는, 제어 게이트(152)와 마찬가지로 제어 게이트(160)의 출력 및 프로그램 신호(PRG)의 NAND 연산 결과를 출력한다.

전압 설정 트랜지스터(154)는, P채널 MOS 트랜지스터로 구성되며 프로그램 비트선(PBL1)의 일단과 전원 전압(Vcc2) 사이에 전기적으로 결합된다. 전압 설정 트랜지스터(155)는, N채널 MOS 트랜지스터로 구성되며 프로그램 비트선(PBL1)의 일단측과 접지 전압(Vss) 사이에 전기적으로 결합된다. 전압 설정 트랜지스터(164)는, P채널 MOS 트랜지스터로 구성되며 프로그램 비트선(PBL1)의 타단과 전원전압(Vcc2) 사이에 전기적으로 결합된다. 전압 설정 트랜지스터(165)는, N채널 MOS 트랜지스터로 구성되며 프로그램 비트선(PBL1)의 타단과 접지 전압(Vss) 사이에 전기적으로 결합된다.

전압 설정 트랜지스터(154 및 155)의 각 게이트는 제어 게이트(152)의 출력과 접속된다. 전압 설정 트랜지스터(164 및 165)의 각 게이트는 제어 게이트(160)의 출력과 접속된다.

전압 설정 트랜지스터(157)는, P채널 MOS 트랜지스터로 구성되며 프로그램 비트선(PBL2)의 일단과 전원 전압(Vcc2) 사이에 전기적으로 결합된다. 전압 설정 트랜지스터(158)는, N채널 MOS 트랜지스터로 구성되며 프로그램 비트선(PBL2)의 일단측과 접지 전압(Vss) 사이에 전기적으로 결합된다. 전압 설정 트랜지스터(167)는, P채널 MOS 트랜지스터로 구성되며 프로그램 비트선(PBL2)의 타단과 전원 전압(Vcc2) 사이에 전기적으로 결합된다. 전압 설정 트랜지스터(168)는, N채널 MOS 트랜지스터로 구성되며 프로그램 비트선(PBL2)의 타단과 접지 전압(Vss) 사이에 전기적으로 결합된다.

전압 설정 트랜지스터(157 및 158)의 각 게이트는 제어 게이트(150)의 출력과 접속된다. 전압 설정 트랜지스터(167 및 168)의 각 게이트는 제어 게이트(162)의 출력과 접속된다.

프로그램 데이터 기입시 이외(프로그램 신호(PRG)=L 레벨)에는, 제어 게이트(150, 152, 160, 162) 각각의 출력은 H 레벨로 설정된다. 따라서, 프로그램 비트선(PBL1 및 PBL2)의 양단의 각각은 접지 전압(Vss)과 결합된다. 도 11b에 도시된 바와 같이, 각 프로그램 셀은 MOS 트랜지스터와 프로그램 비트선 사이에 접속되기 때문에, 각 프로그램 비트선을 접지 전압과 접속함으로써 프로그램 데이터 기입시 이외에 도 7에 도시한 커런트 센스 앰프(110, 120)의 회로 구성이 실현된다.

이에 비하여, 프로그램 데이터 기입시(프로그램 신호(PRG)=H 레벨)에는, 프로그램 데이터(PDj)의 레벨에 따라 제어 게이트(150 및 152)의 출력은 H 레벨 및 L 레벨의 한쪽씩에 상보적으로 설정된다. 제어 게이트(160 및 162)의 출력도 마찬가지로 상보적으로 설정된다. 여기서, 제어 게이트(150 및 160)의 출력은 동일한 레벨로 되고, 제어 게이트(152 및 162)의 출력은 동일한 레벨로 된다.

예컨대, 프로그램 데이터(PDj)가 H레벨일 때에는, 프로그램 비트선(PBL1)에 대해서는 전압 설정 트랜지스터(155 및 164)가 온하고, 전압 설정 트랜지스터(154 및 165)가 오프한다. 한편, 프로그램 비트선(PBL2)에 대해서는 전압 설정 트랜지스터(157 및 168)가 온하고, 전압 설정 트랜지스터(158 및 167)가 오프한다. 이에 따라, 도면중에 점선의 화살표로 나타낸 방향으로 프로그램 셀(PRC1 및 PRC2)에 대해 각각 반대 방향으로 작용하는 프로그램 전류(±Iw(P))가 흐른다.

한편, 프로그램 데이터(PDj)가 L레벨일 때에는, 각 전압 설정 트랜지스터의 온·오프가 바뀌고, 프로그램 비트선(PBL1 및 PBL2)에서 도면중에 실선의 화살표로 나타낸 방향으로 PDj=H레벨일 때와 각각 반대의 프로그램 전류(±Iw(P))가 흐른다.

프로그램 전류(±Iw(P))에 의해 프로그램 셀(PRC1 및 PRC2)을 프로그램 데이터(PDj)에 따른 방향으로 자화하기 위한 자화 용이축 방향을 따른 프로그램 자계가 발생된다. 그리고, 프로그램 데이터(PDj)의 레벨에 관계없이 프로그램비트선(PBL1 및 PBL2)을 각각 흐르는 프로그램 전류의 방향은 서로 반대 방향이기 때문에, 프로그램 데이터 기입시에는 프로그램 셀(PRC1 및 PRC2)은 자화 용이축을 따라 서로 반대 방향으로 자화된다.

프로그램 회로(100)는, 프로그램 워드선(PWL)에 대응하여 형성되는 선택 트랜지스터(170)를 추가로 갖는다. 선택 트랜지스터(170)는, 프로그램 신호(PRG)의 반전 신호(/PRG)를 게이트에 받아 전원 전압(Vcc2)과 프로그램 워드선(PWL)의 일단 사이에 전기적으로 결합된다. 프로그램 워드선(PWL)의 타단은 접지 전압(Vss)과 결합된다. 따라서, 프로그램 데이터 기입시에 프로그램 워드선(PWL)에 대해서는 일정 방향의 프로그램 전류(Ip(P))가 흐른다. 프로그램 전류(Ip(P))에 의해 프로그램 셀(PRC)의 각각에 대해 자화 곤란축 방향의 프로그램 자계가 인가된다.

자화 용이축 및 자화 곤란축을 각각 따른 프로그램 자계의 양측이 인가된 프로그램 셀(PRC)에 있어서, 프로그램 데이터(PDj)를 기입하기 위한 자화가 실행된다.

도 13은 프로그램 셀에 대한 입출력 신호를 설명하기 위한 도면이다.

도 13을 참조하면, 정규 메모리 셀중의 고정 자화층을 자화하는 공정에 의해 각 프로그램 셀은 초기 상태로 설정되고, 프로그램 셀(PRC1 및 PRC2)의 전기 저항(R1 및 R2)은 각각 Rmin으로 설정된다. 이 상태에서 프로그램 데이터 판독을 실행하면, 이미 설명한 바와 같이 프로그램 유닛에서 출력되는 프로그램 신호(Φa 및 Φb)는 L 레벨 및 H 레벨로 각각 설정된다.

프로그램 유닛에 프로그램 데이터(불량 어드레스 비트)를 기억시키기 위한프로그램 데이터 기입시에는, 프로그램 신호(PRG)가 H 레벨로 설정됨과 동시에 프로그램 데이터(PDj)에 따라 프로그램 상태 1 및 프로그램 상태 2 중 어느 하나가 적용되어 프로그램 셀(PRC1 및 PRC2) 중 어느 한쪽의 자화 방향이 초기 상태에서 변화하여 전기 저항이 Rmax로 변화한다.

구체적으로 프로그램 데이터(PDj)가 L 레벨인 프로그램 상태 1에서는, 프로그램 셀(PRC2)의 전기 저항(R2)이 Rmax로 변화하도록 프로그램 전류가 공급된다. 이에 비하여, 프로그램 데이터(PDj)가 H 레벨인 프로그램 상태 2에서는, 프로그램 셀(PRC1)의 전기 저항(R1)이 Rmax로 변화하도록 프로그램 전류가 공급된다.

프로그램 데이터 기입에 의해, 초기 상태에서 프로그램 상태로 변화한 프로그램 유닛에 대해 프로그램 데이터 판독을 실행하면, 프로그램 신호(Φa)는 H 레벨로 설정되고, 또한 프로그램 신호(Φb)는 프로그램 데이터의 레벨에 대응하여 H 레벨 또는 L 레벨로 설정된다.

한편, 비프로그램 상태, 즉 초기 상태 그대로 유지된 프로그램 유닛에 있어서, 프로그램 셀(PRC1 및 PRC2)의 전기 저항은 Rmin으로 초기 상태에서 변화하지 않는다. 따라서, 비프로그램 상태의 프로그램 유닛에 대해 프로그램 데이터 판독을 실행하면, 프로그램 신호(Φa 및 Φb)의 각각은 L 레벨로 설정된다.

이와 같이 제1 실시예에 따른 프로그램 유닛에 의하면, 특별한 제조 공정 및 자화 공정을 거치지 않고 제작 및 자화 가능한 프로그램 셀을 사용하여, 1비트의 프로그램 데이터와 함께 해당 프로그램 유닛이 프로그램 데이터를 기억하고 있는지의 여부에 대한 정보를 기억하고, 또한 전류 검지에 의해 고속으로 판독할 수 있다.

또한, 이와 같은 프로그램 유닛에 의해 결함 메모리 셀을 치환 구제하기 위한 불량 어드레스 비트 등의 정보를 기억시켜 용장 구제 구성을 효율적으로 실현할 수 있다.

(제1 실시예의 변형예 1)

이하, 제1 실시예의 변형예로서, 각 프로그램 셀의 동작 신뢰성 확보를 고려한 프로그램 데이터 판독 동작에 대해 설명한다.

도 14를 참조하면, 클록 신호(CLK)의 활성화 타이밍에 상당하는 시각(t10) 및 시각(t20)에서, 데이터 판독 동작 또는 데이터 기입 동작의 실행 명령이 입력되어 데이터 판독 사이클 또는 데이터 기입 사이트가 개시되는 것으로 한다. 데이터 기입 사이클이 개시되면, 입력된 어드레스 신호에 따른 행 선택 동작 및 열 선택 동작이 개시된다.

용장 구성을 갖는 MRAM 디바이스에 있어서는, 행 선택 동작 또는 열 선택 동작에 있어서 입력된 어드레스 신호와 불량 어드레스가 일치하는지의 여부를 우선 판정할 필요가 있다. 따라서, 데이터 판독 사이클 또는 데이터 기입 사이클이 개시되고 나서, 초기의 소정 기간(도 14에 있어서의 시각(t11∼t12)의 기간)에 있어서 각 프로그램 유닛으로부터 프로그램 데이터, 즉 불량 어드레스 비트를 판독하기 위해, 각 프로그램 유닛에 부여되는 제어 전압(Vcn)이 중간 전압(Vm)으로 설정된다. 이에 따라, 프로그램 회로(100)에서 판독된 불량 어드레스를 사용하여 용장 제어 회로(105)는 소정 치환 구제를 실행할 수 있다.

이와 같이 각 사이클마다 불량 어드레스를 판독하기 때문에, 프로그램 셀에 대한 프로그램 데이터 판독 빈도는, 메모리 어레이(10)에 배치되는 정규 메모리 셀 및 스페어 셀의 각각에 대한 기억 데이터 판독 빈도와 비교하여 높아진다.

메모리 어레이(10)에 배치되는 정규 메모리 셀 및 스페어 셀의 각각에 있어서, 통상의 데이터 판독시에 터널 자기 저항 소자(TMR)의 양단에 인가되는 전압은, 전원 전압(Vcc1)(리드 워드선(RWL)의 선택 상태)이다. 한편, 프로그램 데이터 판독시에 있어서의 제어 전압(Vcn)을 중간 전압(Vm)으로 설정함으로써, 프로그램 데이터 판독시에 프로그램 셀의 양단에 인가되는 바이어스 전압은 중간 전압(Vm) 근방(Vcc1＞Vm＞Vss)이 된다. 따라서, 프로그램 데이터 판독시에 있어서의 프로그램 셀의 통과 전류를 억제할 수 있으므로 프로그램 셀의 동작 신뢰성을 향상시킬 수 있다.

그리고, 각 사이클내에 있어서, 불량 어드레스가 필요한 용장 판정 종료후의 기간(도 14의 시각(t12)∼시각(t20) 사이)에 있어서, 제어 전압(Vcn)은 전원 전압(Vcc1)으로 설정된다. 이 기간중에는 각 프로그램 셀(PRC)을 통과하는 전류는 발생하지 않는다. 메모리 셀 열에 대응하여 치환 구제를 실행하는 구성에 있어서는, 행 선택 결과에 따른 리드 워드선(RWL) 및 라이트 워드선(WWL)의 활성화는, 용장 판정 결과에 관계없이 실행할 수 있다. 따라서, 통상의 데이터 판독시에 있어서의 리드 워드선(선택 행)(RWL)의 활성화 기간(Tn)은, 프로그램 데이터 판독시에 제어 전압(Vcn)이 중간 전압(Vm)으로 설정되는 기간(Tp)보다 길게 설정된다.

따라서, 프로그램 데이터 판독시에 있어서의 프로그램 셀의 바이어스 전압인가 시간, 즉 전류 통과 시간은, 메모리 어레이(10)에 배치되는 정규 메모리 셀 및 스페어 셀의 각각에 대한 통상의 데이터 판독시에 있어서의 전류 통과 시간보다 짧게 설정된다. 그 결과, 프로그램 셀의 동작 신뢰성을 향상시킬 수 있다.

(제1 실시예의 변형예 2)

도 15를 참조하면, 제1 실시예의 변형예 2에 따른 프로그램 회로(100)는, 도 4에 도시한 구성과 비교하여 각 프로그램 유닛(PU)에 대응하여 프로그램 신호(Φa, Φb)를 기억하기 위한 트랜스퍼 게이트(TGa, TGb) 및 래치 회로(LTa, LTb)를 포함하는 점에서 다르다. 도시를 생략하였으나, 각 프로그램 유닛에 대해 마찬가지로 트랜스퍼 게이트(TGa, TGb) 및 래치 회로(LTa, LTb)는 배치된다.

트랜스퍼 게이트(TGa) 및 래치 회로(LTa)는 프로그램 신호(Φa)에 대응하여 형성되고, 트랜스퍼 게이트(TGb) 및 래치 회로(LTb)는 프로그램 신호(Φb)에 대응하여 형성된다. 트랜스퍼 게이트(TGa 및 TGb)는, 래치 신호(LS)의 활성화(H 레벨) 기간에서 프로그램 신호(Φa, Φb)를 래치 회로(LTa 및 LTb)에 대해 각각 전달한다.

래치 회로(LTa 및 LTb)는, 트랜스퍼 게이트(TGa, TGb)를 각각 통해 전달된 프로그램 신호(Φa, Φb)를 각각 래치한다. 래치 회로(LTa, LTb)의 저장 데이터는 전원 투입 기간중 보유된다.

그 외의 점에 대해, 프로그램 회로(100)의 구성은, 제1 실시예과 동일하므로 상세한 설명은 반복하지 않는다.

도 16은 제1 실시예의 변형예 2에 따른 프로그램 데이터 판독 동작을 설명하는 동작 파형도이다.

도 16을 참조하면, 시각(t0)에서 MRAM 디바이스의 동작 전원이 기동되어 전원 전압(Vcc1 및 Vcc2)이 상승한다. 전원 기동에서 소정 시간 경과후의 시각(t1)에서, 리셋 신호(/RST)가 L 레벨에서 H 레벨로 변화하여 스타트 업 시퀀스가 실행된다.

각 프로그램 셀에 대한 프로그램 데이터 판독, 즉 불량 어드레스의 판독은 스타트 업 시퀀스의 일환으로서 전원 기동을 트리거로 하여 실행된다. 리셋 신호(/RST)의 변화에 응답하여 시각(t2)에서 제어 전압(Vcn)이 중간 전압(Vm)(또는 접지 전압(Vss))으로 설정된다. 이에 따라, 각 프로그램 유닛에 대해 프로그램 데이터 판독이 실행되어 프로그램 데이터(불량 어드레스 비트)에 따른 프로그램 신호(Φa 및 Φb)가 출력된다. 그리고, 프로그램 신호(Φa 및 Φb)의 설정이 완료되는 타이밍에 대응하여 설정되는 시각(t3)에서 시각(t4)의 소정 기간내에 래치 신호(LS)가 H 레벨로 활성화된다. 이에 따라, 각 프로그램 유닛에서 판독된 프로그램 신호(Φa 및 Φb)는, 래치 회로(LTa 및 LTb)에 전원이 차단될 때까지의 동안에 저장된다.

프로그램 신호가 판독되고 또한 래치 회로(LTa 및 LTb)에 래치된 상태에서, 시각(t5) 이후에 제어 전압(Vcn)은 전원 전압(Vcc1)으로 설정된다. 이후의 통상 동작시에는 데이터 판독 사이클 또는 데이터 기입 사이클마다 래치 회로(LTa, LTb)의 저장 데이터에 기초하여 불량 어드레스에 따른 용장 판정이 실행된다.

이와 같은 구성으로 함으로써, 각 프로그램 셀을 전류가 통과하는 것은 전원기동을 트리거로 하는 스타트 업 시퀀스중의 단기간만으로 한정되게 된다. 따라서, 불량 어드레스로 대표되는 통상시에 각 사이클마다 참조할 필요가 있는 정보를 프로그램하는 경우에도 프로그램 셀의 동작 신뢰성을 향상시킬 수 있다.

(제2 실시예)

도 17에 제2 실시예에 있어서의 프로그램 입출력 관련의 회로 구성이 도시된다.

도 17을 참조하면, 제2 실시예에 따른 구성에 있어서는, 프로그램 회로(100)에 프로그램된 불량 어드레스에 기초한 용장 제어 회로(105)에 있어서의 용장 판정 결과를 외부에서 모니터하기 위한 모니터 단자(4b)가 추가로 배치된다.

셀렉터 회로(109)는, 용장 제어 회로(105)에서 스페어 인에이블 신호(SE1∼SEk)를 받아 신호 단자(4c)에 입력되는 테스트 선택 신호(TSL)에 따른 1개를 선택적으로 모니터 단자(4b)에 출력한다. 이에 따라, 2개의 단자를 추가로 사용함으로써, 용장 제어 회로(105)에 의한 용장 판정 결과를 외부에서 모니터할 수 있다.

예컨대, 동작 테스트시에 프로그램 회로(100)에 프로그램한 불량 어드레스에 대응하는 어드레스 신호(ADD)를 입력하여 스페어 인에이블 신호(SE1∼SEk)를 모니터하면, 불량 어드레스 프로그램(100)에 정확하게 기억되어 있는지의 여부를 효율적으로 확인할 수 있다.

또는 셀렉터 회로(109)를 형성하지 않고, k개의 모니터 단자를 사용하여 스페어 인에이블 신호(SE1∼SEk)의 각각을 병렬로 외부에서 모니터하는 구성으로 해도 된다.

(제3 실시예)

제3 실시예에 있어서는, 프로그램 전류를 효율적으로 공급하는 구성에 대해 설명한다.

도 18은 제3 실시예에 따른 프로그램 전류 공급을 실행하기 위한 제1 구성예를 도시한 회로도이다.

도 18을 참조하면, 정규 메모리 셀의 데이터 기입 전류(±Iw)를 공급하기 위한 데이터 기입 회로(51W)는, 소정 전류(Iw(Ref))를 흘려보내기 위한 전류 공급 회로(80)와, 커런트 미러를 구성하는 P채널 MOS 트랜지스터(81 및 82)를 갖는다. 이에 따라, 내부 노드(Nw0)로의 공급 전류는 소정 전류(Iw(Ref))에 따라 설정된다.

데이터 기입 회로(51W)는, 추가로 내부 노드(Nw0)를 통해 동작 전류의 공급을 받아 동작하는 인버터(84, 85 및 86)를 갖는다. 인버터(84, 85 및 86)의 각각은 전원 전압(Vcc2) 및 접지 전압(Vss)의 공급을 받아 동작한다.

인버터(84)는, 기입 데이터(DIN)의 전압 레벨을 반전하여 데이터 버스(DB)에 전달한다. 인버터(85)는, 기입 데이터(DIN)의 전압 레벨을 반전하여 인버터(86)의 입력 노드에 전달한다. 인버터(86)는, 인버터(85)의 출력을 반전하여 데이터 버스(/DB)에 전달한다. 따라서, 데이터 기입 회로(51W)는 기입 데이터(DIN)의 전압 레벨에 따라 데이터 버스(DB 및 /DB)를 전원 전압(Vcc2) 및 접지 전압(Vss)의 한쪽씩에 설정한다.

제3 실시예의 제1 구성예에 있어서, 프로그램 비트선(PBL1 및 BBL2)에 대해프로그램 전류(±Iw(P))를 공급하기 위한 구성은, 도 12에 도시한 구성과 비교하여 전압 설정 트랜지스터(154 및 157)가, 데이터 기입 회로(51W)와 공통의 내부 노드(Nw0)와, 프로그램 비트선(PBL1 및 PBL2)의 일단 사이에 각각 전기적으로 결합되는 점에서 다르다.

프로그램 셀(PRC)과, 정규 메모리 셀 및 스페어 메모리 셀을 구성하는 터널 자기 저항 소자(TMR)를 동일 형상·동일 자화 특성으로 설계하면, 프로그램 전류(±Iw(P))의 전류량은 정규 메모리 셀에 대한 데이터 기입 전류(±Iw)와 동일하게 설정할 수 있다. 따라서, 데이터 기입 회로(51W)에서 사용되는 전류 공급 회로(80)를 공용하여 회로 면적을 증가시키지 않고 최적의 프로그램 전류를 제공할 수 있다.

그리고 도 18에 도시한 구성에 있어서는, 도 12에 도시한 제어 게이트(160, 162) 및 전압 설정 트랜지스터(164, 165, 167, 168) 대신에, 트랜지스터 스위치(175)가 배치된다. 트랜지스터 스위치(175)의 게이트에는 프로그램 신호(PRG)가 설정된다. 그 외 부분의 구성은 도 12와 동일하므로 상세한 설명은 반복하지 않는다.

이미 설명한 바와 같이, 프로그램 데이터 기입시에 있어서 프로그램 비트선(PBL1 및 PBL2)에 대해서는 프로그램 데이터(PDj)의 레벨에 관계없이 각각 반대 방향의 전류가 흐른다.

따라서, 프로그램 비트선(PBL1 및 PBL2)의 일단씩을 프로그램 데이터(PDj)의 레벨에 따라 전원 전압(Vcc) 또는 접지 전압(Vss)과 결합하면, 프로그램비트선(PBL1 및 PBL2)의 타단끼리에 대해서는 트랜지스터 스위치(175)에 의해 전기적으로 결합하는 것만으로 도 12에 설명한 것과 동일한 프로그램 전류를 프로그램 데이터 기입시에 흘려보낼 수 있다. 이에 따라, 프로그램 회로의 면적을 삭감할 수 있다.

그리고 도 12의 구성에 있어서도, 제어 게이트(160, 162) 및 전압 설정 트랜지스터(164, 165, 167, 168) 대신에 트랜지스터 스위치(175)를 배치할 수 있다.

도 19는 제3 실시예에 따른 프로그램 전류 공급을 실행하기 위한 제2 구성예를 도시한 회로도이다.

도 19를 참조하면, 워드선 드라이버(30) 중 라이트 워드선(WWL)의 활성화를 제어하는 라이트 워드선 드라이브부(30W)는, 정규 메모리 셀의 데이터 기입 전류(Ip)를 규정하는 소정 전류(Ip(Ref))를 흘려보내기 위한 전류 공급 회로(90)와 커런트 미러를 구성하는 P채널 MOS 트랜지스터(91 및 92)를 갖는다. 이에 따라, 내부 노드(Nw1)로의 공급 전압은 소정 전류(Ip(Ref))에 따라 설정된다.

라이트 워드선 드라이브부(30W)는, 또한 라이트 워드선(WWL1∼WWLn)에 각각 대응하여 형성되는 드라이브 유닛(WD1∼WDn)을 갖는다. 드라이브 유닛(WD1∼WDn)의 각각은, 내부 노드(Nw1)를 통해 동작 전류의 공급을 받아 동작하는 인버터로 구성된다. 드라이브 유닛(WD1∼WDn)의 각각은 전원 전압(Vcc2) 및 접지 전압(Vss)의 공급을 받아 동작한다.

행 디코더(20)는, 로우 어드레스(RA)에 따라 로우 디코드 신호(RDC1∼RDCn) 중의 선택 행에 대응하는 1개를 L 레벨로 활성화한다. 이에 응답하여 드라이브 유닛(WD1∼WDn) 중의 선택 행에 대응하는 1개는, 대응하는 라이트 워드선(WWL)을 선택 상태(H 레벨:전원 전압(Vcc2))로 활성화한다.

제3 실시예의 제2 구성예에 있어서는, 프로그램 비트선(PBL1 및 PBL2)에 대해 프로그램 전류(Ip(P))를 공급하기 위한 구성은, 도 12에 도시한 구성과 비교하여 선택 트랜지스터(170)가 라이트 워드선 드라이브부(30W)와 공통의 내부 노드(Nw1)와 프로그램 워드선(PWL) 사이에 전기적으로 결합되는 점에서 다르다. 그 외 부분의 구성은 도 12와 동일하므로 상세한 설명은 반복하지 않는다.

또한, 프로그램 비트선(PBL1 및 PBL2)에 대해서는, 도 18에 도시한 구성과 동일하므로 도 12에 도시한 제어 게이트(160, 162) 및 전압 설정 트랜지스터(164, 165, 167, 168) 대신에 트랜지스터 스위치(175)가 배치된다.

프로그램 셀(PRC)과, 정규 메모리 셀 및 스페어 메모리 셀을 구성하는 터널 자기 저항 소자(TMR)를 동일 형상·동일 자화 특성으로 설계하면, 프로그램 전류(±Iw(P))의 전류량에 대해서도 정규 메모리 셀에 대한 데이터 기입 전류(Ip)와 동일하게 설정할 수 있다. 따라서, 라이트 워드선 드라이브부(30W)내의 전류 공급 회로(90)를 공용하여 회로 면적을 증가시키지 않고 최적의 프로그램 전류를 공급할 수 있다.

(제4 실시예)

제4 실시예에 있어서는, 복수의 프로그램 셀을 효율적으로 배치하는 구성에 대해 설명한다.

도 20은 제4 실시예에 따른 프로그램 셀의 배치를 도시한 회로도이다.

도 20에 있어서는, 프로그램 회로(100)에 포함되는 복수의 프로그램 셀 중 동일한 불량 어드레스 각각의 비트를 기억하기 위한 프로그램 유닛(PU0∼PUh)에 대응하는 프로그램 셀의 배치가 대표적으로 도시된다.

프로그램 유닛(PU0∼PUh)의 각각에 있어서, 프로그램 셀(PRC1 및 PRC2)은 쌍을 이루며 배치되는 프로그램 비트선(PBL1 및 PBL2)과 각각 전기적으로 결합된다.

프로그램 유닛(PU0∼PUh)에 각각 대응하는 프로그램 워드선(PWL0∼PWLh)이 배치된다. 즉, 동일한 프로그램 유닛을 구성하는 프로그램 셀은 공통의 프로그램 워드선(PWL)과 대응된다.

그리고, 프로그램 워드선(PWL0∼PWLh)과 전원 전압(Vcc2) 사이에는 선택 트랜지스터(170-0∼170-h)가 각각 배치된다. 선택 트랜지스터(170-0∼170-h)의 게이트에는 프로그램 유닛(PU0∼PUh)에 각각 대응하여 설정되는 프로그램 신호(/PRG0∼/PRGh)가 각각 입력된다. 프로그램 신호(/PRG0∼/PRGh)는, 대응하는 프로그램 유닛(PU)이 프로그램 데이터 기입의 대상으로 된 경우에 L 레벨로 활성화된다. 따라서, 프로그램 데이터 기입의 대상이 되는 프로그램 유닛에 있어서는, 프로그램 셀(PRC1 및 PRC2)의 각각에 대해 프로그램 전류(Ip(P))가 공급된다.

쌍을 이루는 프로그램 비트선(PBL1 및 PBL2)에 대해 프로그램 전류(±Iw(P))를 공급하기 위한 구성은, 도 18 및 도 19에 도시한 구성과 비교하여 트랜지스터 스위치(175) 대신에 예컨대 금속 배선으로 구성되는 접속부(176)가 배치되는 점에서 다르다. 이와 같이 트랜지스터 스위치(175)의 배치를 생략하고, 프로그램 비트선(PBL1 및 PBL2)의 타단끼리를 항상 전기적으로 결합해도, 프로그램 데이터 기입시에 있어서의 프로그램 전류(±Iw(P))의 공급 및 프로그램 데이터 기입 이외에 있어서의 프로그램 비트선(PBL1 및 PBL2)의 전압 설정을, 도 12, 도 18 및 도 19와 동일한 방법으로 실행할 수 있다. 즉, 도 12, 도 18 및 도 19에 있어서도, 프로그램 비트선(PBL1 및 PBL2)의 타단끼리를 트랜지스터를 사용하지 않고 접속부(176)에 의해 전기적으로 결합할 수 있다.

이와 같은 구성으로 함으로써, 프로그램 셀을 행렬상으로 효율적으로 배치한 상태에서, 프로그램 유닛마다 프로그램 데이터(PDj)에 따른 프로그램 데이터 기입을 실행할 수 있다.

(제5 실시예)

제1 실시예 내지 4에 나타낸 바와 같은, 용장 프로그램 등에 사용하는 프로그램 데이터를 기억하기 위한 프로그램 유닛은, 통상의 데이터 기억을 실행하는 각 메모리 셀보다 동작 신뢰성을 충분히 높게 설정할 필요가 있다. 따라서, 제5 실시예에 있어서는 동작 신뢰성이 높은 프로그램 유닛의 구성에 대해 설명한다.

도 21을 참조하면, 제5 실시예에 따른 프로그램 유닛(PU#)에 있어서, 프로그램 셀(PRC1)은 N채널 MOS 트랜지스터(113) 및 접지 전압(Vss)과의 사이에 직렬로 접속된 터털 자기 저항 소자(TMR)와 동일한 복수의 자기 저항 소자를 포함한다. 마찬가지로, 프로그램 셀(PRC2)은 N채널 MOS 트랜지스터(123) 및 접지 전압(Vss)과의 사이에 직렬로 접속된 자기 저항 소자를 갖는다.

도 21에 있어서는, 각 프로그램 셀(PRC)이 2개의 자기 저항 소자로 구성되는 예를 도시하고 있다. 즉, 프로그램 셀(PRC1)은 직렬로 접속된 자기 저항소자(PRC1a 및 PRC1b)를 포함하고, 프로그램 셀(PRC2)은 직렬로 접속된 자기 저항 소자(PRC2a 및 PRC2b)를 포함한다. 자기 저항 소자(PRC1a, PRC1b, PRC2a, PRC2b)의 각각은 도 7에 도시한 프로그램 셀(PRC1 및 PRC2)의 각각과 동일한 구성이다.

그리고, 제5 실시예에 따른 구성에 있어서는, 프로그램 셀(PRC1 및 PRC2)의 전기 저항은 2×Rmin 및 2×Rmax 중 어느 하나로 설정되기 때문에, 레퍼런스 저항(115 및 125) 대신에 레퍼런스 저항(116 및 126)이 배치된다. 레퍼런스 저항(116 및 126)의 전기 저항은 2×Rmin＋ΔR로 설정된다. 프로그램 유닛(PU#)의 그 외 부분의 구성은 도 7에 도시한 프로그램 유닛(PU)과 동일하므로 상세한 설명은 반복하지 않는다.

이와 같은 구성으로 함으로써, 프로그램 데이터 판독시에 프로그램 셀을 구성하는 각 자기 저항 소자의 통과 전류량을 억제할 수 있기 때문에, 프로그램 셀의 동작 신뢰성을 향상시킬 수 있다.

도 22는 제5 실시예에 따른 프로그램 셀에 대한 프로그램 전류의 공급을 설명하는 회로도이다.

도 22를 참조하면, 프로그램 셀(PRC1)을 구성하는 자기 저항 소자(PRC1a)는, 프로그램 워드선(PWL1)과 프로그램 비트선(PBL1)의 교점에 대응하여 배치된다. 자기 저항 소자(PRC1b)는, 프로그램 워드선(PWL2)과 프로그램 비트(PBL1)의 교점에 대응하여 배치된다.

마찬가지로 프로그램 셀(PRC2)을 구성하는 자기 저항 소자(PRC2a)는, 프로그램 워드선(PWL1)과 프로그램 비트선(PBL2)의 교점에 대응하여 배치된다. 자기 저항 소자(PRC2b)는 프로그램 워드선(PWL2)과 프로그램 비트선(PBL2)의 교점에 대응하여 배치된다.

쌍을 이루는 프로그램 비트선(PBL1 및 PBL2)에 대해서는, 도 18 및 도 19에설 설명한 것과 동일한 구성에 의해 프로그램 데이터(PDj)에 따른 프로그램 전류(±Iw(P))가 공급된다. 그리고, 도 20에 도시한 바와 같이 트랜지스터 스위치(175) 대신에 금속 배선 등으로 형성되는 접속부(176)를 배치해도 된다.

그리고, 동일한 프로그램 유닛에 대응되는 프로그램 워드선(PWL1 및 PWL2)은 쌍을 이루도록 배치되고, 그 일단끼리는 금속 배선 등으로 형성되는 접속부(177)에 의해 전기적으로 결합된다. 그리고, 한쪽 프로그램 워드선(PWL1)의 타단은, 선택 트랜지스터(170)를 통해 전원 전압(Vcc2)과 접속된다. 타측 프로그램 워드선(PWL2)의 타단은 접지 전압(Vss)과 접속된다. 선택 트랜지스터(170)에 입력되는 프로그램 신호(/PRG)의 활성화에 응답하여 프로그램 워드선(PWL1 및 PWL2)을 왕복 전류로 하여 일정 방향의 프로그램 전류(Ip(P))를 흘려보내고, 자화 곤란축 방향의 프로그램 자계를 각 자기 저항 소자에 인가할 수 있다.

그리고, 프로그램 비트선(PBL1,PBL2)을 흐르는 프로그램 데이터(PDj)에 응답한 프로그램 전류(±Iw(P))에 의해 생성되는 자계 용이축 방향을 따른 프로그램 자계에 의해 동일한 프로그램 셀을 구성하는 자기 저항 소자의 각각을 동일한 방향으로 자화할 수 있고, 또한 다른 프로그램 셀을 구성하는 자기 저항 소자의 각각을 다른 방향으로 자화할 수 있다. 이에 따라, 제5 실시예에 따른 동작 신뢰성이 높은 프로그램 셀에 대해서도 동일한 프로그램 데이터 기입을 실행할 수 있다.

(제6 실시예)

제6 실시예에 있어서는, 동작 마진 및 동작 신뢰성이 높은 프로그램 유닛의 다른 구성예에 대해 설명한다.

도 23을 참조하면, 제6 실시예에 따른 프로그램 유닛은, 도 7에 도시된 제1 실시예에 따른 프로그램 유닛의 구성과 비교하여, 레퍼런스 저항(115 및 125)을 각각 대신하여 프로그램 셀(PRC1# 및 PRC2#)이 각각 배치되는 점에서 다르다. 프로그램 셀(PRC1# 및 PRC2#)의 각각은, 프로그램 셀(PRC1 및 PRC2)과 마찬가지로 각 메모리 셀(MC)을 구성하는 터널 자기 저항 소자(TMR)와 동일한 형상 및 구성을 갖는다. 프로그램 셀(PRC1#)은, 커런트 센스 앰프(110)중의 트랜지스터(114)와 접지 전압(Vss) 사이에 접속된다. 마찬가지로, 프로그램 셀(PRC2#)은 커런트 센스 앰프(120)중의 트랜지스터(124)와 접지 전압(Vss) 사이에 접속된다.

또한, 도 7에 도시된 논리 게이트(130)(EX-OR 게이트)의 배치는 생략되고, 노드(N1 및 N2)의 전압 레벨이 각각 프로그램 신호(Φa 및 Φb)에 상당한다. 즉, 프로그램 유닛(PU)은, 프로그램 신호(Φa)에 상당하는 1비트 신호를 기억하기 위한 프로그램 레지스터(300a)와, 프로그램 신호(Φb)에 상당하는 1비트 신호를 기억하기 위한 프로그램 레지스터(300b)를 포함한다.

프로그램 데이터 판독시에 있어서, 제어 전압(Vcn)은 중간 전압(Vm)(Vss＜Vm＜Vcc)으로 변화한다. 이에 따라, 프로그램 레지스터(300a)에 있어서 커런트 센스 앰프(110)는, 프로그램 셀(PRC1 및 PRC1#) 각각의 양단에 제어 전압(Vcn)에 따른 바이어스 전압을 인가하여 양자의 통과 전류차, 즉 양자의 전기 저항(R1 및 R1#)의비교에 따라 프로그램 신호(Φa)를 생성한다. 프로그램 신호(Φa)는, 대응하는 프로그램 유닛이 비프로그램 상태 및 프로그램 상태 중 어느 것인지를 나타낸다. 마찬가지로, 프로그램 레지스터(300b)에 있어서, 커런트 센스 앰프(120)는 프로그램 셀(PRC2 및 PRC2#) 각각의 양단에 제어 전압(Vcn)에 따른 바이어스 전압을 인가하여 양자의 통과 전류차, 즉 양자의 전기 저항(R2 및 R2#)의 비교에 따라 프로그램 신호(Φb)를 생성한다. 프로그램 신호(Φb)는, 프로그램 상태로 된 대응하는 프로그램 유닛이 기억하는 프로그램 데이터의 레벨을 나타낸다.

도 24는 제6 실시예에 따른 프로그램 유닛에 있어서의 프로그램 셀의 전기 저항과 프로그램 유닛의 상태 등의 대응 관계를 나타내는 도면이다.

도 24를 참조하면, 초기 상태에서는 프로그램 레지스터(300a)를 구성하는 프로그램 셀(PRC1 및 PRC1#)은 서로 반대 방향으로 자화되어 각각의 전기 저항은 R1=Rmax, R1#=Rmin으로 설정된다. 한편, 프로그램 레지스터(300b)를 구성하는 프로그램 셀(PRC2 및 PRC2#)은 동일 방향으로 자화되어 각각의 전기 저항(R2 및 R2#)은 예컨대 Rmin으로 설정된다.

프로그램 상태시에는 프로그램 레지스터(300a)를 구성하는 프로그램 셀(PRC1 및 PRC1#)은 초기 상태와는 반대 방향으로 각각 자화된다. 즉, R1=Rmin, R1#=Rmax으로 설정된다. 한편, 프로그램 레지스터(300b)를 구성하는 프로그램 셀(PRC2 및 PRC2#)은, 서로 반대 방향으로 자화되어 각각에 상보 데이터가 기입된다. 즉, 프로그램 셀(PRC2 및 PRC2#)의 한쪽만이 초기 상태와 다른 방향으로 자화된다. 이 때, 자화 방향이 개서되는 당해 한쪽 프로그램 셀은 기입되는 프로그램 데이터에따라 선택된다.

즉, 프로그램 데이터 기입시에는 프로그램 셀(PRC2)의 자화 방향이 개서되어 프로그램 셀(PRC2#)의 자화 방향이 초기 상태와 동일하게 유지되는 데이터 기입(R2=Rmax, R2#=Rmin : 「프로그램 상태 1」)과, 프로그램 셀(PRC2#)의 자화 방향이 개서되어 프로그램 셀(PRC2)의 자화 방향이 초기 상태와 동일하게 유지되는 데이터 기입(R2=Rmin, R2#=Rmax : 「프로그램 상태 2」) 중 어느 한쪽이 선택적으로 실행된다.

이에 비하여, 프로그램 데이터 기입이 실행되지 않은, 즉 비프로그램 상태의 프로그램 셀에 있어서는, 프로그램 셀(PRC1, PRC1#, PRC2, PRC2#)의 각각의 자화 방향, 즉 전기 저항은 초기 상태시부터 변화하지 않는다.

이어서, 도 25a∼도 25c를 이용하여 제6 실시예에 따른 프로그램 유닛으로부터의 프로그램 데이터 판독시 및 기입시에 있어서의 프로그램 신호의 레벨을 설명한다.

도 25a를 참조하면, 초기 상태에서 프로그램 레지스터(300a)에서는 프로그램 셀(PRC1)의 전기 저항(R1)이 프로그램 셀(PRC1#)의 전기 저항(R1#)보다 크기 때문에, 프로그램 데이터 판독을 실행하면 노드(N1)의 전압, 즉 프로그램 신호(Φa)는 비프로그램 상태를 나타내는 L 레벨로 설정된다. 한편, 프로그램 레지스터(300b)에서는 프로그램 셀(PRC2 및 PRC2#)의 전기 저항(R2, R2#)은 같은 레벨이기 때문에, 프로그램 데이터 판독을 실행해도 노드(N2)의 전압, 즉 프로그램 신호(Φb)는 부정이다. 그러나, 쌍을 이루는 프로그램 신호(Φa)가 비프로그램 상태를 나타내는 L 레벨로 설정되어 있는 경우에는, 대응하는 프로그램 신호(Φb)는 유의하지는 않기 때문에 프로그램 신호(Φb)가 부정이어도 악영향은 발생하지 않는다.

도 25b를 참조하면, 프로그램 데이터 기입시에 프로그램 레지스터(300a)에서는 프로그램 셀(PRC1 및 PRC1#) 사이의 전기 전압의 대소 관계가 바뀌기 때문에, 프로그램 셀(Φa)은 비프로그램 상태를 나타내는 L 레벨에서 프로그램 상태를 나타내는 H 레벨로 변화한다. 한편, 프로그램 레지스터(300b)에서는 기입되는 프로그램 데이터의 레벨에 따라 상기 기술한 프로그램 상태 1 및 프로그램 상태 2 중 어느 하나에 따른 프로그램 데이터 기입이 실행되어 프로그램 셀(PRC2 및 PRC2#)에 대해 서로 상보적인 데이터가 기입된다. 그 결과, 프로그램 상태 1(R2=Rmax, R2#=Rmin)에 따른 프로그램 데이터 기입의 실행시에는 프로그램 레지스터(300b)로부터의 프로그램 신호(Φb)는 L 레벨로 설정되고, 프로그램 상태 2(R2=Rmin, R2#=Rmax)에 따른 프로그램 데이터 기입의 실행시에는 프로그램 레지스터(300b)로부터의 프로그램 신호(Φb)는 H 레벨로 설정된다.

도 25c에는 프로그램 상태의 프로그램 유닛으로부터의 프로그램 데이터 판독 동작이 도시된다. 프로그램 데이터 판독시에는, 각 프로그램 셀에 제어 전압(Vcn)에 따른 소정 바이어스 전압을 인가한 상태에서 커런트 센스 업(110 및 120)에 의해 프로그램 신호(Φa, Φb)가 생성된다. 프로그램 상태의 프로그램 유닛에 있어서, 프로그램 신호(Φb)는 프로그램 상태 1 및 프로그램 상태 2 중 어느 하나에, 즉 기억하는 1비트의 프로그램 데이터의 레벨을 나타낸다. 한편, 프로그램 신호(Φa)는 프로그램 상태 1 및 프로그램 상태 2 중 어느 하나여도, 즉 기억하는 1비트의 프로그램 데이터의 레벨에 관계없이 H 레벨로 설정된다.

이와 같이 제6 실시예에 따른 구성에 의하면, 프로그램 레지스터(300a, 300b)의 각각은 2개의 프로그램 셀에 의해 즉 트윈 셀 구성에 의해 1비트의 프로그램 신호를 기억한다. 한편, 도 2에 도시한 바와 같이 각 메모리 셀(MC)은 1개의 터널 자기 저항 소자(TMR)에 의해, 즉 싱글 셀 구성에 의해 1비트의 데이터 기억을 실행한다.

따라서, 프로그램 회로에 있어서, 1비트의 프로그램 신호의 기억 단위인 프로그램 레지스터의 신뢰성이, 통상의 데이터 기억을 실행하는 메모리 셀의 신뢰성보다 높기 때문에, 메모리 셀이 정상 동작하고 있음에도 불구하고 프로그램 유닛이 오동작을 일으켜 MRAM 디바이스의 동작을 불안정화시키는 현상이 발생하는 경우가 없다.

또한, 도 23에 도시한 회로 구성에 있어서, 커런트 센스 앰프(110, 120)에 입력되는 제어 전압(Vcn)을 조정하여 프로그램 데이터 판독시에 각 프로그램 셀의 양단에 인가되는 전압, 즉 프로그램 셀중의 터널막에 인가되는 전계를, 통상의 데이터 판독시에 있어서의 각 메모리 셀중의 터널 자기 저항 소자(TMR)의 양단에 인가되는 전압(터널막에 인가되는 전계)보다 작게 설정하는 구성으로 할 수 있다. 이에 따라, 각 프로그램 레지스터의 신뢰성을 통상의 데이터 기억을 실행하는 메모리 셀의 신뢰성보다 높일 수 있다. 그리고, 이와 같은 제어 전압의 설정은 제1 실시예 내지 4에 따른 구성과 조합해도 마찬가지로 적용할 수 있다.

특히, 제1 실시예의 변형예 2에서 나타낸 바와 같은, 전원 기동시에 실행된프로그램 판독 결과를 래치 회로에 저장하는 구성을 사용하면, 프로그램 유닛으로부터의 데이터 판독을 고속으로 실행할 필요성이 약해진다. 따라서, 이와 같은 구성에서는 프로그램 유닛의 동작 신뢰성을 최우선으로 하여 각 프로그램 셀에 있어서의 양단 인가 전압(바이어스 전압)을 저하시켜 터널막에 있어서의 인가 전계를 저하시키는 것이 바람직하다.

또한, 도 23의 구성에 도시된 각 프로그램 셀은, 도 21에 도시한 제5 실시예에 따른 구성과 마찬가지로 복수개의 터널 자기 저항 소자(TMR)를 직렬로 접속하여 구성할 수도 있다. 이에 따라, 각 프로그램 셀의 동작 신뢰성을 더욱 향상시킬 수 있다.

또는 도 26에 도시된 바와 같이, 프로그램 레지스터중에 프로그램 셀로서 배치되는 터널 자기 저항 소자의 면적을 메모리 셀(MC)중의 터널 자기 저항 소자(TMR)보다 크게 하는 구성으로 해도 된다. 이에 따라, 프로그램 데이터 판독시에 프로그램 셀에 있어서의 전류 통전 면적이, 메모리 셀(MC)중의 터널 자기 저항 소자(TMR)에 있어서의 전류 통전 면적보다 커지기 때문에, 각 프로그램 셀의 전기 저항은 각 메모리 셀(MC)의 전기 저항보다 작아진다.

이와 같은 구성으로 하면, 각 프로그램 셀과 각 메모리 셀에서 양단에 인가되는 바이어스 전압이 동일한 경우에도, 자화 방향(즉, 기억 데이터 레벨)의 차이로 인해 발생하는 통과 전류차가 프로그램 셀에서 보다 커진다. 그 결과, 프로그램 셀로부터의 판독 마진은 메모리 셀(MC)보다 커지기 때문에, 프로그램 레지스터의 신뢰성을 통상의 데이터 기억을 실행하는 메모리 셀의 신뢰성보다 높게 할 수있다.

(제7 실시예)

제1 실시예 내지 6 에 도시한 바와 같이, MTJ 메모리 셀과 동일한 프로그램 셀을 사용하여 용장 구제 등에 사용되는 프로그램 데이터를 기억하는 구성에 있어서는, 이들 프로그램 데이터를 비휘발적으로 또한 복수회 개서 가능하게 기억할 수 있다. 제7 실시예에서는, 이와 같은 프로그램 셀을 사용하여 프로그램 정보를 기억한 경우를 상정한 MRAM 디바이스에서의 프로그램 방법에 대해 설명한다.

도 27은 제7 실시예에 따른 MRAM 디바이스에 있어서의 프로그램 정보의 프로그램 방법을 설명하는 플로우차트이다.

도 27을 참조하면, 웨이퍼 제작을 위한 웨이퍼 프로세스(프로세스 P100)를 완료한 MRAM 디바이스는, 웨이퍼 테스트를 실행하여 웨이퍼 테스트에서 검출된 결함 메모리 셀을 용장 구제하기 위해 사용하는 프로그램 정보가 프로그램 회로에 기입된다(프로세스 P110). 그리고, MRAM 디바이스는 현재적인 초기 결함을 가속하기 위한 웨이퍼 상태에서의 번 인 시험(프로세스 P120)에 보내지고, 웨이퍼 번 인 시험 종료후에 패키징된다(프로세스 P130).

패키징된 MRAM 디바이스는, 패키지후의 상태에서 다시 번 인 상태로 보내진다(프로세스 P140). 패키지후의 번 인 시험이 종료한 MRAM 디바이스에는 최종적인 동작 테스트가 실행된다. 해당 동작 테스트에 있어서는, 각 프로그램 유닛에 기억된 프로그램 데이터, 즉 프로세스 P110에서 기입된 프로그램 정보를 외부에서 모니터하여 확인할 수 있다(프로세스 P150).

이와 같은 프로그램 모니터 기능은, 도 17에 도시한 제2 실시예에 따른 구성을 갖는 프로그램 회로(100)에 의해 실행할 수 있다. 구체적으로는 동작 테스트시에 프로그램 회로(100)에 프로그램한 불량 어드레스에 대응하는 어드레스 신호(ADD)를 입력하여 스페어 인에이블 신호(SE1∼SEk)를 모니터하면, 불량 어드레스가 프로그램 회로(100)에 정확하게 기억되어 있는지의 여부를 효율적으로 확인할 수 있다.

프로세스 P150에 의해 얻어진 최종적인 결함 메모리 셀은, 다시 용장 구제에 의해 구제된다(프로세스 P160). 즉, 프로그램 회로(100)에 기억되는 프로그램 정보는 이 프로세스에서 개서할 수 있다. 비휘발적인 기억 데이터를 자계 인가에 의해 임의로 개서할 수 있는 MTJ 메모리 셀의 특성을 활용하여 패키지 공정전에 일단 기입한 프로그램 정보를 패키지 공정후에 개서할 수 있게 된다. 그 결과, 패키지후의 최종 테스트 결과를 반영한 프로그램 정보의 비휘발적인 기억이 가능하다.

프로세스 P160 종료후에 프로그램 회로에 최종적으로 기억되는 프로그램 정보, 즉 각 프로그램 레지스터에 대한 프로그램 신호가 확정된다. 따라서, 프로그램 레지스터에서의 기억 내용이 나중에 잘못 개서되는 경우가 없도록, 적어도 일부의 프로그램 레지스터의 각각에 있어서, 프로그램 상태가 로크되어 그 기억 내용이 비가역적으로 고정된다(프로세스 P170). 프로그램 상태가 로크된 후에 MRAM 디바이스는 출하되어 실장된다(프로세스 P180).

이어서, 프로세스 P170에 있어서의, 프로그램 상태의 로크 기능을 실현하기 위한 구성에 대해 설명한다.

도 28은 프로그램 상태의 로크 기능을 갖는 프로그램 레지스터의 구성을 설명하기 위한 회로도이다.

도 28을 참조하면, 도 23에서 설명한 바와 같이 프로그램 레지스터(300)는 1비트의 프로그램 데이터 신호를 기억하기 위한 단위에 상당한다. 프로그램 레지스터는, 커런트 센스 앰프(110), 프로그램 셀(PRC) 및 비교 저항부(205)를 갖는다. 비교 저항부(205)는, 고정 저항(206 및 207)을 갖고, 저항(206)의 저항치는 터널 자기 저항 소자(TMR)의 전기 저항(Rmin)에 상당하고, 저항(207)의 전기 저항은 ΔR/2에 상당하는 것으로 한다. 즉, 비교 정항부(205)의 전기 저항(Rcp)=Rmin+ΔR/2로 표시된다. 프로그램 셀(PRC)은, 각 메모리 셀(MC)와 동일한 터널 자기 저항 소자(TMR)로 구성된다. 프로그램 셀(PRC)은, 노드(N0) 및 전원 노드(200)의 사이에 접속된다. 전원 노드(200)는 통상시에는 접지 전압(Vss)을 공급한다.

프로그램 상태가 로크되어 있지 않은 프로그램 레지스터에 있어서는, 터널 자기 저항 소자(TMR)중의 터널막이 파괴되어 있지 않기 때문에, 프로그램 셀(PRC)은 각 메모리 셀중의 터널 자기 저항 소자(TMR)와 마찬가지로 전기 저항(Rmax 및 Rmin) 중 하나를 갖는다.

도 29a에는 프로그램 상태의 로크전에 있어서의 프로그램 셀(PRC)의 전기 저항 특성이 도시된다. 도 29a를 참조하여 프로그램 셀(PRC)의 전기 저항은, 그 자계 용이축 방향(EA)을 따라 자유 자화층의 자화 방향을 반전시키는 데 필요한 임계값을 초과한 자계가 인가된 경우에 반전되고, Rmax 및 Rmin 중 어느 한쪽으로 설정된다. 도 12 등에서 이미 설명한 바와 같이, 프로그램 셀(PRC)에 대해서는 프로그램 워드 선(PWL) 및 프로그램 비트선(PBL)의 양측으로부터의 데이터 기입 자계의 인가에 의해 데이터 기입(자화 방향의 반전)을 실행할 수 있다.

다시 도 28을 참조하면, 프로그램 셀(PRC)내의 고정 자화층과 자유 자화층의 자화 방향이 정렬되어 있는 경우를 초기 상태라 정의하면, 초기 상태에 있어서의 프로그램 셀(PRC)의 전기 저항은 Rmin에 상당한다. 이와 같이 초기 상태를 정의함으로써, 각 프로그램 셀(PRC)을 초기 상태로 하기 위한 전용 자화 공정을 둘 필요가 없어진다.

그 결과, 초기 상태에서는 프로그램 셀(PRC)의 전기 저항은, 비교 저항부(205)의 전기 저항(Rcp)보다 작다. 따라서, 노드(N1)는 H 레벨 (전원 전압(Vcc1))로 설정된다. 그 후, 도 27에 도시한 프로세스 P110 및 P160에 있어서, 프로그램 데이터를 기억하기 위해 노드(N1)로부터 L 레벨 신호를 출력할 필요가 있는 경우에는 프로그램 셀(PRC)에 대해 데이터 기입이 실행되고, 그 전기 저항이 Rmin에서 Rmax로 변화한다. 이 때에는 프로그램 셀(PRC)의 전기 저항이 비교 저항부(205)의 전기 저항(Rcp)보다 크기 때문에 노드(N1)로부터는 L 레벨 신호가 출력된다.

도 27에 도시한 프로세스 P160에 있어서, 복수개 배치된 프로그램 셀(PRC) 중 초기 상태 그대로 남겨진 일부의 프로그램 셀, 노드(N1)로부터 H 레벨 신호를 출력하기 위한 프로그램 셀에 대해, 그 후 데이터 기입이 잘못 실행되는 경우가 없도록 프로그램 상태가 로크된다. 로크시에 있어서, 예컨대 노드(N0)가 접지전압(Vss)으로 설정되고, 전원 노드(200)는 부전압(-Vnn)으로 설정된다. 부전압(-Vnn)은 터널막을 절연 파괴 가능한 자계를 해당 터널막에 인가할 수 있도록 설정된다. 터널막이 파괴된 프로그램 셀(PRC)의 전기 저항은 비가역적으로 고정된다.

도 29b에는 프로그램 상태의 로크후에 있어서의 프로그램 셀(PRC)의 전기 저항 특성이 도시된다.

도 29b를 참조하면, 프로그램 셀(PRC)의 로크후에서의 전기 저항은, Rmax 및 Rmin 중 어느 하나보다 낮은 Rb1으로 고정된다. 로크후의 터널막이 파괴된 프로그램 셀에 있어서는, 자기적인 데이터 기입에 의해 전기 저항은 변화하지 않고 노드(N1)에 생성되는 프로그램 신호는 H 레벨로 고정된다.

도 30은 프로그램 상태의 로크시에 있어서의 인가 전압을 설명하는 도면이다.

도 30에는 도 11b와 마찬가지로 프로그램 셀의 단면도가 도시된다. 트랜지스터(113)와 프로그램 셀(PRC)의 접속 노드에 상당하는 노드(N0)는, 소스/드레인 영역(212) 및 프로그램 셀(PRC)의 사이에 결합되는 금속 배선층(M1)에 형성된 금속 배선(260)에 상당한다. 또한, 전원 노드(200)는 프로그램 비트선(PBL)에 상당한다. 따라서, 로크 동작시에는 금속 배선(260)을 접지 전압(Vss)과 접속함과 동시에 프로그램 비트선(PBL)에 도시하지 않은 부전압 발생 회로로부터의 부전압(-Vnn)을 공급하면 된다.

이와 같이, 프로그램 상태의 로크시, 즉 프로그램 셀의 터널막 파괴시에 있어서의 인가 전압의 극성을 통상의 프로그램 데이터 판독시에 동일하게 설정함으로써, 로크시에 있어서의 원하는 전기 저항을 확실하게 실현할 수 있다.

그리고 도 28에 도시한 구성에서는, 프로그램 셀(PRC)의 전기 저항을 터널막의 블로에 의해 2종류의 전기 저항(Rmax, Rmin) 중 어느 하나보다 작게 고정하는 구성을 도시하였으나, 반대로 비교 저항부(205)측의 전기 저항을 Rmin, Rmax의 각각보다 높거나 또는 낮게 고정적으로 설정해도 된다. 이와 같은 구성은, 예컨대 비교 저항부(205)를 구성하는 저항(206, 207)을 MIS(Metal-Insulator Semiconductor) 트랜지스터 등으로 구성하고, 해당 MIS 트랜지스터의 절연막을 고전압 파괴하여 Rcp＞Rmin으로 비가역적으로 고정하는 구성이나, 저항(206, 207)을 메탈 배선으로 형성하여 해당 메탈 배선에 대전류를 흘려보내 용단함으로써, 비교 저항부(205)의 전기 저항을 Rcp＞Rmax로 비가역적으로 고정하는 구성으로 할 수도 있다. 또는 프로그램 셀(PRC)과 직렬로 대전류로 용단 가능한 메탈 배선을 삽입하여 로크후에 있어서의 프로그램 셀의 전기 저항이 Rmax보다 비가역적으로 커지도록 설정할 수도 있다.

그리고 제1∼제7 실시예에 있어서는, 결함 메모리 셀을 특정하기 위한 불량 어드레스가 프로그램 정보로서 프로그램 회로(100)에 기억되는 구성을 대표적으로 설명하였으나, 본원 발명의 적용은 이러한 구성으로 한정되는 것은 아니다.

예컨대, 도 18 및 도 19에 도시된 데이터 기입 전류량을 규정하기 위한 소정 전류(Iw(Ref) 및 Ip(Ref))의 튜닝이나 내부 전원 전압의 튜닝을 프로그램 회로(100)에 기억된 프로그램 정보에 따라 설정하는 구성으로 할 수도 있다. 이와 같이 본원 발명에 따른 프로그램 회로를 사용하여 MRAM 디바이스의 내부 회로에 관한 동작 조건이나 MRAM 디바이스의 동작 모드 등을 프로그램 정보로서 기억할 수도 있다.

본 발명에 따른 박막 자성체 기억 장치에 따르면, 정규 메모리 셀과 동일한 자성체 기억 소자를 이용하여, 필요한 정보를 효율적으로 프로그램할 수 있다.

Claims

각각이 자기적으로 데이터 기억을 실행하는 복수의 메모리 셀이 행렬상으로 배치된 메모리 어레이-각 상기 메모리 셀은, 2가지 방향 중의 어느 한쪽으로 자화됨으로써 데이터 기억을 실행하는 자기 기억부를 가짐-; 및

상기 복수의 메모리 셀에 대한 데이터 판독 및 데이터 기입 중의 적어도 한쪽에 이용하는 정보를 기억하기 위한 프로그램 회로 - 상기 프로그램 회로는, 각각이 상기 정보를 구성하는 프로그램 데이터를 프로그램 상태시에 기억하는 복수의 프로그램 유닛을 포함하고, 각 상기 프로그램 유닛은, 각각이 2가지 방향 중의 어느 한쪽으로 자화되는 2개의 프로그램 셀을 가지며, 각 상기 프로그램 유닛에 있어서, 상기 프로그램 상태시에는 상기 2개의 프로그램 셀 중의 한쪽 프로그램 셀은 비프로그램 상태시와 다른 방향으로 자화됨-

를 포함하는 박막 자성체 기억 장치.
각각이 자기적으로 데이터 기억을 실행하는 복수의 메모리 셀이 배치된 메모리 어레이 - 각 상기 메모리 셀은, 2가지 방향 중 어느 한 쪽으로 자화됨으로써 데이터 기억을 실행하는 자기 기억부를 가짐-; 및

상기 박막 자성체 기억 장치의 동작시에 이용되는 정보를 기억하기 위한 프로그램 회로 - 상기 프로그램 회로는, 상기 정보를 구성하는 프로그램 데이터를 자기적으로 기억하기 위한 프로그램 소자와, 전원 투입시에 있어서 상기 프로그램 소자로부터 상기 프로그램 데이터를 판독하기 위한 센스 회로와, 상기 센스 회로에 의해 판독된 상기 프로그램 데이터를 상기 전원이 차단될 때까지의 기간 보유하기 위한 데이터 래치 회로(LTa, LTb)를 포함함-

를 포함하는 박막 자성체 기억 장치.
각각이 자기적으로 1비트의 데이터를 기억하는 복수의 메모리 셀이 배치된 메모리 어레이 - 각 상기 메모리 셀은, 상기 데이터에 따른 방향으로 자화됨으로써 전기 저항이 변화하는 자기 저항 소자를 가짐-; 및

각각이, 상기 박막 자성체 기억 장치의 동작시에 이용되는 정보의 프로그램에 이용되는 1비트의 프로그램 신호를 기억하기 위한 복수의 프로그램 레지스터 - 각 상기 프로그램 레지스터는, 각각이 그 자화 방향에 따라 변화하는 전기 저항을 갖는 복수의 프로그램 소자와, 상기 복수의 프로그램 소자 각각의 전기 저항차에 따라, 대응하는 1비트의 프로그램 신호를 판독하기 위한 센스 회로를 포함하며, 각 상기 프로그램 레지스터에 포함되는 상기 프로그램 소자의 수는, 1비트의 상기 데이터를 기억하기 위해 각 상기 메모리 셀에서 이용되는 상기 자기 저항 소자의 수보다도 많음-

를 포함하는 박막 자성체 기억 장치.
각각이 자기적으로 데이터를 기억하는 복수의 메모리 셀이 배치된 메모리 어레이 - 각 상기 메모리 셀은 상기 데이터에 따른 방향으로 자화됨으로써, 제1 전기저항과 상기 제1 전기 저항보다 큰 제2 전기 저항 중의 어느 하나를 갖는 자기 저항 소자를 포함함-; 및

각각이, 상기 박막 자성체 기억 장치의 동작시에 이용되는 정보의 프로그램에 이용되는 1비트의 프로그램 신호를 기억하기 위한 복수의 프로그램 레지스터 - 각 상기 프로그램 레지스터는, 자화 방향에 따라 변화하는 전기 저항을 갖는 복수의 프로그램 소자를 포함하고, 각 상기 프로그램 소자는, 기억되는 l비트의 프로그램 신호에 따라, 상기 제l 전기 저항보다 작은 제3 전기 저항과 상기 제3 전기 저항보다 큰 제4 전기 저항 중의 어느 하나를 갖고, 상기 제1 및 제2 전기 저항의 비와 상기 제3 및 제4 전기 저항의 비는 동등함-

를 포함하는 박막 자성체 기억 장치.
각각이 자기적으로 데이터를 기억하는 복수의 메모리 셀이 배치된 메모리 어레이 - 각 상기 메모리 셀은, 2가지 방향 중의 어느 한쪽으로 자화됨으로써 데이터 기억을 실행하는 자기 기억부를 가짐-; 및

각각이, 상기 박막 자성체 기억 장치의 동작시에 이용되는 정보의 프로그램에 이용되는 1비트의 프로그램 신호를 기억하기 위한 복수의 프로그램 레지스터 - 각 상기 프로그램 레지스터는, 각각이 자화 방향에 따른 전기 저항을 갖는 적어도 l개의 프로그램 소자를 포함하며, 각 상기 프로그램 소자의 전기 저항은 물리적인 파괴 동작을 수반하여 고정 가능함-

를 포함하는 박막 자성체 기억 장치.
각각이 자기적으로 데이터를 기억하는 복수의 메모리 셀이 행렬상으로 배치된 메모리 어레이 - 각 상기 메모리 셀은, 2가지 방향 중의 어느 한쪽으로 자화됨으로써 데이터 기억을 실행하는 자기 기억부를 가짐-; 및

각각이, 상기 박막 자성체 기억 장치의 동작시에 이용되는 정보의 프로그램에 이용되는 1비트의 프로그램 신호를 기억하는 복수의 프로그램 레지스터 - 각 상기 프로그램 레지스터는, 각각이 자화 방향에 따라 제1 및 제2 전기 저항 중의 한쪽을 갖는 전기 저항을 갖는 프로그램 소자와, 상기 제1 및 제2 전기 저항의 중간적인 전기 저항을 갖는 비교 저항부와, 상기 프로그램 소자 및 상기 비교 저항부의 전기 저항의 비교에 따라 대응하는 1비트의 프로그램 신호를 판독하기 위한 센스 회로를 포함하며, 상기 프로그램 레지스터에 대한 물리적인 파괴 동작을 수반하고, 상기 프로그램 소자의 전기 저항을 제1 및 제2 전기 저항의 사이를 제외한 범위에 속하는 제3 전기 저항에 비가역적으로 고정하기 위한 제1 로크 동작, 및 상기 비교 저항부에 대한 물리적인 파괴 동작을 수반하며, 상기 비교 저항부의 전기 저항을 제1 및 제2 전기 저항의 사이를 제외한 범위에 속하는 제4 전기 저항에 비가역적으로 고정하기 위한 제2 로크 동작 중의 어느 하나를 선택적으로 실행 가능함-

를 포함하는 박막 자성체 기억 장치.
각각이 자기적으로 데이터를 기억하는 복수의 메모리 셀을 포함하는 박막 자성체 기억 장치에 있어서의 정보 프로그램 방법에 있어서,

웨이퍼 제작 공정과 패키지 공정 사이에 실행되고, 동작시에 이용되는 정보를 프로그램 회로에 기억시키기 위한 제1 프로그램 공정; 및

상기 패키지 공정후에 실행되고, 상기 프로그램 회로에 기억된 상기 정보를 개서하기 위한 제2 프로그램 공정을 포함하며,

상기 프로그램 회로는, 각각이, 상기 제1 및 제2 프로그램 공정의 각각에 있어서, 상기 정보의 프로그램에 이용되는 1비트의 프로그램 신호를 기억 가능한 복수의 프로그램 레지스터를 포함하고,

각 상기 프로그램 레지스터는 자화 방향에 따른 전기 저항을 갖는 적어도 1개의 프로그램 소자를 구비하는 정보 프로그램 방법.