JP2003217277A

JP2003217277A - 薄膜磁性体記憶装置およびその情報プログラム方法

Info

Publication number: JP2003217277A
Application number: JP2002072088A
Authority: JP
Inventors: Hideto Hidaka; 秀人日高
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-11-14
Filing date: 2002-03-15
Publication date: 2003-07-31
Anticipated expiration: 2022-03-15
Also published as: CN1255816C; CN1419242A; US20040090856A1; DE10248221A1; KR100498662B1; US7061796B2; JP4073690B2; US6683807B2; KR20030040137A; US6987690B2; US20050226042A1; US20030090935A1; TW578147B

Abstract

(57)【要約】【課題】正規メモリセルと同様の磁性体記憶素子を用
いて、必要な情報を効率的にプログラムできる薄膜磁性
体記憶装置の構成を提供する。【解決手段】プログラムユニットＰＵは、磁化方向に
応じて電気抵抗が変化する２個のプログラムセルＰＲＣ
１およびＰＲＣ２を有する。各プログラムセルは、初期
状態、すなわち非プログラム状態において同一方向に磁
化される。プログラム状態時には、プログラムデータに
応じて選択された一方のプログラムセルの磁化方向が、
初期状態から書換えられる。２個のプログラムセルの電
気抵抗に応じて生成されるプログラム信号φａおよびφ
ｂによって、１ビットのプログラムデータと、当該プロ
グラムユニットＰＵがプログラムデータを記憶している
か否かの情報とを読出すことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、薄膜磁性体記憶
装置に関し、より特定的には、磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunnel Junction）を有するメモリセルを
備えたランダムアクセスメモリおよびその情報プログラ
ム方法に関する。

【０００２】

【従来の技術】低消費電力で不揮発的なデータの記憶が
可能な記憶装置として、ＭＲＡＭ（Magnetic Random Ac
cess Memory）デバイスが注目されている。ＭＲＡＭデ
バイスは、半導体集積回路に形成された複数の薄膜磁性
体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体
の各々に対してランダムアクセスが可能な記憶装置であ
る。

【０００３】特に、近年では磁気トンネル接合を利用し
た薄膜磁性体をメモリセルとして用いることによって、
ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表
されている。磁気トンネル接合を有するメモリセルを備
えたＭＲＡＭデバイスについては、“A 10ns Read and
Write Non-Volatile Memory Array Using a MagneticTu
nnel Junction and FET Switch in each Cell", ISSCC
Digest of TechnicalPapers, TA7.2, Feb. 2000.、“No
nvolatile RAM based on Magnetic Tunnel Junction El
ements", ISSCC Digest of Technical Papers, TA7.3,
Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatil
e Magnetoresistive RAM", ISSCC Digest of Technical
Papers, TA7.6, Feb. 2001.等の技術文献に開示されて
いる。

【０００４】図３１は、磁気トンネル接合部を有するメ
モリセル（以下、単に「ＭＴＪメモリセル」とも称す
る）の構成を示す概略図である。

【０００５】図３１を参照して、ＭＴＪメモリセルは、
記憶データレベルに応じて電気抵抗が変化するトンネル
磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵
抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成す
るためのアクセス素子ＡＴＲとを備える。アクセス素子
ＡＴＲは、代表的には電界効果型トランジスタで形成さ
れるので、以下においては、アクセス素子ＡＴＲをアク
セストランジスタＡＴＲとも称する。アクセストランジ
スタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと固定電圧
（接地電圧Ｖｓｓ）との間に結合される。

【０００６】ＭＴＪメモリセルに対して、データ書込を
指示するためのライトワード線ＷＷＬと、データ読出を
実行するためのリードワード線ＲＷＬと、データ読出お
よびデータ書込において、記憶データのデータレベルに
対応した電気信号を伝達するためのデータ線であるビッ
ト線ＢＬとが配置される。

【０００７】図３２は、ＭＴＪメモリセルからのデータ
読出動作を説明する概念図である。図３２を参照して、
トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化
方向を有する強磁性体層（以下、単に「固定磁化層」と
も称する）ＦＬと、外部かの印加磁界に応じた方向に磁
化される強磁性体層（以下、単に「自由磁化層」とも称
する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化
層ＶＬの間には、絶縁体膜で形成されるトンネルバリア
（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、
書込まれる記憶データのレベルに応じて、固定磁化層Ｆ
Ｌと同一方向または固定磁化層ＦＬと反対方向に磁化さ
れる。固定磁化層ＦＬ、トンネルバリアＴＢおよび自由
磁化層ＶＬによって、磁気トンネル接合が形成される。

【０００８】データ読出時においては、リードワード線
ＲＷＬの活性化に応じてアクセストランジスタＡＴＲが
ターンオンする。これにより、ビット線ＢＬ〜トンネル
磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接
地電圧Ｖｓｓの電流経路に、センス電流Ｉｓを流すこと
ができる。

【０００９】トンネル磁気抵抗素子ＴＭＲの電気抵抗
は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの
磁化方向の相対関係に応じて変化する。具体的には、固
定磁化層ＦＬの磁化方向と、自由磁化層ＶＬの磁化方向
とが同一（平行）である場合には、両者の磁化方向が反
対（反平行）方向である場合に比べてトンネル磁気抵抗
素子ＴＭＲは小さくなる。

【００１０】したがって、自由磁化層ＶＬを記憶データ
に応じて、上記２種類のいずれかの方向に磁化すれば、
センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで
生じる電圧変化は、記憶データレベルに応じて異なる。
したがって、たとえばビット線ＢＬを一定電圧にプリチ
ャージした後に、トンネル磁気抵抗素子ＴＭＲにセンス
電流Ｉｓを流せば、ビット線ＢＬの電圧を検知すること
によって、ＭＴＪメモリセルの記憶データを読出すこと
ができる。

【００１１】図３３は、ＭＴＪメモリセルに対するデー
タ書込動作を説明する概念図である。

【００１２】図３３を参照して、データ書込時において
は、リードワード線ＲＷＬが非活性化され、アクセスト
ランジスタＡＴＲはターンオフされる。この状態で、自
由磁化層ＶＬを書込データに応じた方向に磁化するため
のデータ書込電流が、ライトワード線ＷＷＬおよびビッ
ト線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方
向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれ
ぞれ流れるデータ書込電流によって決定される。

【００１３】図３４は、ＭＴＪメモリセルに対するデー
タ書込時におけるデータ書込電流とトンネル磁気抵抗素
子の磁化方向との関係を説明する概念図である。

【００１４】図３４を参照して、横軸Ｈ（ＥＡ）は、ト
ンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて
磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界
を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにお
いて磁化困難軸（ＨＡ：HardAxis）方向に作用する磁界
を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線
ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流
によって生じる２つの磁界の一方ずつにそれぞれ対応す
る。

【００１５】ＭＴＪメモリセルにおいては、固定磁化層
ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容
易軸に沿っており、自由磁化層ＶＬは、記憶データのレ
ベル（“１”および“０”）に応じて、磁化容易軸方向
に沿って、固定磁化層ＦＬと平行（同一）あるいは反平
行（反対）方向に磁化される。以下、本明細書において
は、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応
するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲｍａｘ
およびＲｍｉｎ（ただし、Ｒｍａｘ＞Ｒｍｉｎ）でそれ
ぞれ示すこととする。ＭＴＪメモリセルは、このような
自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビ
ットのデータ（“１”および“０”）を記憶することが
できる。

【００１６】自由磁化層ＶＬの磁化方向は、印加される
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示され
るアステロイド特性線の外側の領域に達する場合におい
てのみ新たに書換えることができる。すなわち、印加さ
れたデータ書込磁界がアステロイド特性線の内側の領域
に相当する強度である場合には、自由磁化層ＶＬの磁化
方向は変化しない。

【００１７】アステロイド特性線に示されるように、自
由磁化層ＶＬに対して磁化困難軸方向の磁界を印加する
ことによって、磁化容易軸に沿った磁化方向を変化させ
るのに必要な磁化しきい値が下げることができる。

【００１８】図３４の例のようにデータ書込時の動作点
を設計した場合には、データ書込対象であるＭＴＪメモ
リセルにおいて、磁化容易軸方向のデータ書込磁界は、
その強度がＨ_WRとなるように設計される。すなわち、こ
のデータ書込磁界Ｈ_WRが得られるように、ビット線ＢＬ
またはライトワード線ＷＷＬを流されるデータ書込電流
の値が設計される。一般的に、データ書込磁界Ｈ_WRは、
磁化方向の切換えに必要なスイッチング磁界Ｈ_SWと、マ
ージン分ΔＨとの和で示される。すなわち、Ｈ _WR＝Ｈ_SW
＋ΔＨで示される。

【００１９】ＭＴＪメモリセルの記憶データ、すなわち
トンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるため
には、ライトワード線ＷＷＬとビット線ＢＬとの両方に
所定レベル以上のデータ書込電流を流す必要がある。こ
れにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層
ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の
向きに応じて、固定磁化層ＦＬと平行もしくは、反対
（反平行）方向に磁化される。トンネル磁気抵抗素子Ｔ
ＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリ
セルの記憶データは、新たなデータ書込が実行されるま
での間不揮発的に保持される。

【００２０】

【発明が解決しようとする課題】一般的に、メモリデバ
イスにおいては、内部に不揮発的に記憶されたプログラ
ム情報に基づいて、データ読出、データ書込等の通常動
作が実行される。代表的には、余分に配置されたスペア
メモリセルを用いて欠陥メモリセルを置換救済するため
の冗長構成の制御に用いられる情報が、プログラム情報
として記憶される。冗長構成においては、少なくとも、
欠陥メモリセルを特定するための不良アドレスをプログ
ラム情報として記憶することが必要である。

【００２１】従来のメモリデバイスでは、プログラム情
報は、レーザ入力等によるヒューズ素子の切断（ブロ
ー）によってプログラムされる構成がとられていた。し
かしながら、このような構成では、レーザブロー専用の
トリミング装置等の特別な機器を必要とするので、プロ
グラム処理に費やす時間やコストが大きくなっていた。

【００２２】また、このようなプログラム処理は、ウェ
ハ状態で実行されるため、たとえば、ウェハ状態で検出
された欠陥メモリセルに対応する不良アドレスをプログ
ラム後、パッケージ封入されて製品化されたメモリデバ
イスにおいては、その後で出現した不良に対応すること
が困難であり、歩留りの低下を招いていた。

【００２３】上述したＭＴＪメモリセルは、不揮発的な
データ記憶が可能であるため、ＭＲＡＭデバイスにおい
ては、正規のメモリセルとして用いられるこれらのＭＴ
Ｊメモリセルと同一または同様の磁性体記憶素子を用い
て、必要な情報をプログラムする構成も可能である。

【００２４】しかしながら、このような構成では、プロ
グラムに用いた磁性体記憶素子の初期状態とプログラム
状態との定義を明確にしなければ、リセット動作を頻繁
に行なう必要があり、動作の高速性が妨げられるおそれ
がある。また、プログラムされた情報を読出すために
は、磁性体記憶素子に電流を通過させる必要があるの
で、プログラム情報の読出動作について、プログラム素
子の動作信頼性が正規のメモリセルと比較して低下しな
いように考慮する必要も生じる。

【００２５】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、正規
メモリセルと同様の磁性体記憶素子を用いて、必要な情
報を効率的にプログラムできる薄膜磁性体記憶装置の構
成を提供することである。

【００２６】

【課題を解決するための手段】この発明に従う薄膜磁性
体記憶装置は、各々が磁気的にデータ記憶を実行する複
数のメモリセルが行列状に配置されたメモリアレイを備
える。各メモリセルは、２通りの方向のいずれかに磁化
されることによってデータ記憶を実行する磁気記憶部を
有する。薄膜磁性体記憶装置は、複数のメモリセルに対
するデータ読出およびデータ書込の少なくとも一方に用
いる情報を記憶するためのプログラム回路をさらに備え
る。プログラム回路は、各々が、情報を構成するプログ
ラムデータをプログラム状態時に記憶する複数のプログ
ラムユニットを含む。各プログラムユニットは、各々が
２通りの方向のいずれかに磁化される２個のプログラム
セルを有する。各プログラムユニットにおいて、プログ
ラム状態時には、２個のプログラムセルのうちの一方の
プログラムセルは、非プログラム状態時と異なる方向に
磁化される。

【００２７】好ましくは、各磁気記憶部および各プログ
ラムセルは、同様の構造を有し、各プログラムユニット
において、非プログラム状態のときは、各プログラムセ
ルは同一の方向に磁化される。各磁気記憶部の初期状態
における磁化方向と、各プログラムセルの非プログラム
状態における磁化方向とは同一である。

【００２８】好ましくは、各磁気記憶部および各プログ
ラムセルにおける２通りの磁化方向は、それぞれにおけ
る固有の磁化容易軸に沿って設定され、各磁気記憶部お
よび各プログラムセルは、両者の磁化容易軸が同一方向
に沿うように配置される。

【００２９】また好ましくは、各磁気記憶部および各プ
ログラムセルは、固定方向に磁化された第１の磁化層
と、記憶するデータに応じて、第１の磁化層と同一方向
および反対方向のいずれかに磁化される第２の磁化層
と、第１および第２の磁化層の間に形成される絶縁膜と
を有する。非プログラム状態の各プログラムセルおよび
初期状態の各磁気記憶気部において、第１および第２の
磁化層は、同一方向に沿って磁化される。

【００３０】さらに好ましくは、各磁気記憶部を初期状
態に磁化するための工程と、各プログラムセルを非プロ
グラム状態に磁化するための工程とは同時に実行され
る。

【００３１】あるいは好ましくは、メモリアレイは、複
数のメモリセルの所定単位に対応して配置され、欠陥メ
モリセルを含む所定単位を置換するための冗長回路をさ
らに含む。プログラム回路に記憶される情報は、欠陥メ
モリセルを含む所定単位を特定するための不良アドレス
を含む。薄膜磁性体記憶装置は、入力されたアドレス信
号のうちの所定単位を選択するための少なくとも一部
と、プログラム回路に記憶された不良アドレスとの比較
結果に基づいて、冗長回路へのアクセスを制御するため
の冗長制御回路をさらに備える。

【００３２】さらに好ましくは、冗長制御回路は、不良
アドレスがアドレス信号よって選択された場合には、冗
長回路へのアクセスを指示するとともに、アドレス信号
に対応する所定単位へのアクセスの中止を指示する。

【００３３】あるいは、さらに好ましくは、冗長制御回
路における比較結果に応じた電気信号を出力するための
モニタ端子をさらに備える。

【００３４】好ましくは、各プログラムセルは、２通り
の磁化方向にそれぞれ対応して、第１および第２の電気
抵抗をそれぞれ有する。各プログラムユニットは、さら
に、各プログラムセルに対応して設けられるカレントセ
ンス回路を有する。カレントセンス回路は、プログラム
セルからのプログラムデータ読出時において、対応する
プログラムセルにバイアス電圧を印加するとともに、バ
イアス電圧よって対応するプログラムセルを流れる電流
に応じた２値的な電圧信号を出力する。プログラムユニ
ットは、さらに、各カレントセンス回路から出力された
２値的な電圧信号のレベルに応じて、プログラム状態お
よび非プログラム状態のいずれに設定されているかを示
す第１のプログラム信号を出力するための論理ゲートを
有する。プログラムユニットは、２値的な電圧信号の一
部を、プログラムデータのレベルを示すための第２のプ
ログラム信号として出力する。

【００３５】あるいは好ましくは、カレントセンス回路
は、第１および第２の電気抵抗の中間値に相当する基準
抵抗および対応するプログラムセルの各々にバイアス電
圧を印加するとともに、基準抵抗および対応するプログ
ラムセルをそれぞれ流れる電流の差を増幅して２値的な
電圧信号を出力する。

【００３６】また好ましくは、プログラムセルからのプ
ログラムデータ読出時において、プログラムセルからの
プログラムセルに印加されるバイアス電圧は、通常のデ
ータ読出時において各磁気記憶部に印加される電圧より
も低い。

【００３７】あるいは好ましくは、プログラムセルから
のプログラムデータ読出時において、各プログラムセル
にバイアス電圧が印加される期間は、通常のデータ読出
時において、各磁気記憶部に電圧が印加される期間より
も短い。

【００３８】また好ましくは、各プログラムユニット
は、プログラムデータ読出時において、２個のプログラ
ムセルの磁化方向に応じて、プログラム状態および非プ
ログラム状態のいずれに設定されているかを示す第１の
プログラム信号およびプログラムデータのレベルを示す
ための第２のプログラム信号を出力する。プログラム回
路は、さらに、各プログラムユニットに対応して配置さ
れ、対応するプログラムユニットから出力された第１お
よび第２のプログラム信号を保持するためのデータラッ
チ回路を含む。プログラムデータ読出は、薄膜磁性体記
憶装置の電源起動に応答して実行され、各データラッチ
回路は、電源が起動されてから遮断されるまでの期間期
間中、第１および第２のプログラム信号を保持する。

【００３９】また好ましくは、各プログラムセルは、磁
化困難軸に沿った第１のプログラム磁界および磁化容易
軸に沿った第２のプログラム磁界によって磁化される。
各プログラムユニットにおいて、非プログラム状態のと
きは、各プログラムセルは同一の方向に磁化される。プ
ログラム回路は、さらに、同一の各プログラムユニット
を構成する２個のプログラムセルに共通に設けられ、第
１のプログラム磁界を生じさせる第１のプログラム電流
を流すためのプログラム選択線と、２個のプログラムセ
ルにそれぞれ対応して設けられ、第２のプログラム磁界
を生じさせる第２のプログラム電流を流すための第１お
よび第２のプログラムデータ線とを含む。第１および第
２のプログラムデータ線を流れる第２のプログラム電流
の向きは、互いに反対方向に設定される。

【００４０】さらに好ましくは、プログラム回路は、さ
らに、第１および第２のプログラムデータ線の一端のそ
れぞれを、プログラムデータのレベルに応じて第１およ
び第２の電圧の一方ずつと接続する電圧設定部と、少な
くともプログラムデータ書込時において、第１および第
２のプログラムデータ線の他端同士を電気的に結合する
ためのプログラムデータ線接続部とを含む。

【００４１】あるいは、さらに好ましくは、各磁気記憶
部は、磁化困難軸に沿った第１のデータ書込磁界および
磁化容易軸に沿った第２のデータ書込磁界によって磁化
される。各磁気記憶部および各プログラムセルは、同様
の構造および磁化特性を有する。薄膜磁性体記憶装置
は、さらに、メモリセル行にそれぞれ対応して設けら
れ、各々が、選択行において第１のデータ書込磁界を生
じさせる第１のデータ書込電流を流すための複数の書込
選択選択線と、メモリセル列にそれぞれ対応して設けら
れ、各々が、選択列において第２のデータ書込磁界を生
じさせる第２のデータ書込電流を流すための複数の書込
データ線と、選択行の書込選択線に対して、所定電流を
第１のデータ書込電流として供給するための電流供給回
路とを備える。電流供給回路は、プログラム時におい
て、所定電流を第１のプログラム電流として、プログラ
ム選択線へ供給する。

【００４２】また、さらに好ましくは、各磁気記憶部
は、磁化困難軸に沿った第１のデータ書込磁界および磁
化容易軸に沿った第２のデータ書込磁界によって磁化さ
れる。各磁気記憶部および各プログラムセルは、同様の
構造および磁化特性を有する。薄膜磁性体記憶装置は、
さらに、メモリセル行にそれぞれ対応して設けられ、各
々が、選択行において第１のデータ書込磁界を印加する
第１のデータ書込電流を流すための複数の書込選択選択
線と、メモリセル列にそれぞれ対応して設けられ、各々
が、選択列において第２のデータ書込磁界を印加する第
２のデータ書込電流を流すための複数の書込データ選択
線と、選択列の書込データ線に対して、所定電流を第２
のデータ書込電流として供給するための電流供給回路と
を備える。電流供給回路は、プログラムデータ書込時に
おいて、所定電流を第２のプログラム電流として、プロ
グラムデータ線へ供給する。

【００４３】あるいは好ましくは、各プログラムセル
は、直列に接続された複数の磁気抵抗素子を有する。各
磁気抵抗素子は、各磁気記憶部と同様の構造および磁化
特性を有する。

【００４４】この発明の他の構成に従う薄膜磁性体記憶
装置は、各々が磁気的にデータ記憶を実行する複数のメ
モリセルが配置されたメモリアレイを備え、各メモリセ
ルは、２通りの方向のいずれかに磁化されることによっ
てデータ記憶を実行する磁気記憶部を有する。薄膜磁性
体記憶装置の動作時に用いられる情報を記憶するための
プログラム回路をさらに備え、プログラム回路は、情報
を構成するプログラムデータを磁気的に記憶するための
プログラム素子と、電源投入時において、プログラム素
子からプログラムデータを読出すためのセンス回路と、
センス回路によって読出されたプログラムデータを電源
が遮断されるまでの期間保持するためのデータラッチ回
路とを含む。

【００４５】この発明のさらに他の構成に従う薄膜磁性
体記憶装置は、各々が磁気的に１ビットのデータを記憶
する複数のメモリセルが配置されたメモリアレイを備
え、各メモリセルは、データに応じた方向に磁化される
ことによって電気抵抗が変化する磁気抵抗素子を有す
る。薄膜磁性体記憶装置は、各々が、薄膜磁性体記憶装
置の動作時に用いられる情報のプログラムに用いられる
１ビットのプログラム信号を記憶するための複数のプロ
グラムレジスタをさらに備え、各プログラムレジスタ
は、各々がその磁化方向に応じて変化する電気抵抗を有
する複数のプログラム素子と、複数のプログラム素子の
それぞれの電気抵抗差に応じて、対応する１ビットのプ
ログラム信号を読出すためのセンス回路とを含み、各プ
ログラムレジスタに含まれるプログラム素子の数は、１
ビットのデータを記憶するために用いられる磁気抵抗素
子の数よりも多い。

【００４６】この発明のさらに別の構成に従う薄膜磁性
体記憶装置は、各々が磁気的にデータを記憶する複数の
メモリセルが配置されたメモリアレイを備える。各メモ
リセルは、データに応じた方向に磁化されることによっ
て、第１の電気抵抗と第１の電気抵抗より大きい第２の
電気抵抗とのいずれかを有する磁気抵抗素子を含む。薄
膜磁性体記憶装置は、各々が、薄膜磁性体記憶装置の動
作時に用いられる情報のプログラムに用いられる１ビッ
トのプログラム信号を記憶するための複数のプログラム
レジスタをさらに備え、各プログラムレジスタは、磁化
方向に応じて変化する電気抵抗を有する複数のプログラ
ム素子を含み、各プログラム素子は、記憶される１ビッ
トのプログラム信号に応じて、第１の電気抵抗より小さ
い第３の電気抵抗と第３の電気抵抗より大きい第４の電
気抵抗とのいずれかを有し、第１および第２の電気抵抗
の比と、第３および第４の電気抵抗との比は同等であ
る。

【００４７】好ましくは、各磁気抵抗素子および各プロ
グラム素子は、固定方向に磁化された第１の磁化層と、
憶するデータおよびプログラム信号にぞれぞれ応じて、
第１の磁化層と同一方向および反対方向のいずれかに磁
化される第２の磁化層と、第１および第２の磁化層の間
に形成される絶縁膜とを有し、各プログラム素子におい
て、プログラム信号の読出時に第１および第２の磁化層
と絶縁層とにおける電流通過面積は、各磁気抵抗素子に
おいて、データの読出時に第１および第２の磁化層と絶
縁層とにおける電流通過面積よりも大きい。

【００４８】あるいは好ましくは、各磁気抵抗素子およ
び各プログラム素子は、固定方向に磁化された第１の磁
化層と、記憶するデータおよびプログラム信号にそれぞ
れ応じて、第１の磁化層と同一方向および反対方向のい
ずれかに磁化される第２の磁化層と、第１および第２の
磁化層の間に形成される絶縁膜とを有し、各プログラム
素子において、プログラム信号の読出時に第１および第
２の磁化層の間に印加される電圧差は、各磁気抵抗素子
において、データの読出時に第１および第２の磁化層の
間に印加される電圧差よりも大きい。

【００４９】また好ましくは、対を成す２個ずつのプロ
グラムレジスタは、１ビットのプログラムデータを記憶
するためのプログラムユニットを構成し、対を成す２個
ずつのプログラムレジスタの一方に記憶された１ビット
のプログラム信号は、プログラムユニットが非プログラ
ム状態およびプログラム状態のいずれであるかを示す。

【００５０】この発明のさらに別の１つの構成に従う薄
膜磁性体記憶装置は、各々が磁気的にデータを記憶する
複数のメモリセルが配置されたメモリアレイを備え、各
メモリセルは、２通りの方向のいずれかに磁化されるこ
とによってデータ記憶を実行する磁気記憶部を有する。
薄膜磁性体記憶装置は、各々が、薄膜磁性体記憶装置の
動作時に用いられる情報のプログラムに用いられる１ビ
ットのプログラム信号を記憶するための複数のプログラ
ムレジスタをさらに備え、各プログラムレジスタは、各
々が、磁化方向に応じた電気抵抗を有する少なくとも１
個のプログラム素子を含み、各プログラム素子の電気抵
抗は、物理的な破壊動作を伴って固定可能である。

【００５１】好ましくは、各プログラムレジスタ素子
は、対応するプログラムレジスタに記憶される１ビット
のプログラム信号に応じた方向に磁化された場合に、第
１および第２の電気抵抗の一方を有し、破壊動作後にお
ける各プログラムレジスタ素子の電気抵抗は、第１およ
び第２の電気抵抗の間を除く範囲に属する第３の電気抵
抗に固定される。

【００５２】さらに好ましくは、第１および第２の電気
抵抗の一方ずつは、プログラムデータ書込前に相当する
初期状態およびプログラムデータ書込後に相当するプロ
グラム状態の一方ずつに相当し、第３の電気抵抗は、非
可逆的に設定された、初期状態およびプログラム状態の
うちの所定の一方に相当する。また、さらに好ましく
は、第３の電気抵抗は、第１および第２の電気抵抗より
も小さい。

【００５３】あるいは好ましくは、各プログラム素子
は、固定方向に磁化された第１の磁化層と、記憶するデ
ータおよびプログラム信号にそれぞれ応じて、第１の磁
化層と同一方向および反対方向のいずれかに磁化される
第２の磁化層と、第１および第２の磁化層の間に形成さ
れる絶縁膜とを有し、絶縁膜は、破壊動作によって絶縁
破壊される。

【００５４】さらに好ましくは、各プログラムレジスタ
は、各プログラム素子の第１および第２の磁化層の間に
所定電圧を印加して、少なくとも１つのプログラム素子
の通過電流に応じて１ビットのプログラム信号を読出す
ためのセンス回路をさらに含み、破壊動作時において、
第１および第２の磁化層の間には、所定電圧と同じ極性
で、かつ絶対値が所定電圧よりも大きい電圧が印加され
る。

【００５５】この発明のさらに別の１つの構成に従う薄
膜磁性体記憶装置は、各々が磁気的にデータを記憶する
複数のメモリセルが行列状に配置されたメモリアレイを
備え、各メモリセルは、２通りの方向のいずれかに磁化
されることによってデータ記憶を実行する磁気記憶部を
有する。薄膜磁性体記憶装置は、各々が、薄膜磁性体記
憶装置の動作時に用いられる情報のプログラムに用いら
れる１ビットのプログラム信号を記憶する複数のプログ
ラムレジスタをさらに備え、各プログラムレジスタは、
各々が磁化方向に応じて第１および第２の電気抵抗の一
方を有する電気抵抗を有するプログラム素子と、第１お
よび第２の電気抵抗の中間的な電気抵抗を有する比較抵
抗部と、プログラム素子および比較抵抗部の電気抵抗の
比較に応じて、対応する１ビットのプログラム信号を読
出すためのセンス回路とを含む。薄膜磁性体記憶装置に
対しては、プログラムレジスタに対する物理的な破壊動
作を伴って、プログラム素子の電気抵抗を第１および第
２の電気抵抗の間を除く範囲に属する第３の電気抵抗に
非可逆的に固定するための第１のロック動作、および比
較抵抗部に対する物理的な破壊動作を伴って、比較抵抗
部の電気抵抗を第１および第２の電気抵抗の間を除く範
囲に属する第４の電気抵抗に非可逆的に固定するための
第２のロック動作のいずれかを選択的に実行可能であ
る。

【００５６】好ましくは、プログラム素子は、固定方向
に磁化された第１の磁化層と、記憶するデータおよびプ
ログラム信号にそれぞれ応じて、第１の磁化層と同一方
向および反対方向のいずれかに磁化される第２の磁化層
と、第１および第２の磁化層の間に形成される絶縁膜と
を有し、第３の電気抵抗は、第１および第２の電気抵抗
の両方よりも小さく、絶縁膜は、第１のロック動作にお
いて絶縁破壊される。

【００５７】また好ましくは、第４の電気抵抗は、第１
および第２の電気抵抗の両方よりも大きく、比較抵抗部
は、第２のロック動作時において溶断される抵抗素子を
有する。

【００５８】あるいは好ましくは、情報は、複数のメモ
リセル中の欠陥メモリセルを救済するための冗長救済に
用いられる。

【００５９】この発明に従う情報プログラム方法は、各
々が磁気的にデータを記憶する複数のメモリセルを含む
薄膜磁性体記憶装置での情報プログラム方法であって、
ウェハ作製工程とパッケージ工程との間に実行され、動
作時に用いられる情報をプログラム回路へ記憶させるた
めの第１のプログラム工程と、パッケージ工程後に実行
され、プログラム回路に記憶された情報を書換えるため
の第２のプログラム工程とを備える。プログラム回路
は、各々が、情報のプログラムに用いられる１ビットの
プログラム信号を記憶するための複数のプログラムレジ
スタを含み、各プログラムレジスタは、磁化方向に応じ
た電気抵抗を有する少なくとも１個のプログラム素子を
有する。

【００６０】好ましくは、第２のプログラム工程後に実
行される、複数のプログラムレジスタのうちの少なくと
も一部の記憶内容を非可逆的に固定するためのプログラ
ム固定工程をさらに備え、プログラム固定工程におい
て、少なくとも一部のプログラムレジスタ中の各プログ
ラム素子の電気抵抗は、物理的な破壊動作を伴って固定
される。

【００６１】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。

【００６２】［実施の形態１］図１は、本発明の実施の
形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブ
ロック図である。

【００６３】図１を参照して、ＭＲＡＭデバイス１は、
外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに
応じてランダムアクセスを実行し、書込データＤＩＮの
入力および読出データＤＯＵＴの出力を実行する。ＭＲ
ＡＭデバイス１におけるデータ読出動作およびデータ書
込動作は、たとえば、外部からのクロック信号ＣＬＫに
同期したタイミングで実行される。あるいは、外部から
クロック信号ＣＬＫを受けることなく、内部で動作タイ
ミングを定めてもよい。

【００６４】ＭＲＡＭデバイス１は、アドレス信号ＡＤ
Ｄの入力を受けるアドレス端子２と、制御信号ＣＭＤお
よびクロック信号ＣＬＫの入力を受ける制御信号端子３
と、プログラム動作時に活性化されるプログラム信号Ｐ
ＲＧの入力を受ける信号端子４ａと、制御信号ＣＭＤお
よびクロック信号ＣＬＫに応答してＭＲＡＭデバイス１
の全体動作を制御するためのコントロール回路５と、行
列状に配置された複数のＭＴＪメモリセルを有するメモ
リアレイ１０とを備える。

【００６５】メモリアレイ１０の構成については、後ほ
ど詳細に説明するが、メモリアレイ１０は、アドレス信
号ＡＤＤによって各々を指定可能な、行列状に配置され
た複数の正規のＭＴＪメモリセル（以下、「正規メモリ
セル」とも称する）と、欠陥が生じた正規メモリセル
（以下、「欠陥メモリセル」とも称する）を救済するた
めのスペアメモリセル（図示せず）とを含む。

【００６６】正規メモリセルの欠陥救済は、所定の冗長
救済区分を単位とした置換によって行なわれる。スペア
メモリセルによって、各々が、欠陥メモリセルを含む冗
長救済区分を置換するための複数の冗長回路（図示せ
ず）が構成される。一般的に、冗長救済区分は、メモリ
セル行、メモリセル列あるいはデータＩ／Ｏ線単位に設
定される。これらの場合において、各冗長回路は、スペ
ア行、スペア列あるいはスペアＩ／Ｏ線に対応するスペ
アブロックにそれぞれ相当する。詳細は後程説明する
が、本実施の形態においては、正規メモリセルの欠陥救
済は、メモリセル列単位で実行されるものとする。

【００６７】ＭＴＪメモリセルの行（以下、単に「メモ
リセル行」とも称する）に対応して複数のライトワード
線およびリードワード線ＲＷＬが配置される。また、Ｍ
ＴＪメモリセル列（以下、単に「メモリセル列」とも称
する）に対応してビット線ＢＬおよび／ＢＬが配置され
る。

【００６８】ＭＲＡＭデバイス１は、さらに、行デコー
ダ２０と、列デコーダ２５と、ワード線ドライバ３０
と、読出／書込制御回路５０，６０とを備える。

【００６９】行デコーダ２０は、アドレス信号ＡＤＤに
よって示されるロウアドレスＲＡに応じて、メモリアレ
イ１０における行選択を実行する。列デコーダ２５は、
アドレス信号ＡＤＤによって示されるコラムアドレスＣ
Ａに応じて、メモリアレイ１０における列選択を実行す
る。ワード線ドライバ３０は、行デコーダ２０の行選択
結果に基づいて、リードワード線ＲＷＬもしくはライト
ワード線ＷＷＬを選択的に活性化する。ロウアドレスＲ
ＡおよびコラムアドレスＣＡによって、データ読出もし
くはデータ書込対象に指定されたメモリセル（以下、
「選択メモリセル」とも称する）が示される。

【００７０】ライトワード線ＷＷＬは、ワード線ドライ
バ３０が配置されるのとメモリアレイ１０を挟んで反対
側の領域４０において、接地電圧Ｖｓｓと結合される。
読出／書込制御回路５０，６０は、データ読出およびデ
ータ書込時において、選択メモリセルに対応する選択メ
モリセル列（以下、「選択列」とも称する）のビット線
ＢＬおよび／ＢＬに対してデータ書込電流およびセンス
電流（データ読出電流）を流すために、メモリアレイ１
０に隣接する領域に配置される回路群を総称したもので
ある。

【００７１】ＭＲＡＭデバイス１は、さらに、プログラ
ム回路１００と、冗長制御回路１０５とを備える。

【００７２】プログラム回路１００は、データ読出およ
びデータ書込の少なくとも一方で用いられるプログラム
情報を不揮発的に記憶する。プログラム情報を構成する
プログラムデータは、プログラム信号ＰＲＧが活性化さ
れるプログラムデータ書込時において、たとえばアドレ
ス端子２を介して、外部から入力される。プログラムデ
ータ読出は、コントロール回路からの制御電圧Ｖｃｎに
応じて実行される。

【００７３】以下、本実施の形態においては、欠陥メモ
リセルを特定するための不良アドレスがプログラム情報
としてプログラム回路１００に記憶される構成を代表的
に説明する。不良アドレスは、欠陥メモリセルが存在す
るメモリセル列（以下、「不良コラム」とも称する）を
示すコラムアドレスに相当する。

【００７４】冗長制御回路１０５は、通常動作時におい
て、コラムアドレスＣＡと、プログラム回路１００に保
持される不良アドレスとを比較することによって、デー
タ読出またはデータ書込対象として、不良コラムが選択
されたかどうかを判定する。

【００７５】コラムアドレスＣＡによって不良コラムが
選択された場合には、冗長制御回路１０５は、スペアメ
モリセルで構成された冗長回路に対するアクセスを指示
するとともに、列デコーダ２５に対して、コラムアドレ
スＣＡで示されたメモリセル列に対するアクセスの停止
を指示する。これにより、コラムアドレスＣＡで示され
たメモリセル列に代えて冗長回路を対象として、データ
読出またはデータ書込が実行される。

【００７６】一方、コラムアドレスＣＡが不良アドレス
と対応しない場合には、列デコーダ２５によって通常の
列選択動作が実行されて、コラムアドレスＣＡで示され
たメモリセル列を選択して、データ読出またはデータ書
込が実行される。

【００７７】次に、ＭＲＡＭデバイス１における冗長構
成について説明する。図２は、図１に示したメモリアレ
イの構成を示す回路図である。

【００７８】図２を参照して、メモリアレイ１０は、ｎ
行×ｍ列（ｎ，ｍ：自然数）に配列される正規メモリセ
ルＭＣと、ｋ個（ｋ：自然数）の冗長回路ＲＤ１〜ＲＤ
ｋとを含む。本実施の形態においては、メモリセル列単
位で置換救済が実行されるので、冗長回路ＲＤ１〜ＲＤ
ｈの各々はスペア列に相当する。なお、以下において
は、冗長回路ＲＤ１〜ＲＤｈを総称して、冗長回路ＲＤ
とも称する。

【００７９】メモリアレイ１０全体で見れば、同様の構
成を有するＭＴＪメモリセルが、ｎ個のメモリセル行お
よび（ｍ＋ｋ）個のメモリセル列にわたって配置されて
いる。なお、以下においては、正規メモリセルによるメ
モリセル列を、「正規メモリセル列」とも称し、冗長回
路ＲＤ１〜ＲＤｈにそれぞれ対応するスペアメモリセル
のメモリセル列を、「スペア列」とも称する。

【００８０】メモリセル行にそれぞれ対応して、リード
ワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷ
Ｌ１〜ＷＷＬｎが配置される。正規メモリセル列にそれ
ぞれ対応して、ビット線対ＢＬＰ１〜ＢＬＰｍが配置さ
れる。各ビット線対は、２本の相補なビット線から構成
される。たとえば、ビット線対ＢＬＰ１は、ビット線Ｂ
Ｌ１および／ＢＬ１から構成される。

【００８１】スペアメモリセル列にそれぞれ対応して、
スペアビット線対ＳＢＬＰ１〜ＳＢＬＰｍが配置され
る。各スペアビット線対は、ビット線対と同様に、２本
の相補なビット線から構成される。たとえば、スペアビ
ット線対ＳＢＬＰ１は、スペアビット線ＳＢＬ１および
／ＳＢＬ１から構成される。

【００８２】以下においては、ライトワード線、リード
ワード線、ビット線対、ビット線、スペアビット線対お
よびスペアビット線のそれぞれを総括的に表現する場合
には、符号ＷＷＬ、ＲＷＬ、ＢＬＰ、ＢＬ（／ＢＬ）、
ＳＢＬＰおよびＳＢＬ（／ＳＢＬ）をそれぞれ用いて表
記することとし、特定のライトワード線、リードワード
線，ビット線対、ビット線、スペアビット線対およびス
ペアビット線を示す場合には、これら符号に添え字を付
して、ＷＷＬ１、ＲＷＬ１、ＢＬＰ１、ＢＬ１（／ＢＬ
１）、ＳＢＬＰ１およびＳＢＬ１（／ＳＢＬ１）のよう
に表記するものとする。また、信号および信号線の高電
圧状態（電源電圧Ｖｃｃ１，Ｖｃｃ２）および低電圧状
態（接地電圧Ｖｓｓ）のそれぞれを、「Ｈレベル」およ
び「Ｌレベル」とも称する。

【００８３】正規メモリセルＭＣおよびスペアメモリセ
ルＳＭＣの各々は、直列に接続された、記憶データのレ
ベルに応じて電気抵抗が変化する磁気記憶部として作用
するトンネル磁気抵抗素子ＴＭＲおよびアクセスゲート
として作用するアクセストランジスタＡＴＲを有する。
既に説明したように、アクセストランジスタＡＴＲに
は、半導体基板上に形成された電界効果型トランジスタ
であるＭＯＳトランジスタが代表的に適用される。トン
ネル磁気抵抗素子ＴＭＲは、２通りの磁化方向のいずれ
かに磁化されて、その電気抵抗は、ＲｍｉｎおよびＲｍ
ａｘのいずれか一方に設定される。また、以下において
は、両者の電気抵抗差Ｒｍａｘ−ＲｍｉｎをΔＲと表記
する。

【００８４】正規メモリセルＭＣは、１行ごとにビット
線ＢＬおよび／ＢＬのいずれか一方と接続される。たと
えば、第１番目のメモリセル列に属する正規メモリセル
について説明すれば、第１行目の正規メモリセルは、ビ
ット線／ＢＬと結合され、第２行目の正規メモリセルは
ビット線／ＢＬ１と結合され、以下同様に、正規メモリ
セルおよびスペアメモリセルの各々は、奇数行において
一方のビット線／ＢＬ１〜／ＢＬｍと接続され、偶数行
において、他方のビット線ＢＬ１〜ＢＬｍと接続され
る。同様に、スペアメモリセルＳＭＣは、奇数行におい
てスペアビット線／ＳＢＬ１〜／ＳＢＬｍと接続され、
偶数行において、スペアビット線ＳＢＬ１〜ＳＢＬｍと
接続される。

【００８５】メモリアレイ１０は、さらに、ビット線Ｂ
Ｌ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍおよびスペアビット
線ＳＢＬ１，／ＳＢＬ１〜ＳＢＬｋ，／ＳＢＬｋとそれ
ぞれ結合される複数のダミーメモリセルＤＭＣを有す
る。

【００８６】各ダミーメモリセルＤＭＣは、ダミー抵抗
素子ＴＭＲｄおよびダミーアクセス素子ＡＴＲｄを有す
る。ダミー抵抗素子ＴＭＲｄの電気抵抗Ｒｄは、ＭＴＪ
メモリセルＭＣの記憶データレベル“１”および“０”
にそれぞれ対応する電気抵抗ＲｍａｘおよびＲｍｉｎの
中間値に、すなわちＲｍａｘ＞Ｒｄ＞Ｒｍｉｎに設定さ
れる。ダミーアクセス素子ＡＴＲｄは、ＭＴＪメモリセ
ルのアクセス素子と同様に、代表的には電界効果型トラ
ンジスタで構成される。したがって、以下においては、
ダミーアクセス素子をダミーアクセストランジスタＡＴ
Ｒｄとも称する。

【００８７】ダミーメモリセルＤＭＣは、ダミーリード
ワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方と
対応するように、２行×ｍ列に配置される。ダミーリー
ドワード線ＤＲＷＬ１に対応するダミーメモリセルは、
ビット線ＢＬ１〜ＢＬｍおよびスペアビット線ＳＢＬ１
〜ＳＢＬｋとそれぞれ結合される。一方、ダミーリード
ワード線ＤＲＷＬ２に対応する残りのダミーメモリセル
は、ビット線／ＢＬ１〜／ＢＬｍおよびスペアビット線
／ＳＢＬ１〜／ＳＢＬｋとそれぞれ結合される。以下に
おいては、ダミーリードワード線ＤＲＷＬ１およびＤＲ
ＷＬ２を総称して、単にダミーリードワード線ＤＲＷＬ
とも表記する。

【００８８】さらに、ダミーメモリセルの行にそれぞれ
対応して、ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ
２が配置される。なお、ダミー抵抗素子ＴＭＲｄの構造
によっては、ダミーライトワード線の配置は不要となる
が、メモリアレイ上での形状の連続性を確保して製造プ
ロセスの複雑化を避けるために、ライトワード線ＷＷＬ
と同様に設計されたダミーライトワード線ＤＷＷＬ１，
ＤＷＷＬ２が設けられる。

【００８９】データ読出時において、ワード線ドライバ
３０は、行選択結果に応じて、各リードワード線ＲＷＬ
およびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２を
選択的にＨレベル（電源電圧Ｖｃｃ１）に活性化する。
具体的には、奇数行が選択されて、選択行の正規メモリ
セルおよびスペアメモリセルがビット線／ＢＬ１〜／Ｂ
Ｌｍおよびスペアビット線／ＳＢＬ１〜／ＳＢＬｋと接
続される場合には、ダミーリードワード線ＤＲＷＬ１が
さらに活性化されて、ダミーメモリセル群が、ビット線
ＢＬ１〜ＢＬｍおよびスペアビット線ＳＢＬ１〜ＳＢＬ
ｋと接続される。偶数行が選択される場合には、選択行
のリードワード線に加えて、ダミーリードワード線ＤＲ
ＷＬ２が活性化される。

【００９０】ワード線ドライバ３０は、データ書込時に
おいて、選択行のライトワード線ＷＷＬの一端を、電源
電圧Ｖｃｃ２と結合する。これにより、実施の形態１と
同様に、選択行のライトワード線ＷＷＬ上に、ワード線
ドライバ３０から領域４０へ向かう方向に、行方向のデ
ータ書込電流Ｉｐを流すことができる。一方、非選択行
のライトワード線は、ワード線ドライバ３０によって、
接地電圧Ｖｓｓと結合される。

【００９１】メモリセル列にそれぞれ対応して、列選択
を実行するためのコラム選択線ＣＳＬ１〜ＣＳＬｍが設
けられる。列デコーダ２５は、コラムアドレスＣＡのデ
コード結果、すなわち列選択結果に応じて、データ書込
およびデータ読出時の各々において、コラム選択線ＣＳ
Ｌ１〜ＣＳＬｍのうちの１本を選択状態（Ｈレベル）に
活性化する。

【００９２】さらに、スペアメモリセル列にそれぞれ対
応して、スペアコラム選択線ＳＣＳＬ１〜ＳＣＳＬｋが
設けられる。スペアコラムドライバＳＣＶ１〜ＳＣＶｋ
は、冗長制御回路１０５からのスペアイネーブル信号Ｓ
Ｅ１〜ＳＥｋにそれぞれ応答して、対応するスペアコラ
ム選択線を選択状態（Ｈレベル）に活性化する。スペア
イネーブル信号ＳＥ１〜ＳＥｋの生成については、後程
詳細に説明する。

【００９３】さらに、読出データおよび書込データを伝
達するためのデータバス対ＤＢＰとが配置される。デー
タバス対ＤＢＰは、互いに相補のデータバスＤＢおよび
／ＤＢを含む。

【００９４】読出／書込制御回路５０は、データ書込回
路５１Ｗと、データ読出回路５１Ｒと、メモリセル列に
それぞれ対応して設けられるコラム選択ゲートＣＳＧ１
〜ＣＳＧｍと、スペアメモリセル列にそれぞれ対応して
設けられるスペアコラム選択ゲートＳＣＳＧ１〜ＳＣＳ
Ｇｍとを含む。

【００９５】以下においては、コラム選択線ＣＳＬ１〜
ＣＳＬｍ、スペアコラム選択線ＳＣＳＬ１〜ＳＣＳＬ
ｍ、コラム選択ゲートＣＳＧ１〜ＣＳＧｍおよびスペア
コラム選択ゲートＳＣＳＧ１〜ＳＣＳＧｍをそれぞれ総
称して、単に、コラム選択線ＣＳＬ、スペアコラム選択
線ＳＣＳＬ、コラム選択ゲートＣＳＧおよびスペアコラ
ム選択ゲートＳＣＳＧともそれぞれ称する。

【００９６】各コラム選択ゲートＣＳＧは、データバス
ＤＢと対応するビット線ＢＬとの間に電気的に結合され
るトランジスタスイッチと、データバス／ＤＢと対応す
るビット線／ＢＬとの間に電気的に結合されるトランジ
スタスイッチとを有する。これらのトランジスタスイッ
チは、対応するコラム選択線ＣＳＬの電圧に応じてオン
・オフする。すなわち、対応するコラム選択線ＣＳＬが
選択状態（Ｈレベル）に活性化された場合には、各コラ
ム選択ゲートＣＳＧは、データバスＤＢおよび／ＤＢ
を、対応するビット線ＢＬおよび／ＢＬのそれぞれと電
気的に結合する。

【００９７】各スペアコラム選択ゲートＳＣＳＧも、コ
ラム選択ゲートＣＳＧと同様の構成を有し、対応するス
ペアコラム選択線ＳＣＳＬが選択状態（Ｈレベル）に活
性化された場合に、対応するスペアビット線ＳＢＬおよ
び／ＳＢＬを、データバスＤＢおよび／ＤＢのそれぞれ
と電気的に結合する。

【００９８】次に、ＭＲＡＭデバイス１における列選択
動作を説明する。すでに説明したように、列選択動作に
は、不良コラムを置換救済するための冗長制御が含まれ
る。

【００９９】プログラム回路１００は、ｋ個の不良アド
レスＦＡＤ１〜ＦＡＤｋを内部に記憶することができ
る。プログラム回路１００にプログラムされた不良アド
レスＦＡＤ１〜ＦＡＤｋは、冗長制御回路１０５に伝達
される。冗長制御回路１０５は、選択列を示すためのコ
ラムアドレスＣＡが、不良アドレスＦＡＤ１〜ＦＡＤｋ
と一致するかどうかを判定する。

【０１００】図３は、冗長制御回路の構成を示すブロッ
ク図である。図３を参照して、冗長制御回路１０５は、
不良アドレスＦＡＤ１〜ＦＡＤｋにそれぞれ対応して設
けられる冗長判定ユニットＲＪＵ１〜ＲＪＵｋと、ノー
マルアクセス制御ゲート１０６とを有する。冗長判定ユ
ニットＲＪＵ１〜ＲＪＵｋの各々に対して、コラムアド
レスビットＣＡＢ＜０：ｈ＞（ＣＡＢ（０）〜ＣＡＢ
（ｈ），ｈ：自然数）で構成される（ｈ＋１）ビットの
コラムアドレスＣＡが入力される。冗長判定ユニットＲ
ＪＵ１〜ＲＪＵｋに対して、プログラム回路１００から
の不良アドレスＦＡＤ１〜ＦＡＤｋのそれぞれが与えら
れる。不良アドレスＦＡＤ１〜ＦＡＤｋの各々は、コラ
ムアドレスＣＡと同様に、（ｈ＋１）ビットを有する。

【０１０１】冗長判定ユニットＲＪＵ１〜ＲＪＵｋは、
コラムアドレスＣＡと不良アドレスＦＡＤ１〜ＦＡＤｋ
との比較結果に基づいて、スペアイネーブル信号ＳＥ１
〜ＳＥｋを生成する。以下においては、冗長判定ユニッ
トＲＪＵ１〜ＲＪＵｋ、不良アドレスＦＡＤ１〜ＦＡＤ
ｋおよびスペアイネーブル信号ＳＥ１〜ＳＥｋのそれぞ
れを総称して、冗長判定ユニットＲＪＵ、不良アドレス
ＦＡＤおよびスペアイネーブル信号ＳＥとも称する。

【０１０２】各冗長判定ユニットＲＪＵは、コラムアド
レスＣＡと対応する不良アドレスＦＡＤ１とが一致する
場合に、対応するスペアイネーブル信号ＳＥをＨレベル
に活性化する。たとえば、冗長判定ユニットＲＪＵ１
は、コラムアドレスＣＡと不良アドレスＦＡＤ１とが一
致する場合に、スペアイネーブル信号ＳＥ１を活性化す
る。

【０１０３】図４は、図３に示される冗長判定ユニット
の構成を説明するブロック図である。図３に示される冗
長判定ユニットＲＪＵ１〜ＲＪＵｋの各々の構成は同様
であるので、図４においては、冗長判定ユニットＲＪＵ
１の構成について説明する。

【０１０４】図４を参照して、プログラム回路１００
は、各々が、プログラム情報を構成するプログラムデー
タを記憶する複数のプログラムユニットＰＵを有する。
各プログラムユニットＰＵは、磁気プログラム入力に応
答して、初期状態である非プログラム状態からプログラ
ム状態に変化して、１ビットのプログラムデータを不揮
発的に記憶する。図４においては、複数のプログラムユ
ニットのうちの、冗長判定ユニットＲＪＵ１に対応する
プログラムユニットＰＵ０〜ＰＵｈが代表的に示され
る。プログラムユニットＰＵ０〜ＰＵｈは、（ｈ＋１）
ビットの不良アドレスＦＡＤ１のそれぞれのビットを記
憶する。

【０１０５】プログラムユニットＰＵ０〜ＰＵｈは、プ
ログラムデータ読出時に、各々の内部の磁化状態に応じ
て、プログラム信号φａ０，φｂ０〜φａｈ，φｂｈを
それぞれ出力する。以下においては、プログラム信号φ
ａ０〜φａｈおよびφｂ０〜φｂｈのそれぞれを、プロ
グラム信号φａおよびφｂとも総称する。これらのプロ
グラム信号φａおよびφｂの各々は、プログラム情報を
不揮発的な記憶に、すなわちプログラムに用いられる１
ビットの信号である。

【０１０６】プログラム信号φａは、対応するプログラ
ムユニットＰＵが非プログラム状態およびプログラム状
態のいずれであるかを示す信号であり、プログラム信号
φｂは、対応するプログラムユニットＰＵが記憶するプ
ログラムデータのレベルを示す信号である。

【０１０７】冗長判定ユニットＲＪＵ１は、プログラム
信号φａ０〜φａｈのＡＮＤ論理演算結果を出力する論
理ゲート１０７と、プログラムユニットＰＵ０〜ＰＵｈ
にそれぞれ対応して設けられる一致判定ゲートＪＧ０〜
ＪＧｈと、論理ゲート１０７および一致判定ゲートＪＧ
０〜ＪＧｈの出力に応じてスペアイネーブル信号を生成
するための論理回路１０８とを含む。

【０１０８】一致判定ゲートＪＧ０〜ＪＧｈの各々は、
コラムアドレスビットＣＡＢ（０）〜ＣＡＢ（ｈ）の対
応する１つと、プログラムユニットＰＵ０〜ＰＵｈの対
応する１つに記憶される不良アドレスビットとが、一致
するときにＨレベル信号を出力し、不一致のときにＬレ
ベル信号を出力する。したがって、コラムアドレスビッ
トＣＡＢ（０）〜ＣＡＢ（ｈ）で示されるコラムアドレ
スと、不良アドレスＦＡＤ１とが一致すると一致判定ゲ
ートＪＧ０〜ＪＧｈの出力は、全てＨレベルに設定され
る。

【０１０９】また、プログラム信号φａは、対応するプ
ログラムユニットＰＵが非プログラム状態であるときに
Ｌレベルに設定され、プログラム状態であるときにＨレ
ベルに設定される。したがって、論理ゲート１０７の出
力は、プログラムユニットＰＵ０〜ＰＵｈの各々がプロ
グラム状態であるときにＨレベルに設定される。

【０１１０】このような構成とすることにより、プログ
ラムユニットＰＵ０〜ＰＵｈを用いて不良アドレスＦＡ
Ｄ１がプログラムされており、かつ、入力されたコラム
アドレスＣＡが不良アドレスＦＡＤ１と一致するとき
に、冗長判定ユニットＲＪＵ１は、対応する冗長回路
（スペア列）ＲＤ１をアクセス対象に指定するために、
スペアイネーブル信号ＳＥ１をＨレベルに活性化する。

【０１１１】再び図３を参照して、スペアイネーブル信
号ＳＥ１〜ＳＥｋは、スペアコラムドライバＳＣＶ１〜
ＳＣＶｋへそれぞれ伝達される。スペアコラムドライバ
ＳＣＶ１〜ＳＣＶｋの各々は、対応するスペアイネーブ
ル信号ＳＥがＨレベルに活性化された場合に、対応する
スペアコラム選択線ＳＣＳＬを選択状態（Ｈレベル）に
活性化する。

【０１１２】ノーマルアクセス制御ゲート１０２は、ス
ペアイネーブル信号ＳＥ１〜ＳＥｋのＮＯＲ演算結果
を、ノーマルイネーブル信号ＮＥとして出力する。した
がって、コラムアドレスＣＡと不良アドレスＦＡＤ１〜
ＦＡＤｋのいずれか１つとが一致する場合には、列デコ
ーダ２５による正規メモリセルに対するアクセスを中止
させるために、ノーマルイネーブル信号はＬレベルに非
活性化される。一方、コラムアドレスＣＡが不良アドレ
スＦＡＤ１〜ＦＡＤｋのいずれとも一致しない場合に
は、ノーマルイネーブル信号ＮＥがＨレベルに活性化さ
れる。

【０１１３】図５は、列デコーダ２５の概略構成を示す
ブロック図である。図５を参照して、列デコーダ２５
は、アドレスプリデコード回路２６と、制御ゲート２７
と、デコード回路およびドライバ２８とを有する。

【０１１４】アドレスプリデコード回路２６は、（ｈ＋
１）ビットのコラムアドレスＣＡを受けてプリデコード
を行ない、ｇビット（ｇ：ｇ＞（ｈ＋１）の整数）のプ
リデコード信号ＣＰＤＲを生成する。制御ゲート２７
は、ｇビットのプリデコード信号ＣＰＤＲと、冗長制御
回路１０５からのノーマルイネーブル信号ＮＥとを受け
て、ｇビットのコラムプリデコード信号ＣＰＤを生成す
る。

【０１１５】制御ゲート２７は、プリデコード信号ＣＰ
ＤＲのそれぞれのビットにおいてノーマルイネーブル信
号ＮＥとのＮＡＮＤ演算結果を行なうためのｇビット分
のＮＡＮＤゲートを総括的に表記している。したがっ
て、ノーマルイネーブル信号ＮＥがＨレベルに活性化さ
れた場合には、コラムプリデコード信号ＣＰＤは、プリ
デコード信号ＣＰＤＲのそれぞれのビットを反転した信
号に相当する。一方、ノーマルイネーブル信号ＮＥがＬ
レベルに非活性化されると、コラムプリデコード信号Ｃ
ＰＤの各ビットは、Ｈレベルに固定される。

【０１１６】デコード回路およびドライバ２８は、制御
ゲート２７からのコラムプリデコード信号ＣＰＤに応答
して、コラム選択線ＣＳＬ１〜ＣＳＬｍを選択的に活性
化する。したがって、ノーマルイネーブル信号ＮＥがＨ
レベルに活性化された場合、すなわちコラムアドレスＣ
Ａがいずれかの不良アドレスＦＡＤと一致した場合に
は、コラムアドレスＣＡに応じた１本のコラム選択線Ｃ
ＳＬが活性化されて、正規メモリセルに対するアクセス
が実行される。

【０１１７】一方、ノーマルイネーブル信号ＮＥがＬレ
ベルに非活性化された場合、すなわちコラムアドレスＣ
Ａがいずれかの不良アドレスＦＡＤとも一致しない場合
には、正規メモリセルに対応するコラム選択線ＣＳＬ１
〜ＣＳＬｎの各々は非活性化されて、正規メモリセルに
対するアクセスは実行されない。

【０１１８】再び図２を参照して、読出／書込制御回路
６０は、メモリセル列にそれぞれ対応して設けられる短
絡スイッチトランジスタ６２−１〜６２−ｍ，６２−ｓ
１〜６２−ｓｋおよび、制御ゲート６６−１〜６６−
ｍ，６６−ｓ１〜６６−ｓｋを有する。読出／書込制御
回路６０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ＢＬ
ｍ，／ＢＬｍおよびスペアビット線ＳＢＬ１，／ＳＢＬ
１〜ＳＢＬｋ，／ＳＢＬｋと接地電圧Ｖｓｓとの間にそ
れぞれ設けられるプリチャージトランジスタ６４−１
ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂおよび６４−
ｓ１ａ，６４−ｓ１ｂ〜６４−ｓｋａ，６４−ｓｋｂを
有する。

【０１１９】以下においては、短絡スイッチトランジス
タ６２−１〜６２−ｍ，６２−ｓ１〜６２−ｓｋ、プリ
チャージトランジスタ６４−１ａ，６４−１ｂ〜６４−
ｍａ，６４−ｍｂおよび６４−ｓ１ａ，６４−ｓ１ｂ〜
６４−ｓｋａ，６４−ｓｋｂならびに制御ゲート６６−
１〜６６−ｍ，６６−ｓ１〜６６−ｓｋをそれぞれ総称
して、短絡スイッチトランジスタ６２、プリチャージト
ランジスタ６４および制御ゲート６６とも称する。

【０１２０】各制御ゲート６６は、対応するコラム選択
線ＣＳＬまたはスペアコラム選択線ＳＣＳＬと制御信号
ＷＥとのＡＮＤ論理演算結果を出力する。したがって、
データ書込動作時には、コラムアドレスＣＡに対応する
選択列もしくはスペア列において、制御ゲート６６の出
力が、Ｈレベルへ選択的に活性化される。

【０１２１】短絡スイッチトランジスタ６２は、対応す
る制御ゲート６６の出力にそれぞれ応答してオン／オフ
する。したがって、データ書込動作時には、コラムアド
レスＣＡに対応する、選択列もしくはスペア列におい
て、ビット線ＢＬおよび／ＢＬまたは、スペアビット線
ＳＢＬおよび／ＳＢＬの一端同士は、短絡スイッチトラ
ンジスタ６２によって電気的に結合される。

【０１２２】各プリチャージトランジスタ６４は、ビッ
ト線プリチャージ信号ＢＬＰＲの活性化に応答してオン
することにより、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，
／ＢＬｍおよびスペアビット線ＳＢＬ１，／ＳＢＬ１〜
ＳＢＬｋ，／ＳＢＬｋの各々を接地電圧Ｖｓｓにプリチ
ャージする。コントロール回路５によって生成されるビ
ット線プリチャージ信号ＢＬＰＲは、ＭＲＡＭデバイス
１のアクティブ期間において、少なくともデータ読出実
行前の所定期間においてＨレベルに活性化される。一
方、ＭＲＡＭデバイス１のアクティブ期間のうちのデー
タ読出動作時およびデータ書込動作時においては、ビッ
ト線プリチャージ信号ＢＬＰＲは、Ｌレベルに非活性化
されて、プリチャージトランジスタ６４はオフされる。

【０１２３】図６は、ＭＲＡＭデバイスにおける置換救
済を説明するためのデータ読出動作およびデータ書込動
作時の動作波形図である。

【０１２４】まず、データ書込時の動作について説明す
る。ワード線ドライバ３０は、行デコーダ２０の行選択
結果に応じて、選択行に対応するライトワード線ＷＷＬ
を活性化して、電源電圧Ｖｃｃと接続する。各ライトワ
ード線ＷＷＬの一端は、領域４０において接地電圧Ｖｓ
ｓと結合されているので、選択行のライトワード線ＷＷ
Ｌには、ワード線ドライバ３０から領域４０に向かう方
向にデータ書込電流Ｉｐが流される。一方、非選択行に
おいては、ライトワード線ＷＷＬは非活性状態（Ｌレベ
ル：接地電圧Ｖｓｓ）に維持されるので、データ書込電
流は流れない。

【０１２５】コラムアドレスＣＡが不良アドレスＦＡＤ
のいずれとも一致しない場合には、選択列のコラム選択
線ＣＳＬが選択状態（Ｈレベル）に活性化されて、選択
列のビット線ＢＬおよび／ＢＬの一端ずつは、データバ
スＤＢおよび／ＤＢとそれぞれ結合される。さらに、対
応する短絡スイッチトランジスタ６２がターンオンし
て、選択列のビット線ＢＬおよび／ＢＬの他端（コラム
選択ゲートＣＳＧの反対側）同士を短絡する。

【０１２６】一方、コラムアドレスＣＡが不良アドレス
ＦＡＤのいずれかと一致した場合には、対応するスペア
コラム選択線ＳＣＳＬが選択状態（Ｈレベル）に活性化
されて、選択列のビット線ＢＬおよび／ＢＬに代えて、
対応するスペアビット線ＳＢＬおよび／ＳＢＬの一端ず
つが、データバスＤＢおよび／ＤＢとそれぞれ結合され
る。さらに、対応する短絡スイッチトランジスタ６２が
ターンオンして、対応するスペアビット線ＳＢＬおよび
／ＳＢＬの他端（スペアコラム選択ゲートＳＣＳＧの反
対側）同士を短絡する。

【０１２７】データ書込回路５１Ｗは、データバスＤＢ
および／ＤＢを、電源電圧Ｖｃｃ２および接地電圧Ｖｓ
ｓのいずれか一方ずつに設定する。たとえば、書込デー
タＤＩＮのデータレベルがＬレベルである場合には、デ
ータバスＤＢにＬレベルデータを書込むためのデータ書
込電流−Ｉｗが流される。データ書込電流−Ｉｗは、コ
ラム選択ゲートＣＳＧまたはスペアコラム選択ゲートＳ
ＣＳＧを介して、選択列のビット線ＢＬまたは対応する
スペアビット線ＳＢＬに供給される。

【０１２８】選択列のビット線ＢＬまたは対応するスペ
アビット線ＳＢＬに流されるデータ書込電流−Ｉｗは、
短絡スイッチトランジスタ６２によって折返される。こ
れにより、他方のビット線／ＢＬまたはスペアビット線
／ＳＢＬにおいては、反対方向のデータ書込電流＋Ｉｗ
が流される。ビット線／ＢＬまたはスペアビット線／Ｓ
ＢＬを流れるデータ書込電流＋Ｉｗは、コラム選択ゲー
トＣＳＧまたはスペアコラム選択ゲートＳＣＳＧを介し
てデータバス／ＤＢに伝達される。

【０１２９】書込データＤＩＮのデータレベルがＨレベ
ルである場合には、データバスＤＢおよび／ＤＢの電圧
設定を入換えることによって、反対方向のデータ書込電
流を、選択列のビット線ＢＬ，／ＢＬまたは対応するス
ペアビット線ＳＢＬ，／ＳＢＬに流すことができる。

【０１３０】これにより、コラムアドレスＣＡが不良ア
ドレスＦＡＤのいずれとも一致しない場合には、対応す
るライトワード線ＷＷＬおよびビット線ＢＬ（／ＢＬ）
の両方にデータ書込電流が流された正規メモリセル（選
択メモリセル）に対して、データ書込が実行される。一
方、コラムアドレスＣＡが不良アドレスＦＡＤのいずれ
かと一致した場合には、対応するライトワード線ＷＷＬ
およびスペアビット線ＳＢＬ（／ＳＢＬ）の両方にデー
タ書込電流が流されたスペアメモリセルに対して、デー
タ書込が実行される。

【０１３１】データ書込時においては、リードワード線
ＲＷＬは非選択状態（Ｌレベル）に維持される。また、
データ書込時においてもビット線プリチャージ信号ＢＬ
ＰＲをＨレベルへ活性化することによって、データ書込
時におけるビット線ＢＬおよび／ＢＬの電圧は、データ
読出時のプリチャージ電圧レベルに相当する接地電圧Ｖ
ｓｓに設定される。このように、非選択列に対応するビ
ット線ＢＬ，／ＢＬおよびスペアビット線ＳＢＬ，／Ｓ
ＢＬのデータ書込後における電圧を、データ読出に備え
たプリチャージ電圧と一致させることによって、データ
読出前に新たなプリチャージ動作の実行が不要となり、
データ読出動作を高速化することができる。

【０１３２】次に、データ読出動作について説明する。
データ読出時において、ワード線ドライバ３０は、行デ
コーダ２０の行選択結果に応じて、選択行に対応するリ
ードワード線ＲＷＬをＨレベルに活性化する。非選択行
においては、リードワード線ＲＷＬの電圧レベルは非活
性状態（Ｌレベル）に維持される。

【０１３３】データ読出が開始されて、選択行のリード
ワード線ＲＷＬがＨレベルに活性化されて、対応するア
クセストランジスタＡＴＲがターンオンすると、選択行
に対応する正規メモリセルおよびスペアメモリセルは、
アクセストランジスタＡＴＲを介して、ビット線ＢＬ，
／ＢＬおよびスペアビット線ＳＢＬ，／ＳＢＬと、接地
電圧Ｖｓｓとの間に電気的に結合される。

【０１３４】データ読出回路５１Ｒは、データバスＤＢ
および／ＤＢの各々を、電源電圧Ｖｃｃ１でプルアップ
して、一定のセンス電流Ｉｓを供給する。

【０１３５】さらに、データ書込時と同様に、コラムア
ドレスＣＡに応じて、選択列のコラム選択線ＣＳＬまた
は、対応するスペアコラム選択線ＳＣＳＬが選択状態
（Ｈレベル）に活性化される。

【０１３６】コラムアドレスＣＡが不良アドレスＦＡＤ
のいずれとも一致しない場合には、データバスＤＢ（／
ＤＢ）および選択列のビット線ＢＬ（／ＢＬ）を介し
て、選択メモリセル（正規メモリセル）のトンネル磁気
抵抗素子ＴＭＲをセンス電流Ｉｓが通過する。これによ
り、選択列のビット線ＢＬおよび／ＢＬの一方およびデ
ータバスＤＢ，／ＤＢの一方ずつには、トンネル磁気抵
抗素子ＴＭＲの電気抵抗（Ｒｍａｘ，Ｒｍｉｎ）、すな
わち選択メモリセル記憶データのレベルに応じた電圧変
化が生じる。同様に、選択列のビット線ＢＬ，／ＢＬの
他方およびデータバスＤＢ，／ＤＢの他方ずつには、ダ
ミーメモリセルＤＭＣのダミー抵抗素子ＴＭＲｄの電気
抵抗Ｒｄに応じた電圧変化が生じる。

【０１３７】たとえば、選択メモリセルの記憶データレ
ベルが“１”（電気抵抗Ｒｍａｘ）である場合には、選
択メモリセルと結合されたビット線ＢＬおよび／ＢＬの
一方には、ダミーメモリセルＤＭＣと結合されたビット
線ＢＬおよび／ＢＬの他方に生じる電圧変化ΔＶｍより
も大きい電圧変化ΔＶ１（ΔＶ１＞ΔＶｍ）が生じる。
同様に、データバスＤＢ，／ＤＢにおいても、電圧変化
ΔＶｂ１およびΔＶｂｍが生じる（ΔＶｂｍ＞ΔＶｂ
１）。このようにして生じたデータバスＤＢおよび／Ｄ
Ｂの間の電圧差をデータ読出回路５１Ｒによって検知増
幅して、選択メモリセルの記憶データを読出データＤＯ
ＵＴとして出力することができる。

【０１３８】一方、コラムアドレスＣＡが不良アドレス
ＦＡＤのいずれかと一致した場合には、データバスＤＢ
（／ＤＢ）および選択列のビット線ＢＬ（／ＢＬ）を介
して、スペアメモリセルのトンネル磁気抵抗素子ＴＭＲ
をセンス電流Ｉｓが通過する。これにより、スペアビッ
ト線ＳＢＬおよび／ＳＢＬの一方およびデータバスＤ
Ｂ，／ＤＢの一方ずつには、トンネル磁気抵抗素子ＴＭ
Ｒの電気抵抗（Ｒｍａｘ，Ｒｍｉｎ）、すなわちスペア
メモリセルの記憶データのレベルに応じた電圧変化が生
じる。選択列のビット線ＢＬ，／ＢＬの他方およびデー
タバスＤＢ，／ＤＢの他方ずつには、正規メモリセルが
アクセスされたときと同様に、ダミー抵抗素子ＴＭＲｄ
の電気抵抗Ｒｄに応じた電圧変化が生じる。

【０１３９】このように、コラムアドレスＣＡによって
不良コラムが選択された場合でも、対応する冗長回路
（スペア列）のスペアメモリセルにアクセスして、デー
タ書込およびデータ読出を正常に実行できる。したがっ
て、冗長回路に相当するスペア列によって、欠陥メモリ
セルをメモリセル列単位で置換救済することができる。

【０１４０】また、ビット線ＢＬ，／ＢＬおよびスペア
ビット線ＳＢＬ，／ＳＢＬのプリチャージ電圧を接地電
圧Ｖｓｓとしているので、非選択列において、選択行の
リードワード線ＲＷＬが活性化に応答してターンオンし
たアクセストランジスタを介して、ビット線ＢＬ，／Ｂ
Ｌおよびスペアビット線ＳＢＬ，／ＳＢＬから放電電流
が生じることがない。この結果、プリチャージ動作時の
ビット線およびサブビット線の充放電による消費電力を
削減できる。

【０１４１】なお、データ書込回路５１Ｗの動作電源電
圧であるＶｃｃ２は、データ読出回路５１Ｒの動作電源
電圧であるＶｃｃ１よりも高く設定される。データ書込
時において、選択メモリセルのトンネル磁気抵抗素子Ｔ
ＭＲを磁化するために必要なデータ書込電流Ｉｐ、±Ｉ
ｗは、データ読出に必要なセンス電流Ｉｓよりも大きい
からである。たとえば、電源電圧Ｖｃｃ２には、ＭＲＡ
Ｍデバイス１外部から供給される外部電源電圧をそのま
ま適用し、さらに、この外部電源電圧を図示しない電圧
降下回路によって降下させて、電源電圧Ｖｃｃ１を発生
する構成とすれば、上記のこれらの電源電圧Ｖｃｃ１お
よびＶｃｃ２を効率的に供給することができる。

【０１４２】次に、不良アドレスすなわちプログラム情
報を効率的に記憶するためのプログラム回路の構成につ
いて説明する。

【０１４３】図７は、図４に示されたプログラムユニッ
トＰＵの実施の形態１に従う構成を示す回路図である。

【０１４４】図７を参照して、プログラムユニットＰＵ
は、不良アドレスビットに相当するプログラムデータを
磁気的かつ不揮発的に記憶するためのプログラムセルＰ
ＲＣ１およびＰＲＣ２を有する。後ほど詳細に説明する
ように、プログラムセルＰＲＣ１およびＰＲＣ２は、正
規メモリセルのトンネル磁気抵抗素子ＴＭＲと同様の構
造を有する磁気抵抗素子を用いて構成される。プログラ
ムセルＰＲＣ１およびプログラムセルＰＲＣ２の各々
は、トンネル磁気抵抗素子ＴＭＲと同様に、２通りの磁
化方向のいずれかに磁化されるので、それぞれの電気抵
抗Ｒ１およびＲ２は、正規メモリセル中のトンネル磁気
抵抗素子ＴＭＲと同様に、ＲｍｉｎおよびＲｍａｘのい
ずれか一方に設定されるプログラムユニットＰＵは、さ
らに、プログラムセルＰＲＣ１およびＰＲＣ２にそれぞ
れ対応して設けられる、カレントセンスアンプ１１０お
よび１２０と、レファレンス抵抗１１５および１２５
と、論理ゲート１３０とを含む。

【０１４５】レファレンス抵抗１１５および１２５の電
気抵抗Ｒｒｅｆは、ＲｍｉｎとＲｍａｘの中間値に、好
ましくはＲｒｅｆ＝Ｒｍｉｎ＋ΔＲ／２に設定される。
たとえば、レファレンス抵抗の一部を、電気抵抗Ｒｍｉ
ｎに対応する記憶データを保持する、トンネル磁気抵抗
素子ＴＭＲと同様の磁気抵抗素子で構成することができ
る。

【０１４６】カレントセンスアンプ１１０は、電源電圧
Ｖｃｃ１とプログラムセルＰＲＣ１との間に直列に接続
されるＰチャネルＭＯＳトランジスタ１１１およびＮチ
ャネルＭＯＳトランジスタ１１３と、電源電圧Ｖｃｃと
レファレンス抵抗１１５との間に直列に接続されるＰチ
ャネルＭＯＳトランジスタ１１２およびＮチャネルＭＯ
Ｓトランジスタ１１４を有する。プログラムセルＰＲＣ
１は、ＮチャネルＭＯＳトランジスタ１１３と接地電圧
Ｖｓｓとの間に結合される。レファレンス抵抗１１５
は、トランジスタ１１４と接地電圧Ｖｓｓとの間に接続
される。

【０１４７】ＰチャネルＭＯＳトランジスタ１１１およ
び１１２のゲートには、コントロール回路５からの制御
電圧Ｖｃｎが入力される。ＮチャネルＭＯＳトランジス
タ１１３のゲートは、ＰチャネルＭＯＳトランジスタ１
１２およびＮチャネルＭＯＳトランジスタ１１４の接続
ノードに相当するノードＮ１と接続され、ＮチャネルＭ
ＯＳトランジスタ１１４のゲートは、ＰチャネルＭＯＳ
トランジスタ１１１およびＮチャネルＭＯＳトランジス
タ１１３の接続ノードに相当するノード／Ｎ１と接続さ
れる。

【０１４８】カレントセンスアンプ１２０は、カレント
センスアンプ１１０と同様の構成を有し、ＰチャネルＭ
ＯＳトランジスタ１２１および１２２と、ＮチャネルＭ
ＯＳトランジスタ１２３および１２４とを有する。プロ
グラムセルＰＲＣ２は、ＮチャネルＭＯＳトランジスタ
１２３と接地電圧Ｖｓｓとの間に接続される。レファレ
ンス抵抗１２５は、ＮチャネルＭＯＳトランジスタ１２
４および接地電圧Ｖｓｓとの間に接続される。

【０１４９】ＮチャネルＭＯＳトランジスタ１２３のゲ
ートは、ＰチャネルＭＯＳトランジスタ１２２およびＮ
チャネルＭＯＳトランジスタ１２４の接続ノードに相当
するノードＮ２と結合される。ＮチャネルＭＯＳトラン
ジスタ１２４のゲートは、ＰチャネルＭＯＳトランジス
タ１２１およびＮチャネルＭＯＳトランジスタ１２３の
接続ノードに相当するノード／Ｎ２と接続される。

【０１５０】論理ゲート１３０は、ノードＮ１およびＮ
２の信号レベルの排他的論理和（ＥＸ−ＯＲ）論理演算
結果を、プログラム信号φａとして出力する。したがっ
て、プログラム信号φａは、プログラムセルＰＲＣ１お
よびＰＲＣ２の電気抵抗が揃っている場合にＬレベルに
設定され、両者の電気抵抗が異なる場合にＨレベルに設
定される。一方、ノードＮ２の信号レベルは、プログラ
ム信号φｂとして出力される。

【０１５１】図８は、プログラムセルの電気抵抗とプロ
グラムユニットの状態との対応関係を示す図である。

【０１５２】図８を参照して、初期状態においては、プ
ログラムセルＰＲＣ１およびＰＲＣ２は同一方向に磁化
されて、両者の電気抵抗は同様である。本実施の形態に
おいては、初期状態において、プログラムセルＰＲＣ１
およびＰＲＣ２の各々の電気抵抗は、Ｒｍｉｎに設定さ
れるものとする。

【０１５３】プログラム状態時には、プログラムセルＰ
ＲＣ１およびＰＲＣ２は、異なる方向に磁化されて、そ
れぞれに相補データが書込まれる。すなわち、プログラ
ムセルＰＲＣ１およびＰＲＣ２の一方のみが、初期状態
とは異なる方向に磁化される。この際に、磁化方向が書
換えられる一方のプログラムセルは、書込まれるプログ
ラムデータに応じて選択される。

【０１５４】すなわち、プログラムデータ書込時には、
プログラムセルＰＲＣ２の磁化方向が書換えられて、プ
ログラムセルＰＲＣ１の磁化方向が初期状態と同様に維
持されるデータ書込（Ｒ１＝Ｒｍｉｎ，Ｒ２＝Ｒｍａ
ｘ、以下、このような状態を「プログラム状態１」とも
称する）と、プログラムセルＰＲＣ１の磁化方向が書換
えられて、プログラムセルＰＲＣ２の磁化方向が初期状
態と同様に維持される状態（Ｒ１＝Ｒｍａｘ，Ｒ２＝Ｒ
ｍｉｎ、以下、このような状態を「プログラム状態２」
とも称する）データ書込とのいずれか一方が選択的に実
行される。

【０１５５】これに対して、プログラムデータ書込が実
行されていない、すなわち非プログラム状態のプログラ
ムセルにおいては、プログラムセルＰＲＣ１およびＰＲ
Ｃ２の電気抵抗Ｒ１およびＲ２は、初期状態のまま（Ｒ
１＝Ｒ２＝Ｒｍｉｎ）である。

【０１５６】図９は、プログラムデータ読出時および書
込時におけるプログラム信号のレベルを説明する動作波
形図である。

【０１５７】図９（ａ）を参照して、初期状態において
は、プログラムセルＰＲＣ１およびＰＲＣ２の電気抵抗
Ｒ１およびＲ２は、いずれもレファレンス抵抗１１５の
抵抗値Ｒｒｅｆよりも小さいので、制御電圧Ｖｃｎを、
中間電圧Ｖｍ（Ｖｓｓ＜Ｖｍ＜Ｖｃｃ）に変化させて、
プログラムデータ読出を実行しても、ノードＮ１および
Ｎ２の電圧の各々は、同様にＨレベルに変化する。した
がって、論理ゲート１３０が出力するプログラム信号φ
ａは、非プログラム状態を示すＬレベル（接地電圧Ｖｓ
ｓ）に設定される。

【０１５８】詳細については後程説明するが、本実施の
形態においては、初期状態（非プログラム状態）におけ
る各プログラムセルの電気抵抗をＲｍｉｎと定義するこ
とによって、ＭＲＡＭデバイスの製造工程の簡略化を図
っている。これにより、さらに、図７に示した論理ゲー
ト１３０を一致比較ゲートではなく、より簡易に構成可
能なＮＡＮＤゲートに置換することができる。

【０１５９】図９（ｂ）を参照して、プログラムデータ
書込時においては、制御電圧Ｖｃｎは電源電圧Ｖｃｃに
設定されて、カレントセンスアンプ１１０および１２０
からプログラムセルＰＲＣ１およびＰＲＣ２に対する電
流の供給は停止される。さらに、プログラムセルＰＲＣ
１およびＰＲＣ２のそれぞれに、上述したプログラム状
態１およびプログラム状態２のいずれかに従って、互い
に相補のデータが書込まれる。プログラムセルＰＲＣ１
およびＰＲＣ２に対して、プログラムデータを書込むた
めの構成については、後程詳細に説明する。

【０１６０】図９（ｃ）には、プログラム状態のプログ
ラムユニットからのプログラムデータ読出動作が示され
る。制御電圧Ｖｃｎが中間電圧Ｖｍに設定されると、カ
レントセンスアンプ１１０および１２０によって、ノー
ドＮ１およびＮ２は、それぞれが異なる電圧レベルに設
定される。プログラム状態１（Ｒ２＝Ｒｍａｘ，Ｒ１＝
Ｒｍｉｎ）においては、ノードＮ１がＨレベルに変化す
る一方で、ノードＮ２は、Ｌレベルを維持する。これに
対して、プログラム状態２（Ｒ１＝Ｒｍａｘ，Ｒ２＝Ｒ
ｍｉｎ）においては、ノードＮ１の電圧がＬレベルに維
持される一方で、ノードＮ２の電圧はＨレベルに変化す
る。

【０１６１】したがって、プログラム状態のプログラム
ユニットにおいては、プログラム状態１およびプログラ
ム状態２のいずれであっても、プログラム信号φａは、
Ｈレベルに設定される。これに対して、プログラム信号
φｂは、プログラム状態１およびプログラム状態２のい
ずれであるかに応じて、ＨレベルまたはＬレベルに設定
される。

【０１６２】このような構成とすることにより、各プロ
グラムユニットは、正規メモリセルと同様の磁気抵抗素
子で構成される２個のプログラムセルＰＲＣ１およびＰ
ＲＣ２を用いて、１ビットのプログラムデータと、当該
プログラムユニットがプログラムデータを記憶している
か否かの情報とを記憶することができる。

【０１６３】次に、プログラムセルの配置について説明
する。図１０は、プログラムセルの配置を説明する概念
図である。以下においては、プログラムセルＰＲＣ１お
よびＰＲＣ２を総称して、プログラムセルＰＲＣとも称
する。

【０１６４】図１０（ａ）を参照して、各正規メモリセ
ルＭＣを構成するトンネル磁気抵抗素子ＴＭＲは、メモ
リセル行にそれぞれ対応して設けられるライトワード線
ＷＷＬおよび、メモリセル列にそれぞれ対応して設けら
れるビット線ＢＬの交点に対応して配置される。トンネ
ル磁気抵抗素子においては、ライトワード線ＷＷＬを流
れるデータ書込電流によって、磁化困難軸（ＨＡ）方向
の磁界が印加され、ビット線ＢＬを流れるデータ書込電
流によって磁化容易軸（ＥＡ）方向に沿った磁界が印加
される。

【０１６５】図１０（ｂ）を参照して、各プログラムセ
ルＰＲＣは、プログラムワード線ＰＷＬおよびプログラ
ムビット線ＰＢＬの交点に対応して設けられる。プログ
ラムセルＰＲＣは、トンネル磁気抵抗素子ＴＭＲと同様
に設計および作製される。

【０１６６】プログラムワード線ＰＷＬおよびプログラ
ムビット線ＰＢＬは、異なった方向にそれぞれ沿って配
置される。プログラムワード線ＰＷＬには、磁化困難軸
（ＨＡ）方向に沿った磁界を発生するためのプログラム
電流が流される。一方、プログラムビット線ＰＢＬに対
しては、磁化容易軸（ＥＡ）方向に沿った磁界を発生す
るためのプログラム電流が流される。

【０１６７】図１１は、正規メモリセルおよびプログラ
ムセルの配置を説明する構造図である。図１１（ａ）に
は、正規メモリセルの構造図が示される。

【０１６８】図１１（ａ）を参照して、半導体主基板Ｓ
ＵＢ上のｐ型領域ＰＡＲにアクセストランジスタＡＴＲ
が形成される。アクセストランジスタＡＴＲは、ｎ型領
域であるソース／ドレイン領域２１０，２２０と、ゲー
ト２３０とを有する。図示しないが、ソース／ドレイン
領域２１０は接地電圧Ｖｓｓと結合されている。また、
ライトワード線ＷＷＬは、第１の金属配線層Ｍ１に形成
される。

【０１６９】リードワード線ＲＷＬは、アクセストラン
ジスタＡＴＲのゲート電圧を制御するために設けられる
ものであり、電流を積極的に流す必要はない。したがっ
て、集積度を高める観点から、リードワード線ＲＷＬ
は、独立した金属配線層を新たに設けることなく、ゲー
ト２３０と同一の配線層において、ポリシリコン層やポ
リサイド構造などを用いて形成される。一方、ビット線
ＢＬは、第２の金属配線層Ｍ２に形成されて、トンネル
磁気抵抗素子ＴＭＲと電気的に結合される。

【０１７０】アクセストランジスタＡＴＲのソース／ド
レイン領域２２０は、コンタクトホールに形成された金
属膜２５０、第１金属配線層Ｍ１およびバリアメタル２
４０を介して、トンネル磁気抵抗素子ＴＭＲと電気的に
結合される。バリアメタル２４０は、トンネル磁気抵抗
素子ＴＭＲと金属配線との間を電気的に結合するために
設けられる緩衝材である。

【０１７１】図１１（ｂ）には、一例として、図７に示
したプログラムセルＰＲＣ１の構造図が示される。

【０１７２】図１１（ｂ）を参照して、プログラムセル
ＰＲＣ１と接続されるＮチャネルＭＯＳトランジスタ１
１３は、半導体主基板ＳＵＢ上のｐ型領域に形成され
る。ＮチャネルＭＯＳトランジスタ１１３は、ｎ型領域
であるソース／ドレイン領域２１２，２２２とゲート２
３２とを有する。プログラムワード線ＰＷＬは、正規メ
モリセルＭＣに対応するライトワード線ＷＷＬと同一の
金属配線層Ｍ１を用いて配置される。

【０１７３】ソース／ドレイン領域２１２は、バリアメ
タル２４２、コンタクトホールに形成された金属膜２５
２に形成された金属膜、および金属配線層Ｍ１に形成さ
れた金属配線を介して、プログラムセルＰＲＣ１と結合
される。ソース／ドレイン領域２２２は、図７に示され
るカレントセンスアンプ１１０中のノード／Ｎ１と接続
された金属配線と結合される。

【０１７４】プログラムビット線ＰＢＬは、正規メモリ
セルＭＣに対応するビット線ＢＬと同一の金属配線層Ｍ
２を用いて形成され、プログラムセルＰＲＣ１と電気的
に結合される。プログラムビット線ＰＢＬは、プログラ
ムデータ書込時以外には接地電圧Ｖｓｓへ固定される。
ゲート２３２は、図７に示されるカレントセンスアンプ
１１０中のノードＮ１と接続される。

【０１７５】このような構成とすることにより、特別な
製造工程を設けることなく、各プログラムセルＰＲＣ
は、正規メモリセルＭＣと同一の製造工程において作製
することが可能である。

【０１７６】図１２は、プログラムデータ書込時におい
てプログラム電流を供給するための構成を示す回路図で
ある。

【０１７７】図１２を参照して、プログラムセルＰＲＣ
１およびＰＲＣ２に共通にプログラムワード線ＰＷＬが
配置され、プログラムセルＰＲＣ１およびＰＲＣ２のそ
れぞれに対応して、プログラムビット線ＰＢＬ１および
ＰＢＬ２が配置される。

【０１７８】メモリアレイ１０に配置されるライトワー
ド線ＷＷＬと、プログラム回路１００に配置されるプロ
グラムワード線ＰＷＬとは同一方向に沿って配置され
る。同様に、メモリアレイ１０に配置されるビット線Ｂ
Ｌと、プログラム回路１００に配置されるプログラムビ
ット線ＰＢＬ１およびＰＢＬ２とは、同一方向に沿って
配置される。

【０１７９】正規メモリセルのトンネル磁気抵抗素子Ｔ
ＭＲと、プログラムセルＰＲＣ１およびＰＲＣ２に相当
する磁気抵抗素子とは、同一方向に沿って配置される。
したがって、ＭＲＡＭデバイスの製造工程の一環として
設けられる、トンネル磁気抵抗素子ＴＭＲ内の固定磁化
層を所定方向に磁化するための磁界を印加する工程にお
いて、プログラムセルＰＲＣの固定磁化層も同時に磁化
することができる。また、当該磁化工程において、各正
規メモリセルのトンネル磁気抵抗素子ＴＭＲおよび各プ
ログラムセルＰＲＣにおいて、自由磁化層も固定磁化方
向と同一方向に磁化される。すなわち、各トンネル磁気
抵抗素子ＴＭＲおよび各プログラムセルＰＲＣの電気抵
抗は、いずれもＲｍｉｎに設定される。

【０１８０】したがって、正規メモリセルのトンネル磁
気抵抗素子ＴＭＲと、プログラムセルＰＲＣ１およびＰ
ＲＣ２に相当する磁気抵抗素子とを同一方向に沿って配
置し、さらに、電気抵抗がＲｍｉｎである状態を各プロ
グラムセルの初期状態（非プログラム状態）と定義すれ
ば、プログラムセルを対象とする専用の磁化工程を設け
る必要がない。これによって、ＭＲＡＭデバイスの製造
工程を簡略化することができる。

【０１８１】プログラム回路１００は、プログラムビッ
ト線ＰＢＬ１およびＰＢＬ２に供給されるプログラム電
流±Ｉｗ（Ｐ）の方向を制御するための制御ゲート１５
０，１５２，１６０，１６２と、プログラムビット線Ｐ
ＢＬに対応して設けられる電圧設定トランジスタ１５
４，１５５および１６４，１６５を含む。

【０１８２】制御ゲート１５０は、第ｊ番目（ｊ：０〜
ｋの整数）のプログラムユニットにプログラムされるプ
ログラムデータＰＤｊと、プログラム動作時にＨレベル
に活性化されるプログラム信号ＰＲＧとのＮＡＮＤ演算
結果を出力する。制御ゲート１５２は、制御ゲート１５
０の出力信号とプログラム信号ＰＲＧとのＮＡＮＤ論理
演算結果を出力する。制御ゲート１６０は、制御ゲート
１５０と同様の動作をする。制御ゲート１６２は、制御
ゲート１５２と同様に、制御ゲート１６０の出力および
プログラム信号ＰＲＧのＮＡＮＤ演算結果を出力する。

【０１８３】電圧設定トランジスタ１５４は、Ｐチャネ
ルＭＯＳトランジスタで構成されて、プログラムビット
線ＰＢＬ１の一端と、電源電圧Ｖｃｃ２の間に電気的に
結合される。電圧設定トランジスタ１５５は、プログラ
ムビット線ＰＢＬ１の一端側と、接地電圧Ｖｓｓとの間
に電気的に結合される。電圧設定トランジスタ１６４
は、ＰチャネルＭＯＳトランジスタで構成され、プログ
ラムビット線ＰＢＬ１の他端と電源電圧Ｖｃｃ２との間
に電気的に結合される。電圧設定トランジスタ１６５
は、ＮチャネルＭＯＳトランジスタで構成され、プログ
ラムビット線ＰＢＬ１の他端と接地電圧Ｖｓｓとの間に
電気的に結合される。

【０１８４】電圧設定トランジスタ１５４および１５５
の各ゲートは、制御ゲート１５２の出力と接続される。
電圧設定トランジスタ１６４および１６５の各ゲート
は、制御ゲート１６０の出力と接続される。

【０１８５】電圧設定トランジスタ１５７は、Ｐチャネ
ルＭＯＳトランジスタで構成されて、プログラムビット
線ＰＢＬ２の一端と、電源電圧Ｖｃｃ２の間に電気的に
結合される。電圧設定トランジスタ１５８は、プログラ
ムビット線ＰＢＬ２の一端側と、接地電圧Ｖｓｓとの間
に電気的に結合される。電圧設定トランジスタ１６７
は、ＰチャネルＭＯＳトランジスタで構成され、プログ
ラムビット線ＰＢＬ２の他端と電源電圧Ｖｃｃ２との間
に電気的に結合される。電圧設定トランジスタ１６８
は、ＮチャネルＭＯＳトランジスタで構成され、プログ
ラムビット線ＰＢＬ２の他端と接地電圧Ｖｓｓとの間に
電気的に結合される。

【０１８６】電圧設定トランジスタ１５７および１５８
の各ゲートは、制御ゲート１５０の出力と接続される。
電圧設定トランジスタ１６７および１６８の各ゲート
は、制御ゲート１６２の出力と接続される。

【０１８７】プログラムデータ書込時以外（プログラム
信号ＰＲＧ＝Ｌレベル）においては、制御ゲート１５
０，１５２，１６０，１６２の各々の出力はＨレベルに
設定される。したがって、プログラムビット線ＰＢＬ１
およびＰＢＬ２の一端および両端の各々は、接地電圧Ｖ
ｓｓと結合される。図１１（ｂ）に示されるように、各
プログラムセルは、ＭＯＳトランジスタとプログラムビ
ット線との間に接続されるので、各プログラムビット線
を接地電圧と接続することによって、プログラムデータ
書込時以外において、図７に示したカレントセンスアン
プ１１０，１２０の回路構成が実現される。

【０１８８】これに対して、プログラムデータ書込時
（プログラム信号ＰＲＧ＝Ｈレベル）においては、プロ
グラムデータＰＤｊのレベルに応じて、制御ゲート１５
０および１５２の出力は、ＨレベルおよびＬレベルの一
方ずつに相補的に設定される。制御ゲート１６０および
１６２の出力も、同様に相補的に設定される。ここで、
制御ゲート１５０および１６０の出力は同レベルとな
り、制御ゲート１５２および１６２の出力は同レベルと
なる。

【０１８９】たとえば、プログラムデータＰＤｊがＨレ
ベルであるときには、プログラムビット線ＰＢＬ１に対
しては、電圧設定トランジスタ１５５および１６４がオ
ンし、電圧設定トランジスタ１５４および１６５がオフ
する。一方、プログラムビット線ＰＢＬ２に対しては、
電圧設定トランジスタ１５７および１６８がオンし、電
圧設定トランジスタ１５８および１６７がオフする。こ
れにより、図中に点線の矢印で示した方向に、プログラ
ムセルＰＲＣ１およびＰＲＣ２に対してそれぞれ逆方向
に作用するプログラム電流±Ｉｗ（Ｐ）が流される。

【０１９０】一方、プログラムデータＰＤｊがＬレベル
であるときには、各電圧設定トランジスタのオン・オフ
が入れ替わり、プログラムビット線ＰＢＬ１およびＰＢ
Ｌ２において、図中に実線の矢印で示した方向に、ＰＤ
ｊ＝Ｈレベルのときとそれぞれ反対のプログラム電流±
Ｉｗ（Ｐ）が流される。

【０１９１】プログラム電流±Ｉｗ（Ｐ）によって、プ
ログラムセルＰＲＣ１およびＰＲＣ２をプログラムデー
タＰＤｊに応じた方向に磁化するための、磁化容易軸方
向に沿ったプログラム磁界が発生される。なお、プログ
ラムデータＰＤｊのレベルに関らず、プログラムビット
線ＰＢＬ１およびＰＢＬ２をそれぞれ流れるプログラム
電流の向きは互いに反対方向であるので、プログラムデ
ータ書込時には、プログラムセルＰＲＣ１およびＰＲＣ
２は、磁化容易軸に沿って互いに反対方向に磁化され
る。

【０１９２】プログラム回路１００は、さらに、プログ
ラムワード線ＰＷＬに対応して設けられる選択トランジ
スタ１７０をさらに有する。選択トランジスタ１７０
は、プログラム信号ＰＲＧの反転信号／ＰＲＧをゲート
に受けて、電源電圧Ｖｃｃ２とプログラムワード線ＰＷ
Ｌの一端との間に電気的に結合される。プログラムワー
ド線ＰＷＬの他端は、接地電圧Ｖｓｓと結合される。し
たがって、プログラムデータ書込時において、プログラ
ムワード線ＰＷＬに対しては、一定方向のプログラム電
流Ｉｐ（Ｐ）が流される。プログラム電流Ｉｐ（Ｐ）に
よって、プログラムセルＰＲＣの各々に対して、磁化困
難軸方向のプログラム磁界が印加される。

【０１９３】磁化容易軸および磁化困難軸にそれぞれ沿
ったプログラム磁界の両方が印加されたプログラムセル
ＰＲＣにおいて、プログラムデータＰＤｊを書込むため
の磁化が行なわれる。

【０１９４】図１３は、プログラムセルに対する入出力
信号を説明するための図である。図１３を参照して、正
規メモリセル中の固定磁化層を磁化する工程によって、
各プログラムセルは、初期状態に設定されて、プログラ
ムセルＰＲＣ１およびＰＲＣ２の電気抵抗Ｒ１およびＲ
２はそれぞれＲｍｉｎに設定される。この状態で、プロ
グラムデータ読出を実行すると、既に説明したように、
プログラムユニットから出力されるプログラム信号φａ
およびφｂは、ＬレベルおよびＨレベルへそれぞれ設定
される。

【０１９５】プログラムユニットにプログラムデータ
（不良アドレスビット）を記憶させるためのプログラム
データ書込時においては、プログラム信号ＰＲＧがＨレ
ベルに設定されるとともに、プログラムデータＰＤｊに
応じて、プログラム状態１およびプログラム状態２のい
ずれかが適用されて、プログラムセルＰＲＣ１およびＰ
ＲＣ２のいずれか一方の磁化方向が、初期状態から変化
して、電気抵抗がＲｍａｘに変化する。

【０１９６】具体的には、プログラムデータＰＤｊがＬ
レベルであるプログラム状態１においては、プログラム
セルＰＲＣ２の電気抵抗Ｒ２がＲｍａｘに変化するよう
にプログラム電流が供給される。これに対して、プログ
ラムデータＰＤｊがＨレベルであるプログラム状態２に
おいては、プログラムセルＰＲＣ１の電気抵抗Ｒ１がＲ
ｍａｘに変化するようにプログラム電流が供給される。

【０１９７】プログラムデータ書込によって、初期状態
からプログラム状態に変化したプログラムユニットに対
してプログラムデータ読出を実行すると、プログラム信
号φａはＨレベルに設定され、さらに、プログラム信号
φｂは、プログラムデータのレベルに対応して、Ｈレベ
ルまたはＬレベルに設定される。

【０１９８】一方、非プログラム状態、すなわち初期状
態のままに維持されたプログラムユニットにおいては、
プログラムセルＰＲＣ１およびＰＲＣ２の電気抵抗はＲ
ｍｉｎであり、初期状態から変化しない。したがって、
非プログラム状態のプログラムユニットに対してプログ
ラムデータ読出を実行すると、プログラム信号φａおよ
びφｂの各々は、Ｌレベルに設定される。

【０１９９】このように、実施の形態１に従うプログラ
ムユニットによれば、特別な製造工程および磁化工程を
経ることなく作製および磁化可能なプログラムセルを用
いて、１ビットのプログラムデータとともに、当該プロ
グラムユニットがプログラムデータを記憶しているか否
かの情報とを記憶し、かつ電流検知によって高速に読出
すことができる。

【０２００】さらに、このようなプログラムユニットに
よって、欠陥メモリセルを置換救済するための不良アド
レスビット等の情報を記憶させて、冗長救済構成を効率
的に実現することができる。

【０２０１】［実施の形態１の変形例１］以下、実施の
形態１の変形例として、各プログラムセルの動作信頼性
確保を考慮した、プログラムデータ読出動作について説
明する。

【０２０２】図１４は、実施の形態１の変形例１に従う
プログラムデータ読出動作を説明する動作波形図であ
る。

【０２０３】図１４を参照して、クロック信号ＣＬＫの
活性化タイミングに相当する時刻ｔ１０および時刻ｔ２
０において、データ読出動作またはデータ書込動作が入
力されて、データ読出サイクルまたはデータ書込サイク
ルが開始されるものとする。データ書込サイクルが開始
されると、入力されたアドレス信号に応じた行選択動作
および列選択動作が開始される。

【０２０４】冗長構成を有するＭＲＡＭデバイスにおい
ては、行選択動作または列選択動作において、入力され
たアドレス信号と不良アドレスとが一致するかどうか
を、まず判定する必要がある。したがって、データ読出
サイクルまたはデータ書込サイクルが開始されてから、
初期の所定期間（図１４における時刻ｔ１１〜ｔ１２の
期間）において、各プログラムユニットからプログラム
データ、すなわち不良アドレスビットを読出すために、
各プログラムユニットに与えられる制御電圧Ｖｃｎが、
中間電圧Ｖｍに設定される。これにより、プログラム回
路１００から読出された不良アドレスを用いて、冗長制
御回路１０５は、所定の置換救済を実行することができ
る。

【０２０５】このように各サイクルごとに不良アドレス
を読出すため、プログラムセルに対するプログラムデー
タ読出頻度は、メモリアレイ１０に配置される正規メモ
リセルおよびスペアセルの各々に対する記憶データ読出
頻度と比較して高くなる。

【０２０６】メモリアレイ１０に配置される正規メモリ
セルおよびスペアセルの各々において、通常のデータ読
出時にトンネル磁気抵抗素子ＴＭＲの両端に印加される
電圧は、電源電圧Ｖｃｃ１（リードワード線ＲＷＬの選
択状態）である。一方、プログラムデータ読出時におけ
る制御電圧Ｖｃｎを中間電圧Ｖｍに設定することによっ
て、プログラムデータ読出時にプログラムセルの両端に
印加されるバイアス電圧は、中間電圧Ｖｍ（Ｖｃｃ１＞
Ｖｍ＞Ｖｓｓ）となる。したがって、プログラムデータ
読出時におけるプログラムセルの通過電流を抑制するこ
とができ、プログラムセルの動作信頼性を向上できる。

【０２０７】さらに、各サイクル内において、不良アド
レスが必要な冗長判定の終了後の期間（図１４の時刻ｔ
１２〜ｔ２０）において、制御電圧Ｖｃｎは、電源電圧
Ｖｃｃ１に設定される。この期間中には、各プログラム
セルＰＲＣを通過する電流は生じない。メモリセル列に
対応して置換救済を実行する構成においては、行選択結
果に応じたリードワード線ＲＷＬおよびライトワード線
ＷＷＬの活性化は、冗長判定結果に無関係に実行でき
る。したがって、通常のデータ読出時におけるリードワ
ード線（選択行）ＲＷＬの活性化期間Ｔｎは、プログラ
ムデータ読出時に制御電圧Ｖｃｎが中間電圧Ｖｍに設定
される期間Ｔｐよりも短く設定される。

【０２０８】したがって、プログラムデータ読出時にお
けるプログラムセルのバイアス電圧印加時間、すなわち
電流通過時間は、メモリアレイ１０に配置される正規メ
モリセルおよびスペアセルの各々に対する通常のデータ
読出時における電流通過時間よりも短く設定される。こ
の結果、プログラムセルの動作信頼性を向上させること
ができる。

【０２０９】［実施の形態１の変形例２］図１５は、実
施の形態１の変形例２に従うプログラム回路の構成を示
すブロック図である。

【０２１０】図１５を参照して、実施の形態１の変形例
２に従うプログラム回路１００は、図４に示した構成と
比較して、各プログラムユニットＰＵに対応して、プロ
グラム信号φａ，φｂを記憶するためのトランスファー
ゲートＴＧａ，ＴＧｂおよびラッチ回路ＬＴａ，ＬＴｂ
を含む点で異なる。図示を省略しているが、各プログラ
ムユニットに対して同様に、トランスファーゲートＴＧ
ａ，ＴＧｂおよびラッチ回路ＬＴａ，ＬＴｂは配置され
る。

【０２１１】トランスファーゲートＴＧａおよびラッチ
回路ＬＴａは、プログラム信号φａに対応して設けら
れ、トランスファーゲートＴＧｂおよびラッチ回路ＬＴ
ｂは、プログラム信号φｂに対応して設けられる。トラ
ンスファーゲートＴＧａおよびＴＧｂは、ラッチ信号Ｌ
Ｓの活性化（Ｈレベル）期間において、プログラム信号
φａおよびφｂを、ラッチ回路ＬＴａおよびＬＴｂに対
してそれぞれ伝達する。

【０２１２】ラッチ回路ＬＴａおよびＬＴｂは、トラン
スファーゲートＴＧａおよびＴＧｂをそれぞれ介して伝
達されたプログラム信号φａおよびφｂをそれぞれラッ
チする。ラッチ回路ＬＴａおよびＬＴｂの保持データ
は、電源投入期間中保持される。

【０２１３】その他の点について、プログラム回路１０
０の構成は、実施の形態１と同様であるので、詳細な説
明は繰り返さない。

【０２１４】図１６は、実施の形態１の変形例２に従う
プログラムデータ読出動作を説明する動作波形図であ
る。

【０２１５】図１６を参照して、時刻ｔ０において、Ｍ
ＲＡＭデバイスの動作電源が起動されて、電源電圧Ｖｃ
ｃ１およびＶｃｃ２が立上がる。電源起動から所定時間
経過後の時刻ｔ１において、リセット信号／ＲＳＴがＬ
レベルからＨレベルに変化して、スタートアップシーケ
ンスが実行される。

【０２１６】各プログラムセルに対するプログラムデー
タ読出、すなわち不良アドレスの読出は、スタートアッ
プシーケンスの一環として、電源起動をトリガとして実
行される。リセット信号／ＲＳＴの変化に応答して、時
刻ｔ２において、制御電圧Ｖｃｎが、中間電圧Ｖｍ（も
しくは接地電圧Ｖｓｓ）に設定される。これにより、各
プログラムユニットに対してプログラムデータ読出が実
行されて、プログラムデータ（不良アドレスビット）に
応じたプログラム信号φａおよびφｂが出力される。さ
らに、プログラム信号φａおよびφｂの設定が完了する
タイミングに対応して設定される時刻ｔ３からｔ４の所
定期間内において、ラッチ信号ＬＳがＨレベルに活性化
される。これにより、各プログラムユニットから読出さ
れたプログラム信号φａおよびφｂは、ラッチ回路ＬＴ
ａおよびＬＴｂに、電源が遮断されるまでの間保持され
る。

【０２１７】プログラム信号が読出され、かつラッチ回
路ＬＴａおよびＬＴｂにラッチされた状態で、時刻ｔ５
以降において、制御電圧Ｖｃｎは、電源電圧Ｖｃｃ１に
設定される。以降の通常動作時においては、データ読出
サイクルまたはデータ書込サイクルごとに、ラッチ回路
ＬＴａ，ＬＴｂの保持データに基づいて、不良アドレス
に応じた冗長判定が実行される。

【０２１８】このような構成とすることにより、各プロ
グラムセルを電流が通過するのは、電源起動をトリガと
するスタートアップシーケンス中の短期間にのみに限ら
れることになる。したがって、不良アドレスに代表され
る、通常時において各サイクルごとに参照する必要があ
る情報をプログラムする場合においても、プログラムセ
ルの動作信頼性を向上することができる。

【０２１９】［実施の形態２］図１７は、実施の形態２
おけるプログラム入出力関連の回路構成を示すブロック
図である。

【０２２０】図１７を参照して、実施の形態２に従う構
成においては、プログラム回路１００にプログラムされ
た不良アドレスに基づく、冗長制御回路１０５における
冗長判定結果を外部からモニタするためのモニタ端子４
ｂがさらに配置される。

【０２２１】セレクタ回路１０９は、冗長制御回路１０
５からスペアイネーブル信号ＳＥ１〜ＳＥｋを受けて、
信号端子４ｃに入力されるテスト選択信号ＴＳＬに応じ
た１つを選択的にモニタ端子４ｂに出力する。これによ
り、２個の端子をさらに使用することによって、冗長制
御回路１０５による冗長判定結果を外部からモニタする
ことができる。

【０２２２】たとえば、動作テスト時に、プログラム回
路１００にプログラムした不良アドレスに対応するアド
レス信号ＡＤＤを入力して、スペアイネーブル信号ＳＥ
１〜ＳＥｋをモニタすれば、不良アドレスがプログラム
回路１００に正しく記憶されているかどうかを効率的に
確認できる。

【０２２３】あるいは、セレクタ回路１０９を設けず
に、ｋ個のモニタ端子を用いて、スペアイネーブル信号
ＳＥ１〜ＳＥｋのそれぞれを並列に外部からモニタする
構成としてもよい。

【０２２４】［実施の形態３］実施の形態３において
は、プログラム電流を効率的に供給する構成について説
明する。

【０２２５】図１８は、実施の形態３に従うプログラム
電流供給を行なうための第１の構成例を示す回路図であ
る。

【０２２６】図１８を参照して、正規メモリセルのデー
タ書込電流±Ｉｗを供給するためのデータ書込回路５１
Ｗは、所定電流Ｉｗ（Ｒｅｆ）を流すための電流供給回
路８０と、カレントミラーを構成するＰチャネルＭＯＳ
トランジスタ８１および８２とを有する。これにより、
内部ノードＮｗ０への供給電流は、所定電流Ｉｗ（Ｒｅ
ｆ）に応じて設定される。

【０２２７】データ書込回路５１Ｗは、さらに、内部ノ
ードＮｗ０を介して動作電流の供給を受けて動作するイ
ンバータ８４、８５および８６を有する。インバータ８
４、８５および８６の各々は、電源電圧Ｖｃｃ２および
接地電圧Ｖｓｓの供給を受けて動作する。

【０２２８】インバータ８４は、書込データＤＩＮの電
圧レベルを反転してデータバスＤＢに伝達する。インバ
ータ８５は、書込データＤＩＮの電圧レベルを反転して
インバータ８６の入力ノードに伝達する。インバータ８
６は、インバータ８４の出力を反転してデータバス／Ｄ
Ｂに伝達する。したがって、データ書込回路５１Ｗは、
書込データＤＩＮの電圧レベルに応じて、データバスＤ
Ｂおよび／ＤＢを電源電圧Ｖｃｃ２および接地電圧Ｖｓ
ｓの一方ずつに設定する。

【０２２９】実施の形態３の第１の構成例においては、
プログラムビット線ＰＢＬ１およびＰＢＬ２に対してプ
ログラム電流±Ｉｗ（Ｐ）を供給するための構成は、図
１２に示した構成と比較して、電圧設定トランジスタ１
５４および１５６が、データ書込回路５１Ｗと共通の内
部ノードＮｗ０と、プログラムビット線ＰＢＬ１および
ＰＢＬ２の一端との間にそれぞれ電気的に結合される点
で異なる。

【０２３０】プログラムセルＰＲＣと、正規メモリセル
およびスペアメモリセルを構成するトンネル磁気抵抗素
子ＴＭＲとを同一形状・同一磁化特性で設計すれば、プ
ログラム電流±Ｉｗ（Ｐ）の電流量は、正規メモリセル
に対するデータ書込電流±Ｉｗと同様に設定することが
できる。したがって、データ書込回路５１Ｗで用いられ
る電流供給回路８０を共用して、回路面積の増加を招く
ことなく最適なプログラム電流を供給することができ
る。

【０２３１】さらに、図１８に示す構成においては、図
１２に示した制御ゲート１６０，１６２および電圧設定
トランジスタ１６４，１６５，１６７，１６８に代え
て、トランジスタスイッチ１７５が配置される。トラン
ジスタスイッチ１７５のゲートにはプログラム信号ＰＲ
Ｇが設定される。その他の部分の構成は、図１２と同様
であるので、詳細な説明は繰り返さない。

【０２３２】既に説明したように、プログラムデータ書
込時において、プログラムビット線ＰＢＬ１およびＰＢ
Ｌ２に対しては、プログラムデータＰＤｊのレベルにか
かわらず、それぞれ反対方向の電流が流される。

【０２３３】したがって、プログラムビット線ＰＢＬ１
およびＰＢＬの一端ずつを、プログラムデータＰＤｊの
レベルに応じて、電源電圧Ｖｃｃまたは接地電圧Ｖｓｓ
と結合すれば、プログラムビット線ＰＢＬ１およびＰＢ
Ｌ２の他端同士については、トランジスタスイッチ１７
５によって電気的に結合するのみで、図１２に説明した
のと同様のプログラム電流を、プログラムデータ書込時
に流すことができる。これにより、プログラム回路の面
積を削減することができる。

【０２３４】なお、図１２の構成においても、制御ゲー
ト１６０，１６２および電圧設定トランジスタ１６４，
１６５，１６７，１６８に代えて、トランジスタスイッ
チ１７５が配置することができる。

【０２３５】図１９は、実施の形態３に従うプログラム
電流供給を行なうための第２の構成例を示す回路図であ
る。

【０２３６】図１９を参照して、ワード線ドライバ３０
のうちのライトワード線ＷＷＬの活性化を制御するライ
トワード線ドライブ部３０Ｗは、正規メモリセルのデー
タ書込電流Ｉｐを規定する所定電流Ｉｐ（Ｒｅｆ）を流
すための電流供給回路９０と、カレントミラーを構成す
るＰチャネルＭＯＳトランジスタ９１および９２とを有
する。これにより、内部ノードＮｗ１への供給電流は、
所定電流Ｉｐ（Ｒｅｆ）に応じて設定される。

【０２３７】ライトワード線ドライブ部３０Ｗは、さら
に、ライトワード線ＷＷＬ１〜ＷＷＬｎにそれぞれ対応
して設けられるドライブユニットＷＤ１〜ＷＤｎを有す
る。ドライブユニットＷＤ１〜ＷＤｎの各々は、内部ノ
ードＮｗ１を介して動作電流の供給を受けて動作するイ
ンバータで構成される。ドライブユニットＷＤ１〜ＷＤ
ｎの各々は、電源電圧Ｖｃｃ２および接地電圧Ｖｓｓの
供給を受けて動作する。

【０２３８】行デコーダ２０は、ロウアドレスＲＡに応
じて、ロウデコード信号ＲＤＣ１〜ＲＤＣｎのうちの選
択行に対応する１つをＬレベルに活性化する。これに応
答して、ドライブユニットＷＤ１〜ＷＤｎのうちの選択
行に対応する１つは、対応するライトワード線ＷＷＬを
選択状態（Ｈレベル：電源電圧Ｖｃｃ２）に活性化す
る。

【０２３９】実施の形態３の第２の構成例においては、
プログラムビット線ＰＢＬ１およびＰＢＬ２に対してプ
ログラム電流Ｉｐ（Ｐ）を供給するための構成は、図１
２に示した構成と比較して、選択トランジスタ１７０
が、ライトワード線ドライブ部３０Ｗと共通の内部ノー
ドＮｗ１と、プログラムワード線ＰＷＬとの間に電気的
に結合される点で異なる。その他の部分の構成は、図１
２と同様であるので、詳細な説明は繰り返さない。

【０２４０】また、プログラムビット線ＰＢＬ１および
ＰＢＬ２に対しては、図１８に示した構成と同様に、図
１２に示した制御ゲート１６０，１６２および電圧設定
トランジスタ１６４，１６５，１６７，１６８に代え
て、トランジスタスイッチ１７５が配置される。

【０２４１】プログラムセルＰＲＣと、正規メモリセル
およびスペアメモリセルを構成するトンネル磁気抵抗素
子ＴＭＲとを同一形状・同一磁化特性で設計すれば、プ
ログラム電流±Ｉｐ（Ｐ）の電流量についても、正規メ
モリセルに対するデータ書込電流Ｉｐと同様に設定する
ことができる。したがって、ライトワード線ドライブ部
３０Ｗ内の電流供給回路９０を共用して、回路面積の増
加を招くことなく最適なプログラム電流を供給すること
ができる。

【０２４２】［実施の形態４］実施の形態４において
は、複数のプログラムセルを効率的に配置する構成につ
いて説明する。

【０２４３】図２０は、実施の形態４に従うプログラム
セルの配置を示す回路図である。図２０においては、プ
ログラム回路１００に含まれる複数のプログラムセルの
うちの、同一の不良アドレスのそれぞれのビットを記憶
するためのプログラムユニットＰＵ０〜ＰＵｈに対応す
るプログラムセルの配置が代表的に示される。

【０２４４】プログラムユニットＰＵ０〜ＰＵｈの各々
において、プログラムセルＰＲＣ１およびＰＲＣ２は、
対をなして配置されるプログラムビット線ＰＢＬ１およ
びＰＢＬ２とそれぞれ電気的に結合される。

【０２４５】プログラムユニットＰＵ０〜ＰＵｈにそれ
ぞれ対応する、プログラムワード線ＰＷＬ１〜ＰＷＬｈ
が配置される。すなわち、同一のプログラムユニットを
構成するプログラムセルは、共通のプログラムワード線
ＰＷＬと対応付けられる。

【０２４６】さらに、プログラムワード線ＰＷＬ０〜Ｐ
ＷＬｈと電源電圧Ｖｃｃ２との間には、選択トランジス
タ１７０−０〜１７０−ｈがそれぞれ配置される。選択
トランジスタ１７０−０〜１７０−ｈのゲートには、プ
ログラムユニットＰＵ１〜ＰＵｈにそれぞれ対応して設
定されるプログラム信号／ＰＲＧ０〜／ＰＲＧｈがそれ
ぞれ入力される。プログラム信号／ＰＲＧ０〜／ＰＲＧ
ｈは、対応するプログラムユニットＰＵがプログラムデ
ータ書込の対象とされた場合にＬレベルに活性化され
る。したがって、プログラムデータ書込の対象となるプ
ログラムユニットにおいては、プログラムセルＰＲＣ１
およびＰＲＣ２の各々に対して、プログラム電流Ｉｐ
（Ｐ）が供給される。

【０２４７】対をなすプログラムビット線ＰＢＬ１およ
びＰＢＬ２に対してプログラム電流±Ｉｗ（Ｐ）を供給
するための構成は、図１８および図１９に示した構成と
比較して、トランジスタスイッチ１７５に代えて、たと
えば金属配線で構成される接続部１７６が配置される点
で異なる。このように、トランジスタスイッチ１７５の
配置を省略して、プログラムビット線ＰＢＬ１およびＰ
ＢＬ２の他端同士を常時電気的に結合しても、プログラ
ムデータ書込時におけるプログラム電流±Ｉｗ（Ｐ）の
供給、およびプログラムデータ書込以外におけるプログ
ラムビット線ＰＢＬ１およびＰＢＬ２の電圧設定を、図
１２、図１８および図１９と同様に行うことができる。
すなわち、図１２、図１８および図１９においても、プ
ログラムビット線ＰＢＬ１およびＰＢＬ２の他端同士
を、トランジスタを用いずに接続部１７６によって電気
的に結合することができる。

【０２４８】このような構成とすることにより、プログ
ラムセルを行列状に効率的に配置した上で、プログラム
ユニットごとに、プログラムデータＰＤｊに応じたプロ
グラムデータ書込を実行できる。

【０２４９】［実施の形態５］実施の形態１から４に示
したような、冗長プログラム等に用いるプログラムデー
タを記憶するためのプログラムユニットは、通常のデー
タ記憶を実行する各メモリセルよりも、動作信頼性を十
分に高く設定する必要がある。したがって、実施の形態
５においては、動作信頼性の高いプログラムユニットの
構成について説明する。

【０２５０】図２１は、実施の形態５に従うプログラム
セルの構成を示す回路図である。図２１を参照して、実
施の形態５に従うプログラムユニットＰＵ＃において
は、プログラムセルＰＲＣ１は、ＮチャネルＭＯＳトラ
ンジスタ１１３および接地電圧Ｖｓｓとの間に直列に接
続された、トンネル磁気抵抗素子ＴＭＲと同様の複数の
磁気抵抗素子を含む。同様に、プログラムセルＰＲＣ２
は、ＮチャネルＭＯＳトランジスタ１２３および接地電
圧Ｖｓｓとの間に直列に接続された、直列に接続された
磁気抵抗素子を有する。

【０２５１】図２１においては、各プログラムセルＰＲ
Ｃが２個の磁気抵抗素子から構成される例を示してい
る。すなわち、プログラムセルＰＲＣ１は、直列に接続
された磁気抵抗素子ＰＲＣ１ａおよびＰＲＣ１ｂを含
み、プログラムセルＰＲＣ２は、直列に接続された磁気
抵抗素子ＰＲＣ２ａおよびＰＲＣ２ｂを含む。磁気抵抗
素子ＰＲＣ１ａ，ＰＲＣ１ｂ，ＰＲＣ２ａ，ＰＲＣ２ｂ
の各々は、図７に示したプログラムセルＰＲＣ１および
ＰＲＣ２の各々と同様の構成である。

【０２５２】さらに、実施の形態５に従う構成において
は、プログラムセルＰＲＣ１およびＰＲＣ２の電気抵抗
は、２×Ｒｍｉｎおよび２×Ｒｍａｘのいずれかに設定
されるので、レファレンス抵抗１１５および１２５に代
えて、レファレンス抵抗１１６および１２６が配置され
る。レファレンス抵抗１１６および１２６の電気抵抗
は、２×Ｒｍｉｎ＋ΔＲに設定される。プログラムユニ
ットＰＵ０♯のその他の部分の構成は、図７に示したプ
ログラムユニットＰＵ０と同様であるので詳細な説明は
繰返さない。

【０２５３】このような構成とすることにより、プログ
ラムデータ読出時において、プログラムセルを構成する
各磁気抵抗素子の通過電流量を抑制することができるの
で、プログラムセルの動作信頼性を向上することができ
る。

【０２５４】図２２は、実施の形態５に従うプログラム
セルに対するプログラム電流の供給を説明する回路図で
ある。

【０２５５】図２２を参照して、プログラムセルＰＲＣ
１を構成する磁気抵抗素子ＰＲＣ１ａは、プログラムワ
ード線ＰＷＬ１と、プログラムビット線ＰＢＬ１の交点
に対応して配置される。磁気抵抗素子ＰＲＣ１ｂは、プ
ログラムワード線ＰＷＬ２と、プログラムビット線ＰＢ
Ｌ１の交点に対応して配置される。

【０２５６】同様に、プログラムセルＰＲＣ２を構成す
る、磁気抵抗素子ＰＲＣ２ａは、プログラムワード線Ｐ
ＷＬ１と、プログラムビット線ＰＢＬ２の交点に対応し
て配置される。磁気抵抗素子ＰＲＣ２ｂは、プログラム
ワード線ＰＷＬ２と、プログラムビット線ＰＢＬ１の交
点に対応して配置される。

【０２５７】対をなすプログラムビット線ＰＢＬ１およ
びＰＢＬ２に対しては、図１８および図１９で説明した
のと同様の構成によって、プログラムデータＰＤｊに応
じたプログラム電流±Ｉｗ（Ｐ）が供給される。なお、
図２０に示したように、トランジスタスイッチ１７５に
代えて、金属配線等で形成される接続部１７６を配置し
てもよい。

【０２５８】さらに、同一のプログラムユニットに対応
付けられるプログラムワード線ＰＷＬおよびＰＷＬ２は
対をなすように配置され、その一端同士は金属配線等で
形成される接続部１７７によって電気的に結合される。
さらに、一方のプログラムワード線ＰＷＬ１の他端は、
選択トランジスタ１７０を介して、電源電圧Ｖｃｃ２と
接続される。他方のプログラムワード線ＰＷＬ２の他端
は、接地電圧Ｖｓｓと接続される。選択トランジスタ１
７０に入力されるプログラム信号／ＰＲＧの活性化に応
答して、プログラムワード線ＰＷＬ１およびＰＷＬ２を
往復電流として一定方向のプログラム電流Ｉｐ（Ｐ）を
流し、磁化困難軸方向のプログラム磁界を各磁気抵抗素
子に印加することができる。

【０２５９】さらに、プログラムビット線ＰＢＬ１，Ｐ
ＢＬ２を流れる、プログラムデータＰＤｊに応答したプ
ログラム電流±Ｉｗ（Ｐ）によって生成される磁界容易
軸方向に沿ったプログラム磁界によって、同一のプログ
ラムセルを構成する磁気抵抗素子の各々を同一の方向に
磁化することができ、かつ、異なるプログラムセルを構
成する磁気抵抗素子のそれぞれを、異なる方向に磁化す
ることができる。これにより、実施の形態５に従う動作
信頼性の高いプログラムセルに対しても、同様のプログ
ラムデータ書込を行なうことができる。

【０２６０】［実施の形態６］実施の形態６において
は、動作マージンおよび動作信頼性の高いプログラムユ
ニットの他の構成例について説明する。

【０２６１】図２３は、実施の形態６に従うプログラム
ユニットＰＵの構成を示す回路図である。

【０２６２】図２３を参照して、実施の形態６に従うプ
ログラムユニットは、図７に示された実施の形態１に従
うプログラムユニットの構成と比較して、レファレンス
抵抗１１５および１２５にそれぞれ代えて、プログラム
セルＰＲＣ１♯およびＰＲＣ２♯がそれぞれ配置される
点で異なる。プログラムセルＰＲＣ１♯およびＰＲＣ２
♯の各々は、プログラムセルＰＲＣ１およびＰＲＣ２と
同様に、各メモリセルＭＣを構成するトンネル磁気抵抗
素子ＴＭＲと同様の形状および構造を有する。プログラ
ムセルＰＲＣ１♯は、カレントセンスアンプ１１０中の
トランジスタ１１４と接地電圧Ｖｓｓとの間に接続され
る。同様に、プログラムセルＰＲＣ２♯は、カレントセ
ンスアンプ１２０中のトランジスタ１２４と接地電圧Ｖ
ｓｓとの間に接続される。

【０２６３】また、図７に示された論理ゲート１３０
（ＥＸ−ＯＲゲート）の配置は省略され、ノードＮ１お
よびＮ２の電圧レベルが、それぞれプログラム信号φａ
およびφｂに相当する。すなわち、プログラムユニット
ＰＵは、プログラム信号φａに相当する１ビット信号を
記憶するためのプログラムレジスタ３００ａと、プログ
ラム信号φｂに相当する１ビット信号を記憶するための
プログラムレジスタ３００ｂとを含む。

【０２６４】プログラムデータ読出時において、制御電
圧Ｖｃｎは中間電圧Ｖｍ（Ｖｓｓ＜Ｖｍ＜Ｖｃｃ）に変
化される。これに応じて、プログラムレジスタ３００ａ
においては、カレントセンスアンプ１１０は、プログラ
ムセルＰＲＣ１およびＰＲＣ１＃の各々の両端に制御電
圧Ｖｃｎに応じたバイアス電圧を印加して、両者の通過
電流差、すなわち両者の電気抵抗Ｒ１およびＲ１＃の比
較に応じて、プログラム信号φａを生成する。プログラ
ム信号φａは、対応するプログラムユニットが非プログ
ラム状態およびプログラム状態のいずれであるかを示
す。同様に、プログラムレジスタ３００ｂにおいては、
カレントセンスアンプ１２０は、プログラムセルＰＲＣ
２およびＰＲＣ２＃の各々の両端に制御電圧Ｖｃｎに応
じたバイアス電圧を印加して、両者の通過電流差、すな
わち両者の電気抵抗Ｒ２およびＲ２＃の比較に応じて、
プログラム信号φｂを生成する。プログラム信号φｂ
は、プログラム状態とされた対応するプログラムユニッ
トが記憶するプログラムデータのレベルを示す図２４は、実施の形態６に従うプログラムユニットにお
けるプログラムセルの電気抵抗と、プログラムユニット
の状態等の対応関係を示す図である。

【０２６５】図２４を参照して、初期状態においては、
プログラムレジスタ３００ａを構成するプログラムセル
ＰＲＣ１およびＰＲＣ１＃は、互いに反対方向に磁化さ
れて、それぞれの電気抵抗は、Ｒ１＝Ｒｍａｘ，Ｒ１＃
＝Ｒｍｉｎに設定される。一方、プログラムレジスタ３
００ｂを構成するプログラムセルＰＲＣ２およびＰＲＣ
２＃は、同一方向に磁化されて、それぞれの電気抵抗Ｒ
２およびＲ２＃は、たとえばＲｍｉｎに設定される。

【０２６６】プログラム状態時には、プログラムレジス
タ３００ａを構成するプログラムセルＰＲＣ１およびＰ
ＲＣ１＃は、初期状態とは反対方向にそれぞれ磁化され
る。すなわち、Ｒ１＝Ｒｍｉｎ，Ｒ１＃＝Ｒｍａｘに設
定される。一方、プログラムレジスタ３００ｂ構成する
プログラムセルＰＲＣ２およびＰＲＣ２＃は、互いに異
なる方向に磁化されて、それぞれに相補データが書込ま
れる。すなわち、プログラムセルＰＲＣ２およびＰＲＣ
２＃の一方のみが、初期状態とは異なる方向に磁化され
る。この際に、磁化方向が書換えられる一方のプログラ
ムセルは、書込まれるプログラムデータに応じて選択さ
れる。

【０２６７】すなわち、プログラムデータ書込時には、
プログラムセルＰＲＣ２の磁化方向が書換えられて、プ
ログラムセルＰＲＣ２＃の磁化方向が初期状態と同様に
維持されるデータ書込（Ｒ２＝Ｒｍａｘ，Ｒ２＃＝Ｒｍ
ｉｎ：「プログラム状態１」）と、プログラムセルＰＲ
Ｃ２＃の磁化方向が書換えられて、プログラムセルＰＲ
Ｃ２の磁化方向が初期状態と同様に維持されるデータ書
込（Ｒ２＝Ｒｍｉｎ，Ｒ２＃＝Ｒｍａｘ：「プログラム
状態２」）とのいずれか一方が選択的に実行される。

【０２６８】これに対して、プログラムデータ書込が実
行されていない、すなわち非プログラム状態のプログラ
ムセルにおいては、プログラムセルＰＲＣ１、ＰＲＣ１
＃，ＰＲＣ２，ＰＲＣ２＃のそれぞれの磁化方向、すな
わち電気抵抗は、初期状態時から変化しない。

【０２６９】図２５は、実施の形態６に従うプログラム
ユニットからのプログラムデータ読出時および書込時に
おけるプログラム信号のレベルを説明する動作波形図で
ある。

【０２７０】図２５（ａ）を参照して、初期状態におい
て、プログラムレジスタ３００ａでは、プログラムセル
ＰＲＣ１の電気抵抗Ｒ１がプログラムセルＰＲＣ１＃の
電気抵抗Ｒ１＃よりも大きいので、プログラムデータ読
出を実行すると、ノードＮ１の電圧、すなわちプログラ
ム信号φａは、非プログラム状態を示すＬレベルに設定
される。一方、プログラムレジスタ３００ｂでは、プロ
グラムセルＰＲＣ２およびＰＲｃ２＃の電気抵抗Ｒ２，
Ｒ２＃は同レベルなので、プログラムデータ読出を実行
しても、ノードＮ２の電圧、すなわちプログラム信号φ
ｂは、不定である。しかし、対をなすプログラム信号φ
ａが非プログラム状態を示すＬレベルに設定されている
場合には、対応するプログラム信号φｂは有意ではない
ので、プログラム信号φｂが不定であっても、悪影響は
生じない。

【０２７１】図２５（ｂ）を参照して、プログラムデー
タ書込時においては、プログラムレジスタ３００ａで
は、プログラムセルＰＲＣ１およびＰＲＣ１＃の間の電
気抵抗の大小関係が入れ替わるので、プログラム信号φ
ａは、非プログラム状態を示すＬレベルから、プログラ
ム状態を示すＨレベルへ変化する。一方、プログラムレ
ジスタ３００ｂでは、書込まれるプログラムデータのレ
ベルに応じて、上述したプログラム状態１およびプログ
ラム状態２のいずれかに従ったプログラムデータ書込が
実行されて、プログラムセルＰＲＣ２およびＰＲＣ２＃
に対して、互いに相補のデータが書込まれる。この結
果、プログラム状態１（Ｒ２＝Ｒｍａｘ、Ｒ２＃＝Ｒｍ
ｉｎ）に従ったプログラムデータ書込の実行時には、プ
ログラムレジスタ３００ｂからのプログラム信号φｂは
Ｌレベルへ設定され、プログラム状態２（Ｒ２＝Ｒｍｉ
ｎ、Ｒ２＃＝Ｒｍａｘ）に従ったプログラムデータ書込
の実行時には、プログラムレジスタ３００ｂからのプロ
グラム信号φｂはＨレベルへ設定される。

【０２７２】図２５（ｃ）には、プログラム状態のプロ
グラムユニットからのプログラムデータ読出動作が示さ
れる。プログラムデータ読出時には、各プログラムセル
に制御電圧Ｖｃｎに応じた所定バイアス電圧を印加した
上で、カレントセンスアンプ１１０および１２０によっ
て、プログラム信号φａ，φｂが生成される。プログラ
ム状態のプログラムユニットにおいては、プログラム信
号φｂは、プログラム状態１およびプログラム状態２の
いずれであるかに、すなわち記憶する１ビットのプログ
ラムデータのレベルを示す。一方、プログラム信号φａ
は、プログラム状態１およびプログラム状態２のいずれ
であっても、すなわち記憶する１ビットのプログラムデ
ータのレベルにかかわらず、Ｈレベルへ設定される。

【０２７３】このように実施の形態６に従う構成によれ
ば、プログラムレジスタ３００ａ、ＰＲＧｂの各々は、
２個のプログラムセルによって、すなわちツインセル構
成によって、１ビットのプログラム信号を記憶する。一
方で、図２に示したように、各メモリセルＭＣは、１個
のトンネル磁気抵抗素子ＴＭＲによって、すなわちシン
グルセル構成によって、１ビットのデータ記憶を実行す
る。

【０２７４】したがって、プログラム回路において、１
ビットのプログラム信号の記憶単位であるプログラムレ
ジスタの信頼性が、通常のデータ記憶を実行するメモリ
セルの信頼性よりも高いため、メモリセルが正常動作し
ているのに、プログラムユニットが誤動作を起こして、
ＭＲＡＭデバイスの動作を不安定化させるといった現象
が生じることがない。

【０２７５】また、図２３に示した回路構成において、
カレントセンスアンプ１０，１２０に入力される制御電
圧Ｖｃｎを調整して、プログラムデータ読出時におい
て、各プログラムセルの両端に印加される電圧、すなわ
ちプログラムセル中のトンネル膜に印加される電界を、
通常のデータ読出時における各メモリセル中のトンネル
磁気抵抗素子ＴＭＲの両端に印加される電圧（トンネル
膜に印加される電界）よりも小さく設定する構成とする
ことができる。これにより、各プログラムレジスタの信
頼性を、通常のデータ記憶を実行するメモリセルの信頼
性よりも高めることができる。なお、このような制御電
圧の設定は、実施の形態１から４に従う構成と組合わせ
ても同様に適用することができる。

【０２７６】特に、実施の形態１の変形例２で示したよ
うな、電源起動時に実行されたプログラム読出結果をラ
ッチ回路に保持する構成を用いれば、プログラムユニッ
トからのデータ読出を高速に実行する必要性が薄くな
る。したがって、このような構成では、プログラムユニ
ットの動作信頼性を最優先させて、各プログラムセルに
おける両端印加電圧（バイアス電圧）を低下させて、ト
ンネル膜における印加電界を低下させることが好まし
い。

【０２７７】また、図２３の構成に示された各プログラ
ムセルは、図２１に示した実施の形態５に従う構成と同
様に、複数個のトンネル磁気抵抗素子ＴＭＲを直列接続
して構成することもできる。これにより、各プログラム
セルの動作信頼性をさらに向上できる。

【０２７８】あるいは、図２６に示されるように、プロ
グラムレジスタ中にプログラムセルとして配置されるト
ンネル磁気抵抗素子の面積を、メモリセルＭＣ中のトン
ネル磁気抵抗素子ＴＭＲよりも大きくする構成としても
よい。これにより、プログラムデータ読出時において、
プログラムセルにおける電流通過面積が、メモリセルＭ
Ｃ中のトンネル磁気抵抗素子ＴＭＲにおける電流通過面
積よりも大きくなるので、各プログラムセルの電気抵抗
は、各メモリセルＭＣの電気抵抗よりも小さくなる。

【０２７９】このような構成とすれば、各プログラムセ
ルと各メモリセルとで、両端に印加されるバイアス電圧
が同じである場合も、磁化方向（すなわち記憶データレ
ベル）の違いによって生じる通過電流差が、プログラム
セルでより大きくなる。この結果、プログラムセルから
の読出マージンは、メモリセルＭＣよりも大きくなるの
で、プログラムレジスタの信頼性を、通常のデータ記憶
を実行するメモリセルの信頼性よりも高くすることがで
きる。

【０２８０】［実施の形態７］実施の形態１から６に示
したように、ＭＴＪメモリセルと同様のプログラムセル
を用いて冗長救済等に用いられるプログラムデータを記
憶する構成においては、これらのプログラムデータを、
不揮発的にかつ複数回書換可能に記憶することができ
る。実施の形態７においては、このようなプログラムセ
ルを用いてプログラム情報を記憶した場合を想定した、
ＭＲＡＭデバイスでのプログラム方法について説明す
る。

【０２８１】図２７は、実施の形態７に従うＭＲＡＭデ
バイスにおけるプログラム情報のプログラム方法を説明
するフローチャートである。

【０２８２】図２７を参照して、ウェハ作製のためのウ
ェハプロセス（プロセスＰ１００）を完了したＭＲＡＭ
デバイスは、ウェハテストを実行され、ウェハテストで
検出された欠陥メモリセルを冗長救済するために用いる
プログラム情報がプログラム回路へ書込まれる（プロセ
スＰ１１０）。さらに、ＭＲＡＭデバイスは、顕在的な
初期欠陥を加速するためのウェハ状態でのバーンイン試
験（プロセスＰ１２０）に送られ、ウェハ・バーンイン
試験終了後にパッケージングされる（プロセスＰ１３
０）。

【０２８３】パッケージングされたＭＲＡＭデバイス
は、パッケージ後の状態で再びバーンイン試験へ送られ
る（プロセスＰ１４０）。パッケージ後のバーンイン試
験が終了したＭＲＡＭデバイスには、最終的な動作テス
トが行なわれる。当該動作テストにおいては、各プログ
ラムユニットに記憶されたプログラムデータ、すなわち
プロセスＰ１１０で書込まれたプログラム情報の外部か
らモニタして、確認することができる（プロセスＰ１５
０）。

【０２８４】このようなプログラムモニタ機能は、図１
７に示した実施の形態２に従う構成を有するプログラム
回路１００によって実行することができる。具体的に
は、動作テスト時に、プログラム回路１００にプログラ
ムした不良アドレスに対応するアドレス信号ＡＤＤを入
力して、スペアイネーブル信号ＳＥ１〜ＳＥｋをモニタ
すれば、不良アドレスがプログラム回路１００に正しく
記憶されているかどうかを効率的に確認できる。

【０２８５】プロセスＰ１５０によって得られた、最終
的な欠陥メモリセルは、再度冗長救済によって救済され
る（プロセスＰ１６０）。すなわち、プログラム回路１
００に記憶されるプログラム情報は、このプロセスで書
換えることができる。不揮発的な記憶データを、磁界印
加によって任意に書換可能なＭＴＪメモリセルの特性を
活用して、パッケージ工程前に一旦書込んだプログラム
情報を、パッケージ工程後に書換えることが可能とな
る。この結果、パッケージ後の最終テスト結果を反映し
たプログラム情報の不揮発的な記憶が可能である。

【０２８６】プロセスＰ１６０終了後において、プログ
ラム回路に最終的に記憶されるべきプログラム情報、す
なわち各プログラムレジスタに対するプログラム信号が
確定する。したがって、プログラムレジスタでの記憶内
容が後に誤って書換えられることがないように、少なく
とも一部のプログラムレジスタの各々において、プログ
ラム状態がロックされて、その記憶内容が非可逆的に固
定される（プロセスＰ１７０）。プログラム状態がロッ
クされた後に、ＭＲＡＭデバイスは、出荷され実装され
る（プロセスＰ１８０）。

【０２８７】次に、プロセスＰ１７０における、プログ
ラム状態のロック機能を実現するための構成について説
明する。

【０２８８】図２８は、プログラム状態のロック機能を
有するプログラムレジスタの構成を説明するための回路
図である。

【０２８９】図２８を参照して、図２３で説明したよう
に、プログラムレジスタ３００は、１ビットのプログラ
ムデータ信号を記憶するための単位に相当する。プログ
ラムレジスタは、カレントセンスアンプ１１０と、プロ
グラムセルＰＲＣと、比較抵抗部２０５とを有する。比
較抵抗部２０５は、固定抵抗２０６および２０７を有
し、抵抗２０６の抵抗値は、トンネル磁気抵抗素子ＴＭ
Ｒの電気抵抗Ｒｍｉｎに相当し、抵抗２０７の電気抵抗
は、ΔＲ／２に相当するものとする。すなわち、比較抵
抗部２０５の電気抵抗Ｒｃｐ＝Ｒｍｉｎ＋Δ／２で示さ
れる。プログラムセルＰＲＣは、各メモリセルＭＣと同
様のトンネル磁気抵抗素子ＴＭＲで構成される。プログ
ラムセルＰＲＣは、ノードＮ０および電源ノード２００
の間に接続される。電源ノード２００は、通常時におい
ては、接地電圧Ｖｓｓを供給する。

【０２９０】プログラム状態がロックされていないプロ
グラムレジスタにおいては、トンネル磁気抵抗素子ＴＭ
Ｒ中のトンネル膜が破壊されていないので、プログラム
セルＰＲＣは、各メモリセル中のトンネル磁気抵抗素子
ＴＭＲと同様に、電気抵抗ＲｍａｘおよびＲｍｉｎのい
ずれか一方を有する。

【０２９１】図２９（ａ）には、プログラム状態のロッ
ク前におけるプログラムセルＰＲＣの電気抵抗特性が示
される。図２９（ａ）を参照して、プログラムセルＰＲ
Ｃの電気抵抗は、その磁界容易軸方向ＥＡに沿って、自
由磁化層の磁化方向を反転させるの必要なしきい値を超
えた磁界が印加された場合に反転され、Ｒｍａｘおよび
Ｒｍｉｎのいずれか一方に設定される。図１２等で既に
説明したように、プログラムセルＰＲＣに対しては、プ
ログラムワード線ＰＷＬおよびプログラムビット線ＰＢ
Ｌの両方からのデータ書込磁界の印加によってデータ書
込（磁化方向の反転）を実行することができる。

【０２９２】再び図２８を参照して、プログラムセルＰ
ＲＣ内の固定磁化層と自由磁化層との磁化方向が揃って
いる場合を初期状態と定義すれば、初期状態におけるプ
ログラムセルＰＲＣの電気抵抗はＲｍｉｎに相当する。
このように初期状態を定義することによって、各プログ
ラムセルＰＲＣを初期状態とするための専用の磁化工程
を設ける必要がなくなる。

【０２９３】この結果、初期状態においては、プログラ
ムセルＰＲＣの電気抵抗は、比較抵抗部２０５の電気抵
抗Ｒｃｐよりも小さい。したがって、ノードＮ１はＨレ
ベル（電源電圧Ｖｃｃ１）に設定される。その後、図２
７に示したプロセスＰ１１０およびＰ１６０において、
プログラムデータを記憶するために、ノードＮ１からＬ
レベル信号を出力する必要がある場合には、プログラム
セルＰＲＣに対して、データ書込が実行され、その電気
抵抗がＲｍｉｎからＲｍａｘへ変化する。この際には、
プログラムセルＰＲＣの電気抵抗が比較抵抗部２０５の
電気抵抗Ｒｃｐよりも大きいので、ノードＮ１からはＬ
レベル信号が出力される。

【０２９４】図２７に示したプロセスＰ１６０におい
て、複数個配置されたプログラムセルＰＲＣのうちの初
期状態のままで残された一部のプログラムセル、ノード
Ｎ１からＨレベル信号を出力すべきプログラムセルに対
して、その後誤ってデータ書込が実行されることがない
ように、プログラム状態がロックされる。ロック時にお
いて、たとえば、ノードＮ０が接地電圧Ｖｓｓに設定さ
れ、電源ノード２００は、負電圧−Ｖｎｎに設定され
る。負電圧−Ｖｎｎは、トンネル膜を絶縁破壊可能な電
界が、当該トンネル膜に印加できるように設定される。
トンネル膜が破壊されたプログラムセルＰＲＣの電気抵
抗は、非可逆的に固定される。

【０２９５】図２９（ｂ）には、プログラム状態のロッ
ク後におけるプログラムセルＰＲＣの電気抵抗特性が示
される。

【０２９６】図２９（ｂ）を参照して、プログラムセル
ＰＲＣのロック後での電気抵抗は、ＲｍａｘおよびＲｍ
ｉｎのいずれよりも低いＲｂｌに固定される。ロック後
のトンネル膜が破壊されたプログラムセルにおいては、
磁気的なデータ書込によって電気抵抗は変化せず、ノー
ドＮ１に生成されるプログラム信号は、Ｈレベルに固定
される。

【０２９７】図３０は、プログラム状態のロック時にお
ける印加電圧を説明する図である。図３０には、図１１
（ｂ）と同様に、プログラムセルの断面図が示される。
トランジスタ１１３とプログラムセルＰＲＣとの接続ノ
ードに相当するノードＮ０は、ソース／ドレイン領域２
１２およびプログラムセルＰＲＣの間に結合される金属
配線層Ｍ１に形成された金属配線２６０に相当する。ま
た、電源ノード２００は、プログラムビット線ＰＢＬに
相当する。したがって、ロック動作時には、金属配線２
６０を接地電圧Ｖｓｓと接続するとともに、プログラム
ビット線ＰＢＬへ図示しない負電圧発生回路からの負電
圧−Ｖｎｎを供給すればよい。

【０２９８】このように、プログラム状態のロック時、
すなわちプログラムセルのトンネル膜破壊時における印
加電圧の極性を、通常のプログラムデータ読出時と同様
に設定することにより、ロック後における所望の電気抵
抗を確実に実現することができる。

【０２９９】なお、図２８に示した構成では、プログラ
ムセルＰＲＣの電気抵抗をトンネル膜のブローによっ
て、２種類の電気抵抗Ｒｍａｘ，Ｒｍｉｎのいずれより
も小さく固定する構成を示したが、反対に、比較抵抗部
２０５側の電気抵抗をＲｍｉｎ，Ｒｍａｘの各々よりも
高く、または低く固定的に設定してもよい。このような
構成は、たとえば、比較抵抗部２０５を構成する抵抗２
０６，２０７を、ＭＩＳ（Metal-Insulator Semiconduc
tor）トランジスタ等で構成して、当該ＭＩＳトランジ
スタの絶縁膜を高電圧破壊して、Ｒｃｐ＜Ｒｍｉｎに非
可逆的に固定する構成や、抵抗２０６，２０７をメタル
配線で形成して当該メタル配線に大電流を流して溶断す
ることによって、比較抵抗部２０５の電気抵抗をＲｃｐ
＞Ｒｍａｘに非可逆的に固定する構成とすることもでき
る。あるいは、プログラムセルＰＲＣと直列に、大電流
で溶断可能なメタル配線を挿入して、ロック後における
プログラムセルの電気抵抗がＲｍａｘより非可逆的に大
きくなるように設定することもできる。

【０３００】なお、実施の形態１〜７においては、欠陥
メモリセルを特定するための不良アドレスがプログラム
情報としてプログラム回路１００に記憶される構成を代
表的に説明したが、本願発明の適用は、このような構成
に限定されるものではない。

【０３０１】たとえば、図１８および図１９に示された
データ書込電流量を規定するための所定電流Ｉｗ（Ｒｅ
ｆ）およびＩｐ（Ｒｅｆ）のチューニングや、内部電源
電圧のチューニングを、プログラム回路１００に記憶さ
れたプログラム情報に応じて設定する構成とすることも
できる。このように、本願発明に従うプログラム回路を
用いて、ＭＲＡＭデバイスの内部回路に関する動作条件
や、ＭＲＡＭデバイスの動作モード等をプログラム情報
として記憶ことも可能である。

【０３０２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０３０３】

【発明の効果】請求項１の薄膜磁性体記憶装置は、各プ
ログラムユニットにおいて、プログラムデータととも
に、当該プログラムユニットがプログラムデータを記憶
しているか否かの情報とを磁気的に記憶することができ
る。各プログラムユニットにおいて初期状態とプログラ
ム状態とを明確に認識できるので、リセット動作を伴わ
ずに随時読出可能な、プログラムデータを内部に不揮発
的に記憶することができる。

【０３０４】請求項２、３および５に記載の薄膜磁性体
記憶装置は、特別な製造工程を設けることなく、プログ
ラムセルをメモリセルＭＣと同一の製造工程において作
製することが可能である。さらに、専用の磁化工程を設
けることなく、メモリアレイ上のメモリセルを初期的に
磁化するための工程において、プログラムセルを同時に
磁化することができる。したがって、請求項１に記載の
薄膜磁性体記憶装置が奏する効果に加えて、薄膜磁性体
記憶装置の製造工程を簡略化できる。

【０３０５】請求項４に記載の薄膜磁性体記憶装置は、
各メモリセルおよび各プログラムセルを初期的に磁化す
るための工程において、第１の磁化層（固定磁化層）お
よび第２の磁化層（自由磁化層）を、同時に磁化するこ
とができる。したがって、請求項１に記載の薄膜磁性体
記憶装置が奏する効果に加えて、薄膜磁性体記憶装置の
製造工程を簡略化できる。

【０３０６】請求項６および７に記載の薄膜磁性体記憶
装置は、請求項１に記載の薄膜磁性体記憶装置が奏する
効果に加えて、プログラム回路にプログラムされた情報
に基づいて、欠陥メモリセルを置換救済することができ
る。

【０３０７】請求項８に記載の薄膜磁性体記憶装置は、
請求項６に記載の薄膜磁性体記憶装置が奏する効果に加
えて、プログラム回路に所定の情報が正しくプログラム
されているかどうかを効率的に確認できる。

【０３０８】請求項９および１０に記載の薄膜磁性体記
憶装置は、プログラムセルを電流を直接検知するカレン
トセンス回路によってプログラムデータを読出すので、
請求項１に記載の薄膜磁性体記憶装置が奏する効果に加
えて、プログラムデータ読出を高速化できる。

【０３０９】請求項１１および１２に記載の薄膜磁性体
記憶装置は、プログラムデータ読出時に各プログラムセ
ルに印加される電流ストレスを抑制するので、請求項１
に記載の薄膜磁性体記憶装置が奏する効果に加えて、プ
ログラムセルの動作信頼性を向上できる。

【０３１０】請求項１３に記載の薄膜磁性体記憶装置
は、プログラム回路によって、不良アドレスに代表され
る通常時において高頻度で参照する必要がある情報がプ
ログラムされる場合においても、プログラムデータ読出
は、電源起動ごとに実行すれば足りるので、プログラム
セルに与えられる電流ストレスが抑制される。したがっ
て、請求項１に従う薄膜磁性体記憶装置が奏する効果に
加えて、プログラムセルの動作信頼性を向上することが
できる。

【０３１１】請求項１４および１５に記載の薄膜磁性体
記憶装置は、同一のプログラムユニットを構成するプロ
グラムセルに対して並列に、プログラム電流を供給する
ことができるので、請求項１に記載の薄膜磁性体記憶装
置が奏する効果に加えて、プログラムデータ書込を効率
的に実行できる。

【０３１２】請求項１６および１７に記載の薄膜磁性体
記憶装置は、メモリアレイ上のメモリセルにデータ書込
電流を供給するための電流供給回路を共用して、プログ
ラムセルに対するプログラム電流を供給できる。したが
って、請求項１４記載の薄膜磁性体記憶装置が奏する効
果に加えて、回路面積の増加を招くことなく、最適なプ
ログラム電流を供給することができる。

【０３１３】請求項１８に記載の薄膜磁性体記憶装置
は、直列に接続された複数の磁気抵抗素子によってプロ
グラムセルを構成するので、プログラムデータ読出時に
おいて、プログラムセルの通過電流量を抑制することが
できる。したがって、請求項１に記載の薄膜磁性体記憶
装置が奏する効果に加えて、プログラムセルの動作信頼
性を向上することができる。

【０３１４】請求項１９に記載の薄膜磁性体記憶装置
は、動作時に高頻度で参照する必要がある情報がプログ
ラム回路にプログラムされる場合においても、プログラ
ムデータ読出は、電源起動時のみに実行すれば足りるの
で、プログラムセルに与えられる電流ストレスが抑制さ
れる。磁性体セルであるプログラムセルの動作信頼性を
向上することができる。

【０３１５】請求項２０に記載の薄膜磁性体記憶装置
は、１ビットのプログラム信号の記憶単位であるプログ
ラムレジスタの信頼性を、通常のデータ記憶を実行する
メモリセルよりも高めることができる。したがって、メ
モリセルが正常動作しているのに、プログラムユニット
が誤動作を起こして、ＭＲＡＭデバイスの動作を不安定
化させるといった現象が生じることがない。

【０３１６】請求項２１および２２に記載の薄膜磁性体
記憶装置においては、同一のバイアス電圧を両端に印加
した場合でも、記憶データレベルに応じて生じる通過電
流差は、プログラムセルにおいてメモリセルよりも大き
くなる。したがって、プログラムセルの読出マージン
は、メモリセルの読出マージンよりも大きくなるので、
プログラムレジスタの信頼性を、通常のデータ記憶を実
行するメモリセルの信頼性よりも高くすることができ
る。この結果、メモリセルが正常動作しているのに、プ
ログラムユニットが誤動作を起こして、ＭＲＡＭデバイ
スの動作を不安定化させるといった現象が生じることが
ない。

【０３１７】請求項２３に記載の薄膜磁性体記憶装置
は、プログラム信号読出時にプログラム素子中の絶縁膜
に印加される電圧差がデータ読出時にメモリセル中の絶
縁膜に印加される電圧差よりも小さいので、請求項２０
または２１に記載の薄膜磁性体記憶装置が奏する効果に
加えて、プログラム素子の動作信頼性をさらに高めるこ
とができる。

【０３１８】請求項２４に記載の薄膜磁性体記憶装置
は、各プログラムユニットにおいて、当該プログラムユ
ニットがプログラムデータを記憶しているかどうか、す
なわちプ非プログラム状態およびプログラム状態のいず
れであるかを明確に認識できるので、請求項２０または
２１に記載の薄膜磁性体記憶装置が奏する効果に加え
て、記憶したプログラムデータをリセット動作を伴わず
に随時読出可能である。

【０３１９】請求項２５から２８に記載の薄膜磁性体記
憶装置は、プログラム情報を記憶するための記憶内容を
磁気的に書換可能な各プログラム素子において、物理的
な破壊動作によってその記憶内容を非可逆的に固定でき
る。したがって、これらのプログラム素子に対する、そ
の後の誤ったプログラム情報の書込を防止できる。

【０３２０】請求項２９に記載の薄膜磁性体記憶装置
は、請求項２５に記載の薄膜磁性体記憶装置が奏する効
果を、メモリセルと同様の構造のプログラム素子を用い
て、特別な素子を付加することなく実現できる。

【０３２１】請求項３０に記載の薄膜磁性体記憶装置
は、請求項２９に記載の薄膜磁性体記憶装置が奏する効
果に加えて、記憶内容の固定後におけるプログラム素子
の電気抵抗を所望レベルへ設定できる。

【０３２２】請求項３１に記載の薄膜磁性体記憶装置
は、プログラム素子の磁化方向に応じて各プログラムレ
ジスタに１ビットのプログラム信号を保持できるととも
に、当該プログラムレジスタを非可逆的に固定できる。
したがって、記憶内容の固定後において、プログラムレ
ジスタの記憶内容が誤って書換えられることを防止でき
る。

【０３２３】請求項３２に記載の薄膜磁性体記憶装置
は、請求項３１に記載の薄膜磁性体記憶装置が奏する効
果を、メモリセルと同様の構造のプログラム素子を用い
て、特別な構成を付加することなくロック動作を実現で
きる。

【０３２４】請求項３３に記載の薄膜磁性体記憶装置
は、請求項３１に記載の薄膜磁性体記憶装置が奏する効
果に加えて、ロック動作を実行可能な比較抵抗部を、た
とえばメタル配線等を用いて、簡易に構成できる。

【０３２５】請求項３４に記載の薄膜磁性体記憶装置
は、請求項２０から３３に記載の薄膜磁性体記憶装置が
奏する効果を享受して、冗長救済に用いる情報をプログ
ラムできる。

【０３２６】請求項３５に記載の情報プログラム方法
は、プログラム素子の磁化方向に応じて、プログラムレ
ジスタごとに１ビットのプログラム信号を保持できるの
で、パッケージ工程の前後にそれぞれ設けられたプログ
ラム工程を用いて、パッケージ後に動作テスト等を反映
した情報を薄膜磁性体記憶装置内部にプログラムするこ
とができる。

【０３２７】請求項３６に記載の情報プログラム方法
は、プログラム固定工程において、プログラムレジスタ
の記憶内容を非可逆的に固定できるので、請求項３５に
記載の薄膜磁性体記憶装置が奏する効果に加えて、プロ
グラム固定工程後において、プログラムレジスタの記憶
内容が誤って書換えられることを防止できる。

【図面の簡単な説明】

【図１】本発明に従うＭＲＡＭデバイス１の全体構成
を示す概略ブロック図である。

【図２】図１に示したメモリアレイの構成を示す回路
図である。

【図３】冗長制御回路の構成を示すブロック図であ
る。

【図４】図３に示される冗長判定ユニットの構成を説
明するブロック図である。

【図５】列デコーダの概略構成を示すブロック図であ
る。

【図６】ＭＲＡＭデバイスにおける置換救済を説明す
るためのデータ読出動作およびデータ書込動作時の動作
波形図である。

【図７】実施の形態１に従うプログラムユニットＰＵ
の構成を示す回路図である。

【図８】プログラムセルの電気抵抗とプログラムユニ
ットの状態との対応関係を示す図である。

【図９】プログラムデータ読出時および書込時におけ
るプログラム信号のレベルを説明する動作波形図であ
る。

【図１０】プログラムセルの配置を説明する概念図で
ある。

【図１１】正規メモリセルおよびプログラムセルの配
置を説明する構造図である。

【図１２】プログラムデータ書込時においてプログラ
ム電流を供給するための構成を示す回路図である。

【図１３】プログラムセルに対する入出力信号を説明
するための図である。

【図１４】実施の形態１の変形例１に従うプログラム
データ読出動作を説明する動作波形図である。

【図１５】実施の形態１の変形例２に従うプログラム
回路の構成を示すブロック図である。

【図１６】実施の形態１の変形例２に従うプログラム
データ読出動作を説明する動作波形図である。

【図１７】実施の形態２おけるプログラム入出力関連
の回路構成を示すブロック図である。

【図１８】実施の形態３に従うプログラム電流供給を
行なうための第１の構成例を示す回路図である。

【図１９】実施の形態３に従うプログラム電流供給を
行なうための第２の構成例を示す回路図である。

【図２０】実施の形態４に従うプログラムセルの配置
を示す回路図である。

【図２１】実施の形態５に従うプログラムセルの構成
を示す回路図である。

【図２２】実施の形態５に従うプログラムセルに対す
るプログラム電流の供給を説明する回路図である。

【図２３】実施の形態６に従うプログラムユニットの
構成例を示す回路図である。

【図２４】図２３に示すプログラムユニットにおける
プログラムセルの電気抵抗とプログラムユニットの状態
等の対応関係を示す図である。

【図２５】図２３に示すプログラムユニットからのプ
ログラムデータ読出時および書込時におけるプログラム
信号のレベルを説明する動作波形図である。

【図２６】実施の形態６に従うプログラムユニットの
他の構成例を示す回路図である。

【図２７】実施の形態７に従うＭＲＡＭデバイスにお
けるプログラム情報のプログラム方法を説明するフロー
チャートである。

【図２８】プログラム状態のロック機能を有するプロ
グラムレジスタの構成を説明するための回路図である。

【図２９】プログラム状態のロック前後におけるプロ
グラムセルの電気抵抗を説明する図である。

【図３０】プログラム状態のロック時における印加電
圧を説明する図である。

【図３１】ＭＴＪメモリセルの構成を示す概略図であ
る。

【図３２】ＭＴＪメモリセルからのデータ読出動作を
説明する概念図である。

【図３３】ＭＴＪメモリセルに対するデータ書込動作
を説明する概念図である。

【図３４】ＭＴＪメモリセルに対するデータ書込時に
おけるデータ書込電流とトンネル磁気抵抗素子の磁化方
向との関係を説明する概念図である。

【符号の説明】

１ＭＲＡＭデバイス、２アドレス端子、３制御信
号端子、４ｂモニタ端子、１０メモリアレイ、２０
行デコーダ、２５列デコーダ、３０ワード線ドラ
イバ、３０Ｗライトワード線ドライブ部、５１Ｗデ
ータ書込回路、５１Ｒデータ読出回路、８０，９０
電流供給回路、１００プログラム回路、１０５冗長
制御回路、１１０，１２０カレントセンスアンプ、１
１５，１１６，１２５，１２６レファレンス抵抗、１
５４，１５５，１５７，１５８，１６４，１６５，１６
７，１６８電圧設定トランジスタ、２００電源ノー
ド、２０５比較抵抗部、３００，３００ａ，３００ｂ
プログラムレジスタ、ＡＤＤアドレス信号、ＡＴＲ
アクセストランジスタ、ＢＬ，／ＢＬビット線、Ｃ
Ａコラムアドレス、ＣＡＢコラムアドレスビット、
ＣＳＧコラム選択ゲート、ＣＳＬコラム選択線、Ｄ
Ｂ，／ＤＢデータバス、ＤＭＣダミーメモリセル、
ＦＡＤ不良アドレス、Ｉｐ，±Ｉｗデータ書込電
流、Ｉｐ（Ｐ），Ｉｗ（Ｐ）プログラム電流、ＬＴ
ａ，ＬＴｂラッチ回路、ＭＣ正規メモリセル、ＰＢ
Ｌプログラムビット線、ＰＤｊプログラムデータ、
ＰＲＣプログラムセル、ＰＲＣ１ａ，ＰＲＣ１ｂ，Ｐ
ＲＣ２ａ，ＰＲＣ２ｂ磁気抵抗素子、ＰＲＧプログ
ラム信号、ＰＵプログラムユニット、ＰＷＬプログ
ラムワード線、ＲＤ冗長回路、ＲＪＵ冗長判定ユニ
ット、ＲＷＬリードワード線、ＳＢＬ，／ＳＢＬス
ペアビット線、ＳＣＳＧスペアコラム選択ゲート、Ｓ
ＣＳＬスペアコラム選択線、ＳＣＶスペアコラムド
ライバ、ＳＥスペアイネーブル信号、ＳＭＣスペア
メモリセル、ＴＧａ，ＴＧｂトランスファーゲート、
ＴＭＲトンネル磁気抵抗素子、Ｖｃｎ制御電圧、Ｖ
ｍ中間電圧、ＷＷＬライトワード線、φａ，φｂ
プログラム信号。

Claims

【特許請求の範囲】

【請求項１】各々が磁気的にデータ記憶を実行する複
数のメモリセルが行列状に配置されたメモリアレイを備
え、各前記メモリセルは、２通りの方向のいずれかに磁化さ
れることによってデータ記憶を実行する磁気記憶部を有
し、前記複数のメモリセルに対するデータ読出およびデータ
書込の少なくとも一方に用いる情報を記憶するためのプ
ログラム回路をさらに備え、前記プログラム回路は、各々が、前記情報を構成するプ
ログラムデータをプログラム状態時に記憶する複数のプ
ログラムユニットを含み、各前記プログラムユニットは、各々が２通りの方向のい
ずれかに磁化される２個のプログラムセルを有し、各前記プログラムユニットにおいて、前記プログラム状
態時には、前記２個のプログラムセルのうちの一方のプ
ログラムセルは、非プログラム状態時と異なる方向に磁
化される、薄膜磁性体記憶装置。
【請求項２】各前記磁気記憶部および各前記プログラ
ムセルは、同様の構造を有し、各前記プログラムユニットにおいて、非プログラム状態
のときは、各前記プログラムセルは同一の方向に磁化さ
れ、各前記磁気記憶部の初期状態における磁化方向と、各前
記プログラムセルの前記非プログラム状態における磁化
方向とは同一である、請求項１に記載の薄膜磁性体記憶
装置。
【請求項３】各前記磁気記憶部および各前記プログラ
ムセルにおける前記２通りの磁化方向は、それぞれにお
ける固有の磁化容易軸に沿って設定され、各前記磁気記憶部および各前記プログラムセルは、両者
の前記磁化容易軸が同一方向に沿うように配置される、
請求項１に記載の薄膜磁性体記憶装置。
【請求項４】各前記磁気記憶部および各前記プログラ
ムセルは、固定方向に磁化された第１の磁化層と、記憶するデータに応じて、前記第１の磁化層と同一方向
および反対方向のいずれかに磁化される第２の磁化層
と、前記第１および第２の磁化層の間に形成される絶縁膜と
を有し、前記非プログラム状態の各前記プログラムセルおよび初
期状態の各前記磁気記憶部において、前記第１および第
２の磁化層は、同一方向に沿って磁化される、請求項１
に記載の薄膜磁性体記憶装置。
【請求項５】各前記磁気記憶部を前記初期状態に磁化
するための工程と、各前記プログラムセルを前記非プロ
グラム状態に磁化するための工程とは同時に実行され
る、請求項２から４のいずれかに記載の薄膜磁性体記憶
装置。
【請求項６】前記メモリアレイは、前記複数のメモリセルの所定単位に対応して配置され、
欠陥メモリセルを含む前記所定単位を置換するための冗
長回路をさらに含み、前記プログラム回路に記憶される前記情報は、前記欠陥
メモリセルを含む前記所定単位を特定するための不良ア
ドレスを含み、前記薄膜磁性体記憶装置は、入力されたアドレス信号のうちの前記所定単位を選択す
るための少なくとも一部と、前記プログラム回路に記憶
された前記不良アドレスとの比較結果に基づいて、前記
冗長回路へのアクセスを制御するための冗長制御回路を
さらに備える、請求項１に記載の薄膜磁性体記憶装置。
【請求項７】前記冗長制御回路は、前記不良アドレス
が前記アドレス信号よって選択された場合には、前記冗
長回路へのアクセスを指示するとともに、前記アドレス
信号に対応する所定単位へのアクセスの中止を指示す
る、請求項６に記載の薄膜磁性体記憶装置。
【請求項８】前記冗長制御回路における前記比較結果
に応じた電気信号を出力するためのモニタ端子をさらに
備える、請求項６に記載の薄膜磁性体記憶装置。
【請求項９】各前記プログラムセルは、前記２通りの
磁化方向にそれぞれ対応して、第１および第２の電気抵
抗をそれぞれ有し、各前記プログラムユニットは、さらに、各前記プログラ
ムセルに対応して設けられるカレントセンス回路を有
し、前記カレントセンス回路は、前記プログラムセルからの
プログラムデータ読出時において、対応するプログラム
セルにバイアス電圧を印加するとともに、前記バイアス
電圧よって前記対応するプログラムセルを流れる電流に
応じた２値的な電圧信号を出力し、前記プログラムユニットは、さらに、各前記カレントセ
ンス回路から出力された前記２値的な電圧信号のレベル
に応じて、前記プログラム状態および前記非プログラム
状態のいずれに設定されているかを示す第１のプログラ
ム信号を出力するための論理ゲートを有し、前記プログラムユニットは、前記２値的な電圧信号の一
部を、前記プログラムデータのレベルを示すための第２
のプログラム信号として出力する、請求項１に記載の薄
膜磁性体記憶装置。
【請求項１０】前記カレントセンス回路は、前記第１
および第２の電気抵抗の中間値に相当する基準抵抗およ
び前記対応するプログラムセルの各々に前記バイアス電
圧を印加するとともに、前記基準抵抗および前記対応す
るプログラムセルをそれぞれ流れる電流の差を増幅して
前記２値的な電圧信号を出力する、請求項９に記載の薄
膜磁性体記憶装置。
【請求項１１】前記プログラムセルからのプログラム
データ読出時において、前記プログラムセルに印加され
るバイアス電圧は、通常のデータ読出時において各前記
磁気記憶部に印加される電圧よりも低い、請求項１に記
載の薄膜磁性体記憶装置。
【請求項１２】前記プログラムセルからのプログラム
データ読出時において、各前記プログラムセルにバイア
ス電圧が印加される期間は、通常のデータ読出時におい
て、各前記磁気記憶部に電圧が印加される期間よりも短
い、請求項１に記載の薄膜磁性体記憶装置。
【請求項１３】各前記プログラムユニットは、プログ
ラムデータ読出時において、前記２個のプログラムセル
の磁化方向に応じて、前記プログラム状態および前記非
プログラム状態のいずれに設定されているかを示す第１
のプログラム信号および前記プログラムデータのレベル
を示すための第２のプログラム信号を出力し、前記プログラム回路は、さらに、各前記プログラムユニ
ットに対応して配置され、対応するプログラムユニット
から出力された前記第１および第２のプログラム信号を
保持するためのデータラッチ回路を含み、前記プログラムデータ読出は、前記薄膜磁性体記憶装置
の電源起動に応答して実行され、各前記データラッチ回路は、前記電源が起動されてから
遮断されるまでの期間、前記第１および第２のプログラ
ム信号を保持する、請求項１に記載の薄膜磁性体記憶装
置。
【請求項１４】各前記プログラムユニットにおいて、
非プログラム状態のときは、各前記プログラムセルは同
一の方向に磁化され、各前記プログラムセルは、磁化困難軸に沿った第１のプ
ログラム磁界および磁化容易軸に沿った第２のプログラ
ム磁界によって磁化され、前記プログラム回路は、さらに、同一の各前記プログラムユニットを構成する前記２個の
プログラムセルに共通に設けられ、前記第１のプログラ
ム磁界を生じさせる第１のプログラム電流を流すための
プログラム選択線と、前記２個のプログラムセルにそれぞれ対応して設けら
れ、前記第２のプログラム磁界を生じさせる第２のプロ
グラム電流を流すための第１および第２のプログラムデ
ータ線とを含み、前記第１および第２のプログラムデータ線を流れる前記
第２のプログラム電流の向きは、互いに反対方向に設定
される、請求項１に記載の薄膜磁性体記憶装置。
【請求項１５】前記プログラム回路は、さらに、前記第１および第２のプログラムデータ線の一端のそれ
ぞれを、前記プログラムデータのレベルに応じて第１お
よび第２の電圧の一方ずつと接続する電圧設定部と、少なくとも前記プログラムデータ書込時において、前記
第１および第２のプログラムデータ線の他端同士を電気
的に結合するためのプログラムデータ線接続部とを含
む、請求項１４に記載の薄膜磁性体記憶装置。
【請求項１６】各前記磁気記憶部は、磁化困難軸に沿
った第１のデータ書込磁界および磁化容易軸に沿った第
２のデータ書込磁界によって磁化され、各前記磁気記憶部および各前記プログラムセルは、同様
の構造および磁化特性を有し、前記薄膜磁性体記憶装置は、さらに、メモリセル行にそれぞれ対応して設けられ、各々が、選
択行において前記第１のデータ書込磁界を生じさせる第
１のデータ書込電流を流すための複数の書込選択選択線
と、メモリセル列にそれぞれ対応して設けられ、各々が、選
択列において前記第２のデータ書込磁界を生じさせる第
２のデータ書込電流を流すための複数の書込データ線
と、前記選択行の書込選択線に対して、所定電流を前記第１
のデータ書込電流として供給するための電流供給回路と
を備え、前記電流供給回路は、前記プログラム時において、前記
所定電流を前記第１のプログラム電流として、前記プロ
グラム選択線へ供給する、請求項１４に記載の薄膜磁性
体記憶装置。
【請求項１７】各前記磁気記憶部は、磁化困難軸に沿
った第１のデータ書込磁界および磁化容易軸に沿った第
２のデータ書込磁界によって磁化され、各前記磁気記憶部および各前記プログラムセルは、同様
の構造および磁化特性を有し、前記薄膜磁性体記憶装置は、さらに、メモリセル行にそれぞれ対応して設けられ、各々が、選
択行において前記第１のデータ書込磁界を印加する第１
のデータ書込電流を流すための複数の書込選択選択線
と、メモリセル列にそれぞれ対応して設けられ、各々が、選
択列において前記第２のデータ書込磁界を印加する第２
のデータ書込電流を流すための複数の書込データ選択線
と、前記選択列の書込データ線に対して、所定電流を前記第
２のデータ書込電流として供給するための電流供給回路
とを備え、前記電流供給回路は、前記プログラムデータ書込時にお
いて、前記所定電流を前記第２のプログラム電流とし
て、前記プログラムデータ線へ供給する、請求項１４に
記載の薄膜磁性体記憶装置。
【請求項１８】各前記プログラムセルは、直列に接続
された複数の磁気抵抗素子を有し、各前記磁気抵抗素子は、各前記磁気記憶部と同様の構造
および磁化特性を有する、請求項１に記載の薄膜磁性体
記憶装置。
【請求項１９】薄膜磁性体記憶装置であって、各々が磁気的にデータ記憶を実行する複数のメモリセル
が配置されたメモリアレイを備え、各前記メモリセルは、２通りの方向のいずれかに磁化さ
れることによってデータ記憶を実行する磁気記憶部を有
し、前記薄膜磁性体記憶装置の動作時に用いられる情報を記
憶するためのプログラム回路をさらに備え、前記プログラム回路は、前記情報を構成するプログラムデータを磁気的に記憶す
るためのプログラム素子と、電源投入時において、前記プログラム素子から前記プロ
グラムデータを読出すためのセンス回路と、前記センス回路によって読出された前記プログラムデー
タを前記電源が遮断されるまでの期間保持するためのデ
ータラッチ回路とを含む、薄膜磁性体記憶装置。
【請求項２０】薄膜磁性体記憶装置であって、各々が磁気的に１ビットのデータを記憶する複数のメモ
リセルが配置されたメモリアレイを備え、各前記メモリセルは、前記データに応じた方向に磁化さ
れることによって電気抵抗が変化する磁気抵抗素子を有
し、各々が、前記薄膜磁性体記憶装置の動作時に用いられる
情報のプログラムに用いられる１ビットのプログラム信
号を記憶するための複数のプログラムレジスタをさらに
備え、各前記プログラムレジスタは、各々がその磁化方向に応
じて変化する電気抵抗を有する複数のプログラム素子
と、前記複数のプログラム素子のそれぞれの電気抵抗差に応
じて、対応する１ビットのプログラム信号を読出すため
のセンス回路とを含み、各前記プログラムレジスタに含まれる前記プログラム素
子の数は、１ビットの前記データを記憶するために用い
られる前記磁気抵抗素子の数よりも多い、薄膜磁性体記
憶装置。
【請求項２１】薄膜磁性体記憶装置であって、各々が磁気的にデータを記憶する複数のメモリセルが配
置されたメモリアレイを備え、各前記メモリセルは、前記データに応じた方向に磁化さ
れることによって、第１の電気抵抗と前記第１の電気抵
抗より大きい第２の電気抵抗とのいずれかを有する磁気
抵抗素子を含み、各々が、前記薄膜磁性体記憶装置の動作時に用いられる
情報のプログラムに用いられる１ビットのプログラム信
号を記憶するための複数のプログラムレジスタをさらに
備え、各前記プログラムレジスタは、磁化方向に応じて変化す
る電気抵抗を有する複数のプログラム素子を含み、各前記プログラム素子は、記憶される前記１ビットのプ
ログラム信号に応じて、前記第１の電気抵抗より小さい
第３の電気抵抗と前記第３の電気抵抗より大きい第４の
電気抵抗とのいずれかを有し、前記第１および第２の電気抵抗の比と、前記第３および
第４の電気抵抗との比は同等である、薄膜磁性体記憶装
置。
【請求項２２】各前記磁気抵抗素子および各前記プロ
グラム素子は、固定方向に磁化された第１の磁化層と、記憶する前記データおよび前記プログラム信号にぞれぞ
れ応じて、前記第１の磁化層と同一方向および反対方向
のいずれかに磁化される第２の磁化層と、前記第１および第２の磁化層の間に形成される絶縁膜と
を有し、各前記プログラム素子において、前記プログラム信号の
読出時に前記第１および第２の磁化層と前記絶縁層とに
おける電流通過面積は、各前記磁気抵抗素子において、
前記データの読出時に前記第１および第２の磁化層と前
記絶縁層とにおける電流通過面積よりも大きい、請求項
２１に記載の薄膜磁性体記憶装置。
【請求項２３】各前記磁気抵抗素子および各前記プロ
グラム素子は、固定方向に磁化された第１の磁化層と、記憶する前記データおよび前記プログラム信号にそれぞ
れ応じて、前記第１の磁化層と同一方向および反対方向
のいずれかに磁化される第２の磁化層と、前記第１および第２の磁化層の間に形成される絶縁膜と
を有し、各前記プログラム素子において、前記プログラム信号の
読出時に前記第１および第２の磁化層の間に印加される
電圧差は、各前記磁気抵抗素子において、前記データの
読出時に前記第１および第２の磁化層の間に印加される
電圧差よりも大きい、請求項２０または２１に記載の薄
膜磁性体記憶装置。
【請求項２４】対を成す２個ずつの前記プログラムレ
ジスタは、１ビットのプログラムデータを記憶するため
のプログラムユニットを構成し、前記対を成す２個ずつのプログラムレジスタの一方に記
憶された前記１ビットのプログラム信号は、前記プログ
ラムユニットが非プログラム状態およびプログラム状態
のいずれであるかを示す、請求項２０または２１に記載
の薄膜磁性体記憶装置。
【請求項２５】薄膜磁性体記憶装置であって、各々が磁気的にデータを記憶する複数のメモリセルが配
置されたメモリアレイを備え、各前記メモリセルは、２通りの方向のいずれかに磁化さ
れることによってデータ記憶を実行する磁気記憶部を有
し、各々が、前記薄膜磁性体記憶装置の動作時に用いられる
情報のプログラムに用いられる１ビットのプログラム信
号を記憶するための複数のプログラムレジスタをさらに
備え、各前記プログラムレジスタは、各々が、磁化方向に応じ
た電気抵抗を有する少なくとも１個のプログラム素子を
含み、各前記プログラム素子の電気抵抗は、物理的な破壊動作
を伴って固定可能である、薄膜磁性体記憶装置。
【請求項２６】各前記プログラムレジスタ素子は、対
応するプログラムレジスタに記憶される１ビットのプロ
グラム信号に応じた方向に磁化された場合に、第１およ
び第２の電気抵抗の一方を有し、前記破壊動作後における各前記プログラムレジスタ素子
の電気抵抗は、前記第１および第２の電気抵抗の間を除
く範囲に属する第３の電気抵抗に固定される、請求項２
５に記載の薄膜磁性体記憶装置。
【請求項２７】前記第１および第２の電気抵抗の一方
ずつは、プログラムデータ書込前に相当する初期状態お
よびプログラムデータ書込後に相当するプログラム状態
の一方ずつに相当し、前記第３の電気抵抗は、非可逆的に設定された、前記初
期状態および前記プログラム状態のうちの所定の一方に
相当する、請求項２６に記載の薄膜磁性体記憶装置。
【請求項２８】前記第３の電気抵抗は、前記第１およ
び第２の電気抵抗よりも小さい、請求項２６に記載の薄
膜磁性体記憶装置。
【請求項２９】各前記プログラム素子は、固定方向に磁化された第１の磁化層と、記憶する前記データおよび前記プログラム信号にそれぞ
れ応じて、前記第１の磁化層と同一方向および反対方向
のいずれかに磁化される第２の磁化層と、前記第１および第２の磁化層の間に形成される絶縁膜と
を有し、前記絶縁膜は、前記破壊動作によって絶縁破壊される、
請求項２５に記載の薄膜磁性体記憶装置。
【請求項３０】各前記プログラムレジスタは、各前記
プログラム素子の前記第１および第２の磁化層の間に所
定電圧を印加して、前記少なくとも１つのプログラム素
子の通過電流に応じて前記１ビットのプログラム信号を
読出すためのセンス回路をさらに含み、前記破壊動作時において、前記第１および第２の磁化層
の間には、前記所定電圧と同じ極性で、かつ絶対値が前
記所定電圧よりも大きい電圧が印加される、請求項２９
に記載の薄膜磁性体記憶装置。
【請求項３１】薄膜磁性体記憶装置であって、各々が磁気的にデータを記憶する複数のメモリセルが行
列状に配置されたメモリアレイを備え、各前記メモリセルは、２通りの方向のいずれかに磁化さ
れることによってデータ記憶を実行する磁気記憶部を有
し、各々が、前記薄膜磁性体記憶装置の動作時に用いられる
情報のプログラムに用いられる１ビットのプログラム信
号を記憶する複数のプログラムレジスタをさらに備え、各前記プログラムレジスタは、各々が磁化方向に応じて第１および第２の電気抵抗の一
方を有する電気抵抗を有するプログラム素子と、前記第１および第２の電気抵抗の中間的な電気抵抗を有
する比較抵抗部と、前記プログラム素子および前記比較抵抗部の電気抵抗の
比較に応じて、対応する１ビットのプログラム信号を読
出すためのセンス回路とを含み、前記プログラムレジスタに対する物理的な破壊動作を伴
って、前記プログラム素子の電気抵抗を第１および第２
の電気抵抗の間を除く範囲に属する第３の電気抵抗に非
可逆的に固定するための第１のロック動作、および前記
比較抵抗部に対する物理的な破壊動作を伴って、前記比
較抵抗部の電気抵抗を第１および第２の電気抵抗の間を
除く範囲に属する第４の電気抵抗に非可逆的に固定する
ための第２のロック動作のいずれかを選択的に実行可能
な、薄膜磁性体記憶装置。
【請求項３２】前記プログラム素子は、固定方向に磁化された第１の磁化層と、記憶する前記データおよび前記プログラム信号にそれぞ
れ応じて、前記第１の磁化層と同一方向および反対方向
のいずれかに磁化される第２の磁化層と、前記第１および第２の磁化層の間に形成される絶縁膜と
を有し、前記第３の電気抵抗は、第１および第２の電気抵抗の両
方よりも小さく、前記絶縁膜は、前記第１のロック動作において絶縁破壊
される、請求項３１に記載の薄膜磁性体記憶装置。
【請求項３３】前記第４の電気抵抗は、第１および第
２の電気抵抗の両方よりも大きく、前記比較抵抗部は、前記第２のロック動作時において溶
断される抵抗素子を有する、請求項３１に記載の薄膜磁
性体記憶装置。
【請求項３４】前記情報は、前記複数のメモリセル中
の欠陥メモリセルを救済するための冗長救済に用いられ
る、請求項２０から請求項３３のいずれか１項に記載の
薄膜磁性体記憶装置。
【請求項３５】各々が磁気的にデータを記憶する複数
のメモリセルを含む薄膜磁性体記憶装置における情報プ
ログラム方法であって、ウェハ作製工程とパッケージ工程との間に実行され、動
作時に用いられる情報をプログラム回路へ記憶させるた
めの第１のプログラム工程と、前記パッケージ工程後に実行され、前記プログラム回路
に記憶された前記情報を書換えるための第２のプログラ
ム工程とを備え、前記プログラム回路は、各々が、前記情報のプログラム
に用いられる１ビットのプログラム信号を記憶するため
の複数のプログラムレジスタを含み、各前記プログラムレジスタは、磁化方向に応じた電気抵
抗を有する少なくとも１個のプログラム素子を有する、
薄膜磁性体記憶装置の情報プログラム方法。
【請求項３６】前記第２のプログラム工程後に実行さ
れる、前記複数のプログラムレジスタのうちの少なくと
も一部の記憶内容を非可逆的に固定するためのプログラ
ム固定工程をさらに備え、前記プログラム固定工程において、前記少なくとも一部
のプログラムレジスタ中の各前記プログラム素子の電気
抵抗は、物理的な破壊動作を伴って固定される、請求項
３５に記載の薄膜磁性体記憶装置の情報プログラム方
法。