WO2013132781A1 - 不揮発性半導体記憶装置 - Google Patents

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WO2013132781A1
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semiconductor memory
nonvolatile semiconductor
fixed resistance
cell transistors
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PCT/JP2013/001103
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河野　和幸
孝典 上田
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パナソニック株式会社
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Definitions

  • the present invention relates to a nonvolatile semiconductor memory device, and more particularly to a technique for reducing a circuit area.
  • the mainstay of non-volatile memory is flash memory.
  • the data rewrite time is on the order of microseconds or milliseconds, and the voltage required for data rewrite is 10 V or more. Therefore, these factors sometimes hinder the performance improvement of the set device equipped with the flash memory.
  • Patent Document 1 discloses a circuit configuration of ReRAM.
  • the memory cell of ReRAM is configured by series connection of a resistance variable element and a cell transistor.
  • the ReRAM stores “0” data or “1” data by setting the resistance value of the resistance variable element to a low resistance value or a high resistance value in a range of 1 K ⁇ to 1 M ⁇ , for example.
  • the resistance variable element When the resistance variable element is in the low resistance state, a large amount of memory cell current flows. However, when the resistance change element is in the high resistance state, the memory cell current decreases. As described above, the data stored in the memory cell is read by detecting the difference in the memory cell current by the sense amplifier circuit using the change in the memory cell current according to the state of the resistance variable element. .
  • a reference cell for generating a reference current is used to determine a difference in memory cell current in the sense amplifier circuit.
  • the sense amplifier circuit determines the data stored in the memory cell by comparing the memory cell current with the reference current.
  • the reference cell is configured, for example, by connecting a fixed resistance element formed of a polysilicon resistance element and a cell transistor in series (for example, see Non-Patent Document 1). By setting the resistance value of the fixed resistance element to an intermediate value between the low resistance value and the high resistance value set in the resistance variable element of the memory cell, the reference current value during the read operation is “0” data. And an intermediate value of the memory cell current value representing "1" data. As a result, the sense amplifier circuit can determine the data stored in the memory cell.
  • multiple types of reference currents are generated during a read operation.
  • a read determination current a plurality of types of currents such as a normal read determination current, a program verify determination current used in verify read at the time of rewriting, and an erase verify determination current are generated.
  • a plurality of types of reference currents for correcting each determination current may be generated.
  • Wataru Otsuka 8 others, "A 4Mb Conductive-Bridge Resistive Memory with 2.3GB / sRead-Throughput and 216MB / sProgram Throughput", 2011 IEEE International Solid-State Circuits Conference Digest of Technical Papers, February 2011, P210-211
  • the ReRAM of Patent Document 1 has the following problems. Specifically, in order to generate a plurality of types of reference currents, as described above, it is necessary to arrange a plurality of fixed resistance elements having resistance values in the range of, for example, 1 K ⁇ to 1 M ⁇ in the reference cell.
  • a fixed resistance element polysilicon resistance element formed of polysilicon is used as a fixed resistance element arranged in a semiconductor device. Since the sheet resistance value of a general polysilicon resistance element is about several hundred ⁇ to 1 K ⁇ , a polysilicon resistance element is used as the fixed resistance element of the reference cell, and a plurality of fixed values having a resistance value in the range of 1 K ⁇ to 1 M ⁇ are used.
  • many polysilicon resistance elements are required. As a result, the circuit area of the ReRAM increases.
  • the fixed resistance element is configured with a resistance element having an ultrahigh resistance by a dedicated semiconductor process, it is not necessary to provide a large number of polysilicon resistance elements, and therefore the circuit area can be reduced.
  • this method increases the manufacturing process flow of the resistance change type memory, and increases the manufacturing cost and the chip cost.
  • an object of the present invention is to provide a nonvolatile semiconductor memory device capable of generating a plurality of types of reference currents and reducing the circuit area.
  • the nonvolatile semiconductor memory device includes a plurality of memory cells arranged in a matrix and each including a cell transistor and a resistance change memory element connected to one end of the cell transistor, and each row or each of the plurality of memory cells.
  • a plurality of first data lines provided corresponding to the columns and connected in common to the resistance change memory elements included in the plurality of memory cells arranged in the row or the column; and the plurality of memory cells A plurality of second data lines provided in correspondence with each row or each column and connected in common to the other ends of the cell transistors included in the plurality of memory cells arranged in the row or the column, and connected in series
  • a second reference data line connected in common to one end of the transistor.
  • the other ends of the plurality of reference cell transistors are connected to any one of the connection points of the fixed resistance elements, or to the other end of the resistance path.
  • the first reference data line is connected to one end of the resistance path where the plurality of fixed resistance elements connected in series are arranged.
  • Each reference cell transistor is connected between the second reference data line and one of the connection points of the fixed resistance elements or the other end of the resistance path.
  • a corresponding reference word line is connected to the gate of each reference cell transistor.
  • the corresponding reference cell transistor becomes conductive, and the second reference data line, the conductive reference cell transistor, the fixed resistance element connected thereto, and the path through the first reference data line Is formed. Since the resistance value of the path is determined according to the number of fixed resistance elements included in the path, the resistance value of the path can be switched depending on which reference word line is driven. Thus, by applying a predetermined voltage to the first and second reference data lines, a current (reference current) corresponding to the resistance value flows through the path.
  • the resistance value of each path is determined by which fixed resistance element is included in the path among the plurality of fixed resistance elements connected in series. That is, the fixed resistance element can be shared by a plurality of paths.
  • the circuit area of the nonvolatile semiconductor memory device can be reduced.
  • the plurality of fixed resistance elements, the plurality of word lines, and the plurality of reference word lines are preferably formed of the same material, and the plurality of fixed resistance elements include the plurality of word lines and the plurality of word lines.
  • the reference word lines are arranged in parallel with at least one of the plurality of reference word lines.
  • a plurality of fixed resistance elements and a plurality of reference word lines are formed of the same material as the word line, and a plurality of fixed resistance elements connected in series are arranged in parallel with the word line or the reference word line.
  • a plurality of fixed resistance elements connected in series are arranged in parallel with the word line or the reference word line.
  • nonvolatile semiconductor memory device capable of generating a plurality of types of reference currents and reducing the circuit area.
  • FIG. 1 is a configuration diagram of a memory array that is a main part of a nonvolatile semiconductor memory device according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing an overall configuration of a nonvolatile semiconductor memory device including the memory array of FIG.
  • FIG. 3 is a diagram showing a configuration example of a memory cell included in the memory array of FIG.
  • FIG. 4 is a cross-sectional view of the memory cell shown in FIG.
  • FIG. 5 is a diagram showing the relationship between each operation mode of the nonvolatile semiconductor memory device of FIG. 2 and the voltage applied to the memory cell.
  • FIG. 6 is a diagram showing an example of the selected memory cell and the selected reference cell during the read operation of the nonvolatile semiconductor memory device of FIG.
  • FIG. 1 is a configuration diagram of a memory array that is a main part of a nonvolatile semiconductor memory device according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing an overall configuration of a nonvolatile
  • FIG. 7 is a diagram showing a simplified example of the nonvolatile semiconductor memory device of FIG.
  • FIG. 8 is a diagram showing another configuration example of the fixed resistance element block included in the reference cell array of FIG.
  • FIG. 9 is a configuration diagram when dummy transistors are arranged in the reference cell transistor block of FIG.
  • FIG. 10 is a configuration diagram showing another example of the memory array of FIG.
  • FIG. 11 is a diagram showing another configuration example of the fixed resistance element block according to the memory array of FIG.
  • FIG. 1 is a configuration diagram of a memory array which is a main part of a nonvolatile semiconductor memory device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an overall configuration of a nonvolatile semiconductor memory device including the memory array shown in FIG. First, the overall configuration of the nonvolatile semiconductor memory device will be described, and then the details of the memory array of this embodiment will be described.
  • the nonvolatile semiconductor memory device includes a memory array 10, a word line driver 20, a column gate 21, a sense amplifier 22, a write driver 23, a control circuit 24, and a plurality of word lines WL0.
  • WLn abbreviated as WL as appropriate
  • BL bit lines
  • SL0 source lines
  • SLm (appropriately abbreviated as SL)
  • RWL0 to RWLp (appropriately abbreviated as RWL)
  • RBL a reference bit line
  • RSL a reference source line
  • n as a subscript of the word line WL
  • m as a subscript of the source line SL and the bit line BL
  • p as a subscript of the reference word line RWL are natural numbers.
  • a plurality of memory cells for storing data and a plurality of reference cells for generating a reference current during a read operation are arranged.
  • the memory cells in the memory array 10 are connected to word lines WL0 to WLn, bit lines BL0 to BLm, and source lines SL0 to SLm.
  • Reference word lines RWL0 to RWLp and reference bit lines RBL are connected to the reference cells.
  • the reference source line RSL is connected.
  • the word line driver 20 is a circuit that receives an input address signal (not shown) and selects and drives the word line WL and the reference word line RWL specified by the input address signal.
  • the column gate 21 receives an input address signal (not shown) and selects a bit line BL, a source line SL, a reference bit line RBL, and a reference source line RSL specified by the input address signal, and a sense amplifier 22 or a later-described A circuit connected to the write driver 23.
  • the sense amplifier 22 is a circuit that determines whether the data read from the memory cells in the memory array 10 is “0” data or “1” data.
  • One of the bit lines BL0 to BLm is selected by the column gate 21, and the reference bit line RBL and the selected bit line BL are connected to the sense amplifier 22, thereby reading data from the memory cell. Is done.
  • the write driver 23 is a circuit that applies a rewrite voltage to a memory cell when performing a data rewrite operation on the memory cell. Specifically, the write driver 23 applies a positive voltage to the bit line BL or source line SL selected by the column gate 21 when performing a rewrite operation on the memory cell, and does not perform a rewrite operation. Apply ground voltage. The voltage supplied from the write driver 23 is applied to the selected bit line BL or source line SL via the column gate 21.
  • the control circuit 24 is a circuit that controls various operation modes such as data reading and rewriting with respect to the memory array 10, and controls the word line driver 20, the column gate 21, the sense amplifier 22, and the write driver 23 according to the operation mode. Control.
  • the memory array 10 includes a memory cell array 11 in which a plurality of memory cells MC are arranged in a matrix, and a reference cell array 12 in which a plurality of reference cells for generating a reference current during a read operation are arranged. Is done.
  • the memory cell array 11 includes a plurality of memory cells MC, word lines WL0 to WLn, bit lines BL0 to BLm, and source lines SL0 to SLm.
  • the memory cell MC is configured by connecting a resistance change memory element and a cell transistor in series.
  • the resistance change memory element is a memory element capable of recording data by utilizing a change in resistance value.
  • the word line WL is arranged corresponding to the memory cell MC in each row, and is connected to the gate of the cell transistor included in the memory cell MC in the same row.
  • the bit line BL is arranged corresponding to the memory cell MC in each column and is connected to one end of the resistance change memory element included in the memory cell MC in the same column.
  • the source line SL is arranged corresponding to the memory cell MC in each column and is connected to one end of the cell transistor in the same column. That is, the memory cell array 11 includes (n + 1) ⁇ (m + 1) memory cells MC.
  • the dummy memory cell DMC connected to the reference bit line RBL is arranged in the memory cell array 11, but the dummy memory cell DMC may be omitted.
  • the dummy memory cell DMC is a memory cell arranged to equalize the wiring load of the reference bit line RBL through which the reference current flows during the data read operation and the wiring load of the bit line BL through which the memory cell current flows. This is a memory cell that does not store data.
  • the configurations of the memory cell MC and the dummy memory cell DMC are the same.
  • FIG. 3 is a diagram showing a configuration example of the memory cell according to the present embodiment.
  • a resistance change memory (ReRAM) using a resistance change element RR as a resistance change memory element will be described as an example.
  • the memory cell MC is configured by connecting a resistance variable element RR and a cell transistor TC in series.
  • the word line WL is connected to the gate terminal of the cell transistor TC
  • the bit line BL is connected to the resistance variable element RR
  • the source line SL is connected to the source terminal of the cell transistor TC.
  • variable resistance element RR is connected to the bit line BL and the cell transistor TC is connected to the source line SL.
  • the cell transistor TC is connected to the bit line BL and the source line SL.
  • a resistance variable element RR may be connected. That is, the memory cell according to the present embodiment is a so-called 1T1R type resistance change memory cell including one cell transistor TC and one resistance change element RR.
  • FIG. 4 is a cross-sectional view of the memory cell shown in FIG.
  • the memory cell MC diffusion regions 31a and 31b are formed on the semiconductor substrate 30, and the diffusion region 31a functions as a source terminal of the cell transistor TC and the diffusion region 31b functions as a drain terminal of the cell transistor TC.
  • a region between the diffusion regions 31a and 31b functions as a channel region of the cell transistor TC, and an oxide film 32 and a gate electrode 33 (word line WL) made of, for example, polysilicon are formed on the channel region, thereby the cell transistor Acts as a TC.
  • word line WL gate electrode 33
  • the source terminal 31a of the cell transistor TC is connected to the source line SL which is the first wiring layer 35a through the via 34a.
  • the drain terminal 31b of the cell transistor TC is connected to the first wiring layer 35b through the via 34b.
  • the first wiring layer 35 b is connected to the second wiring layer 37 through the via 36, and the second wiring layer 37 is connected to the resistance variable element RR through the via 38.
  • the resistance change element RR includes a lower electrode 39, a resistance change layer 40, and an upper electrode 41.
  • the resistance variable element RR is connected to the bit line BL which is the third wiring layer 43 through the via 42.
  • the reference cell array 12 includes reference word lines RWL0 to RWLp, a reference bit line RBL, and a reference source line RSL.
  • the reference cell array 12 includes a fixed resistance element block 13 and a reference cell transistor block 14. Note that the reference cell array 12 is arranged adjacent to at least one of the memory cell arrays 11 in the column direction.
  • the fixed resistance element block 13 is configured by connecting a plurality of fixed resistance elements R0 to Rq (abbreviated as R as appropriate) in series, and forms a resistance path. One end of the resistance path, that is, one end of the fixed resistance element R0 is connected to the reference bit line RBL.
  • a plurality of fixed resistance elements R0 to Rq connected in series are respectively connected to one ends of reference cell transistors T0 to Tp (hereinafter abbreviated as T) of a reference cell transistor block 14 described later.
  • T reference cell transistors
  • the reference cell transistor block 14 is composed of a plurality of reference cell transistors T0 to Tp.
  • the reference cell transistor T is provided corresponding to the reference word line RWL, and has a gate terminal connected to the corresponding reference word lines RWL0 to RWLp.
  • the source terminals of the reference cell transistors T are commonly connected to the reference source line RSL, and the drain terminals are respectively connected to any one of the plurality of fixed resistance elements R. Note that the drain terminal of the reference cell transistor Tp is connected to the other end (fixed resistance element Rq) of the resistance path. Further, which reference cell transistor T is connected to which fixed resistance element R is arbitrary.
  • a fixed resistance element used in a semiconductor device is often formed of a polysilicon resistance element. Therefore, in this embodiment, a case where a polysilicon resistance element is used as the fixed resistance element R will be described, but a diffusion resistance element or the like may be used as a resistance element other than the polysilicon resistance element.
  • the fixed resistance elements R connected in series are arranged in parallel to the word line WL and the reference word line RWL. This is because the polysilicon that is the material of the fixed resistance element R and the polysilicon that is the gate electrode material of the word line WL and the reference word line RWL are the same. This is because the layout can be performed efficiently and the area of the fixed resistance element block 13 can be reduced.
  • the fixed resistance elements R connected in series may be arranged in parallel with at least one of the word line WL and the reference word line RWL. That is, the word line WL and the reference word line RWL are not necessarily arranged in parallel.
  • the reference cell array 12 includes (p + 1) reference cells having different fixed resistance values, which are configured by connecting a fixed resistance element R and a reference cell transistor T in series. By driving any one of the reference word lines RWL, it is possible to select a corresponding reference cell. For example, when the reference word line RWL0 is driven, a reference cell composed of the fixed resistance element R0 and the reference cell transistor T0 is selected. At this time, a current path to which the reference bit line RBL, the fixed resistance element R0, the reference cell transistor T0, and the reference source line RSL are connected is formed.
  • a reference cell composed of the fixed resistance elements R0 and R1 and the reference cell transistor T1 is selected.
  • a current path to which the reference bit line RBL, the fixed resistance elements R0 and R1, the reference cell transistor T1, and the reference source line RSL are connected is formed.
  • the reference cell array 12 of the present embodiment has a configuration in which the fixed resistance element R is shared by a plurality of reference cells.
  • reference cells having different fixed resistance values can be selected. That is, a plurality of types of reference currents can be generated and supplied during the read operation.
  • FIG. 5 is a diagram showing the relationship between each operation mode of the nonvolatile semiconductor memory device according to this embodiment and the voltage applied to the memory cell.
  • the gate voltage Vg_read (for example, 1.8V) is applied to the word line WL to make the cell transistor TC conductive, and the drain voltage Vread (for example, 0.4V) to the bit line BL. And the ground voltage VSS (0 V) is applied to the source line SL.
  • the resistance variable element RR is in a high resistance state (reset or programmed state)
  • the memory cell current is small.
  • the resistance variable element RR is in the low resistance state (set or erased state)
  • the sense amplifier 22 determines the difference between these current values and stores the memory cell MC. I understand the data.
  • the gate voltage Vg_reset (for example, 2.4 V) is applied to the word line WL to make the cell transistor TC conductive, and the drain voltage Vreset (for example, 2.4 V) to the bit line BL.
  • the ground voltage VSS (0 V) is applied to the source line SL.
  • the gate voltage Vg_set (for example, 2.4 V) is applied to the word line WL to make the cell transistor TC conductive, and the ground voltage VSS (0 V) is applied to the bit line BL. Then, a source voltage Vset (for example, 2.4 V) is applied to the source line SL. As a result, a positive voltage is applied to the lower electrode of the resistance variable element RR, so that the resistance variable element RR changes resistance to a low resistance state ("1" data).
  • the reference cell is selected so that the resistance value of the current path is, for example, 80 K ⁇ during the reset operation.
  • the reference cell is selected so that the resistance value of the current path is, for example, 20 K ⁇ .
  • the reference cell is selected so that the resistance value of the current path becomes, for example, 40 K ⁇ as an intermediate value of the resistance value of the current path during the reset operation and the set operation.
  • FIG. 6 is a diagram showing an example of the selected memory cell and the selected reference cell during the read operation of the nonvolatile semiconductor memory device according to this embodiment.
  • FIG. 6 shows the case where the memory cell MC connected to the word line WL0 and the bit line BL0 of the memory cell array 11 is selected, and the reference cell RMC connected to the reference word line RWL0 of the reference cell array 12 is selected. . Note that since the source line SL0 and the reference source line RSL are connected to the ground voltage VSS (0 V) during the read operation, the source line SL and the reference source line RSL are illustrated as the ground voltage VSS in FIG.
  • bit line BL 0 and the reference bit line RBL are connected to the sense amplifier 22 by the column gate 21.
  • the word line WL0 and the reference word line RWL0 are driven, and the sense amplifier 22 applies a drain voltage (for example, 0.4 V) to the bit line BL0 and the reference bit line RBL, so that the resistance change element RR is applied to the memory cell MC.
  • a memory cell current corresponding to the resistance value of the reference current RMC flows, and a reference current corresponding to the resistance value of the fixed resistance element R0 flows to the reference cell RMC.
  • the sense amplifier 22 When the memory cell current is smaller than the reference current, that is, when the resistance variable element RR is in a high resistance state, the sense amplifier 22 outputs “0” data. On the other hand, when the memory cell current is larger than the reference current, that is, when the resistance variable element RR is in the low resistance state, the sense amplifier 22 outputs “1” data. In this way, data is read from the memory cell MC.
  • the difference current between the memory cell current and the reference current depends only on the difference between the resistance value of the resistance variable element RR and the resistance value of the fixed resistance element R0.
  • the reference cell transistor T0 desirably has the same characteristics. Specifically, the gate oxide film thickness of the cell transistor TC and the reference cell transistor T0 may be the same. Alternatively, the gate channel length and gate channel width of the cell transistor TC need only be the same as the gate channel length and gate channel width of the reference cell transistor T0.
  • FIG. 7 is a diagram showing a simplified example of the nonvolatile semiconductor memory device according to this embodiment.
  • FIG. 7 illustrates the circuit configuration of the reference cell array 12 in more detail than the configuration example illustrated in FIG.
  • the drain terminals of the reference cell transistors T0 to T3 are fixed in series.
  • the resistance elements R0 to R3 are connected to different nodes between the fixed resistance elements.
  • the fixed resistance elements R0 to R2 can be shared in different current paths when the reference cell transistor T3 is conductive and when the reference cell transistor T2 is conductive.
  • the fixed resistance element is often formed of polysilicon.
  • the resistance value of one polysilicon resistance element is 1 K ⁇ .
  • the resistance values of the four independent circuits shown in FIG. 4 of Patent Document 1 are 10 K ⁇ , 20 K ⁇ , 40 K ⁇ , and 80 K ⁇ , respectively.
  • the fixed resistance element R which is a polysilicon resistance element
  • the fixed resistance element R can be shared by a plurality of reference cells.
  • the resistance value of one fixed resistance element R is 1 K ⁇
  • a series connection is established.
  • the number of fixed resistance elements R may be determined so that the combined resistance value of the plurality of fixed resistance elements R connected is, for example, 80 K ⁇ at the maximum. That is, 80 fixed resistance elements R may be connected in series. Therefore, for example, when configuring a current path having a resistance value of 10 K ⁇ , the reference cell transistor T and the fixed resistance element R are connected so that the current path includes the fixed resistance elements R0 to R9. Good.
  • the fixed resistance element R can be shared by a plurality of reference cells, a plurality of types of resistance values can be realized while suppressing an increase in the circuit area of the reference cell array 12. Can do. That is, a plurality of types of reference currents can be generated, and the circuit area of the nonvolatile semiconductor memory device can be reduced.
  • the resistance values of the fixed resistance elements R0 to Rq are preferably the same, but may be different from each other. That is, the resistance values of the fixed resistance elements R0 to Rq can be set arbitrarily. Further, the reference current can be generated with higher accuracy as the resistance value is set smaller and the more fixed resistance elements R are used.
  • the fixed resistance element block 13 may not have a plurality of fixed resistance elements R arranged in a straight line.
  • FIG. 8 is a diagram showing another configuration example of the fixed resistance element block of the reference cell array according to the present embodiment.
  • fixed resistance elements connected in series R may be arranged over a plurality of rows, and each row may be connected by a bent wiring.
  • the location and the number of times of bending the fixed resistance element R are arbitrary.
  • At least one of the fixed resistance elements R0 to Rq may be configured by parallel connection of a plurality of fixed resistance elements.
  • the fixed resistance elements R0 to R3 may be configured by connecting two fixed resistance elements in parallel.
  • the fixed resistance element R having the same resistance value When the fixed resistance element R having the same resistance value is arranged in the fixed resistance element block 13, a resistance value equal to or lower than the resistance value of the fixed resistance element R cannot be obtained, but two fixed resistance elements are connected in parallel to each other. If two fixed resistance elements R are formed, the combined resistance value is halved. Therefore, it is possible to obtain a more accurate resistance value.
  • the number of fixed resistance elements R configured in parallel connection and the number of fixed resistance elements connected in parallel is arbitrary.
  • FIG. 9 is a configuration diagram when dummy reference cell transistors are arranged in the reference cell transistor block according to the present embodiment.
  • the reference cell transistor block 14 includes a plurality of dummy reference cell transistors DT and reference cell transistors T arranged in a matrix.
  • the same reference word line RWL is connected to the gates of the dummy reference cell transistor DT and the reference cell transistor T arranged in the same row. Note that at least one of the drain terminal and the source terminal of the dummy reference cell transistor DT may be open.
  • the number of cell transistors TC (including the cell transistors of the dummy memory cell DMC shown in FIG. 1) connected to one word line WL in order to make the load capacitance of the word line WL and the reference word line RWL the same.
  • the number of dummy reference cell transistors DT connected to one reference word line RWL and the total number of reference cell transistors T are preferably the same.
  • the cell transistor TC, the reference cell transistor T, and the dummy reference cell transistor DT are preferably the same transistor. That is, it is preferable that the gate oxide film thicknesses of these transistors are the same size, or that the gate channel length and the gate channel width are the same size.
  • the drive load capacities of the bit line BL and the reference bit line RBL are equal, and the drive load capacities of the source line SL and the reference source line RSL are equal. Therefore, the bit line BL and the source line SL may be wired over the memory cell array 11 and the reference cell array 12 like the reference bit line RBL and the reference source line RSL shown in FIG. As a result, in the memory array 10, the drive load capacities of the bit line BL and the reference bit line RBL are equal, and the drive load capacities of the source line SL and the reference source line RSL are equal. It becomes.
  • At least one of the bit line BL and the source line SL extends over the memory cell array 11 and the reference cell array 12, and at least one of the reference bit line RBL and the reference source line RSL extends over the memory cell array 11 and the reference cell array 12. It may be.
  • the source terminal of the dummy reference cell transistor DT may be connected to the ground voltage VSS (0 V).
  • VSS ground voltage
  • the reference word line RWL when the reference word line RWL is driven, a channel is formed in the dummy reference cell transistor DT connected to the reference word line RWL, similarly to the cell transistor of the non-selected memory cell.
  • the non-selected memory cell is a memory cell connected to the non-selected bit line BL and the non-selected source line SL to which the ground voltage VSS is supplied. Therefore, since the gate load capacitances of the cell transistors of the non-selected memory cells and the dummy reference cell transistors are the same, the drive load capacitances of the word line WL and the reference word line RWL are more approximate. Therefore, it is possible to perform a high-speed read operation with higher accuracy.
  • bit line BL and the reference bit line RBL are made equal, and the drive load capacities of the source line SL and the reference source line RSL are made equal.
  • bit line BL and the source line SL may be wired over the memory cell array 11 and the reference cell array 12.
  • FIG. 10 is a block diagram showing another example of the memory array of FIG.
  • the memory array 10 of FIG. 10 differs from the memory array 10 of FIG. 1 in that the fixed resistance element block 13 and the reference cell transistor block 14 are located in the left-right direction in the drawing.
  • the reference word line RWL is not wired to the fixed resistance element block 13 with polysilicon, but is wired with a metal wiring on the upper layer, for example, and connected to the polysilicon in the reference cell transistor block 14.
  • the fixed resistance element block 13 including the fixed resistance elements R0 to Rq can be arranged in the left region of the reference cell transistor block 14 in the drawing.
  • the fixed resistance element block 13 is arranged between the memory cell array 11 and the reference cell transistor block 14, but it is not always necessary to arrange so. Further, as shown in FIG. 10, the fixed resistance elements R0 to Rq may be arranged in parallel with the reference bit line RBL.
  • FIG. 11 is a diagram showing another configuration example of the fixed resistance element block according to the memory array shown in FIG.
  • the fixed resistance elements R may be arranged over a plurality of columns and connected to each other with a bent wiring. Good.
  • each column of the fixed resistance elements R is parallel to the reference bit line RBL.
  • the location and the number of times of bending the fixed resistance element R are arbitrary.
  • at least one fixed resistance element R may be configured in parallel connection. That is, the fixed resistance element block 13 of FIG. 11 is the same as FIG. 8 except that the direction in which the fixed resistance element R is arranged is different from that of FIG.
  • a plurality of fixed resistance elements R may be arranged as shown in FIG. 8, or may be arranged as shown in FIG.
  • the non-volatile semiconductor memory device of this invention is not limited only to the above illustration, Various changes etc. were added within the range which does not deviate from the summary of this invention. It is also effective for things.
  • the nonvolatile semiconductor memory device includes a magnetoresistive change-type nonvolatile memory (MRAM), a phase change-type nonvolatile memory (PRAM), and a ferroelectric-type nonvolatile memory.
  • MRAM magnetoresistive change-type nonvolatile memory
  • PRAM phase change-type nonvolatile memory
  • ferroelectric-type nonvolatile memory ferroelectric-type nonvolatile memory.
  • the present invention is also applicable to a memory (FeRAM: Ferroelectric Random Access Memory).
  • connection points of the plurality of fixed resistance elements R connected in series and the drains of the plurality of reference cell transistors T are connected to each other. Not all of the connection points need to be connected to the drain of each reference cell transistor T.
  • the connection wiring between the connection point of the fixed resistance elements R2 and R3 and the drain of the reference cell transistor T2 may be omitted, and the reference cell transistor T2 may be omitted.
  • the first data line may be the source line SL
  • the second data line may be the bit line BL
  • the first reference data line is a reference source line RSL
  • the second reference data line is a reference bit line RBL.
  • each memory cell MC one end of the cell transistor is connected to the bit line BL, and one end of the resistance variable element is connected to the source line SL. Further, the drain terminal of each reference cell transistor T is connected in common to the reference bit line RBL, and the source terminal is one of connection points of the fixed resistance elements R0 to Rq, or the left end of the fixed resistance element block 13 ( It is connected to the fixed resistance element Rq). Then, the right end (fixed resistance element R0) of the fixed resistance element block 13 may be connected to the reference source line RSL.
  • bit line BL, the source line SL, the reference bit line RBL, and the reference source line RSL are arranged in the column direction orthogonal to the word line WL and the reference word line RWL arranged in the row direction.
  • any one of the bit line BL, the source line SL, the reference bit line RBL, and the reference source line RSL may be arranged in the row direction similarly to the word line WL and the reference word line RWL.
  • nonvolatile semiconductor memory device can generate a highly accurate reference current and can reduce the circuit area, it is useful for various electronic devices that require miniaturization and high performance.

Abstract

　不揮発性半導体記憶装置は、直列接続された複数の固定抵抗素子（Ｒ）と、複数のリファレンスセルトランジスタ（Ｔ）と、そのゲートに接続されたリファレンスワード線（ＲＷＬ）と、複数の固定抵抗素子（Ｒ）が配置された抵抗経路の一端に接続された第１のリファレンスデータ線（ＲＢＬ）と、複数のリファレンスセルトランジスタ（Ｔ）の一端に共通に接続された第２のリファレンスデータ線（ＲＳＬ）とを備え、複数のリファレンスセルトランジスタ（Ｔ）の他端は、固定抵抗素子（Ｒ）の間のいずれか１つ、または抵抗経路の他端に接続されている。

Description

不揮発性半導体記憶装置
　本発明は、不揮発性半導体記憶装置に関し、特に、回路面積を縮小する技術に関する。
　近年、電子機器として、特に携帯電話(スマートフォンを含む)、携帯音楽プレーヤー、デジタルカメラ、タブレット端末等の需要増に伴い、不揮発性半導体記憶装置の需要が高まっており、大容量化、小型化、高速書き換え、高速読み出し、および低消費電力動作を実現する技術開発が盛んに行われている。
　現在、不揮発性メモリの主力はフラッシュメモリである。フラッシュメモリでは、データの書き換え時間はマイクロ秒、あるいはミリ秒オーダーであり、また、データの書き換えに必要な電圧は１０Ｖ以上である。そのため、これらの要因によって、フラッシュメモリを搭載したセット機器の性能向上が阻害される場合があった。
　近年フラッシュメモリと比べて高速・低消費電力での書き換えが可能な新規な不揮発性メモリの開発が盛んに行われている。例えば、記憶素子として抵抗変化型素子を用いた抵抗変化型メモリ(ＲｅＲＡＭ：Resistive Random Access Memory)等がある。抵抗変化型メモリは、データの書き換え時間がナノ秒オーダーであり、書き換え時に必要な電圧が１．８Ｖ程度であることから、フラッシュメモリよりも高速化かつ低消費電力化が可能である。
　特許文献１には、ＲｅＲＡＭの回路構成が開示されている。ＲｅＲＡＭのメモリセルは抵抗変化型素子とセルトランジスタとの直列接続で構成される。ＲｅＲＡＭは、抵抗変化型素子の抵抗値を、例えば１ＫΩから１ＭΩの範囲において、低抵抗値あるいは高抵抗値に設定することで“０”データまたは“１”データを記憶する。
　抵抗変化型素子が低抵抗状態である場合には、メモリセル電流が多く流れるが、高抵抗状態である場合には、メモリセル電流が少なくなる。このように、抵抗変化型素子の状態に応じてメモリセル電流が変化することを利用して、メモリセル電流の差異をセンスアンプ回路で検知することで、メモリセルに格納されたデータが読み出される。
　ここで、センスアンプ回路でメモリセル電流の差異を判定するために、基準電流（リファレンス電流）を生成するためのリファレンスセルが用いられる。センスアンプ回路はメモリセル電流とリファレンス電流とを比較することで、メモリセルに格納されたデータを判定する。リファレンスセルは、例えばポリシリコン抵抗素子で形成される固定抵抗素子とセルトランジスタとが直列接続されて構成される（例えば、非特許文献１参照）。この固定抵抗素子の抵抗値を、メモリセルの抵抗変化型素子に設定される低抵抗値と高抵抗値との中間値に設定することで、読み出し動作時のリファレンス電流値が、“０”データおよび“１”データを表すメモリセル電流値の中間値となる。これにより、センスアンプ回路は、メモリセルに格納されたデータを判定することが可能となる。
　ＲｅＲＡＭでは、読み出し動作時において、複数種類のリファレンス電流が生成される。例えば、読み出し判定電流として、通常の読み出し判定電流、書き換え時のベリファイ読み出しで使用されるプログラムベリファイ判定電流、およびイレーズベリファイ判定電流等の複数種類の電流が生成される。さらに、通常読み出し、プログラムベリファイおよびイレーズベリファイに係る判定電流がチップ毎にばらつくことを補正するために、各々の判定電流を補正するためのリファレンス電流が複数種類生成される場合もある。
　例えば、特許文献１の図４の構成では、固定抵抗素子とセルトランジスタとが直列接続された回路を４つ備えたリファレンスセルにおいて、どのセルトランジスタを選択するかによって、異なるリファレンス電流を生成することができる。したがって、通常読み出し、プログラムベリファイ、イレーズベリファイの各動作に応じて所望のセルトランジスタを選択することで、必要なリファレンス電流を生成することできる。
特開２００４－２３４７０７号公報
大塚渉、外８名、"A 4Mb Conductive-Bridge Resistive Memory with 2.3GB/sRead-Throughput and 216MB/sProgram Throughput"，2011 IEEE International Solid-State Circuits Conference Digest of Technical Papers, ２０１１年２月，P210-211
　しかしながら、特許文献１のＲｅＲＡＭには以下のような課題がある。具体的に、複数種類のリファレンス電流を生成するためには、上述したように、抵抗値が例えば１ＫΩ～１ＭΩの範囲にある複数の固定抵抗素子をリファレンスセルに配置する必要がある。一般に、半導体装置に配置される固定抵抗素子にはポリシリコンで形成された固定抵抗素子（ポリシリコン抵抗素子）が用いられる。一般的なポリシリコン抵抗素子のシート抵抗値は数百Ωから１ＫΩ程度であるため、リファレンスセルの固定抵抗素子としてポリシリコン抵抗素子を用いて、抵抗値が１ＫΩから１ＭΩの範囲にある複数の固定抵抗素子を構成するためには、多くのポリシリコン抵抗素子が必要となる。そのため、ＲｅＲＡＭの回路面積が増大してしまう。
　一方、専用の半導体プロセスにより超高抵抗の抵抗素子で固定抵抗素子を構成するようにすれば、多数のポリシリコン抵抗素子を設ける必要がなくなるため、回路面積を縮小することができる。しかし、この手法では、抵抗変化型メモリの製造プロセスフローが増大し、製造コストおよびチップコストが増大してしまう。
　かかる点に鑑みて、本発明は、複数種類のリファレンス電流の生成が可能で、かつ回路面積を縮小することができる不揮発性半導体記憶装置を提供することを目的とする。
　上記課題を解決するため本発明によって次のような解決手段を講じた。すなわち、不揮発性半導体記憶装置は、行列状に配置され、セルトランジスタと前記セルトランジスタの一端に接続された抵抗変化メモリ素子とをそれぞれ含む複数のメモリセルと、前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれる抵抗変化メモリ素子に共通に接続された複数の第１のデータ線と、前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれるセルトランジスタの他端に共通に接続された複数の第２のデータ線と、直列接続された複数の固定抵抗素子と、複数のリファレンスセルトランジスタと、前記複数のリファレンスセルトランジスタに対応して設けられ、当該対応するリファレンスセルトランジスタのゲートに接続された複数のリファレンスワード線と、前記複数の固定抵抗素子が配置された抵抗経路の一端に接続された第１のリファレンスデータ線と、前記複数のリファレンスセルトランジスタの一端に共通に接続された第２のリファレンスデータ線とを備えている。そして、前記複数のリファレンスセルトランジスタの他端は、前記固定抵抗素子同士の接続点のうちいずれか１つ、または前記抵抗経路の他端に接続されている。
　これによると、直列接続された複数の固定抵抗素子が配置された抵抗経路の一端には第１のリファレンスデータ線が接続されている。各リファレンスセルトランジスタは、第２のリファレンスデータ線と、固定抵抗素子同士の接続点のうちいずれか１つ、または抵抗経路の他端との間に接続されている。また、各リファレンスセルトランジスタのゲートにはそれぞれ、対応するリファレンスワード線が接続されている。
　リファレンスワード線を駆動すると、対応するリファレンスセルトランジスタが導通し、第２のリファレンスデータ線、導通状態のリファレンスセルトランジスタ、それに接続されている固定抵抗素子、および第１のリファレンスデータ線を介した経路が形成される。当該経路の抵抗値は、経路に含まれる固定抵抗素子の数に応じて決まるため、どのリファレンスワード線を駆動するかによって経路の抵抗値を切り替えることができる。これにより、第１および第２のリファレンスデータ線に所定の電圧を印加することで、当該経路に、その抵抗値に応じた電流（リファレンス電流）が流れる。
　また、各経路の抵抗値は、直列接続された複数の固定抵抗素子のうち、その経路に、どの固定抵抗素子が含まれるかによって定まる。すなわち、複数の経路で固定抵抗素子を共有することができる。
　したがって、リファレンス電流を生成するための固定抵抗素子の個数を削減することができるため、不揮発性半導体記憶装置の回路面積を縮小することができる。
　また、前記複数の固定抵抗素子、前記複数のワード線、および前記複数のリファレンスワード線は同等の材料で形成されていることが好ましく、前記複数の固定抵抗素子は、前記複数のワード線および前記複数のリファレンスワード線の少なくとも一方と並行して配置されていることが好ましい。
　これによると、複数の固定抵抗素子および複数のリファレンスワード線を、ワード線と同じ材料で形成するとともに、直列接続された複数の固定抵抗素子を、ワード線あるいはリファレンスワード線と並行して配置することで、各固定抵抗素子の効率的な配置が可能となる。
　本発明によると、複数種類のリファレンス電流の生成が可能で、かつ回路面積が縮小可能な不揮発性半導体記憶装置を提供することができる。
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の主要部であるメモリアレイの構成図である。 図２は、図１のメモリアレイを備えた不揮発性半導体記憶装置の全体構成を示すブロック図である。 図３は、図１のメモリアレイに含まれるメモリセルの構成例を示す図である。 図４は、図３に示すメモリセルの断面図である。 図５は、図２の不揮発性半導体記憶装置の各動作モードとメモリセルに印加される電圧との関係を示す図である。 図６は、図２の不揮発性半導体記憶装置の読み出し動作時における選択メモリセルおよび選択リファレンスセルの一例を示す図である。 図７は、図２の不揮発性半導体記憶装置を簡略化した例を示す図である。 図８は、図１のリファレンスセルアレイに含まれる固定抵抗素子ブロックの別の構成例を示す図である。 図９は、図１のリファレンスセルトランジスタブロックにダミートランジスタを配置した場合の構成図である。 図１０は、図１のメモリアレイの別の例を示す構成図である。 図１１は、図１０のメモリアレイに係る固定抵抗素子ブロックの別の構成例を示す図である。
　以下、本発明の一実施形態について、図面を参照して説明する。
　図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の主要部であるメモリアレイの構成図である。図２は、図１に示すメモリアレイを備えた不揮発性半導体記憶装置の全体構成を示す図である。まず、不揮発性半導体記憶装置の全体構成について説明し、その後、本実施形態のメモリアレイの詳細について説明する。
　図２に示すように、不揮発性半導体記憶装置は、メモリアレイ１０と、ワード線ドライバ２０と、カラムゲート２１と、センスアンプ２２と、ライトドライバ２３と、制御回路２４と、複数のワード線ＷＬ０～ＷＬｎ（適宜、ＷＬと略記する。）と、第１のデータ線である複数のビット線ＢＬ０～ＢＬｍ（適宜、ＢＬと略記する。）と、第２のデータ線である複数のソース線ＳＬ０～ＳＬｍ（適宜、ＳＬと略記する。）と、複数のリファレンスワード線ＲＷＬ０～ＲＷＬｐ（適宜、ＲＷＬと略記する。）と、第１のリファレンスデータ線であるリファレンスビット線ＲＢＬと、第２のリファレンスデータ線であるリファレンスソース線ＲＳＬとを備えている。なお、ワード線ＷＬの添字であるｎ、ソース線ＳＬとビット線ＢＬとの添字であるｍ、ならびにリファレンスワード線ＲＷＬの添字であるｐは自然数である。
　メモリアレイ１０には、データを格納する複数のメモリセルと、読み出し動作時のリファレンス電流を生成する複数のリファレンスセルとが配置されている。また、メモリアレイ１０内のメモリセルには、ワード線ＷＬ０～ＷＬｎ、ビット線ＢＬ０～ＢＬｍ、およびソース線ＳＬ０～ＳＬｍが接続され、リファレンスセルには、リファレンスワード線ＲＷＬ０～ＲＷＬｐ、リファレンスビット線ＲＢＬ、リファレンスソース線ＲＳＬが接続されている。
　ワード線ドライバ２０は、図示しない入力アドレス信号を受けて、その入力アドレス信号によって特定されるワード線ＷＬおよびリファレンスワード線ＲＷＬを選択して駆動する回路である。
　カラムゲート２１は、図示しない入力アドレス信号を受けて、その入力アドレス信号によって特定されるビット線ＢＬ、ソース線ＳＬ、リファレンスビット線ＲＢＬ、およびリファレンスソース線ＲＳＬを選択し、後述するセンスアンプ２２またはライトドライバ２３に接続する回路である。
　センスアンプ２２は、メモリアレイ１０内のメモリセルから読み出されたデータが“０”データであるか“１”データであるかを判定する回路である。カラムゲート２１によって、ビット線ＢＬ０～ＢＬｍのうちの１本が選択されるとともに、リファレンスビット線ＲＢＬと選択されたビット線ＢＬとがセンスアンプ２２に接続されることで、メモリセルからデータの読み出しが行われる。
　ライトドライバ２３は、メモリセルに対するデータの書き換え動作を行うときに、そのメモリセルに書き換え電圧を印加する回路である。具体的に、ライトドライバ２３は、カラムゲート２１によって選択されたビット線ＢＬあるいはソース線ＳＬに、メモリセルに対して書き換え動作を行う場合には正の電圧を、書き換え動作を行わない場合には接地電圧を印加する。ライトドライバ２３から供給された電圧は、カラムゲート２１を介して、選択されたビット線ＢＬあるいはソース線ＳＬに印加される。
　制御回路２４は、メモリアレイ１０に対する、データの読み出しや書き換えといった各種動作モードを制御する回路であり、ワード線ドライバ２０、カラムゲート２１、センスアンプ２２、およびライトドライバ２３を、動作モードに応じて制御する。
　図１に戻り、メモリアレイ１０は、複数のメモリセルＭＣがマトリクス状に配置されたメモリセルアレイ１１と、読み出し動作時のリファレンス電流を生成する複数のリファレンスセルが配置されたリファレンスセルアレイ１２とで構成される。
　メモリセルアレイ１１は、複数のメモリセルＭＣと、ワード線ＷＬ０～ＷＬｎと、ビット線ＢＬ０～ＢＬｍと、ソース線ＳＬ０～ＳＬｍとを備えている。
　メモリセルＭＣは、抵抗変化メモリ素子とセルトランジスタとが直列接続されて構成される。ここで、抵抗変化メモリ素子とは、抵抗値の変化を利用してデータを記録することができるメモリ素子のことである。
　ワード線ＷＬは、各行のメモリセルＭＣに対応して配置され、同一行のメモリセルＭＣに含まれるセルトランジスタのゲートに接続されている。ビット線ＢＬは、各列のメモリセルＭＣに対応して配置され、同一列のメモリセルＭＣに含まれる抵抗変化メモリ素子の一端に接続されている。ソース線ＳＬは、各列のメモリセルＭＣに対応して配置され、同一列のセルトランジスタの一端に接続されている。すなわち、メモリセルアレイ１１は（ｎ＋１）×（ｍ＋１）個のメモリセルＭＣで構成されている。なお、本実施形態では、メモリセルアレイ１１内に、リファレンスビット線ＲＢＬに接続されたダミーメモリセルＤＭＣを配置しているが、ダミーメモリセルＤＭＣを省略してもよい。ダミーメモリセルＤＭＣとは、データの読み出し動作時にリファレンス電流が流れるリファレンスビット線ＲＢＬの配線負荷と、メモリセル電流が流れるビット線ＢＬの配線負荷とを等しくするために配置されるメモリセルであり、データを格納しないメモリセルである。メモリセルＭＣおよびダミーメモリセルＤＭＣの構成は同一である。
　図３は、本実施形態に係るメモリセルの構成例を示す図である。本実施形態では、抵抗変化メモリ素子として抵抗変化型素子ＲＲを用いた抵抗変化型メモリ(ＲｅＲＡＭ)を一例として説明する。
　メモリセルＭＣは、抵抗変化型素子ＲＲとセルトランジスタＴＣとが直列接続されて構成されている。そして、ワード線ＷＬはセルトランジスタＴＣのゲート端子に接続され、ビット線ＢＬは抵抗変化型素子ＲＲに接続され、ソース線ＳＬはセルトランジスタＴＣのソース端子に接続される。
　なお、本実施形態では、ビット線ＢＬに抵抗変化型素子ＲＲが、ソース線ＳＬにセルトランジスタＴＣが接続された構成について説明しているが、ビット線ＢＬにセルトランジスタＴＣが、ソース線ＳＬに抵抗変化型素子ＲＲが接続されていてもよい。つまり、本実施形態に係るメモリセルは、１つのセルトランジスタＴＣと１つの抵抗変化型素子ＲＲから構成される、いわゆる１Ｔ１Ｒ型の抵抗変化型メモリセルである。
　図４は、図３に示すメモリセルの断面図である。メモリセルＭＣにおいて、半導体基板３０上に拡散領域３１ａ，３１ｂが形成されており、拡散領域３１ａがセルトランジスタＴＣのソース端子として、拡散領域３１ｂがセルトランジスタＴＣのドレイン端子として作用する。拡散領域３１ａ，３１ｂ間がセルトランジスタＴＣのチャネル領域として作用し、このチャネル領域上に酸化膜３２と、例えばポリシリコンであるゲート電極３３（ワード線ＷＬ）とが形成されることで、セルトランジスタＴＣとして作用する。
　セルトランジスタＴＣのソース端子３１ａは、ビア３４ａを介して第１配線層３５ａであるソース線ＳＬに接続される。セルトランジスタＴＣのドレイン端子３１ｂは、ビア３４ｂを介して第１配線層３５ｂに接続される。第１配線層３５ｂは、ビア３６を介して第２配線層３７に接続され、さらに、第２配線層３７は、ビア３８を介して抵抗変化型素子ＲＲに接続される。
　抵抗変化型素子ＲＲは、下部電極３９、抵抗変化層４０、および上部電極４１から構成される。抵抗変化型素子ＲＲは、ビア４２を介して第３配線層４３であるビット線ＢＬに接続される。
　図１に戻り、リファレンスセルアレイ１２は、リファレンスワード線ＲＷＬ０～ＲＷＬｐと、リファレンスビット線ＲＢＬと、リファレンスソース線ＲＳＬとを備えている。また、リファレンスセルアレイ１２は、固定抵抗素子ブロック１３とリファレンスセルトランジスタブロック１４とを備えている。なお、リファレンスセルアレイ１２は、メモリセルアレイ１１の列方向の少なくとも一方に隣り合って配置されている。
　固定抵抗素子ブロック１３は、複数の固定抵抗素子Ｒ０～Ｒｑ（適宜、Ｒと略記する。）が直列接続されて構成されており、抵抗経路を形成している。抵抗経路の一端、つまり固定抵抗素子Ｒ０の一端はリファレンスビット線ＲＢＬに接続される。また、直列接続された複数の固定抵抗素子Ｒ０～Ｒｑの間は、後述するリファレンスセルトランジスタブロック１４のリファレンスセルトランジスタＴ０～Ｔｐ（適宜、Ｔと略記する。）の一端に各々接続されている。なお、固定抵抗素子Ｒの添字であるｑおよびリファレンスセルトランジスタＴの添字であるｐは自然数である。
　リファレンスセルトランジスタブロック１４は、複数のリファレンスセルトランジスタＴ０～Ｔｐにより構成されている。リファレンスセルトランジスタＴは、リファレンスワード線ＲＷＬに対応して設けられており、ゲート端子が対応するリファレンスワード線ＲＷＬ０～ＲＷＬｐに接続されている。リファレンスセルトランジスタＴのソース端子はリファレンスソース線ＲＳＬに共通に接続され、ドレイン端子はそれぞれ複数の固定抵抗素子Ｒの間のいずれか１つに接続される。なお、リファレンスセルトランジスタＴｐのドレイン端子は、抵抗経路の他端（固定抵抗素子Ｒｑ）に接続されている。また、どのリファレンスセルトランジスタＴを、どの固定抵抗素子Ｒに接続するかは任意である。
　ここで、一般的に、半導体装置に用いられる固定抵抗素子は、ポリシリコン抵抗素子で形成されることが多い。したがって、本実施形態では固定抵抗素子Ｒとしてポリシリコン抵抗素子を用いる場合について説明するが、ポリシリコン抵抗素子以外の抵抗素子として、拡散抵抗素子などを用いてもよい。
　また、直列接続された固定抵抗素子Ｒは、ワード線ＷＬおよびリファレンスワード線ＲＷＬに対して並行に配置されていることが好ましい。これは、固定抵抗素子Ｒの材料であるポリシリコンと、ワード線ＷＬおよびリファレンスワード線ＲＷＬのゲート電極材料であるポリシリコンとが同じであるため、並行して配置することで固定抵抗素子Ｒのレイアウト配置を効率的に行うことが可能となり、固定抵抗素子ブロック１３の面積縮小を図ることができるからである。なお、直列接続された固定抵抗素子Ｒは、ワード線ＷＬおよびリファレンスワード線ＲＷＬの少なくとも一方に並行して配置されていてもよい。つまり、ワード線ＷＬおよびリファレンスワード線ＲＷＬは必ずしも並行して配置されていなくてもよい。
　リファレンスセルアレイ１２は、固定抵抗素子ＲとリファレンスセルトランジスタＴとの直列接続で構成された、（ｐ＋１）個の固定抵抗値が異なるリファレンスセルを備えている。リファレンスワード線ＲＷＬのいずれかを駆動することで、対応するリファレンスセルを選択することが可能である。例えば、リファレンスワード線ＲＷＬ０を駆動すると、固定抵抗素子Ｒ０とリファレンスセルトランジスタＴ０とで構成されるリファレンスセルが選択される。このとき、リファレンスビット線ＲＢＬ、固定抵抗素子Ｒ０、リファレンスセルトランジスタＴ０、およびリファレンスソース線ＲＳＬが接続される電流経路が形成される。
　また、リファレンスワード線ＲＷＬ１を駆動すると、固定抵抗素子Ｒ０，Ｒ１とリファレンスセルトランジスタＴ１とで構成されるリファレンスセルが選択される。これにより、リファレンスビット線ＲＢＬ、固定抵抗素子Ｒ０，Ｒ１、リファレンスセルトランジスタＴ１およびリファレンスソース線ＲＳＬが接続される電流経路が形成される。
　リファレンスワード線ＲＷＬ２を駆動すると、リファレンスビット線ＲＢＬ、固定抵抗素子Ｒ０，Ｒ１，Ｒ２、リファレンスセルトランジスタＴ２およびリファレンスソース線ＲＳＬが接続される電流経路が形成される。リファレンスワード線ＲＷＬ３を駆動すると、リファレンスビット線ＲＢＬ、固定抵抗素子Ｒ０～Ｒ３、リファレンスセルトランジスタＴ３およびリファレンスソース線ＲＳＬが接続される電流経路が形成される。
　リファレンスワード線ＲＷＬｐ－１を駆動すると、リファレンスビット線ＲＢＬ、固定抵抗素子Ｒ０～Ｒｑ－１、リファレンスセルトランジスタＴｐ－１およびリファレンスソース線ＲＳＬが接続される電流経路が形成される。リファレンスワード線ＲＷＬｐを駆動すると、リファレンスビット線ＲＢＬ、固定抵抗素子Ｒ０～Ｒｑ、リファレンスセルトランジスタＴｐおよびリファレンスソース線ＲＳＬが接続される電流経路が形成される。
　このように、駆動するリファレンスワード線ＲＷＬによって、抵抗値が異なる複数種類の電流経路が形成されるが、各電流経路において固定抵抗素子Ｒを共有することができる。つまり、本実施形態のリファレンスセルアレイ１２は、複数のリファレンスセルによって固定抵抗素子Ｒを共有する構成となっている。
　そして、センスアンプ２２から例えばリファレンスビット線ＲＢＬに電圧を印加することで、電流経路にその抵抗値に応じたリファレンス電流が流れる。
　以上のように、リファレンスセルアレイ１２において、リファレンスワード線ＲＷＬ０～ＲＷＬｐのいずれかを駆動することで、固定抵抗値が異なるリファレンスセルを選択することが可能となる。すなわち、読み出し動作時に複数種類のリファレンス電流を生成・供給することが可能となる。
　次に、本実施形態に係る不揮発性半導体記憶装置の動作について図５～図７を用いて説明する。
　図５は、本実施形態に係る不揮発性半導体記憶装置の各動作モードとメモリセルに印加される電圧との関係を示す図である。
　図５において、データの読み出し動作時には、ワード線ＷＬにゲート電圧Ｖｇ＿ｒｅａｄ（例えば１．８Ｖ）を印加することでセルトランジスタＴＣを導通状態にして、ビット線ＢＬにドレイン電圧Ｖｒｅａｄ（例えば０．４Ｖ）を印加し、ソース線ＳＬに接地電圧ＶＳＳ（０Ｖ）を印加する。抵抗変化型素子ＲＲが高抵抗状態（リセットあるいはプログラム状態）である場合、メモリセル電流は少ない。一方、抵抗変化型素子ＲＲが低抵抗状態（セットあるいはイレーズ状態）である場合はメモリセル電流が多くなるため、センスアンプ２２でこれら電流値の差異を判定することでメモリセルＭＣに格納されたデータがわかる。
　リセット動作時（プログラム動作）には、ワード線ＷＬにゲート電圧Ｖｇ＿ｒｅｓｅｔ（例えば２．４Ｖ）を印加することでセルトランジスタＴＣを導通状態にして、ビット線ＢＬにドレイン電圧Ｖｒｅｓｅｔ（例えば２．４Ｖ）を印加し、ソース線ＳＬに接地電圧ＶＳＳ（０Ｖ）を印加する。これにより、抵抗変化型素子ＲＲの上部電極に正電圧が印加されるため、抵抗変化型素子ＲＲが高抵抗状態（“０”データ）に抵抗変化する。
　また、セット動作時(イレーズ動作)には、ワード線ＷＬにゲート電圧Ｖｇ＿ｓｅｔ（例えば２．４Ｖ）を印加することでセルトランジスタＴＣを導通状態にし、ビット線ＢＬに接地電圧ＶＳＳ（０Ｖ）を印加し、ソース線ＳＬにソース電圧Ｖｓｅｔ（例えば２．４Ｖ）を印加する。これにより、抵抗変化型素子ＲＲの下部電極に正電圧が印加されるため、抵抗変化型素子ＲＲが低抵抗状態（“１”データ）に抵抗変化する。
　なお、リファレンスセルアレイ１２において、リセット動作時には、電流経路の抵抗値が例えば８０ＫΩとなるようにリファレンスセルが選択される。一方、セット動作時には、電流経路の抵抗値が例えば２０ＫΩとなるようにリファレンスセルが選択される。そして、読み出し動作時には、電流経路の抵抗値が、リセット動作時およびセット動作時における電流経路の抵抗値の中間値として、例えば４０ＫΩとなるようにリファレンスセルが選択される。
　図６は、本実施形態に係る不揮発性半導体記憶装置の読み出し動作時における選択メモリセルおよび選択リファレンスセルの一例を示す図である。
　図６では、メモリセルアレイ１１のワード線ＷＬ０およびビット線ＢＬ０に接続されるメモリセルＭＣが選択され、リファレンスセルアレイ１２のリファレンスワード線ＲＷＬ０に接続されるリファレンスセルＲＭＣが選択された場合を示している。なお、ソース線ＳＬ０およびリファレンスソース線ＲＳＬは、読み出し動作時には接地電圧ＶＳＳ（０Ｖ）に接続されるため、図６では、ソース線ＳＬおよびリファレンスソース線ＲＳＬを接地電圧ＶＳＳとして図示している。
　まず、カラムゲート２１によって、ビット線ＢＬ０とリファレンスビット線ＲＢＬとがセンスアンプ２２に接続される。ワード線ＷＬ０とリファレンスワード線ＲＷＬ０とが駆動され、センスアンプ２２がビット線ＢＬ０およびリファレンスビット線ＲＢＬにドレイン電圧(例えば０．４Ｖ)を印加することで、メモリセルＭＣには抵抗変化型素子ＲＲの抵抗値に応じたメモリセル電流が流れるとともに、リファレンスセルＲＭＣには固定抵抗素子Ｒ０の抵抗値に応じたリファレンス電流が流れる。
　メモリセル電流がリファレンス電流よりも少ない場合、すなわち抵抗変化型素子ＲＲが高抵抗状態である場合、センスアンプ２２は“０”データを出力する。一方、メモリセル電流がリファレンス電流よりも多い場合、すなわち抵抗変化型素子ＲＲが低抵抗状態である場合、センスアンプ２２は“１”データを出力する。このようにして、メモリセルＭＣからデータの読み出しが行われる。
　なお、読み出し動作時において、メモリセル電流とリファレンス電流との差電流が抵抗変化型素子ＲＲの抵抗値と固定抵抗素子Ｒ０の抵抗値との差異のみに依存することが望ましいので、セルトランジスタＴＣとリファレンスセルトランジスタＴ０は同一特性であることが望ましい。具体的に、セルトランジスタＴＣおよびリファレンスセルトランジスタＴ０のゲート酸化膜厚が同一であればよい。あるいは、セルトランジスタＴＣのゲートチャネル長およびゲートチャネル幅とリファレンスセルトランジスタＴ０のゲートチャネル長およびゲートチャネル幅とが同一であればよい。
　図７は、本実施形態に係る不揮発性半導体記憶装置を簡略化した例を示す図である。図７は、図６に示す構成例よりもリファレンスセルアレイ１２の回路構成を詳細に図示している。図７に示すように、本実施形態に係るリファレンスセルアレイ１２では、複数のリファレンスセルによって、固定抵抗素子Ｒを共用化するために、リファレンスセルトランジスタＴ０～Ｔ３のドレイン端子が、直列接続された固定抵抗素子Ｒ０～Ｒ３の固定抵抗素子間の異なるノードに接続されている。このような構成により、例えば、リファレンスセルトランジスタＴ３が導通状態である場合と、リファレンスセルトランジスタＴ２が導通状態である場合とにおける異なる電流経路において、固定抵抗素子Ｒ０～Ｒ２を共有することができる。
　したがって、複数種類のリファレンス電流を生成する場合でも、固定抵抗素子の数を削減することができる。この点について以下に説明する。
　特許文献１の図４に示す構成では、リファレンスセル内に、トランジスタと固定抵抗素子とが直列接続された４つの回路が独立して配置されている。そして、いずれかの回路のトランジスタが選択されることで、そのトランジスタに接続された固定抵抗素子の抵抗値に応じたリファレンス電流が生成される。
　ここで、前述したように、一般に、固定抵抗素子はポリシリコンで形成されることが多い。説明の便宜上、１つのポリシリコン抵抗素子の抵抗値を１ＫΩとする。また、特許文献１の図４に示す、独立した４つの回路の抵抗値は、それぞれ１０ＫΩ，２０ＫΩ，４０ＫΩ，８０ＫΩであるとする。この場合、ポリシリコン抵抗素子を用いて、これら４つの抵抗値を有する固定抵抗素子をそれぞれ構成しようとすると、必要なポリシリコン抵抗素子の数は、各回路の抵抗値分だけ必要となる。すなわち、１０＋２０＋４０＋８０＝１５０個必要となる。
　これに対して本実施形態では、ポリシリコン抵抗素子である固定抵抗素子Ｒを、複数のリファレンスセルで共有することができるため、例えば、１つの固定抵抗素子Ｒの抵抗値を１ＫΩとすると、直列接続された複数の固定抵抗素子Ｒの合成抵抗値が最大で例えば８０ＫΩとなるように、固定抵抗素子Ｒの数を決定すればよい。つまり８０個の固定抵抗素子Ｒを直列接続すればよい。したがって、例えば、抵抗値が１０ＫΩである電流経路を構成する場合、その電流経路に固定抵抗素子Ｒ０～Ｒ９が含まれるよう、リファレンスセルトランジスタＴと固定抵抗素子Ｒとが接続されるよう構成すればよい。
　以上のように、本実施形態によると、複数のリファレンスセルで、固定抵抗素子Ｒを共有することができるため、リファレンスセルアレイ１２の回路面積の増大を抑えながら、複数種類の抵抗値を実現することができる。つまり、複数種類のリファレンス電流の生成が可能で、かつ不揮発性半導体記憶装置の回路面積を縮小することができる。
　なお、固定抵抗素子Ｒ０～Ｒｑの抵抗値は同一であることが好ましいが、それぞれ異なっていてもよい。つまり、固定抵抗素子Ｒ０～Ｒｑの抵抗値は任意に設定することができる。また、抵抗値を小さく設定し、かつ多くの固定抵抗素子Ｒを用いるほど、高精度なリファレンス電流の生成が可能となる。
　また、本実施形態に係るリファレンスセルアレイ１２において、固定抵抗素子ブロック１３は、複数の固定抵抗素子Ｒが一直線状に配置されてなくてもよい。
　図８は本実施形態に係るリファレンスセルアレイの固定抵抗素子ブロックの別の構成例を示す図である。
　例えば、レイアウトの関係などによって、直列接続された複数の固定抵抗素子Ｒを一直線状に配置することが困難である場合には、図８（ａ）に示すように、直列接続された固定抵抗素子Ｒを複数行にわたって配置し、各行同士を屈曲した配線で接続してもよい。なお、図８（ａ）において、固定抵抗素子Ｒを屈曲させる箇所や回数は任意である。
　また、固定抵抗素子Ｒ０～Ｒｑの少なくとも１つを、複数の固定抵抗素子の並列接続で構成してもよい。例えば、図８（ｂ）に示すように、固定抵抗素子Ｒ０～Ｒ３を、２つの固定抵抗素子を並列接続して構成してもよい。
　抵抗値が同じである固定抵抗素子Ｒを固定抵抗素子ブロック１３に配置した場合、固定抵抗素子Ｒの抵抗値以下の抵抗値を得ることができないが、２つの固定抵抗素子を並列接続して１つの固定抵抗素子Ｒを構成すれば、その合成抵抗値は半分となる。したがって、より精度の高い抵抗値を得ることが可能となる。なお、図８（ｂ）において、並列接続で構成する固定抵抗素子Ｒや、並列接続する固定抵抗素子の数は任意である。
　また、図１に示す不揮発性半導体記憶装置において、リファレンスワード線ＲＷＬにダミーリファレンスセルトランジスタを接続することが好ましい。
　図９は、本実施形態に係るリファレンスセルトランジスタブロックにダミーリファレンスセルトランジスタを配置した場合の構成図である。
　図９（ａ）に示すように、リファレンスセルトランジスタブロック１４には、複数のダミーリファレンスセルトランジスタＤＴとリファレンスセルトランジスタＴとがマトリクス状に配置されている。同一行に配置されたダミーリファレンスセルトランジスタＤＴおよびリファレンスセルトランジスタＴのゲートには、同一のリファレンスワード線ＲＷＬが接続されている。なお、ダミーリファレンスセルトランジスタＤＴのドレイン端子およびソース端子の少なくとも一方はオープンになっていてもよい。
　このような構成とすれば、データの読み出し動作時に、所定のワード線ＷＬと所定のリファレンスワード線ＲＷＬとが駆動された場合、そのワード線ＷＬおよびリファレンスワード線ＲＷＬの駆動負荷容量を同一にすることができる。これにより、ワード線ＷＬおよびリファレンスワード線ＲＷＬの、立ち上がりタイミングを同期させ、かつ立ち下りタイミングも同期させることができるため、高精度かつ高速の読み出し動作が可能となる。
　なお、ワード線ＷＬおよびリファレンスワード線ＲＷＬの負荷容量を同一にするために、１本のワード線ＷＬに接続されるセルトランジスタＴＣ（図１に示すダミーメモリセルＤＭＣのセルトランジスタを含む）の数と、１本のリファレンスワード線ＲＷＬに接続されるダミーリファレンスセルトランジスタＤＴの数およびリファレンスセルトランジスタＴの数の合計とが同一であることが好ましい。
　また、セルトランジスタＴＣ、リファレンスセルトランジスタＴ、およびダミーリファレンスセルトランジスタＤＴは同一のトランジスタであることが好ましい。すなわち、これらトランジスタのゲート酸化膜厚が同一サイズであるか、もしくはゲートチャネル長およびゲートチャネル幅のそれぞれが同一サイズであることが好ましい。
　さらに、ビット線ＢＬおよびリファレンスビット線ＲＢＬの駆動負荷容量が等しく、ソース線ＳＬおよびリファレンスソース線ＲＳＬの駆動負荷容量が等しいことが好ましい。そのため、ビット線ＢＬおよびソース線ＳＬを、図１に示すリファレンスビット線ＲＢＬおよびリファレンスソース線ＲＳＬのように、メモリセルアレイ１１およびリファレンスセルアレイ１２にわたって配線すればよい。これにより、メモリアレイ１０において、ビット線ＢＬおよびリファレンスビット線ＲＢＬの駆動負荷容量が等しくなり、ソース線ＳＬおよびリファレンスソース線ＲＳＬの駆動負荷容量が等しくなるため、高精度で高速の読み出し動作が可能となる。なお、ビット線ＢＬおよびソース線ＳＬのうち少なくとも一方が、メモリセルアレイ１１およびリファレンスセルアレイ１２にわたって延伸し、リファレンスビット線ＲＢＬおよびリファレンスソース線ＲＳＬのうち少なくとも一方がメモリセルアレイ１１およびリファレンスセルアレイ１２にわたって延伸していてもよい。
　また、図９（ｂ）に示すように、ダミーリファレンスセルトランジスタＤＴのソース端子を接地電圧ＶＳＳ（０Ｖ）に接続してもよい。これにより、リファレンスワード線ＲＷＬを駆動する際に、そのリファレンスワード線ＲＷＬに接続されているダミーリファレンスセルトランジスタＤＴには、非選択メモリセルのセルトランジスタと同様にチャネルが形成される。非選択メモリセルとは、接地電圧ＶＳＳが供給されている、非選択ビット線ＢＬと非選択ソース線ＳＬとに接続されているメモリセルである。したがって、非選択メモリセルのセルトランジスタおよびダミーリファレンスセルトランジスタのゲート負荷容量が同一になるため、ワード線ＷＬおよびリファレンスワード線ＲＷＬの駆動負荷容量がより近似する。したがって、さらなる高精度で高速の読み出し動作が可能となる。
　なお、図９（ｂ）では、ダミーリファレンスセルトランジスタＤＴのソース端子のみが接地電圧ＶＳＳに接続されている場合について説明したが、ダミーリファレンスセルトランジスタＤＴのドレイン端子のみ、あるいは、ダミーリファレンスセルトランジスタＤＴのソース端子およびドレイン端子の双方が接地電圧ＶＳＳに接続されていてもよい。
　また、図９（ｂ）においても、図９（ａ）と同様に、ビット線ＢＬおよびリファレンスビット線ＲＢＬの駆動負荷容量を等しく、ソース線ＳＬおよびリファレンスソース線ＲＳＬの駆動負荷容量を等しくするために、ビット線ＢＬおよびソース線ＳＬを、メモリセルアレイ１１およびリファレンスセルアレイ１２にわたって配線してもよい。
　図１０は、図１のメモリアレイの別の例を示す構成図である。図１０のメモリアレイ１０は、固定抵抗素子ブロック１３とリファレンスセルトランジスタブロック１４とが、図面上において左右方向に位置している点で、図１のメモリアレイ１０と異なる。図１０では、リファレンスワード線ＲＷＬは、固定抵抗素子ブロック１３にポリシリコンで配線するのではなく、例えば、その上層に金属配線で配線され、リファレンスセルトランジスタブロック１４においてポリシリコンに接続されている。このように接続することで、図１０に示すように、図面上において、リファレンスセルトランジスタブロック１４の左側の領域に、固定抵抗素子Ｒ０～Ｒｑを含む固定抵抗素子ブロック１３を配置することができる。
　つまり、図１では、メモリセルアレイ１１とリファレンスセルトランジスタブロック１４との間に固定抵抗素子ブロック１３を配置しているが、必ずしもそのように配置しなくてもよい。また、図１０に示すように、固定抵抗素子Ｒ０～Ｒｑを、リファレンスビット線ＲＢＬに並行するように配置してもよい。
　図１１は、図１０に示すメモリアレイに係る固定抵抗素子ブロックの別の構成例を示す図である。複数の固定抵抗素子Ｒ０～Ｒｑが一直線状に配置できない場合には、例えば、図１１に示すように、固定抵抗素子Ｒを複数列にわたって配置し、各列同士を屈曲した配線で接続してもよい。図１１において、固定抵抗素子Ｒの各列は、リファレンスビット線ＲＢＬと並行している。なお、図１１において、固定抵抗素子Ｒを屈曲させる箇所や回数は任意である。また、図１１において、図８（ｂ）に示すように、少なくとも１つの固定抵抗素子Ｒを、並列接続で構成してもよい。つまり、図１１の固定抵抗素子ブロック１３において、固定抵抗素子Ｒを配置する方向が図８と異なる以外は、図８と同じである。
　また、図１０において、複数の固定抵抗素子Ｒを、図８のように配置してもよいし、図１１のように配置してもよい。
　以上、本発明の実施形態を説明したが、本発明の不揮発性半導体記憶装置は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更等を加えたものに対しても有効である。
　また、本実施形態では、抵抗変化メモリ素子として抵抗変化型素子を用いた構成について説明したが、これ以外に、磁気抵抗変化型素子、相変化型素子および強誘電体型素子などを用いてもよい。すなわち、本実施形態に係る不揮発性半導体記憶装置は、磁気抵抗変化型不揮発性メモリ（ＭＲＡＭ：Magnetoresistive Random AccessMemory）、相変化型不揮発性メモリ（ＰＲＡＭ：Phase ChangeRandom Access Memory）、および強誘電体型不揮発性メモリ（ＦｅＲＡＭ：Ferroelectric Random AccessMemory）等にも適用可能である。
　また、図１に示す不揮発性半導体記憶装置では、直列接続された複数の固定抵抗素子Ｒの接続点と複数のリファレンスセルトランジスタＴのドレインとがそれぞれ接続されているが、各固定抵抗素子Ｒの接続点の全てが各リファレンスセルトランジスタＴのドレインに接続される必要はない。例えば、固定抵抗素子Ｒ２，Ｒ３の接続点とリファレンスセルトランジスタＴ２のドレインとの接続配線を省略するとともに、リファレンスセルトランジスタＴ２を省略してもよい。
　また、本実施形態において、第１のデータ線をソース線ＳＬ、第２のデータ線をビット線ＢＬとしてもよい。この場合、第１のリファレンスデータ線をリファレンスソース線ＲＳＬ、第２のリファレンスデータ線をリファレンスビット線ＲＢＬとする。
　具体的に、各メモリセルＭＣにおいて、セルトランジスタの一端をビット線ＢＬに接続し、抵抗変化型素子の一端をソース線ＳＬに接続する。また、各リファレンスセルトランジスタＴのドレイン端子をリファレンスビット線ＲＢＬに共通に接続し、ソース端子を固定抵抗素子Ｒ０～Ｒｑの接続点のうちのいずれか１つ、または固定抵抗素子ブロック１３の左端（固定抵抗素子Ｒｑ）に接続する。そして、固定抵抗素子ブロック１３の右端（固定抵抗素子Ｒ０）をリファレンスソース線ＲＳＬに接続すればよい。
　また、本実施形態では、ビット線ＢＬ、ソース線ＳＬ、リファレンスビット線ＲＢＬおよびリファレンスソース線ＲＳＬは、行方向に配置されるワード線ＷＬおよびリファレンスワード線ＲＷＬに直交して列方向に配置される構成について説明したが、ビット線ＢＬ、ソース線ＳＬ、リファレンスビット線ＲＢＬおよびリファレンスソース線ＲＳＬのいずれかがワード線ＷＬおよびリファレンスワード線ＲＷＬと同様に行方向に配置されていてもよい。
　本発明に係る不揮発性半導体記憶装置は、高精度なリファレンス電流の生成が可能で、かつ回路面積を縮小することができるため、小型化および高性能化が求められる各種電子機器に有用である。
　１１　　　　　　　　　メモリセルアレイ
　１２　　　　　　　　　リファレンスセルアレイ
　２１　　　　　　　　　カラムゲート
　２２　　　　　　　　　センスアンプ
　ＢＬ０～ＢＬｍ　　　　ビット線
　ＳＬ０～ＳＬｍ　　　　ソース線
　ＷＬ０～ＷＬｎ　　　　ワード線
　ＲＷＬ０～ＲＷＬｐ　　リファレンスワード線
　ＲＢＬ　　　　　　　　リファレンスビット線
　ＲＳＬ　　　　　　　　リファレンスソース線
　Ｒ０～Ｒｑ　　　　　　固定抵抗素子
　ＭＣ　　　　　　　　　メモリセル
　ＤＭＣ　　　　　　　　ダミーメモリセル
　ＴＣ　　　　　　　　　セルトランジスタ
　ＲＲ　　　　　　　　　抵抗変化型素子
　Ｔ０～Ｔｐ　　　　　　リファレンスセルトランジスタ

Claims (20)

  1. 　行列状に配置され、セルトランジスタと前記セルトランジスタの一端に接続された抵抗変化メモリ素子とをそれぞれ含む複数のメモリセルと、
    　前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに含まれるセルトランジスタのゲートに共通に接続された複数のワード線と、
    　前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれる抵抗変化メモリ素子に共通に接続された複数の第１のデータ線と、
    　前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれるセルトランジスタの他端に共通に接続された複数の第２のデータ線と、
    　直列接続された複数の固定抵抗素子と、
    　複数のリファレンスセルトランジスタと、
    　前記複数のリファレンスセルトランジスタに対応して設けられ、当該対応するリファレンスセルトランジスタのゲートに接続された複数のリファレンスワード線と、
    　前記複数の固定抵抗素子が配置された抵抗経路の一端に接続された第１のリファレンスデータ線と、
    　前記複数のリファレンスセルトランジスタの一端に共通に接続された第２のリファレンスデータ線とを備え、
    　前記複数のリファレンスセルトランジスタの他端は、前記固定抵抗素子同士の接続点のうちいずれか１つ、または前記抵抗経路の他端に接続されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 　請求項１の不揮発性半導体記憶装置において、
    　前記複数の固定抵抗素子、前記複数のワード線、および前記複数のリファレンスワード線は同等の材料で形成されており、
    　前記複数の固定抵抗素子は、前記複数のワード線および前記複数のリファレンスワード線の少なくとも一方と並行して配置されている
    ことを特徴とする不揮発性半導体記憶装置。
  3. 　請求項１の不揮発性半導体記憶装置において、
    　前記複数の固定抵抗素子は、前記複数の第１のデータ線および前記複数の第２のデータ線の少なくとも一方と並行して配置されている
    ことを特徴とする不揮発性半導体記憶装置。
  4. 　請求項２の不揮発性半導体記憶装置において、
    　前記複数の固定抵抗素子および前記複数のワード線はポリシリコンで形成されている
    ことを特徴とする不揮発性半導体記憶装置。
  5. 　請求項３の不揮発性半導体記憶装置において、
    　前記複数の固定抵抗素子は、ポリシリコンで形成されている
    ことを特徴とする不揮発性半導体記憶装置。
  6. 　請求項１の不揮発性半導体記憶装置において、
    　前記複数のセルトランジスタおよび前記複数のリファレンスセルトランジスタは、ゲート酸化膜厚が同一である
    ことを特徴とする不揮発性半導体記憶装置。
  7. 　請求項１の不揮発性半導体記憶装置において、
    　前記複数のセルトランジスタおよび前記複数のリファレンスセルトランジスタは、ゲートチャネル長およびゲートチャネル幅が同一である
    ことを特徴とする不揮発性半導体記憶装置。
  8. 　請求項１の不揮発性半導体記憶装置において、
    　前記複数のメモリセルに格納されているデータを判定するセンスアンプと、
    　ビット線である前記複数の第１のデータ線のいずれか１本を選択して前記センスアンプに接続するとともに、リファレンスビット線である前記第１のリファレンスデータ線を前記センスアンプに接続するカラムゲートとを備えている
    ことを特徴とする不揮発性半導体記憶装置。
  9. 　請求項１の不揮発性半導体記憶装置において、
    　前記複数のメモリセルに格納されているデータを判定するセンスアンプと、
    　ビット線である前記複数の第２のデータ線のいずれか１本を選択して前記センスアンプに接続するとともに、リファレンスビット線である前記第２のリファレンスデータ線を前記センスアンプに接続するカラムゲートとを備えている
    ことを特徴とする不揮発性半導体記憶装置。
  10. 　請求項１の不揮発性半導体記憶装置において、
    　前記複数の固定抵抗素子は、前記複数のワード線および前記複数のリファレンスワード線のうち少なくとも一方と並行して、複数行にわたって配置されており、各行同士が屈曲部を有する配線によって接続されている
    ことを特徴とする不揮発性半導体記憶装置。
  11. 　請求項１，２および請求項１０のうちいずれか１つの不揮発性半導体記憶装置において、
    　前記複数の固定抵抗素子の少なくとも１つは、並列接続された複数の固定抵抗素子で構成されている
    ことを特徴とする不揮発性半導体記憶装置。
  12. 　請求項１の不揮発性半導体記憶装置において、
    　前記複数のリファレンスワード線のいずれかにゲートが接続されたダミートランジスタを備えている
    ことを特徴とする不揮発性半導体記憶装置。
  13. 　請求項１２の不揮発性半導体記憶装置において、
    　前記複数のセルトランジスタ、前記複数のリファレンスセルトランジスタ、および前記ダミートランジスタは、ゲート酸化膜厚が同一である
    ことを特徴とする不揮発性半導体記憶装置。
  14. 　請求項１２の不揮発性半導体記憶装置において、
    　前記複数のセルトランジスタ、前記複数のリファレンスセルトランジスタ、および前記ダミートランジスタは、ゲートチャネル長およびゲートチャネル幅が同一である
    ことを特徴とする不揮発性半導体記憶装置。
  15. 　請求項１２の不揮発性半導体記憶装置において、
    　前記ダミートランジスタのドレインおよびソースの少なくとも一方は、接地電位に接続されている
    ことを特徴とする不揮発性半導体記憶装置。
  16. 　請求項１の不揮発性半導体記憶装置において、
    　前記複数のリファレンスセルトランジスタと前記複数の固定抵抗素子とを含むリファレンスセルアレイは、前記複数のメモリセルを含むメモリセルアレイの列方向において隣り合って配置されており、
    　前記複数の、第１および第２のデータ線の少なくとも一方は、前記メモリセルアレイおよび前記リファレンスセルアレイにわたって延伸して配置されており、
    　前記第１および第２のリファレンスデータ線の少なくとも一方は、前記メモリセルアレイおよび前記リファレンスセルアレイにわたって、前記複数の、第１および第２のデータ線と同一方向に延伸して配置されている
    ことを特徴とする不揮発性半導体記憶装置。
  17. 　請求項１の不揮発性半導体記憶装置において、
    　前記抵抗変化メモリ素子は、抵抗変化型素子である
    ことを特徴とする不揮発性半導体記憶装置。
  18. 　請求項１の不揮発性半導体記憶装置において、
    　前記抵抗変化メモリ素子は、磁気抵抗変化型素子である
    ことを特徴とする不揮発性半導体記憶装置。
  19. 　請求項１の不揮発性半導体記憶装置において、
    　前記抵抗変化メモリ素子は、相変化型素子である
    ことを特徴とする不揮発性半導体記憶装置。
  20. 　請求項１の不揮発性半導体記憶装置において、
    　前記抵抗変化メモリ素子は、強誘電体素子である
    ことを特徴とする不揮発性半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017059282A (ja) * 2015-09-15 2017-03-23 株式会社東芝 不揮発性半導体メモリ

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9311999B2 (en) 2013-09-06 2016-04-12 Micron Technology, Inc. Memory sense amplifiers and memory verification methods
WO2017074358A1 (en) * 2015-10-28 2017-05-04 Hewlett Packard Enterprise Development Lp Reference column sensing for resistive memory
US9812498B2 (en) * 2016-02-12 2017-11-07 Toshiba Memory Corporation Semiconductor device
EP3680907A4 (en) * 2017-09-07 2020-10-28 Panasonic Corporation ARITHMETIC CIRCUIT OF A NEURONAL NETWORK USING A NON-VOLATILE SEMI-CONDUCTOR MEMORY
JP6956191B2 (ja) * 2017-09-07 2021-11-02 パナソニック株式会社 不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路
US10755779B2 (en) * 2017-09-11 2020-08-25 Silicon Storage Technology, Inc. Architectures and layouts for an array of resistive random access memory cells and read and write methods thereof
KR102445560B1 (ko) * 2018-03-09 2022-09-22 에스케이하이닉스 주식회사 저항성 메모리 장치 및 그의 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003217277A (ja) * 2001-11-14 2003-07-31 Mitsubishi Electric Corp 薄膜磁性体記憶装置およびその情報プログラム方法
JP2009200123A (ja) * 2008-02-19 2009-09-03 Nec Corp 磁気ランダムアクセスメモリ
JP2010061743A (ja) * 2008-09-04 2010-03-18 Toshiba Corp 半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4249992B2 (ja) 2002-12-04 2009-04-08 シャープ株式会社 半導体記憶装置及びメモリセルの書き込み並びに消去方法
JP4861047B2 (ja) * 2006-04-24 2012-01-25 株式会社東芝 電圧発生回路及びこれを備える半導体記憶装置
US7428163B2 (en) * 2006-07-21 2008-09-23 Infineon Technologies Ag Method and memory circuit for operating a resistive memory cell
KR100809334B1 (ko) * 2006-09-05 2008-03-05 삼성전자주식회사 상변화 메모리 장치
US8315079B2 (en) * 2010-10-07 2012-11-20 Crossbar, Inc. Circuit for concurrent read operation and method therefor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003217277A (ja) * 2001-11-14 2003-07-31 Mitsubishi Electric Corp 薄膜磁性体記憶装置およびその情報プログラム方法
JP2009200123A (ja) * 2008-02-19 2009-09-03 Nec Corp 磁気ランダムアクセスメモリ
JP2010061743A (ja) * 2008-09-04 2010-03-18 Toshiba Corp 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017059282A (ja) * 2015-09-15 2017-03-23 株式会社東芝 不揮発性半導体メモリ
US9773538B2 (en) 2015-09-15 2017-09-26 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory

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