JP2015149351A - 不揮発性半導体メモリ - Google Patents
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Abstract
Description
ビット線BL、/BL=0V、ソース線SL=4V、ワード線WL(ゲート22)=6Vを印加する。これにより、トランジスタT1、T2がオンし、可変抵抗素子R1、R2が高抵抗状態にセットされる。
12:ドレイン領域
14:ソース領域
16:ドレイン領域
20:ゲート酸化膜
22A、22B:ゲート
24A、24B、24C:コンタクト
26A、26B、26C:コンタクト
110:薄膜
120:コンタクト
130:コンタクト
R1、R2、Rs:可変抵抗素子
T1、T2:アクセス用トランジスタ
CU:セルユニット
Claims (10)
- 可逆的かつ不揮発的に遷移する記憶素子と当該記憶素子に接続されたトランジスタとを含むセルユニットが行列状に複数形成されたメモリアレイを有し、
トランジスタのゲートはワード線に接続され、トランジスタの一方の拡散領域は前記記憶素子を介してビット線またはソース線に接続され、他方の拡散領域はソース線またはビット線に接続され、
前記記憶素子は、前記メモリアレイの行方向に延在する薄膜内に選択的に形成される、不揮発性半導体メモリ。 - 前記記憶素子は、ビット線またはソース線とのコンタクトの位置に自己整合的に形成される、請求項1に記載の不揮発性半導体メモリ。
- 前記薄膜は、前記トランジスタのゲートを形成する層と前記ビット線またはソース線を形成する層との間に形成される、請求項1または2に記載の不揮発性半導体メモリ。
- 前記薄膜は、前記トランジスタのゲートを形成する層と半導体基板表面との間に形成される、請求項1または2に記載の不揮発性半導体メモリ。
- 前記薄膜は、複数行のトランジスタを覆うように前記メモリアレイの列方向に延在する、請求項1ないし4いずれか1に記載の不揮発性メモリ。
- 前記記憶素子は、可変抵抗素子である、請求項1ないし5いずれか1つに記載の不揮発性半導体メモリ。
- 前記薄膜は、前記ビット線と接触する領域でフォーミングされることにより可変抵抗素子を選択的に形成する、請求項6に記載の不揮発性半導体メモリ。
- 前記薄膜内にソース線との接続のための低抵抗のコンタクト領域が形成される、請求項1ないし7いずれか1つに記載の不揮発性半導体メモリ。
- 前記コンタクト領域は、フォーミング後に低抵抗状態にリセットされる、請求項7に記載の不揮発性半導体メモリ。
- 前記セルユニットは、一対のアクセス用のトランジスタと一対の記憶素子を含み、一対のトランジスタのゲートはワード線に共通に接続され、一対の記憶素子には相補的な状態が記憶される、請求項1ないし9いずれか1つに記載の不揮発性半導体メモリ。
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