TWI591633B - 記憶體裝置 - Google Patents

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TWI591633B TW105106579A TW105106579A TWI591633B TW I591633 B TWI591633 B TW I591633B TW 105106579 A TW105106579 A TW 105106579A TW 105106579 A TW105106579 A TW 105106579A TW I591633 B TWI591633 B TW I591633B
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Description

記憶體裝置
文中所描述之實施例大體上係關於一種記憶體裝置。
近年來，已提出被稱為ReRAM(電阻式RAM)之記憶體，其中記憶體胞包含以一二極體及一電阻變化材料為代表之一非歐姆元件。ReRAM中之記憶體胞並不使用MOSFET。因此，ReRAM有望實現比習知、主流整合更高級之整合。
1‧‧‧全域行線
2‧‧‧列線
2a‧‧‧區域/基底互連件
3‧‧‧行線
4‧‧‧電阻變化材料
5‧‧‧源極區域
6‧‧‧通道區域
7‧‧‧汲極區域
8‧‧‧選擇閘極線
9‧‧‧閘極絕緣膜
10‧‧‧單元陣列/區塊
11‧‧‧接線區域
20‧‧‧半導體記憶體裝置
21‧‧‧記憶體胞陣列
22‧‧‧字線解碼器/WL解碼器
22a‧‧‧字線選擇電晶體
23‧‧‧全域位元線解碼器/GBL解碼器
24‧‧‧選擇器解碼器
25‧‧‧控制器
26‧‧‧電源
31‧‧‧矽基板
32‧‧‧CMOS電路
33‧‧‧層
34‧‧‧憶體胞區段
35‧‧‧I/O區段
40‧‧‧全域位元線膜/全域位元線
41‧‧‧n+型矽層
42‧‧‧p-型矽層
43‧‧‧n+型矽層
44‧‧‧層間絕緣膜
45‧‧‧凹槽
46‧‧‧絕緣膜
47‧‧‧絕緣膜
48‧‧‧導電膜
49‧‧‧絕緣膜
51‧‧‧絕緣膜
52‧‧‧字線膜
53‧‧‧絕緣膜
54‧‧‧絕緣膜
55‧‧‧凹槽
56‧‧‧電阻變化材料
57‧‧‧位元線膜
58‧‧‧電洞
59‧‧‧電阻變化材料
60‧‧‧位元線膜
SS‧‧‧選擇元件
圖1係根據一第一實施例之一記憶體胞陣列之一透視圖；圖2係根據第一實施例之一記憶體胞之一剖面視圖；圖3至圖5係根據第一實施例之記憶體胞陣列之平面圖；圖6係根據第一實施例之記憶體胞陣列之一方塊圖；圖7係根據第一實施例之一記憶體裝置之一方塊圖；圖8係根據第一實施例之記憶體胞陣列之一電路圖；圖9係根據第一實施例之記憶體裝置之外觀之一圖；圖10係繪示當根據第一實施例之記憶體裝置在操作時所施加之偏壓之一圖；圖11係根據第一實施例之記憶體胞陣列之一剖面視圖；圖12係根據第一實施例之記憶體胞之一平面圖；圖13係根據第一實施例之一薄片選擇器之一平面圖； 圖14至圖16係根據第一實施例之一修改之一記憶體胞陣列之平面圖；圖17至圖28係依序繪示製造根據一第二實施例之一記憶體裝置之步驟之透視圖；圖29係根據一第三實施例之一記憶體胞陣列之一透視圖；及圖30及圖31係依序繪示製造根據第三實施例之一記憶體裝置之步驟之透視圖。
一般言之，根據一實施例，一記憶體裝置包含：複數個第一互連件，其等在一第一方向上延伸，並設置在與第一方向不同之一第二方向上；複數個第二互連件，其等在第一方向上延伸，並設置在第二方向及與第一方向及第二方向不同之一第三方向上；複數個第三互連件，其等在第三方向上延伸，並設置在第一方向及第二方向上；記憶體胞，各者具有設置於第三互連件之一對應者之兩個側表面上之電阻變化層，該等表面在第二方向上彼此相對，電阻變化層經連接至不同的第二互連件；及複數個選擇器，其等將第三互連件連接至第一互連件，其中選擇器之一者包含設置於對應的第三互連件與對應的第一互連件之間之一半導體層，及閘極，其等在第二方向上延伸並經由一閘極絕緣膜設置於在第一方向上彼此相對之兩個側表面上。
將參考圖式描述實施例。在下文描述中，藉由相同參考數字標註具有實質上相同之功能及組態之組件，且僅在需要時給出重複描述。此外，下文所揭示之實施例說明用於具體體現實施例之技術概念 之裝置及方法，且實施例之技術概念並不意欲將組件之材料、形狀、結構、配置及類似者限制於下文所描述之該等材料、形狀、結構、配置及類似者。可在專利申請範圍之範疇內對實施例之技術概念作出各種變化。
<1>第一實施例
將以一ReRAM為一實例描述根據一第一實施例之一記憶體裝置。
<1-1>記憶體胞陣列之組態
首先，將使用圖1來描述根據第一實施例之一記憶體胞陣列21。為了使記憶體胞陣列21之組態易於理解，省略設置於下文所描述之組件之間之層間絕緣膜及類似者之表示。
如圖1中描繪，在記憶體胞陣列21中設置複數個全域行線1、複數個列線2及複數個行線3。複數個全域線1經配置使得全域行線1之各者在一第一方向上延伸且全域行線1沿著正交於第一方向之一第二方向平行於彼此放置並處於記憶體胞陣列21之一最下層中。複數個列線2經配置使得列線2之各者在第一方向上延伸且列線2沿著第二方向平行於彼此放置且處於比全域行線1更高之一位置處。使複數個列線2之層(圖1中之一第一層、一第二層、一第三層、…)沿著正交於第一方向及第二方向兩者之一第三方向(其中配置全域行線1之一平面之一法線方向)平行於彼此配置。複數個行線3經配置使得行線3之各者在第三方向上延伸且行線放置在列線2之間。行線3之各者之一端(下端)可電連接至全域行線1之一者。更具體言之，沿著第一方向配置於相同線中之行線3可電連接至相同全域行線1。
在本實例中，一電阻變化材料4經設置遍及行線3之各者之側表面(與列線2相對之表面)以用作一記憶體胞MC。換言之，具有一電阻變化元件之記憶體胞MC經配置於列線2之各者與行線3之各者之間。 本實例中之電阻變化材料4在行線3之各者之兩組相對側表面間設置於在第二方向上彼此相對之兩個側表面(與各自的列線2相對之兩個側表面)上，且並不設置於在第一方向上彼此相對之兩個側表面(不與各自的列線2相對之兩個側表面)上。
將一選擇元件(薄片選擇器)SS設置於全域行線1之各者與對應的行線3之各者之間。更具體言之，將設置選擇元件SS之一源極區域5、一通道區域6及一汲極區域7依序堆疊在一全域行線1上。在此堆疊結構之一側表面上，設置一閘極絕緣膜9。此外，將一選擇閘極線8(SSG)設置於在第一方向上彼此相鄰之通道區域6之間。源極區域5、通道區域6、汲極區域7、閘極絕緣膜9及選擇閘極線8(SSG)設置充當選擇元件SS之一MOS電晶體。即，選擇元件SS針對一組源極區域5、通道區域6及汲極區域7包含連接至不同選擇閘極線(SSG)之兩個閘極。換言之，針對一位元線BL設置兩個MOS電晶體。此外，兩個MOS電晶體共用源極區域5、通道區域6及汲極區域7。兩個MOS電晶體之閘極連接至不同的選擇閘極線(SSG)。額外地，與不同位元線BL相關聯並在第一方向上彼此相鄰之選擇元件SS共用閘極(選擇閘極線SSG)。
在下文中，分別將全域行線1、列線2及行線3稱為全域位元線GBL，字線WL及位元線BL，正如使用具有MOS電晶體之標準記憶體胞的情況。
<1-2>記憶體胞
圖2係記憶體胞陣列及記憶體胞陣列之一局部區域之一等效電路的一剖面視圖。圖2描繪由圖1中之第二方向及第三方向界定之一平面中之一局部區域之結構。如圖2中描繪，將用作記憶體胞MC之電阻變化材料4設置於位元線BL之側表面上。此外，將字線WL設置於在第二方向上彼此相鄰之位元線BL之間之一區域中。此外，將電阻變化 材料4設置為與位元線BL及字線WL接觸。換言之，各自包含設置於字線WL與位元線BL之間之電阻變化材料4之記憶體胞MC經配置於例如，記憶體胞陣列中之一三維矩陣中。在本結構中，字線WL及位元線BL呈現為一簡單的線及空間圖案。字線WL及位元線BL可在其中字線WL正交於位元線BL之一位置關係中，且不需要考慮在一字線方向上及一位元線方向上之未對準。因此，在製造時，記憶體胞之內部所需之對準精度可能非常低，從而允許製造易於達成。此結構係一種使1位元資訊能儲存在一2F2面積中之高度整合結構。
使用例如，HfO作為一材料來形成電阻變化材料4。以HfO為代表之電阻變化材料4係在針對一低電阻狀態(LRS)及一高電阻狀態(HRS)之至少兩個電阻值之間轉變之一原材料。當施加一特定電壓或更高電壓至電阻變化材料時，在高電阻狀態中之電阻變化材料轉變至低電阻狀態。當一特定電流或更高電流在電阻變化材料中流動時，在低電阻狀態中之電阻變化材料轉變至高電阻狀態。特定言之，針對其藉由施加不同極性之電壓而達成從高電阻狀態至低電阻狀態之轉變及從低電阻狀態至高電阻狀態之轉變之一電阻變化材料被稱作一雙極性操作元件。執行此一操作之電阻變化材料4可由薄膜形成，該薄膜除含有HfO外，含有諸如TiO2、ZnMn2O4、NiO、SrZrO3及Pr0.7Ca0.3MNO3及碳之材料之至少一者。
<1-3>字線WL之組態
現在，將使用圖3及圖4描述字線WL之一組態。
圖3係描繪圖1中之複數個層之一者中之字線WL之一圖案的一圖。圖4係示意性描繪圖3中之一區塊10中之記憶體胞之一部分的一平面圖。
如圖3中描繪，一記憶體胞陣列21包含複數個單元陣列10及複數個接線區域11，各在第二方向上鄰近於對應的單元陣列10設置。在下 文中，將單元陣列10稱為一區塊BLK。接線區域11係其中諸如選擇閘極線SSG或字線WL之一互連件經連接至諸如一解碼器之一周邊電路之一區域。
如圖3及圖4中描繪，將各自具有一梳形結構之兩個字線群組WLcomb_a0及WLcomb_b0配置於一區塊BLK0_0中。此外，將各自具有一梳形結構之兩個字線群組WLcomb_a1及WLcomb_b0配置於一區塊BLK0_1中。額外地，將各自具有一梳形結構之兩個字線群組WLcomb_a1及WLcomb_b1配置於一區塊BLK0_2中。此外，將各自具有一梳形結構之兩個字線群組WLcomb_a2及WLcomb_b1配置於一區塊BLK0_3中。換言之，將各自具有一梳形結構之兩個字線群組WLcomb_a及WLcomb_b配置於一區塊BLK中。
當字線群組WLcomb_a0、WLcomb_a1、WLcomb_a2、…未彼此區分時，將此等字線群組簡稱為一字線群組WLcomb_a。此外，當字線群組WLcomb_b0、WLcomb_b1、WLcomb_b2、…未彼此區分時，將此等字線群組簡稱為一字線群組WLcomb_b。額外地，當字線群組WLcomb_a及字線群組WLcomb_b未彼此區分時，將此等字線群組簡稱為一字線群組WLcomb。
字線群組WLcomb包含沿著第二方向之一區域2a(互連件)及沿著第一方向之一區域2(字線WL)。在下文中，將區域2a稱為一基底互連件WLbase。複數個字線WL連接至基底互連件WLbase。換言之，沿著第一方向之字線之各者屬於字線群組WLcomb之一者。具體言之，在一預定區塊BLK中，奇數字線WL1、WL3、…、WL2n+1(n係一自然數)連接至相同基底互連件WLbase_a。此外，在預定區塊BLK中，偶數字線WL0、WL2、…、WL2n連接至相同基底互連件WLbase_b。
在預定區塊BLK中，奇數字線與偶數字線電隔開。
換言之，在一區塊BLK中，如圖3及圖4中描繪，2n+2個字線WL 各自屬於兩個字線群組WLcomb_a及WLcomb_b之一者。屬於字線群組WLcomb_a之字線之各者在第二方向上夾置於屬於另一字線群組WLcomb_b之任何兩個字線WL之間。
此外，如圖3中描繪，區塊BLK0_0中之字線WL0至WL2n及區塊BLK0_1中之字線WL1至WL2n+1屬於字線群組WLcomb_b0。換言之，區塊BLK0_0中之字線WL0至WL2n及區塊BLK0_1中之字線WL1至WL2n+1連接至基底互連件WLbase_b0。將基底互連件WLbase_b0設置於區塊BLK0_0與區塊BLK0_1之間之一邊界區域中。
區塊BLK0_1中之字線WL0至WL2n及區塊BLK0_2中之字線WL1至WL2n+1屬於字線群組WLcomb_a1。換言之，區塊BLK0_1中之字線WL0至WL2n及區塊BLK0_2中之字線WL1至WL2n+1連接至基底互連件WLbase_a1。將基底互連件WLbase_a1設置於區塊BLK0_1與區塊BLK0_2之間之一邊界區域中。
如上文所描述，根據本實施例，字線群組WLcomb經設置以在第一方向上跨兩個相鄰區塊延伸。
已使用圖3及圖4來繪示字線群組WLcomb之形狀之一實例。然而，字線群組WLcomb之形狀不限於此。例如，可設置如圖5中描繪之此一組態。具體言之，區塊BLK0_0中之字線WL0至WL2n及區塊BLK0_1中之字線WL0至WL2n屬於字線群組WLcomb_b0。此外，區塊BLK0_1中之字線WL1至WL2n+1及區塊BLK0_2中之字線WL1至WL2n+1屬於字線群組WLcomb_a1。以此方式，可視需要而變化字線群組WLcomb之形狀。
現在，將使用圖6來描述根據本實施例之記憶體胞陣列之一組態實例。如圖6中描繪，記憶體胞陣列21包含複數個區塊BLK。各區塊BLK包含一組字線群組WLcomb。此外，在圖6中之一實例中，一區塊BLK包含例如，63個全域位元線GBL。一區塊BLK包含例如，64個字 線WL。額外地，字線WL之層的數目係例如，16。藉由將例如，4096個區塊BLK配置於垂直方向上並將4608個區塊BLK配置於水平方向上而形成記憶體胞陣列21。
在圖6中所繪示之實例中，一區塊包含63個全域線GBL。然而，本實施例不限於此，且可對此組態作出各種變化。此外，在本實施例中，字線之層的數目係16。然而，本實施例不限於此，且可對數目作出各種變化。此外，在本實施例中，記憶體胞陣列21包含4096×4608個區塊BLK。然而，本實施例不限於此，且可對配置作出各種變化。
此外，如圖6中描繪，一字線解碼器22包含複數個字線選擇電晶體22a。字線選擇電晶體22a之一閘極透過一全域字線GWL接收一輸入。一源極線SL連接至字線選擇電晶體22a之一源極或一汲極。字線群組WLcomb連接至字線選擇電晶體22a之汲極或源極。
字線解碼器22基於接收自一控制器25之一WL位址而選擇全域字線GWL之一者及源極線SL之一者。基於選定的全域字線GWL開啟字線選擇電晶體22a，並將一選擇電壓施加至選定的源極線SL以選擇字線群組WLcomb。
<1-4>半導體記憶體裝置之一般組態
現在，將使用圖7來描述根據本實施例之一半導體記憶體裝置之一般組態。圖7係根據本實例之半導體記憶體裝置之一方塊圖。
如圖7中描繪，一半導體記憶體裝置20包含記憶體胞陣列21、字線解碼器(WL解碼器)22、一全域位元線解碼器(GBL解碼器)23、一選擇器解碼器24、一控制器25及一電源26。
記憶體胞陣列21具有參考圖1及圖2所描述之組態。圖8係記憶體胞陣列21之一等效電路圖。如圖8中描繪，將各自具有一可變電阻元件(圖1及圖2中之電阻變化材料4)之記憶體胞MC配置於記憶體胞陣列21中之一矩陣中。在記憶體胞MC中，可變電阻元件之一端連接至位 元線BL(BL0、BL1、…)之一者，且可變電阻元件之另一端連接至字線群組WLcomb(WLcomb_a、WLcomb_b)之一者。在圖8中，分別將字線群組WLcomb_a及WLcomb_b指定為WLcomb_a0_i及WLcomb_b0_i，且參考符號中之「i」指示其中設置字線群組之一層之編號(「i」指示字線群組被設置於哪個層，且i=1係指示第一層，i=2係指示第二層等)。此外，位元線之各者經由對應的選擇元件SS(SS0、SS1、SS2、…)連接至對應的全域位元線GBL。此外，相鄰選擇元件SS之閘極連接至一共同的選擇閘極線SSGj(j係一自然數)。可將選擇元件SS視為並聯連接並具有一共同的源極及一共同的汲極之一組兩個MOS電晶體TR1及TR2。一特定選擇元件SS中之電晶體TR1與一相鄰選擇元件SS中之電晶體TR2共用一閘極。特定選擇元件SS中之電晶體TR2與另一相鄰選擇元件SS中之電晶體TR1共用一閘極。然而，最末端選擇元件僅包含電晶體TR1及TR2之一者。
圖1中之三維記憶體胞陣列包含圖8中之複數個組態。即，圖8對應於包含於由第一方向及第三方向界定之一二維平面中之一記憶體胞配置。複數個記憶體胞配置沿著第二方向配置。在此情況下，在如圖8中描繪之複數個此等記憶體胞配置之間，選擇閘極線SSGj被連接在一起。此外，在如圖8中描繪之複數個此等記憶體胞配置之間，字線WLcomb_a0_i彼此隔開，字線WLcomb_b0_i彼此隔開，位元線BL彼此隔開，且全域位元線GBL彼此隔開。
將返回參考圖7繼續記憶體胞陣列的描述。WL解碼器22包含一字線選擇區段及一字線驅動器。字線選擇區段基於自控制器25接收之一WL位址而自字線WL選擇。隨後，字線驅動器將資料讀取、寫入及擦除所需之電壓施加至一選定的字線及未選定的字線。
GBL解碼器23包含一全域位元線選擇區段及一全域位元線驅動器。全域位元線選擇區段基於自控制器25接收之一行位址而自全域位 元線GBL選擇。隨後，全域位元線驅動器將資料讀取、寫入及擦除所需之電壓施加至一選定的全域位元線及未選定的全域位元線。
選擇器解碼器24包含一選擇器選擇區段及一選擇閘極線驅動器。選擇器選擇區段基於自控制器25接收之一薄片位址而自選擇閘極線SSG選擇。隨後，選定的閘極線驅動器將資料讀取、寫入及擦除所需之電壓施加至一選定的選擇閘極線及未選定的選擇閘極線。
「薄片」係指由選擇閘極線之一者選定之一組記憶體胞。換言之，薄片係由圖1中之第二方向及第三方向界定之一平面內之一組記憶體胞。
控制器25控制整個半導體記憶體裝置之操作。此外，控制器25將如上文所描述之所需的位址傳輸至WL解碼器22、GBL解碼器23及選擇器解碼器24。額外地，在資料寫入時，控制器25命令WL解碼器22、GBL解碼器23及選擇器解碼器24將一所需的電壓施加至選定的記憶體胞MC以變化記憶體胞MC之可變電阻元件之電阻狀態。此外，在資料讀取時，控制器25命令WL解碼器22、GBL解碼器23及選擇器解碼器24將一所需的電壓施加至選定的記憶體胞MC以偵測記憶體胞MC之可變電阻元件之一電阻值作為記憶體胞MC之一儲存狀態。此外，控制器25包含未在圖式中描繪之一感測放大器，且感測放大器感測並放大全域位元線GBL上之資料讀取。
電源26產生資料讀取、寫入及擦除所需之一預定電壓組。將由電源26產生之電壓設置至字線WL及位元線BL。例如，在資料寫入時，在選定的字線與選定的位元線之間產生一大電位差以允許可變電阻元件之電阻狀態的轉變。此外，在資料讀取時，在選定的字線與選定的位元線之間產生一電位差至電阻狀態不變化之程度，並偵測流過位元線或字線之一電流。
圖9係根據本實施例之半導體記憶體裝置之外觀的一圖。如圖9 中描繪，將具有來自常規使用之一程序之一佈線層之一CMOS電路32設置在一矽基板31上。將具有複數個記憶體胞區段34之一層33設置在CMOS電路32上。描繪於圖9中之個別記憶體胞區段34對應於圖1中之記憶體胞陣列21，且根據例如，一24-nm設計規則設置用於記憶體胞區段24之佈線。此外，包含圖7中之解碼器22至24及控制器25並在一常規記憶體中被稱為一周邊電路之一區段包含於圖9中之CMOS電路32中。
根據例如，比用於記憶體胞區段34之設計規則更寬鬆之一90-nm設計規則，可設計並生產CMOS電路32，除CMOS電路32與記憶體胞區段34之間之一連接外。層33包含圍繞記憶體胞區段34之各者與CMOS電路32之一電連接。各自具有記憶體胞區段34及周邊連接之區塊經配置於一矩陣中。此外，將本裝置之I/O區段35設置於層33之末端處。I/O區段35包含經由一通孔而電耦合至CMOS電路32之一I/O區段之一端子。
此一組態允許設置於記憶體胞區段34中之絕緣膜實現對應於用於CMOS電路32之一保護膜之一功能。另一方面，記憶體胞區段34在垂直於一基板表面之一方向上耦合至CMOS電路32。此實現操作時間的縮短及在不增加晶片面積的情況下，實現其上可同時執行讀取或寫入之胞之數目的大量增加。裝置之I/O區段35在封裝步驟期間經接合至一引線框，正如常規半導體裝置的情況。
<1-5>操作
現在，將描述根據本實施例之半導體記憶體裝置之操作。圖10繪示當根據本實施例之半導體記憶體裝置在操作時所觀測到的信號線之偏壓狀態作為一實例。此外，圖11係記憶體胞陣列之一剖面視圖，描繪由圖1中之第一方向及第三方向形成之一平面。
在下文的描述中，將一選定的全域位元線標記為「GBL_s」，並 將未選定的全域位元線標記為「GBL_u」。此外，將一選定的字線標記為「WL_s」，並將未選定的字線標記為「WL_u」。此外，在選擇閘極線SSG上，對應於選定的記憶體胞MC所連接至之位元線BL之兩個選擇元件SS經選定並被標記為SSG_s及SSG_n。其他選擇閘極線未經選定並被標記為SSG_u。
<1-5-1>寫入操作
首先，將描述將資訊儲存在一記憶體胞中之一寫入操作。
在一寫入操作期間，GBL解碼器23將一寫入電壓Vw(>0V)施加至一選定的全域位元線GBL_s，同時將寫入電壓之一半(Vw/2)施加至未選定的全域位元線GBL_u。
此外，WL解碼器22將0V施加至一選定的字線WL_s，同時將(Vw/2)施加至未選定的字線WL_u。
此外，選擇器解碼器24將一寫入閘極電壓Vg_w(>0V)施加至兩個選擇閘極線SSG_s及SSG_n兩者，同時將0V施加至其他選擇閘極線SSG_u。
結果，針對連接至選定的閘極線BL之選擇元件SS，兩個選擇閘極線SSG_s及SSG_n形成一通道以透過選定的全域位元線GBL_s將一寫入電壓Vw傳遞至選定的記憶體胞MC。在另一方面，透過選定的字線WL_s將0V傳遞至選定的記憶體胞MC。由此，在記憶體胞之可變電阻元件之相對端之間施加一電位差Vw以將資料寫入至記憶體胞MC。
<1-5-2>擦除操作
現在，將繼續參考圖10及圖11描述擦除容納於記憶體胞MC中之資訊之一操作。
在一擦除操作期間，考慮到元件之雙極性操作，WL解碼器22將與一擦除電壓Ve加1V之一偏移電壓相等之一電壓(Ve+1)施加至選定 的字線WL_s，同時將一電壓((Ve/2)+1)施加至未選定的字線WL_u。
此外，GBL解碼器23將1V之偏移電壓施加至選定的全域位元線GBL_s，同時將電壓((Ve/2)+1)施加至未選定的全域位元線GBL_u。
此外，選擇器解碼器24將一擦除閘極電壓Vg_e施加至選擇閘極線SSG_s及SSG_n兩者，同時將0V施加至其他選擇閘極線SSG_u。
結果，如針對寫入操作所描述，將電壓Ve傳遞至選定的記憶體胞MC。將電位差Ve施加於可變電阻元件之相對端之間以擦除資料。
<1-5-3>讀取操作
現在，將繼續參考圖10及圖11描述自記憶體胞讀取資訊之一操作。
在一讀取操作期間，GBL解碼器23將與一讀取電壓Vr加一偏移電壓Vo相等之一電壓(Vr+Vo)施加至選定的全域位元線GBL_s及未選定的全域位元線GBL_u。
此外，WL解碼器22將偏移電壓Vo施加至選定的字線WL_s，同時將(Vr+Vo)施加至未選定的字線WL_u。
此外，選擇器解碼器24將一讀取閘極電壓Vg_r施加至選擇閘極線SSG_s，同時將0V施加至其他選擇閘極線SSG_n及SSG_u。
結果，如針對寫入操作所描述，將電壓Vr傳遞至選定的記憶體胞MC。隨後，經由選擇元件SS將流過選定的記憶體胞MC之一讀取電流傳遞至選定的全域位元線GBL_s。
<1-6>本實施例之效應
根據本實施例之組態允許改良記憶體胞陣列之整合之程度。將在下文中詳細地描述此效應。
近年來，在半導體裝置之高級整合的情況下，LSI元件之電路圖案已愈加微型化。圖案之微型化不僅需要減小線寬而且需要增加圖案之尺寸及位置精度。此亦適用於記憶體裝置。針對記憶體裝置，利用 高精度處理技術形成之記憶體胞需要容納需要儲存於一更窄區域中之一給定量的電荷。
已製造出各種記憶體，諸如，DRAM、SRAM及快閃記憶體。所有此等記憶體藉由容納一給定量的電荷而儲存資料。由此，在圖案之微型化的情況下，記憶體胞間之變化及類似者受到嚴格限制。因此，將一重的負擔強加於用於形成此等圖案之一微影技術上，且此係增加微影步驟之成本的一因素。微影步驟之成本代表當前大規模生產成本之大部分。由此，微影步驟上之負擔係增加產品成本之一直接因素。
另一方面，近年來，已提出被稱為ReRAM(電阻式RAM)之記憶體，其中記憶體胞各自包含以一二極體及一電阻變化材料為代表之一非歐姆元件。ReRAM不需要使用用於記憶體胞之MOSFET，且由此有望實現比習知主流型的整合更高級之整合。此外，ReRAM經組態以允許容易的三維堆疊且由此相比於僅利用二維平面之習知記憶體，有望大幅度地增加整合之程度。
圖12係根據本實施例之記憶體胞MC之一平面圖，對應於由第一方向及第二方向界定之一平面。如圖12中描繪，當根據用於一光微影技術之最小處理尺寸F來形成字線之線寬、字線之間之間隔及位元線BL沿著第二方向之寬度時，一個記憶體胞MC之尺寸在面積上係2F2，其中垂直方向上為2F且水平方向上為F。
然而，當使用一層狀位元線結構時，其中複數個位元線連接至全域位元線，形成記憶體胞使得記憶體胞具有2F2之一尺寸實際上係困難的。此係歸因於選擇元件SS。意欲使選擇元件SS切換位元線BL與全域位元線GBL之間之連接並常規由MOS電晶體來實施。
選擇元件SS定位於記憶體胞MC之正下方，且由此，當進行形成記憶體胞使得記憶體胞具有2F2之一尺寸之一嘗試時，對應地需要減小選擇元件SS之尺寸。然而，當使用一常規平坦MOS電晶體來設置 選擇元件SS時，滿足此請求係困難的。
然而，在本實施例中，藉由堆疊源極區域5、通道區域6及汲極區域7，使得區域具有與位元線BL相同之寬度且將閘極SSG設置於源極區域5、通道區域6及汲極區域7之側表面上而設置選擇元件SS。結果，選擇元件SS之尺寸按每位元線BL為4F2。此繪示於圖13中。圖13係根據本實施例之選擇元件SS的一平面圖，對應於由第一方向及第二方向界定之一平面。如圖13中描繪，選擇元件SS之尺寸係4F2。被選擇元件佔據之區域對應於其中配置兩個記憶體胞MC之一區域。
如上文所描述減小選擇元件SS之尺寸亦實現記憶體胞MC之尺寸的減小及記憶體胞陣列之整合之程度的增加。
此外，本實施例允許在不使用一負電壓之情況下，改良操作可靠性。此係因為在如上文所描述之擦除操作期間使用偏移電壓。即，歸因於選擇元件SS之特性，可藉由將GBL_s之電位設定為比GBL_u之值大大約1V之一值而大幅度地減小至未選定胞之洩漏電流。在此情況下，將偏壓之一參考設定為除0V以外之一正電位1V允許避免一負電壓之使用。一負電壓之使用需要產生負電壓之一電路，且該電路具有一相對大的電路面積。然而，本實施例在不使用負電壓產生電路之情況下，實現洩漏電流之減小，允許改良半導體記憶體裝置之操作可靠性。擦除操作期間之偏移電壓不限於1V且可根據所需的效能或類似者而視需要選定。
此外，本實施例實現電力消耗的減小及/或操作速度的增加。此歸因於在如上文所描述之讀取操作期間使用偏移電壓。常規地，緊隨執行寫入或擦除之後，在記憶體胞上執行讀取以檢查記憶體胞是否具有一所要的電阻值。結果，若電阻值落在一所要的範圍外，則執行額外寫入或擦除。通常，寫入及擦除所需之一電壓比讀取所需之一電壓高。
在這點上，本實施例將讀取偏壓之參考設定為除0V之外的正電壓Vo。換言之，將讀取期間所使用之電壓之值設定為接近用於寫入及用於擦除之電壓。因此，當寫入操作或擦除操作變換至讀取操作或讀取操作變換至寫入操作或擦除操作時，可阻止用於寫入或擦除操作之偏壓條件與用於讀取操作之偏壓條件之間之一可能的大電壓差，且可減小具有一大寄生電容之一節點之電壓的變化。由此，可抑制住不想要的電力消耗及操作時間的增加。
在本實施例中，全域位元線GBL具有最大寄生電容。由此，針對寫入或擦除操作而施加至全域位元線GBL之電壓期望地設定為儘可能接近於針對讀取操作而施加至全域位元線GBL之電壓。
更佳的是，未選定的全域位元線之數目比選定的全域位元線之數目大。由此，為了阻止未選定的全域位元線之電位顯著地改變，可設定偏移電壓Vo，使得(Vw/2)及(Vr+Vo)在寫入操作期間大致相等且((Ve/2)+1)及(Vr+Vo)在擦除操作期間大致相等。
常規地，僅針對記憶體胞陣列選擇一個字線WL。然而，可同時選擇複數個全域位元線GBL。此增加可同時在其上執行寫入、擦除或讀取之位元的數目，實現頻寬增加。
<1-7>第一實施例之修改
現在，將使用圖14至圖16來描述根據第一實施例之修改之一記憶體裝置。第一實施例之修改與描述於第一實施例中之記憶體胞陣列21之結構實例相關。在圖14至圖16中，為了使由第一方向及第二方向界定之一平面中之記憶體胞陣列21之結構易於理解，省略層間絕緣膜及類似者之表示。
<1-7-1>結構實例1
如圖14中描繪，在記憶體胞陣列21之一結構實例1中，字線群組WLcomb_a及WLcomb_b之基底互連件2a經設置以放置於在第一方向 上彼此相鄰之兩個選擇閘極線SSG之間並放置於選擇閘極線SSG層之上(比圖14之薄片中之選擇閘極線SSG更靠近讀者)。
<1-7-2>結構實例2
如圖15中描繪，在記憶體胞陣列21之一結構實例2中，字線群組WLcomb_a或WLcomb_b之基底互連件2a經設置以放置於選擇閘極線SSG之頂部上(比圖15之薄片中之選擇閘極線SSG更靠近讀者)。
<1-7-3>結構實例3
如圖16中描繪，在記憶體胞陣列21之一結構實例3中，字線群組WLcomb_a或WLcomb_b之基底互連件2a經設置以放置於選擇閘極線SSG之頂部上(比圖15之薄片中之選擇閘極線SSG更靠近讀者)。此外，電阻變化材料4經設置於字線群組WLcomb_a或WLcomb_b之側表面上。
如上文所描述，可視需要而改變由第一方向及第二方向界定之平面中之記憶體胞陣列21之結構以使描述於第一實施例中之效應能夠產生。此外，由第一方向及第二方向界定之平面中之記憶體胞陣列21之結構不限於上文所描述之結構。
<2>第二實施例
將描述根據一第二實施例之一記憶體裝置。本實施例與用於製造描述於第一實施例中之ReRAM之一方法相關。
首先，將使用圖17至圖28來描述用於製造ReRAM之方法。圖17至圖28係依序繪示製造描述於第一實施例中之ReRAM中之一記憶體胞陣列之步驟之透視圖。
首先，例如，在一矽基板31上，形成控制ReRAM之操作之一常規CMOS電路32，並在矽基板31上形成一層間絕緣膜，使得CMOS電路32塗佈有層間絕緣膜。圖17至圖28描繪定位於層間絕緣膜之上之一結構。
隨後，如圖17中描繪，在未描繪於圖式中之層間絕緣膜上形成一全域位元線膜40。全域位元線膜40對應於參考圖1所描述之全域位元線GBL。藉由實例，使用鎢(W)作為一材料及充當一障壁金屬之一TiN膜來形成全域位元線膜40。
接著，依序形成一n+型矽層41、一p-型矽層42及一n+型矽層43。矽層41至43分別對應於參考圖1之所描述之源極區域5、通道區域6及汲極區域7。矽層41、43具有例如，大約1×1020cm-3之一摻雜物濃度及大約40nm之一膜厚度。矽層42具有例如，大約1×1018cm-3之一摻雜物濃度及大約120nm之一膜厚度。隨後，在大約750℃之條件下執行退火並持續60秒以使矽層41至43結晶。
隨後，如圖18中描繪，使用光微影技術及一RIE(反應性離子蝕刻)技術來圖案化全域位元線膜40及矽層41至43。由此，形成沿著第一方向的條形全域位元線40(GBL)。全域位元線GBL之線寬及全域位元線GBL之間之間隔為例如，大約24nm。全域位元線GBL具有(例如)大約150nm之一膜厚度及(例如)大約1.5歐姆之一薄片電阻。
接著，一層間絕緣膜44經形成遍及矽層。隨後，使用一CMP方法或類似者拋光層間絕緣膜44以暴露矽層43之一上表面。在本步驟中，全域位元線膜40及在第二方向上彼此相鄰之矽層41至43之各者之間之區域填充層間絕緣膜44。
隨後，如圖19中描繪，使用光微影技術及RIE技術沿著第二方向將矽層41至43圖案化為一條形。在例如，大約19nm之一線寬及大約29nm之一線間間隔(半節距：24nm)之條件下執行此圖案化步驟。在形成於本步驟中之一凹槽之底部處暴露全域位元線膜40。
隨後，一絕緣膜46(例如，氧化矽膜)經形成遍及結構。絕緣膜46經反向蝕刻以僅保留在如圖20中描繪之凹槽45之底部處。其餘絕緣膜46具有例如，大約30nm之一膜厚度。因此，在凹槽45內部，暴露矽 層41之側表面及矽層42、43之側表面之一部分。
隨後，如圖21中描繪，一絕緣膜47經形成遍及表面。絕緣膜47對應於參考圖1所描述之閘極絕緣膜9。接著，矽層43之一上表面上及絕緣膜46上之絕緣膜47經移除以僅保留在凹槽45之側表面上。
隨後，如圖22中描繪，將一導電膜48埋設於凹槽45中。導電膜48係例如，一n+型多晶矽層且對應於參考圖1所描述之選擇閘極線SSG。隨後，反向蝕刻導電膜48之一上表面至例如，大約140nm之膜厚度。在本步驟中，在矽層41與42之間之一介面下方形成導電膜48之一底部表面，且在矽層42與43之間之一介面上方形成導電膜48之上表面。
隨後，一絕緣膜49(例如，氧化矽膜)經形成遍及表面。隨後，絕緣膜49使用例如，CMP方法拋光以僅保留在如圖23中描繪之凹槽45中。結果，暴露矽層43之上表面。
隨後，如圖24中描繪，在矽層43及絕緣膜49上形成具有例如，20nm之一膜厚度之一絕緣膜51。隨後，形成16層的字線膜52。字線膜52對應於參考圖1所描述之字線WL。此外，字線膜52使用例如，TiN作為一材料來形成且具有例如，大約10nm之一膜厚度。
額外地，在堆疊的字線膜52之間形成具有例如，7nm之一膜厚度之一絕緣膜53(例如，氧化矽膜)。接著，在字線膜52之最上層(在本實例中，第16層)上形成具有例如，13nm之一膜厚度之一絕緣膜54(例如，氧化矽膜)。
隨後，如圖25中描繪，使用光微影技術及RIE技術沿著第一方向將絕緣膜54、53、51及字線膜52圖案化為一條形。在例如，大約20nm之一線寬及大約28nm之一線間間隔(半節距：24nm)之條件下執行此圖案化步驟。此外，執行此步驟使得絕緣膜54、53、51及字線膜52保留在下面的絕緣膜44上。作為本步驟之一結果，形成字線WL，並 在由圖案化所引起之一凹槽55之底部處暴露矽層43之上表面及絕緣膜49之一上層。
隨後，如圖26中描繪，在凹槽55之一底部表面及側表面上及在絕緣膜54之一上表面上形成一電阻變化材料56。電阻變化材料56對應於參考圖1所描述之電阻變化材料4。電阻變化材料經形成為具有例如，大約4nm之一膜厚度以避免用電阻變化材料填充凹槽54之內部。隨後，執行反向蝕刻以移除位於凹槽55之底部處及絕緣膜54之上表面上之電阻變化材料56。結果，再次在凹槽55之底部處暴露矽層43及絕緣膜49之上表面。
隨後，如圖27中描繪，一位元線膜57經形成遍及表面並隨後使用CMP方法拋光以僅保留在凹槽55之內部。位元線膜57對應於參考圖1所描述之位元線BL並使用例如，n+型多晶矽作為一材料而形成。
隨後，如圖28中描繪，使用光微影技術及RIE技術將位元線膜57圖案化為柱形。在例如，大約24nm之一線寬及亦大約24nm之一線間間隔之條件下執行此圖案化步驟。此外，執行本步驟，使得位元線膜57保留在下面的矽層43上。作為本步驟之一結果，位元線BL完成。
隨後，將一層間絕緣膜埋設於相鄰的位元線BL之間以完成一記憶體胞陣列。接著，例如，執行將字線WL及全域位元線GBL連接至CMOS電路32及類似者之步驟。然而，正如常規半導體裝置的情況，執行一鈍化步驟，且此外，形成充當I/O區段之互連件連接區段。最後，執行檢驗、切割及類似者(所謂的後步驟)以完成描述於第一實施例中之ReRAM。
<3>第三實施例
現在，將描述根據一第三實施例之一記憶體裝置。本實施例係關於一種ReRAM，其不同於描述於第一實施例中之ReRAM而組態。
<3-1>記憶體胞陣列之組態
如圖29中描繪，將複數個全域行線1、複數個列線2及複數個行線3設置於一記憶體胞陣列21中。配置複數個全域行線1，使得全域行線1之各者在一第一方向上延伸且全域行線1沿著正交於第一方向之一第二方向平行於彼此放置並在記憶體胞陣列21之一最下層中。複數個列線2經配置，使得列線2之各者在第一方向上及第二方向上延伸且放置於比全域線1更高之一位置處。沿著正交於第一方向及第二方向兩者之一第三方向(在其中配置全域行線1之一平面之一法線方向)將複數個列線2之層(圖29中之一第一層、一第二層、一第三層、…)平行於彼此配置。配置複數個行線3，使得行線3之各者在第三方向上延伸並放置以穿透列線2。行線3之各者之一端(下端)可電連接至全域行線1之一者。更具體言之，沿著第一方向配置於相同線中之行線3可電連接至相同全域行線1。
在本實例中，一電阻變化材料4經設置遍及行線3之各者之一側表面(與列線2相對之一表面)以用作一記憶體胞MC。換言之，將具有一電阻變化元件之記憶體胞MC配置於列線2之各者與行線3之各者之間。
在下文中，將全域行線1、列線2及行線3分別稱為全域位元線GBL、字線WL及位元線BL，正如具有MOS電晶體之標準記憶體胞的情況。
描述於第一實施例中之<1-4>及<1-5>中之技術可適用於描繪於圖29中之記憶體胞陣列21。
<3-2>用於製造記憶體胞陣列之方法
現在，將使用圖30及圖31來描述用於製造根據一第三實施例之一ReRAM之一方法。圖30及圖31係依序描繪製造描述於第三實施例中之ReRAM之步驟之透視圖。在本實例中，使用一種與參考圖17至圖24所描述之製造方法類似之方法。由此，將僅描述與第二實施例中 之製造方法之差異。
如圖30中描繪，絕緣膜54、53、51及字線膜52經圖案化，使得延伸穿過絕緣膜54、53、51及字線膜52之電洞58在第三方向上延伸。此外，在本步驟中，暴露一矽層43之一上表面。
隨後，如圖31中描繪，在電洞58之一底部表面及一側表面上形成一電阻變化材料59。電阻變化材料59對應於參考圖29所描述之電阻變化材料4。電阻變化材料經形成為具有例如，大約4nm之一膜厚度以避免用電阻變化材料填充電洞58之內部。隨後，執行反向蝕刻以移除位於電洞58之底部處及位於絕緣膜54之上表面上之電阻變化材料59。結果，再次在凹槽55之底部處暴露矽層43之上表面。
隨後，一位元線膜60經形成遍及表面並隨後使用CMP方法拋光以僅保留於電洞58內部。位元線膜60對應於參考圖29所描述之位元線BL並使用例如，n+型多晶矽作為一材料而形成。作為本步驟之一結果，位元線BL完成。
接著，例如，執行將字線WL及全域位元線GBL連接至一CMOS電路32及類似者之步驟。此外，正如常規半導體裝置的情況，執行一鈍化步驟，且此外，形成充當I/O區段之互連件連接區段。最後，執行檢驗、切割及類似者(所謂的後步驟)以完成描述於第一實施例中之ReRAM。
雖然已描述特定實施例，但是此等實施例已僅藉由實例而呈現，且不意欲限制本發明之範疇。事實上，可以多種其他形式來具體體現本文中所描述之新穎實施例；此外，在不脫離本發明之精神之情況下，可對文中所描述之實施例之形式作出各種省略、替換及變化。隨附專利申請範圍及其等等效物意欲涵蓋經將落在本發明之範疇及精神內之此等形式或修改。
1‧‧‧全域行線
2‧‧‧列線
3‧‧‧行線
4‧‧‧電阻變化材料
5‧‧‧源極區域
6‧‧‧通道區域
7‧‧‧汲極區域
8‧‧‧選擇閘極線
9‧‧‧閘極絕緣膜
21‧‧‧記憶體胞陣列
SS‧‧‧選擇元件

Claims (20)

  1. 一種記憶體裝置，其包括：複數個第一互連件，其等在一第一方向上延伸，並設置在與該第一方向不同之一第二方向上；複數個第二互連件，其等在該第一方向上延伸，並設置在該第二方向及與該第一方向及該第二方向不同之一第三方向上；複數個第三互連件，其等在該第三方向上延伸，並設置在該第一方向及該第二方向上；記憶體胞，其等各自具有電阻變化層，設置於該等第三互連件之一對應者之兩個側表面上，該等表面在該第二方向上彼此相對，上述電阻變化層經連接至該等不同的第二互連件；及複數個選擇器，其等將該等第三互連件連接至該等第一互連件，其中該等選擇器之一者包含設置於該對應的第三互連件與該對應的第一互連件之間之一半導體層，及閘極，其等在該第二方向上延伸並經由一閘極絕緣膜設置於在該第一方向上彼此相對之兩個側表面上。
  2. 如請求項1之裝置，其中該選擇器與相鄰於該選擇器之另一選擇器共用該等閘極之一者。
  3. 如請求項2之裝置，其中該等選擇器之一者對應於該等第三互連件之一者，將從中讀取資料之該記憶體胞連接至該等第三互連件，將一選擇電壓施加至設置於該兩個側表面上之該等閘極之一者，並將一未選電壓施加至該等閘極之另一者，該等第二互連件之每隔一個互連件屬於一相同互連件群組，及 在操作期間將一相同電壓施加至屬於該相同互連件群組之該等第二互連件之兩者或兩者以上。
  4. 如請求項1之裝置，其進一步包括：一第四互連件，其在該第二方向上延伸；及一第五互連件，其在該第二方向上延伸，其中該複數個第二互連件包含：一第六互連件，其連接至該第四互連件；及一第七互連件，其在該第二方向上與該第六互連件相鄰並連接至該第五互連件。
  5. 如請求項1之裝置，其進一步包括：一第四互連件，其在該第二方向上延伸；一第五互連件，其在該第二方向上延伸；一第六互連件，其在該第二方向上延伸；一第一記憶體區域，其包含該複數個第二互連件；及一第二記憶體區域，其包含該複數個第二互連件並在該第一方向上與該第一記憶體區域相鄰，其中該複數個第二互連件包含一第七互連件及在該第二方向上與該第七互連件相鄰之一第八互連件，在該第一記憶體區域中，該第七互連件經連接至該第四互連件，及該第八互連件經連接至該第五互連件，及在該第二記憶體區域中，該第七互連件經連接至該第六互連件，及 該第八互連件經連接至該第四互連件。
  6. 如請求項5之裝置，其中將在該第二方向上延伸之該第四互連件設置於該第一記憶體區域與該第二記憶體區域之間之一邊界處。
  7. 如請求項1之裝置，其進一步包括：一第四互連件，其在該第二方向上延伸；一第五互連件，其在該第二方向上延伸；一第六互連件，其在該第二方向上延伸；一第一記憶體區域，其包含該複數個第二互連件；及一第二記憶體區域，其包含該複數個第二互連件並在該第一方向上與該第一記憶體區域相鄰，其中該複數個第二互連件包含一第七互連件及在該第二方向上與該第七互連件相鄰之一第八互連件，在該第一記憶體區域中，該第七互連件經連接至該第四互連件，及該第八互連件經連接至該第五互連件，及在該第二記憶體區域中，該第七互連件經連接至該第四互連件，及該第八互連件經連接至該第六互連件。
  8. 如請求項7之裝置，其中將在該第二方向上延伸之該第四互連件設置於該第一記憶體區域與該第二記憶體區域之間之一邊界處。
  9. 一種記憶體裝置，其包括：複數個第一互連件，其等在一第一方向上延伸，並設置在與該第一方向不同之一第二方向上；複數個第二互連件，其等在該第一方向及該第二方向上延伸，並設置在與該第一方向及該第二方向不同之一第三方向上；複數個第三互連件，其等在該第三方向上延伸，並設置在該第一方向及該第二方向上；記憶體胞，其等各自具有電阻變化層，設置於該等第三互連件之一對應者之一側表面上，該表面沿著該第三方向延伸，上述電阻變化層經連接至該第二互連件；及複數個選擇器，其等將該等第三互連件連接至該等第一互連件，其中該等選擇器之一者包含設置於該對應的第三互連件與該對應的第一互連件之間之一半導體層，及閘極，其等在該第二方向上延伸並經由一閘極絕緣膜設置於在該第一方向上彼此相對之兩個側表面上。
  10. 如請求項1之裝置，其中該第一方向及該第二方向彼此正交。
  11. 如請求項1之裝置，其中該第一方向及該第三方向彼此正交。
  12. 如請求項1之裝置，其中該第二方向及該第三方向彼此正交。
  13. 如請求項1之裝置，其中該第一方向及該第二方向彼此正交，該第一方向及該第三方向彼此正交，及該第二方向及該第三方向彼此正交。
  14. 如請求項6之裝置，其進一步包括一區域，其將該第四互連件、該第五互連件及該第六互連件連接至一基底電晶體並在該第二方向上與該第一記憶體區域及該第二記憶體區域相鄰。
  15. 如請求項8之裝置，其進一步包括一區域，其將該第四互連件、該第五互連件及該第六互連件連接至一周邊電路並在該第二方向上與該第一記憶體區域及該第二記憶體區域相鄰。
  16. 一種記憶體裝置，其包括：複數個第一互連件，其等各自在一第一方向上延伸，並設置在與該第一方向不同之一第二方向上；複數個第二互連件，其等各自在該第一方向上延伸，並設置在該第二方向及與該第一方向及該第二方向不同之一第三方向上；複數個第三互連件，其等各自在該第三方向上延伸，並設置在該第一方向及該第二方向上；記憶體胞，其等各自具有電阻變化層，設置於該等第三互連件之一對應者之兩個側表面上，該等表面在該第二方向上彼此相對，該等電阻變化層經連接至該等不同的第二互連件； 複數個選擇器，其等將該等第三互連件連接至該等第一互連件；及一控制器，其控制該複數個第一互連件、該複數個第二互連件及該選擇器，其中該等選擇器之一者包含設置於該對應的第三互連件與該對應的第一互連件之間之一半導體層，及閘極，其等在該第二方向上延伸並經由一閘極絕緣膜設置於在該第一方向上彼此相對之兩個側表面上。
  17. 如請求項16之裝置，其進一步包括：一第一記憶體區域，其包含該複數個第二互連件；及一第二記憶體區域，其包含該複數個第二互連件並在該第一方向上與該第一記憶體區域相鄰，其中該複數個第二互連件包含一第七互連件及在該第二方向上與該第七互連件相鄰之一第八互連件，及在執行一資料寫入、讀取或擦除操作時，該控制器將一相同電位施加至該第一記憶體區域中之該第七互連件並施加至該第二記憶體區域中之該第八互連件。
  18. 如請求項17之裝置，其進一步包括：一第四互連件，其將該第一記憶體區域中之該第七互連件及該第二記憶體區域中之該第八互連件連接在一起並在該第二方向上延伸，該第四互連件設置於該第一記憶體區域與該第二記憶體區域之間之一邊界處。
  19. 如請求項16之裝置， 其進一步包括：一第一記憶體區域，其包含該複數個第二互連件；及一第二記憶體區域，其包含該複數個第二互連件並在該第一方向上與該第一記憶體區域相鄰，其中該複數個第二互連件包含一第七互連件及在該第二方向上與該第七互連件相鄰之一第八互連件，及在執行一資料寫入、讀取或擦除操作時，該控制器將一相同電位施加至該第一記憶體區域中之該第七互連件並施加至該第二記憶體區域中之該第七互連件。
  20. 如請求項19之裝置，其進一步包括：一第四互連件，其將該第一記憶體區域中之該第七互連件及該第二記憶體區域中之該第七互連件連接在一起並在該第二方向上延伸，該第四互連件設置於該第一記憶體區域與該第二記憶體區域之間之一邊界處。
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