TWI753663B - 可變電阻式記憶體裝置及其製造方法 - Google Patents

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Abstract

本發明提供一種具有經改良的三維結構的可變電阻式記憶體裝置。本發明的可變電阻式記憶體包括：多個柱，在基板的主面的垂直方向延伸；多個位元線，在水平方向延伸；以及記憶體單元，形成在多個柱與多個位元線的交叉部；記憶體單元包含形成在柱的外周的閘極絕緣膜、形成在閘極絕緣膜的外周並提供通道區域的半導體膜、及形成在半導體膜的外周的一部分的可變電阻元件。可變電阻元件的外周的電極區域與鄰接的一對位元線的一個連接，半導體膜與鄰接的一對位元線的另一個連接。

Description

可變電阻式記憶體裝置及其製造方法
本發明關於一種使用可變電阻式的記憶體單元的可變電阻式記憶體裝置，且特別關於一種包含可變電阻式的記憶體單元的陣列的三維結構。
可變電阻式隨機存取記憶體(以下，略記為可變電阻式記憶體)可按照列位址及行位址而隨機地選擇記憶體單元，從經選擇的記憶體單元中讀出數據、或將數據寫入經選擇的記憶體單元。為了謀求高集積化而利用三維結構製造可變電阻式記憶體的技術例如由專利文獻(美國專利申請公開第2017/0330916號公報)公開。如圖1所示，專利文獻的可變電阻式記憶體包含作為位元線的在垂直方向延伸的導電性柱10，在水平方向延長的字元線30A、字元線30B，以及形成在柱10與字元線30A、字元線30B的交叉部的互補型的電阻記憶體元件20A、電阻記憶體元件20B來構成。互補型的電阻記憶體元件20A、電阻記憶體元件20B分別包含第一半導體氧化膜21、作為中間電極的導電膜22、第二半導體氧化膜23。將互補型的電阻記憶體元件20A、電阻記憶體元件20B物理式地分離，由此抑制在記憶體元件間產生不期望的潛行電流(sneak current)。但為了保持作為可變電阻元件的可靠性， 必須以固定的膜厚均質地且再現性良好地形成這些半導體氧化膜。但是，為了所述目的的製造步驟並不容易，作為結果，存在導致製造成本的增加或良率的下降的擔憂。
本發明是解決此種現有的問題者，其目的在於提供一種具有經改善的三維結構的可變電阻式記憶體裝置。
本發明的可變電阻式記憶體裝置包括：多個垂直構件，在基板的主面的垂直方向延伸，包含第一導電型的半導體材料；多個水平構件，在所述基板的主面的水平方向延伸，包含半導電材料；以及記憶體單元，形成在所述多個垂直構件與所述多個水平構件的各個交叉部；所述記憶體單元包含形成在所述垂直構件的外周的閘極絕緣膜、形成在所述閘極絕緣膜的外周的包含第二導電型的半導體材料的半導體膜、及形成在所述半導體膜的外周的一部分的可變電阻膜，所述可變電阻膜的外周的電極區域與鄰接的一對水平構件的一個連接，所述半導體膜與鄰接的一對水平構件的另一個連接。
根據本發明，在多個垂直構件與多個水平構件的各交叉部形成記憶體單元，並以可變電阻膜的外周的電極區域與一個水平構件電連接，半導體膜與另一個水平構件電連接的方式構成記憶體單元，由此可提供使記憶體單元陣列的三維結構與現有相比變得簡易、且使製造步驟變得容易的可變電阻式記憶體裝置。
10:導電性柱
20A、20B:電阻記憶體元件
21:第一半導體氧化膜
22:導電膜
23:第二半導體氧化膜
30A、30B、WL、WL0、WL1、WL2、WL3、WL4、WL5:字元線
100:可變電阻式記憶體
110:記憶體單元陣列
120:列選擇/驅動電路
130:行選擇/驅動電路
140:感測電路
150:寫入/讀出偏壓電路
160:控制電路
170:內部數據總線
200:柱
210、210A、210B、BL、BL0、BL1、BL2、BL3、BL4、BL0_0、BL0_1、BL1_0、BL1_1、BL2_0、BL2_1:位元線
220:記憶體單元
222:閘極絕緣膜
224:半導體膜
226:可變電阻元件
230、232、234:層間絕緣膜
240:開口
250:材料層
260、280:多晶矽材料
270:絕緣材料
300:矽基板
310:記憶體單元陣列
320:周邊電路
330:絕緣層
340:導電層
GND:接地
K0、K1:電流路徑
MC0:記憶體單元(選擇記憶體單元)
MC1:記憶體單元(非選擇記憶體單元)
MC2、MC3、MC1_0、MC1_1、MC2_0、MC2_1:記憶體單元
R0:電阻成分
Vr:重置寫入電壓
Vread、Vbl:讀出電壓
Vs:設置寫入電壓
Vset、Vrset:寫入電壓
圖1是表示現有的三維結構的可變電阻式記憶體的概略構成 的圖。
圖2是表示本發明的實施例的可變電阻式記憶體的整體構成的圖。
圖3的(A)、(B)是表示本發明的實施例的可變電阻式記憶體的記憶體單元陣列的一部分的概略構成的圖，圖3的(A)表示立體圖，圖3的(B)表示平面圖。
圖4的(A)是圖3的(B)的A-A線的概略剖面圖，圖4的(B)~(D)是說明本實施例的記憶體單元陣列的製造步驟的圖。
圖5的(E)~(H)是說明本實施例的記憶體單元陣列的製造步驟的圖。
圖6的(I)~(K)是說明本實施例的記憶體單元陣列的製造步驟的圖。
圖7的(A)、(B)是表示在本實施例中選擇了記憶體單元時的存取用電晶體與可變電阻元件的連接關係的圖。
圖8的(A)、(B)是表示根據本發明第二實施例的記憶體單元陣列的構成的圖。
圖9是示意性地表示根據本發明第二實施例的記憶體單元陣列的三維結構的圖。
圖10是表示根據本發明第二實施例的柱與字元線的連接例的圖。
圖11是表示將本發明的實施例的記憶體單元陣列的三維結構層疊在基板上的例子的概略剖面圖。
本發明提供一種包含經堆疊的記憶體單元陣列，即具有三維結構的記憶體單元陣列的可變電阻式記憶體。本發明的可變電阻式記憶體除隨機存取記憶體單元的功能以外，還具備同時存取多個記憶體單元的功能。以三維結構形成的記憶體單元在一對位元線間包含一個存取用電晶體、及形成在存取用電晶體的一側的可變電阻元件。列方向的記憶體單元在鄰接的記憶體單元間共有位元線，以當選擇一個記憶體單元時，另一個記憶體單元變成非選擇的方式進行記憶體單元的選擇，防止在與選擇記憶體單元連接的選擇位元線形成不期望的潛通路(sneak path)。
另外，本發明的三維結構的記憶體單元陣列可應用於交叉陣列或交叉記憶體。交叉陣列用作用於構成作為人工智慧(Artificial Intelligence，AI)硬體的神經網絡的器件。
圖2是表示本實施例的可變電阻式記憶體的整體構成的圖。本實施例的可變電阻式記憶體100包含具有三維結構的記憶體單元陣列110、列選擇/驅動電路120、行選擇/驅動電路130、感測電路140、寫入/讀出偏壓電路150、控制電路160、將各部連接的內部數據總線170來構成。
圖3的(A)是示意性地表示本實施例的記憶體單元陣列110的一部分的立體圖，圖3的(B)是其概略平面圖。圖式例示有四個記憶體單元。記憶體單元陣列110包含相對於在未圖示的基板(例如，矽基板)的主面的垂直方向延伸的多個柱200(在圖式中，四根柱)、水平方向延伸且與多個柱200交叉的多個位元線210(在圖式中，六根位元線)、以及形成在多個柱200與多個位元線210的交叉部的可變電阻式的記憶體單元220來構成。
柱200例如包含N型的多晶矽材料，柱200與對應的字元線電連接。如圖3的(B)所示，在柱200的外周的整體，以固定的膜厚形成閘極絕緣膜222(例如，氧化矽膜等)，在閘極絕緣膜222的外周的整體形成包含P型的多晶矽材料的半導體膜224。半導體膜224作為存取用電晶體的通道區域，當從柱200施加了電場時形成反轉層。在半導體膜224的外周的一部分形成可變電阻元件226。可變電阻元件226以覆蓋半導體膜224的一部分的方式形成為扇狀，在圖的例子中，以覆蓋半導體膜224的約半周的方式形成可變電阻元件226。可變電阻元件226包含內側的電極層、外側的電極層、以及形成在這些電極層之間的轉換層。轉換層的材料為金屬氧化物，例如HFO2。
位元線210例如包含N型的多晶矽材料，在與柱200的交叉部，一個位元線210與可變電阻元件226的外側的電極層電連接，另一個位元線210與未由可變電阻元件226覆蓋的半導體膜224連接。圖4的(A)中表示圖3的(B)的記憶體單元陣列的A-A線剖面圖。
參照圖4的(B)~(D)、圖5的(E)~(H)、圖6的(I)~(K)對圖3的(A)、(B)中所示的記憶體單元的製造方法的一例進行說明。首先，如圖4的(B)所示，在基板(省略圖示)上依次形成層間絕緣膜230、下層側的位元線210A、層間絕緣膜232、上層側的位元線210B、層間絕緣膜234。位元線210A、位元線210B為N+的多晶矽層，層間絕緣膜230、層間絕緣膜232、層間絕緣膜234例如為氧化矽膜或氮化矽膜等。
接著，利用微影步驟在層間絕緣膜234上形成罩幕層(省 略圖示)。罩幕層的形狀及尺寸規定柱200的外形，例如若柱200為圓柱狀，則罩幕層的預定形成柱200的部位形成有圓形的開口圖案。使用罩幕層，藉由非等向性蝕刻來對經層疊的層間絕緣膜230、層間絕緣膜232、層間絕緣膜234及位元線210A、位元線210B進行蝕刻，而形成如圖4的(C)所示的圓筒狀的開口240。
接著，將罩幕層去除，如圖4的(D)所示，全面地形成可變電阻元件的材料層250。所述材料層250包含外側的電極層、轉換層(例如氧化鉿(HfOx))及內側的電極層的層疊。接著，形成罩幕層(省略圖示)，使用所述罩幕層對材料層250進行非等向性蝕刻和/或等向性蝕刻，如圖5的(E)所示，在開口240的側壁的一部分(例如，開口240的半周)形成可變電阻元件226。
接著，將罩幕層去除，如圖5的(F)所示，全面地形成P+的多晶矽材料260，接著，形成罩幕層(省略圖示)，使用所述罩幕層對多晶矽材料260進行非等向性蝕刻和/或等向性蝕刻，如圖5的(G)所示，在開口240的側壁、且可變電阻元件226的內側形成半導體膜224。由此，可變電阻元件226由半導體膜224覆蓋。
接著，將罩幕層去除，如圖5的(H)所示，全面地形成SiO2等的絕緣材料270，接著，形成罩幕層(省略圖示)，使用所述罩幕層對絕緣材料270進行非等向性蝕刻和/或等向性蝕刻，如圖6的(I)所示，在開口240的側壁、且半導體膜224的內側形成閘極絕緣膜222。
接著，將罩幕層去除，如圖6的(J)所示，全面地形成N+的多晶矽材料280，對多晶矽材料280進行回蝕或平坦化， 形成如圖6的(K)所示的柱200。另外，所述製造步驟是先形成位元線210A、位元線210B，其後形成柱200，但並不限定於此，也可以在形成柱200與其周圍的閘極絕緣膜222、半導體膜224及可變電阻元件226後，形成位元線210。另外，本實施例的記憶體單元陣列並不限定於所述製造方法，也可以是使用其它製造步驟來製造者。
再次參照圖2。列選擇/驅動電路120根據來自控制電路160的列位址來選擇字元線，並對經選擇的字元線施加電壓。在列方向延伸的多個字元線與對應的柱200電連接。行選擇/驅動電路130根據來自控制電路160的行位址來選擇位元線。感測電路140在讀出操作時，對在由列選擇/驅動電路120及行選擇/驅動電路130所選擇的記憶體單元的位元線對中流動的電流或電壓進行感測，並經由內部數據總線170而朝控制電路160輸出表示其感測結果的數據。寫入/讀出偏壓電路150在讀出操作時，對選擇記憶體單元的位元線對施加用於讀出操作的偏壓，另外，在寫入操作時，根據已從控制電路160接收的寫入數據，對選擇記憶體單元的位元線對施加設置或重置的偏壓。
控制電路160包含硬體和/或軟體，控制各部的運行。在某一實施方式中，控制電路160包括包含唯讀記憶體(Read Only Memory，ROM)/隨機存取記憶體(Random Access Memory，RAM)的微控制器、微處理器、或狀態機(state machine)等，例如藉由執行已被存放在ROM/RAM的軟體來控制讀出操作、寫入操作(設置、重置)等。另外，控制電路160藉由內部數據總線170來與各部連接，朝各部供給已從外部接收的數據(包含位址)，另外， 朝外部輸出已從感測電路140接收的讀出數據。
對本實施例的可變電阻式記憶體的詳細的運行進行說明。圖7的(A)、(B)表示選擇了某一記憶體單元時的存取用電晶體與可變電阻元件的連接關係。此處，設為藉由列選擇/驅動電路120來選擇與記憶體單元MC0的柱200連接的字元線WL0，藉由行選擇/驅動電路130來選擇位元線對BL0/BL1者。若對字元線WL0施加正的某一電壓，則經由閘極絕緣膜222而對半導體膜224施加電場，半導體膜224的整體反轉成N型，形成通道區域。其結果，半導體膜224經由可變電阻元件226的外側的電極區域而與位元線BL0電連接，另外，在與可變電阻元件226的電極區域相向的區域中，已反轉成N型的通道區域與作為N型的多晶矽層的位元線BL1電連接。
在位元線BL0與半導體膜224之間的電流路徑K0，形成由可變電阻元件226所形成的電阻成分R0，位元線BL1與半導體膜224之間的電流路徑K1是由N型的多晶矽所形成的低電阻區域。圖7的(B)是圖7的(A)的等效電路圖，選擇記憶體單元MC0在一對位元線BL0/BL1間包含一個存取用電晶體、且在其一者包含電阻成分R0，構成1R1T的記憶體單元。
在列方向與選擇記憶體單元MC0鄰接的記憶體單元MC1和選擇記憶體單元MC0共有位元線BL1，但字元線WL1為非選擇(對字元線WL1施加GND電位或比閾值低的電壓)，在半導體膜224未形成反轉層，記憶體單元MC1的存取用電晶體保持關閉。因此，位元線BL1事實上與非選擇記憶體單元MC1隔離，而避免潛行電流通路的形成。
另外，在行方向與選擇記憶體單元MC0鄰接的記憶體單元MC2和選擇記憶體單元MC0共有位元線對BL0/BL1，但字元線WL2為非選擇，在位元線對BL0/BL1與半導體膜224之間形成PN障壁，存取用電晶體保持關閉。因此，位元線對BL0/BL1事實上與非選擇記憶體單元MC2(在行方向共有位元線對BL0/BL1的其它非選擇記憶體單元也一樣)隔離，而避免潛行電流通路的形成。
對選擇記憶體單元MC0的寫入操作進行說明。寫入/讀出偏壓電路150根據來自控制電路160的寫入數據，對選擇記憶體單元MC0進行設置或重置的寫入。在設置寫入中，列選擇/驅動電路120對選擇字元線WL0施加寫入電壓Vset，對非選擇字元線施加GND。寫入/讀出偏壓電路150對一個選擇位元線BL0施加設置寫入電壓Vs(Vset>Vs)，對另一個選擇位元線BL1施加GND。由此，從位元線BL0朝位元線BL1施加電壓，可變電阻元件226即電流路徑K0上的電阻成分R0被編程為低電阻狀態。
在重置寫入中，對位元線對BL0/BL1施加與設置寫入時不同的極性的電壓。即，列選擇/驅動電路120對選擇字元線WL0施加寫入電壓Vrset，對非選擇字元線施加GND。寫入/讀出偏壓電路150對一個選擇位元線BL0施加GND，對另一個選擇位元線BL1施加重置寫入電壓Vr(Vrset>Vr)。由此，從位元線BL1朝位元線BL0施加電壓，可變電阻元件226即電流路徑K0上的電阻成分R0被編程為高電阻狀態。
在選擇記憶體單元MC0的讀出操作中，列選擇/驅動電路120對選擇字元線WL0施加讀出電壓Vread，對非選擇字元線 施加GND。寫入/讀出偏壓電路150對一個選擇位元線BL0施加讀出電壓Vbl，對另一個選擇位元線BL1施加GND。若可變電阻元件226為低電阻狀態(設置)，則從選擇位元線BL0朝選擇位元線BL1流入大的電流，若可變電阻元件為高電阻狀態(重置)，則從選擇位元線BL0朝選擇位元線BL1流入小的電流。感測電路140對選擇位元線對BL0/BL1間的電流或電壓進行感測，並將對應於感測結果的數據“0”、數據“1”作為讀出數據經由內部數據總線170而朝控制電路160輸出。
在所述實施例中，將可變電阻元件226形成為大致半圓狀，但其為一例，可變電阻元件226只要是至少包括與位元線BL0電接觸的區域的形狀即可。另外，在所述實施例中，將可變電阻元件226與位元線BL0連接，將半導體膜224與位元線BL1連接，但其為一例，也可以將半導體膜224與位元線BL0連接，將可變電阻元件226與位元線BL1連接。
對本發明的第二實施例進行說明。所述實施例表示了隨機存取一個記憶體單元的例子，但第二實施例關於一種可同時存取多個記憶體單元的陣列構成。此種陣列構成適合於所謂的交叉陣列。
圖8的(A)、(B)中表示第二實施例的記憶體單元陣列的一部分的電路構成。配置在列方向的記憶體單元MC0~記憶體單元MC3交替地連接在字元線WL0、字元線WL1，當選擇了字元線WL0時，如圖8的(A)所示，記憶體單元MC0、記憶體單元MC2的存取用電晶體開啟(即，在半導體膜224形成反轉層)。另一方面，當選擇了字元線WL1時，如圖8的(B)所示，記憶 體單元MC1、記憶體單元MC3的存取用電晶體開啟。寫入/讀出偏壓電路150對經選擇的位元線對的一個位元線施加讀出電壓Vbl、設置寫入電壓Vs、重置寫入電壓Vr，使另一個位元線虛擬接地。
當藉由列選擇/驅動電路120而選擇了一個字元線時，與選擇字元線連接的多個記憶體單元的存取用電晶體被同時開啟，可一次性讀出已被儲存在多個記憶體單元的多個數據、或將多個數據一次性寫入多個記憶體單元。例如，此種多個數據的輸入/輸出可用於交叉陣列的矩陣運算。
即便在列方向鄰接的記憶體單元間共有位元線，由於在選擇記憶體單元之間存在非選擇記憶體單元，且非選擇記憶體單元的存取用電晶體關閉，因此選擇記憶體單元的位元線對不被非選擇記憶體單元干涉，可施加所期望的偏壓。另外，雖然在此處省略圖示，但在行方向共有位元線的非選擇記憶體的存取用電晶體也關閉，因此選擇記憶體單元的選擇位元線對不被非選擇記憶體單元干涉，而抑制形成不期望的潛行電流通路。
圖9是立體地表示圖8的(A)、(B)中所示的陣列構成者，此處，表示經堆疊的垂直方向的兩段的位元線。陣列的基本的操作與圖8的(A)、(B)時相同。當藉由選擇字元線WL0而選擇了記憶體單元MC2_0、記憶體單元MC2_1時，記憶體單元MC2_0、記憶體單元MC2_1的存取用電晶體被開啟，位元線對BL1_0/BL2_0與位元線對BL1_1/BL2_1被選擇。當藉由選擇字元線WL1而選擇了記憶體單元MC1_0、記憶體單元MC1_1時，記憶體單元MC1_0、記憶體單元MC1_1的存取用電晶體被 開啟，位元線對BL0_0/BL1_0與位元線對BL0_1/BL1_1被選擇。
圖10是表示記憶體單元陣列的柱與字元線的優選的連接例的概略立體圖。字元線WL0與配置在列方向的多個柱200的上端部每隔一個來連接，字元線WL1與未由字元線WL0連接的柱200的下端部每隔一個來連接。字元線WL0、字元線WL1可為導電性的多晶矽或金屬層。將柱200從柱200的上下方向交替地連接在字元線WL0、字元線WL1，由此與將字元線WL0、字元線WL1配線在同一平面的情況相比，可謀求記憶體單元陣列的高集積化，並削減記憶體單元陣列的水平方向的佔有面積。
圖11是表示將本實施例的記憶體單元陣列層疊在基板上的例子的概略剖面圖。作為基板，例如使用矽基板300，在所述矽基板300上形成三維結構的記憶體單元陣列310。在矽基板300的表面或其內部形成列選擇/驅動電路120、行選擇/驅動電路130、感測電路140、寫入/讀出偏壓電路150及控制電路160等的周邊電路320。記憶體單元陣列310的經選擇的柱200、經選擇的位元線210及經選擇的字元線等經由多層配線結構而與周邊電路320的列選擇/驅動電路120、行選擇/驅動電路130、感測電路140、寫入/讀出偏壓電路150及控制電路160電連接。多層配線結構包含多個導電層(多晶矽層及金屬層)、多個層間絕緣膜、形成在層間絕緣膜的通孔(或接觸孔)、形成在通孔內的插塞等，可將在垂直方向層疊的位元線或字元線與周邊電路320電連接。
在某一實施方式中，在矽基板300上形成絕緣層330，在絕緣層330上形成導電層340，在導電層340上形成記憶體單元 陣列310。導電層340例如提供記憶體單元陣列310的共同的源極(GND電位)或電源線。導電層340例如包含N型的多晶矽層、或金屬層與N型的多晶矽層的層疊。如此，在矽基板300形成周邊電路320，在其上方層疊記憶體單元陣列310，由此可減小記憶體晶片的二維的面積。
對本發明的優選的實施方式進行了詳述，但本發明並不限定於特定的實施方式，可在權利要求書中記載的本發明的主旨的範圍內進行各種變形及變更。
200:柱
210:位元線
220:記憶體單元
222:閘極絕緣膜
224:半導體膜
226:可變電阻元件

Claims (12)

  1. 一種可變電阻式記憶體裝置，包括：多個垂直構件，在基板的主面的垂直方向延伸，包含第一導電型的半導體材料；多個水平構件，在所述基板的主面的水平方向延伸，包含半導電材料；以及記憶體單元，形成在所述多個垂直構件與所述多個水平構件的各個交叉部；所述記憶體單元包含形成在所述垂直構件的外周的閘極絕緣膜、形成在所述閘極絕緣膜的外周的包含第二導電型的半導體材料的半導體膜、及形成在所述半導體膜的外周的一部分的可變電阻膜，所述可變電阻膜的外周的電極區域與鄰接的一對水平構件的一個連接，所述半導體膜與鄰接的一對水平構件的另一個連接。
  2. 如請求項1所述的可變電阻式記憶體裝置，其中當從所述垂直構件經由所述閘極絕緣膜而對所述半導體膜施加了電壓時，在所述半導體膜形成通道，經由所述電極區域及所述通道而電連接所述一對水平構件。
  3. 如請求項1所述的可變電阻式記憶體裝置，其中所述多個垂直構件、所述多個水平構件及所述半導體膜包含多晶矽材料。
  4. 如請求項1所述的記憶體裝置，其中所述多個垂直構件二維地配置，所述多個水平構件配置在垂直方向，多個記憶體單元三維地配置。
  5. 如請求項1所述的可變電阻式記憶體裝置，其中可 變電阻式記憶體裝置還包括：列選擇部件，根據列位址信號來選擇垂直構件；行選擇部件，根據行位址信號來選擇水平構件；以及控制部件，對由所述列選擇部件及所述行選擇部件所選擇的記憶體單元的讀出或寫入進行控制；所述控制部件對與選擇記憶體單元連接的所述一對水平構件的一個施加讀出電壓或寫入電壓，對另一個施加基準電壓或接地。
  6. 如請求項5所述的可變電阻式記憶體裝置，其中所述多個垂直構件與對應的字元線連接，所述多個水平構件與對應的位元線連接，所述列選擇部件選擇字元線，所述行選擇部件選擇位元線，由此選擇記憶體單元，列方向的第奇數個垂直構件的一個端部與在水平方向延伸的第一字元線電連接，列方向的第偶數個垂直構件的與所述一個端部相向的另一個端部和在水平方向延伸的第二字元線電連接。
  7. 如請求項5所述的可變電阻式記憶體裝置，其中所述多個垂直構件與對應的字元線連接，所述多個水平構件與對應的位元線連接，所述列選擇部件選擇字元線，所述行選擇部件選擇位元線，由此選擇記憶體單元，列方向的記憶體單元共有位元線，同一列的多個記憶體單元包含第一組的記憶體單元與第二組的記憶體單元，第一組的記憶體單元與第二組的記憶體單元交替地設置，第一組的記憶體單元與第一字元線電連接，第二組的記憶體 單元與第二字元線連接，當選擇了第一組的記憶體單元時，第二組的記憶體單元為非選擇，當選擇了第二組的記憶體單元時，第一組的記憶體單元為非選擇。
  8. 如請求項1所述的可變電阻式記憶體裝置，其中可變電阻式記憶體裝置還包括基板、及形成在所述基板的表面或基板內的周邊電路，在所述周邊電路上形成所述多個垂直構件及所述多個水平構件，所述多個垂直構件及所述多個水平構件經由多層配線結構而與所述周邊電路電連接，所述周邊電路包含根據列位址信號來選擇垂直構件的列選擇部件、及根據行位址信號來選擇水平構件的行選擇部件。
  9. 如請求項1所述的可變電阻式記憶體裝置，其中所述可變電阻膜包含內側的電極層、外側的電極層以及形成在所述電極層之間的轉換層，且所述轉換層的材料為金屬氧化物。
  10. 如請求項1所述的可變電阻式記憶體裝置，其中所述多個垂直構件為圓柱狀，且所述可變電阻膜形成為大致半圓狀。
  11. 一種可變電阻式記憶體裝置的製造方法，是如請求項1至10中任一項所述的可變電阻式記憶體裝置的製造方法，包括如下的步驟：準備基板，在該基板上形成有所述多個水平構件及分別與所述多個水平構件電絕緣的層間絕緣膜，形成貫穿所述水平構件及 所述層間絕緣膜的開口，在所述開口的側壁的一部分形成所述可變電阻膜，在包含所述可變電阻膜的開口的側壁形成所述半導體膜，在所述半導體膜的開口內形成所述閘極絕緣膜，在所述閘極絕緣膜的開口內形成所述垂直構件。
  12. 如請求項11所述的可變電阻式記憶體裝置的製造方法，其中所述基板包含矽基板與絕緣層，在所述矽基板表面形成所述列選擇部件、所述行選擇部件及所述控制部件的周邊電路，在所述絕緣層上形成所述多個水平構件、所述垂直構件及包含所述可變電阻膜的記憶體單元。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118044350A (zh) * 2021-12-10 2024-05-14 铠侠股份有限公司 存储器件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130328005A1 (en) * 2012-06-07 2013-12-12 Yoocheol Shin Three-dimensional resistive random access memory devices, methods of operating the same, and methods of fabricating the same

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2655859B2 (ja) * 1988-02-03 1997-09-24 株式会社日立製作所 半導体記憶装置
DE102004047655A1 (de) 2004-09-14 2006-04-06 Infineon Technologies Ag Charge-trapping-Halbleiterspeicherbauelement
US8173987B2 (en) * 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US10157909B2 (en) * 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10354995B2 (en) * 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10388863B2 (en) * 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US20110297912A1 (en) 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
JP2012185884A (ja) * 2011-03-04 2012-09-27 Hitachi Ltd 半導体記憶装置
JP2013187336A (ja) * 2012-03-07 2013-09-19 Toshiba Corp 不揮発性半導体記憶装置
KR102010928B1 (ko) * 2012-06-07 2019-10-21 삼성전자주식회사 저항 변화 메모리 장치, 그 동작 방법 및 제조 방법
US9853053B2 (en) * 2012-09-10 2017-12-26 3B Technologies, Inc. Three dimension integrated circuits employing thin film transistors
KR20140068627A (ko) * 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법
US10600657B2 (en) * 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US10224279B2 (en) * 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9054308B1 (en) * 2014-03-04 2015-06-09 Sandisk 3D Llc Plasma reduction method for modifying metal oxide stoichiometry in ReRAM
KR101646365B1 (ko) * 2014-10-27 2016-08-08 한양대학교 산학협력단 3차원 크로스바-포인트 수직 다층 구조의 상보적 저항 스위칭 메모리 소자
US9825100B2 (en) * 2015-08-31 2017-11-21 Toshiba Memory Corporation Nonvolatile semiconductor memory device
US10847540B2 (en) * 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
JP2017168698A (ja) * 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体記憶装置
US9859002B2 (en) * 2016-03-17 2018-01-02 Toshiba Memory Corporation Semiconductor memory device
US9859338B2 (en) * 2016-03-21 2018-01-02 Winbond Electronics Corp. Three-dimensional resistive memory
CN107799546B (zh) 2016-09-07 2022-01-04 东芝存储器株式会社 存储装置及其制造方法
WO2018100790A1 (ja) * 2016-11-30 2018-06-07 国立研究開発法人科学技術振興機構 ニューロン回路、システムおよびスイッチ回路
KR20180090121A (ko) * 2017-02-02 2018-08-10 삼성전자주식회사 비휘발성 메모리 장치, 비휘발성 메모리 장치의 소프트 이레이즈 방법 및 프로그램 방법
CN110268523A (zh) * 2017-02-04 2019-09-20 三维单晶公司 3d半导体装置及结构
KR102295524B1 (ko) * 2017-03-27 2021-08-30 삼성전자 주식회사 메모리 소자
JP6563988B2 (ja) * 2017-08-24 2019-08-21 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
US10672490B2 (en) * 2018-01-17 2020-06-02 International Business Machines Corporation One-time-programmable memory in a high-density three-dimensional structure
JP2019165114A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 抵抗変化型記憶装置
US10497752B1 (en) * 2018-05-11 2019-12-03 International Business Machines Corporation Resistive random-access memory array with reduced switching resistance variability
US10700129B2 (en) * 2018-06-22 2020-06-30 International Business Machines Corporation Vertical array of resistive switching devices having a tunable oxygen vacancy concentration
US20200194668A1 (en) * 2018-12-14 2020-06-18 Sandisk Technologies Llc Interfacial resistive memory gate stack transistor cell and methods of manufacturing the same
KR20210091583A (ko) * 2020-01-14 2021-07-22 삼성전자주식회사 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130328005A1 (en) * 2012-06-07 2013-12-12 Yoocheol Shin Three-dimensional resistive random access memory devices, methods of operating the same, and methods of fabricating the same

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Publication number Publication date
US11342381B2 (en) 2022-05-24
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US20210210555A1 (en) 2021-07-08
JP2021111634A (ja) 2021-08-02
KR102468482B1 (ko) 2022-11-18
CN113078259A (zh) 2021-07-06
CN113078259B (zh) 2023-12-01
KR20210089075A (ko) 2021-07-15
TW202127657A (zh) 2021-07-16

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