KR102010928B1 - 저항 변화 메모리 장치, 그 동작 방법 및 제조 방법 - Google Patents

저항 변화 메모리 장치, 그 동작 방법 및 제조 방법 Download PDF

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Abstract

본 발명은 저항 변화 메모리 장치 및 이의 제조 방법을 제공한다. 이 저항 변화 메모리 장치에서는 기판으로부터 돌출된 활성 기둥 옆에 복수개의 셀 트랜지스터들이 배치되고 가변 저항막이 상기 활성 기둥과 접한다. 그리고 셀 트랜지스터들 양 쪽에 선택 소자가 배치된다.

Description

저항 변화 메모리 장치, 그 동작 방법 및 제조 방법{Resistive random-access memory device, methods of operating and fabricating the same}
본 발명은 저항 변화 메모리 장치에 관한 것으로, 보다 구체적으로는 3차원적으로 배열된 메모리 셀들을 포함하는 저항 변화 메모리 장치, 그 동작 방법 및 제조 방법에 관한 것이다.
3D-IC 메모리 기술은 메모리 용량의 증대를 위한 기술로서, 메모리 셀들을 3차원적으로 배열하는 것과 관련된 제반 기술들을 의미한다. 메모리 용량은, 3D-IC 메모리 기술 이외에도, (1) 패턴 미세화 기술 및 (2) 다중 레벨 셀(MLC) 기술을 통해서도 증대될 수 있다. 하지만, 패턴 미세화 기술은 고비용의 문제를 수반하고, MLC 기술은 증가시킬 수 있는 셀당 비트의 수에서 제한될 수 밖에 없다. 이런 이유에서, 3D-IC 기술은 메모리 용량의 증대를 위한 필연적인 방법인 것으로 보인다. 물론, 패턴 미세화 및 MLS 기술들이 3D-IC 기술에 접목될 경우, 더욱 증가된 메모리 용량을 구현할 수 있다는 점에서, 패턴 미세화 및 MLS 기술들 역시 3D-IC 기술과는 독립적으로 발전할 것으로 기대된다.
3D-IC 기술의 하나로서, 펀치-앤-플러그(punch-and-plug) 기술이 최근 제안되었다. 상기 펀치-앤-플러그 기술은 다층의 박막들을 기판 상에 차례로 형성한 후 상기 박막들을 관통하는 플러그들을 형성하는 단계들을 포함한다. 이 기술을 이용하면, 제조 비용의 큰 증가없이 3D 메모리 소자의 메모리 용량을 크게 증가시킬 수 있기 때문에, 이 기술은 최근 크게 주목받고 있다.
본 발명이 해결하려는 과제는 누설전류를 방지하고 저전력에서 구동이 가능한 저항 변화 메모리 장치를 제공하는 데 있다.
본 발명이 해결하려는 다른 과제는 프로그램/소거 오류를 방지할 수 있는 3차원 저항 변화 메모리 장치의 동작 방법을 제공하는 데 있다.
본 발명이 해결하려는 구현하기가 용이한 상기 3차원 저항 변화 메모리 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 저항 변화 메모리 장치(Resistive RAM)는 기판; 상기 기판 상에 배치되며 중공(hollow) 구조의 활성 기둥; 상기 활성 기둥과 접하되, 산화 및 환원 반응에 의해 저항이 변화하는 가변저항막; 및 상기 활성 기둥 측면에 인접하여 배치되는 게이트를 포함한다.
일 예에 있어서, 상기 저항 변화 메모리 장치는, 상기 활성 기둥 내부를 채우는 매립 절연막을 더 포함할 수 있으며, 이때 상기 가변 저항막은 상기 활성 기둥과 상기 매립 절연막 사이에 개재될 수 있다. 이때 상기 활성 기둥은 바람직하게는 50nm 이하의 두께를 가질 수 있다.
다른 예에 있어서, 상기 저항 변화 메모리 장치는, 상기 활성 기둥과 상기 게이트 사이에 개재되는 게이트 절연막을 더 포함할 수 있으며, 이때 상기 가변 저항막은 상기 게이트 절연막과 상기 활성 기둥 사이에 개재될 수 있다. 이때 상기 가변 저항막은 바람직하게는 20nm 이하의 두께를 가질 수 있다.
상기 게이트의 양측의 상기 활성 기둥에 생성되는 전계 효과 소오스/드레인 영역들의 전압차 및 전기장 방향에 의해 상기 가변 저항막 내에 산화 또는 환원 반응이 일어나 저항이 변할 수 있다.
상기 가변 저항막은 전이금속산화물일 수 있다.
상기 가변 저항막은 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 크롬(Cr), 스트론튬(Sr), 란탄(La), 망간(Mn), 칼슘(Ca), 프라세오디뮴(Praseodymium, Pr) 및 실리콘(Si)을 포함하는 그룹에서 선택되는 적어도 하나의 원소의 산화물일 수 있다.
상기 저항 변화 메모리 장치는 상기 기판과 상기 활성 기둥 사이에 개재되는 활성 패드를 더 포함할 수 있다.
일 예에 있어서, 상기 가변 저항막은 저항이 변하는 스위칭 막과 상기 스위칭 막과 접하며 상기 스위칭 막과 산소를 교환하는 산소 교환층을 포함할 수 있다. 상기 스위칭 막과 상기 산소 교환층 중에 적어도 하나는 금속과 산소의 비가 화학 양론적 비를 만족시키지 못하는 전이 금속 산화물로 이루어질 수 있다.
상기 가변 저항막은 상기 활성 기둥과 접하는 터널 베리어막을 더 포함할 수 있다. 상기 터널 베리어막은 금속과 산소의 비가 화학양론적 비를 만족시키는 전이 금속 산화물로 이루어질 수 있다.
상기 스위칭 막과 상기 산소 교환막은 동일한 전이금속을 포함할 수 있으며, 상기 터널 베리어막은 상기 스위칭 막과 상기 산소 교환막 모두와 다른 전이 금속을 포함할 수 있다. 상기 터널 베리어막은 상기 스위칭 막과 상기 산소 교환막 중에 적어도 하나보다 얇을 수 있다.
본 발명의 구체적인 예에 따른 가변 저항 메모리 장치는 기판; 상기 기판으로부터 돌출된 중공 구조의 활성 기둥; 상기 활성 기둥의 하부 측면에 인접한 하부 선택 게이트; 상기 활성 기둥의 상부 측면에 인접하며 상기 하부 선택 게이트와 이격된 상부 선택 게이트; 상기 하부 선택 게이트와 상기 상부 선택 게이트 사이에서 상기 활성 기둥에 인접하는 복수개의 셀 게이트들; 및 상기 셀 게이트들과 인접한 상기 활성 기둥과 접하되, 산화 및 환원 반응에 의해 저항이 변화하는 가변저항막을 포함할 수 있다.
상기 가변 저항막은 연장되어 상기 상부 및 하부 선택 게이트들 중 적어도 하나에 인접할 수 있다.
상기 하부 선택 게이트와 이에 인접한 상기 셀 게이트 간의 간격과 상기 상부 선택 게이트와 이에 인접한 상기 셀 게이트 간의 간격 중 적어도 하나는 상기 셀 게이트들 간의 간격보다 넓을 수 있다.
상기 활성 기둥에 인접한 상기 하부 선택 게이트와 상기 상부 선택 게이트 중 적어도 하나는 복수개로 배치될 수 있다.
상기 저항 변화 메모리 장치는 상기 기판과 상기 활성 기둥 사이에 개재되는 활성 패드를 더 포함할 수 있으며, 상기 하부 선택 게이트는 상기 활성 패드의 측면에 인접할 수 있다.
일 예에 있어서, 상기 저항 변화 메모리 장치는 상기 활성 기둥 내부를 채우는 매립 절연막을 더 포함할 수 있으며, 이때 상기 가변 저항막은 상기 활성 기둥과 상기 매립 절연막 사이에 개재될 수 있다.
다른 예에 있어서, 상기 저항 변화 메모리 장치는 상기 활성 기둥과 상기 셀 게이트 사이에 개재되는 게이트 절연막을 더 포함할 수 있으며, 이때 상기 가변 저항막은 상기 게이트 절연막과 상기 활성 기둥 사이에 개재될 수 있다.
상기 셀 게이트의 양측의 상기 활성 기둥에 생성되는 전계 효과 소오스/드레인 영역들의 전압차와 전기장의 방향에 의해 상기 가변 저항막의 저항이 변할 수 있다.
상기 저항 변화 메모리 장치는 상기 기판에 배치되는 공통 소오스 라인; 및 상기 공통 소오스 라인과 전기적으로 연결되는 더미 비트라인을 더 포함할 수 있다.
상기 저항 변화 메모리 장치는 상기 활성 기둥 내부에서 상기 가변 저항막의 하부면과 상기 활성 기둥의 바닥면 사이에 개재되는 하부 매립 절연막; 및 상기 활성 기둥 내부에서 상기 가변 저항막의 상부면 상에 배치되는 상부 매립 절연막 중에 적어도 하나를 더 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 저항 변화 메모리 장치의 동작 방법은, 기판; 상기 기판으로부터 돌출된 활성 기둥; 상기 활성 기둥의 하부 측면에 인접한 하부 선택 소자, 상기 활성 기둥의 상부 측면에 인접하며 상기 하부 선택 소자와 이격된 상부 선택 소자, 및 상기 하부 선택 소자와 상기 상부 선택 소자 사이에서 상기 활성 기둥에 인접하는 복수개의 메모리 셀들을 포함하는 메모리 셀 스트링을 포함하되, 상기 메모리 셀들 각각은 셀 트랜지스터와 가변 저항막을 포함하며, 상기 가변 저항막은 상기 활성 기둥과 접하는 저항 변화 메모리 장치의 동작 방법에 있어서, 상기 메모리 셀을 프로그램하는 단계와 소거하는 단계는 상기 가변 저항막 내에 산화 또는 환원 반응을 유발하여 상기 가변 저항막의 저항을 변화시킨다.
상기 메모리 셀을 프로그램하는 단계와 소거하는 단계는 상기 셀 트랜지스터의 소오스/드레인 영역들에 전압차를 유발하고 전기장의 방향을 변화시킴으로써 진행될 수 있다.
상기 메모리 셀의 프로그램, 소거 및 읽기 동작을 수행하는 동안, 상기 셀 트랜지스터는 턴 오프(Turn-off)될 수 있다.
상기 메모리 셀을 프로그램하는 단계는, 상기 가변 저항막에 상기 소오스/드레인 영역들을 연결시키는 전기적 경로를 형성할 수 있다.
상기 메모리 셀을 소거하는 단계는, 상기 가변 저항막에 형성된 상기 전기적 경로를 없앨 수 있다.
상기 저항 변화 메모리 장치는, 일 방향으로 상기 활성 기둥들의 상단을 전기적으로 연결시키는 복수개의 비트라인들; 상기 기판 내에 배치되며 상기 활성 기둥의 하단과 전기적으로 연결되는 공통 소오스 라인; 및 상기 비트라인들 사이에 배치되며 상기 공통 소오스 라인과 직접 연결되는 더미 비트라인들을 더 포함할 수 있으며, 상기 더미 비트라인들 사이에서 동시에 프로그램 또는 소거 전압이 인가되는 비트라인들의 갯수는 더미 비트라인들 사이의 비트라인들의 갯수보다 바람직하게는 작다.
상기 메모리 셀을 프로그램하는 단계는 상기 메모리 셀에 제 1 전류 방향으로 전류를 흘러 상기 가변 저항막을 저저항 상태로 만들고, 상기 메모리 셀을 소거하는 단계는 상기 메모리 셀에 상기 제 1 전류 방향의 반대 방향으로 전류를 흘러 상기 가변 저항막을 고저항 상태로 만들 수 있다.
상기 또 다른 과제를 달성하기 위한 본 발명에 따른 저항 변화 메모리 장치의 제조 방법은, 기판 상에 층간절연막들과 희생막들을 교대로 적층하는 단계; 적어도 상기 희생막들과 상기 층간절연막들을 패터닝하여 상기 기판을 노출시키는 활성홀을 형성하는 단계; 상기 활성홀 안에 중공 구조의 활성 기둥과 이에 접하는 가변 저항막을 형성하는 단계; 및 상기 희생막을 도전막으로 대체시키는 단계를 포함하되, 상기 가변 저항막은 산화 및 환원 반응에 의해 저항이 변한다.
일 예에 있어서, 상기 활성홀 안에 중공 구조의 활성 기둥과 이에 접하는 가변 저항막을 형성하는 단계는, 상기 활성홀 안에 활성막을 콘포말하게 형성하여 상기 활성홀을 부분적으로 채우는 단계; 및 상기 활성막의 적어도 측벽을 덮는 가변 저항막을 형성하는 단계를 포함할 수 있다.
다른 예에 있어서, 상기 활성홀 안에 중공 구조의 활성 기둥과 이에 접하는 가변 저항막을 형성하는 단계는, 상기 활성홀의 측벽을 덮는 가변저항막을 형성하는 단계; 및 상기 활성홀 안에서 상기 가변저항막의 측벽과 상기 기판을 덮는 활성막을 형성하는 단계를 포함할 수 있다.
상기 방법은, 상기 활성 기둥을 형성하기 전에, 상기 기판 상에 활성 패드를 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 저항 변화 메모리 장치에서는 가변저항막을 포함하는 메모리 셀들에 선택 소자가 연결되므로, 원치않는 경로로 누설전류가 흐르는 것을 방지할 수 있다.
또한 본 발명에 따른 저항 변화 메모리 장치에서는 메모리 저장 수단으로 전하트랩막이 아닌 전이금속산화막으로 이루어지는 가변저항막을 이용하므로, 전하트랩막보다 상대적으로 낮은 전압에서 프로그램/소거/읽기 동작을 수행할 수 있다.
본 발명에 따른 저항 변화 메모리 장치의 구동 방법에서는 더미 비트라인들 사이의 비트라인들 수보다 작은 수의 비트라인들에 동시에 프로그램/소거 전압을 인가하므로, 프로그램/소거 동작시 많은 전류의 양에 의해 공통 소오스 라인의 전압 상승을 막아 프로그램/소거 동작 오류를 방지할 수 있다.
본 발명에 따른 저항 변화 메모리 장치의 제조 방법에서는, 가변 저항막이 활성 기둥과 접하도록 형성되므로 제조하기가 용이하다.
도 1은 본 발명의 일 예에 따른 저항 변화 메모리 장치의 회로도를 나타낸다.
도 2는 본 발명의 실시예 1에 따른 저항 변화 메모리 장치의 평면도이다.
도 3은 본 발명의 실시예 1에 따라 도 2를 I-I'선으로 자른 단면도이다.
도 4a 내지 4c는 본 발명의 예들에 따라 도 3의 'P1' 부분을 확대한 단면도들이다.
도 5a 및 5b는 도 3의 'P1' 부분을 확대한 것으로 각각 프로그램 및 소거된 상태에서 전류의 흐름을 나타낸다.
도 6은 본 발명의 일 예에 있어서, 전류의 흐름을 나타낸다.
도 7은 본 발명의 다른 예에 따른 저항 변화 메모리 장치의 회로도를 나타낸다.
도 8 내지 15는 도 3의 저항 변화 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 16은 본 발명의 실시예 2에 따른 저항 변화 메모리 장치의 단면도이다.
도 17은 본 발명의 실시예 3에 따른 저항 변화 메모리 장치의 단면도이다.
도 18 내지 20은 도 17의 저항 변화 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 21은 본 발명의 실시예 4에 따른 저항 변화 메모리 장치의 단면도이다.
도 22 내지 도 24는 도 21의 저항 변화 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 25는 본 발명의 실시예 5에 따른 저항 변화 메모리 장치의 단면도를 나타낸다.
도 26은 도 25의 저항 변화 메모리 장치를 제조하는 과정을 나타내는 단면도이다.
도 27은 본 발명의 실시예 5에 따른 저항 변화 메모리 장치의 단면도를 나타낸다.
도 28 내지 31은 도 27의 저항 변화 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 32는 본 발명의 실시예 7에 따른 저항 변화 메모리 장치의 단면도이다.
도 33은 본 발명의 실시예 8에 따른 저항 변화 메모리 장치의 단면도이다.
도 34 및 도 35는 도 33의 저항 변화 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 36은 본 발명의 실시예 9에 따른 저항 변화 메모리 장치의 단면도이다.
도 37은 본 발명의 실시예 10에 따른 저항 변화 메모리 장치의 단면도이다.
도 38은 본 발명의 실시예 11에 따른 저항 변화 메모리 장치의 단면도이다.
도 39 및 40은 도 38의 'P2' 부분을 확대한 것으로 각각 프로그램 및 소거된 상태에서 전류의 흐름을 나타낸다.
도 41 내지 45는 실시예 11의 변형예들에 따른 저항 변화 메모리 장치의 단면도들이다.
도 46은 본 발명의 실시예들에 따른 저항 변화 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 47은 본 발명의 실시예들에 따른 저항 변화 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 48은 본 발명의 실시예들에 따른 저항 변화 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 구조의 저항 변화 메모리 장치의 구조를 갖는다.
<실시예 1>
도 1은 본 발명의 일 예에 따른 저항 변화 메모리 장치의 회로도를 나타낸다. 도 2는 본 발명의 실시예 1에 따른 저항 변화 메모리 장치의 평면도이다. 도 3은 본 발명의 실시예 1에 따라 도 2를 I-I'선으로 자른 단면도이다.
도 1, 2 및 3을 참조하면, 일 실시예에 따른 수직형 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL1, BL2, BL3) 및 공통 소오스 라인(CSL)과 비트라인들(BL1-BL3) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판(1) 내에 배치될 수 있다. 상기 기판(1)은 반도체 기판 자체이거나 그 위에 형성된 에피택시얼 반도체층일 수 있다. 상기 공통 소오스 라인(CSL)은 상기 기판(1) 내에 형성된 불순물 주입 영역일 수 있다. 상기 공통 소오스 라인(CSL)은 상기 기판(1)과 다른 도전형의 불순물로 도핑될 수 있다. 일 예에 있어서, 상기 기판(1)에는 P형 불순물이 도핑될 수 있다. 상기 공통 소오스 라인(CSL)은 예를 들면 N형 불순물로 도핑될 수 있다.
상기 기판(1)으로부터 활성 기둥(32)이 제 1 방향(L1)으로 돌출된다. 상기 활성 기둥(32)은 중공(hollow) 구조로 예를 들면 컵 형태를 가질 수 있다. 상기 활성 기둥(32)은 상기 기판(1)과 접할 수 있다. 상기 활성 기둥(32)은 예를 들면 P형 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 활성 기둥(32)의 두께는 바람직하게는 50nm 이하이다. 이와 같은 얇은 두께에 의해 후속의 저항 변화 메모리 장치의 구동시에 가변 저항막(34)에 효과적으로 전계가 미칠 수 있다.
상기 활성 기둥(32) 상부에는 드레인 영역(D)이 배치된다. 상기 드레인 영역(D)에는 상기 공통 소오스 라인(CSL)과 동일한 타입의 불순물이 도핑될 수 있다.
상기 비트라인들(BL1-BL3)은 상기 활성 기둥(32) 상에 배치되며 상기 드레인 영역(D)과 전기적으로 연결될 수 있다. 상기 비트라인들(BL1-BL3)은 제 2 방향(L2)으로 연장되며 서로 평행하게 이격된다.
상기 비트라인들(BL1-BL3) 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 상기 셀 스트링들(CSTR)은 상기 공통 소오스 라인(CSL)과 병렬로 연결된다.
상기 셀 스트링들(CSTR) 각각은 하나의 상기 활성 기둥(32)에 인접하여 배치된다. 상기 셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 하부 선택 트랜지스터(LST), 비트라인(BL1-BL3)에 접속하는 상부 선택 트랜지스터(UST) 및 하부 및 상부 선택 트랜지스터들(LST, UST) 사이에 배치되는 복수개의 메모리 셀들(MC)로 구성될 수 있다. 상기 하부 선택 트랜지스터(LST), 상기 상부 선택 트랜지스터(UST) 및 상기 메모리 셀들(MC)은 직렬로 연결될 수 있다. 상기 하부 선택 트랜지스터(LST), 상기 상부 선택 트랜지스터(UST) 및 상기 메모리 셀들(MC)에서 모두 상기 활성 기둥(34) 내에 채널 영역이 형성될 수 있다.
상기 상부 선택 트랜지스터(UST)는 상부 선택 라인(USL1-USL3)을 게이트 전극으로 사용하고, 상기 드레인 영역(D)을 포함할 수 있다. 상기 상부 선택 트랜지스터들(UST)은 상기 기판(1)으로부터 실질적으로 동일한 거리에 배치될 수 있다. 상기 상부 선택 라인들(USL1-USL3)은 제 3 방향(L3)으로 연장되며 서로 평행하다.
상기 하부 선택 트랜지스터(LST)는 하부 선택 라인(LSL1-LSL3)을 게이트 전극으로 사용할 수 있다. 상기 하부 선택 트랜지스터들(LST)은 상기 기판(1)으로부터 실질적으로 동일한 거리에 배치될 수 있다. 상기 상부 선택 라인들(USL1-USL3)은 제 3 방향(L3)으로 연장되며 서로 평행하다.
상기 메모리 셀들(MC) 각각은 셀 트랜지스터(CT)와 가변 저항막(34)을 포함한다. 상기 셀 트랜지스터(CT)은 워드라인(WL1-WL4)을 게이트 전극으로 사용하며 그 양측의 상기 활성 기둥(32)에 형성될 수 있는 전계 효과 소오스/드레인 영역들을 포함할 수 있다. 상기 기판(1)으로부터 같은 높이에 위치하는 셀 트랜지스터들의 게이트 전극들은 워드라인(WL1-WL4) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다.
상기 하부 및 상부 선택 트랜지스터들(LST, UST) 그리고 상기 셀 트랜지스터(CT)는 상기 활성 기둥(32)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다.
상기 가변 저항막(34)은 상기 활성 기둥(34)과 직접 접한다. 상기 활성 기둥(32) 내부는 매립 절연막(36)으로 채워질 수 있다. 상기 매립 절연막(36)은 예를 들면 실리콘 산화막 계열의 물질을 포함할 수 있다. 상기 가변 저항막(34)은 상기 매립 절연막(36)과 상기 활성 기둥(32) 사이에 개재된다. 본 실시예에서 상기 가변 저항막(34)은 상기 활성 기둥(32)의 내부 바닥과 측벽을 덮는 컵 형태를 가질 수 있다.
도 4a 내지 4c는 본 발명의 예들에 따라 도 3의 'P1' 부분을 확대한 단면도들이다.
도 4a를 참조하면, 상기 가변 저항막(34)은 저항이 변하는 스위칭 막의 단일막으로 이루어질 수 있다. 상기 가변 저항막(34)은 전기장의 방향과 세기, 또는 양단에 걸리는 전압차이에 따라 내부 저항이 바뀌는 물질로 형성될 수 있다. 예를 들면 상기 가변 저항막(34)은 상기 셀 트랜지스터(CT)의 전계 효과 소오스/드레인 영역들 사이의 전압차에 의해 저항이 바뀔 수 있다. 상기 가변 저항막(34)은 전이금속산화물을 포함할 수 있다. 상기 가변 저항막은 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 크롬(Cr), 스트론튬(Sr), 란탄(La), 망간(Mn), 칼슘(Ca), 프라세오디뮴(Praseodymium, Pr) 및 실리콘(Si)을 포함하는 그룹에서 선택되는 적어도 하나의 원소의 산화물을 포함할 수 있다. 그러나 상기 가변 저항막(34)에 포함되는 전이금속산화물 또는 실리콘 산화물에서 금속과 산소 또는 실리콘과 산소의 원자 비율은 화학양론적인 비를 만족시키지 않을 수 있다. 특히 산소의 함량은 화학양론적 함량보다 예를 들면 10~20% 정도 부족할 수 있다.
또는 도 4b를 참조하면, 상기 가변 저항막(34)은 저항이 변하는 스위칭막(34a)과 상기 스위칭막(34a)과 산소를 교환하는 산소 교환막(34b)의 이중막으로 이루어질 수 있다. 상기 스위칭 막(34a)은 도 4a를 참조하여 설명한 가변 저항막(34)과 같을 수 있다. 즉, 상기 스위칭막(42c)은 상기 셀 트랜지스터(CT)의 전계 효과 소오스/드레인 영역들 사이의 전압차 또는 전기장의 방향 및 세기에 따라 필라멘트와 같은 전기적 경로가 형성되거나 사라짐으로써 전기적 저항이 변하는 층이다. 상기 산소 교환막(34b)은 상기 스위칭막(34a)과 접한다. 상기 가변 저항막(34)이 프로그램될 때, 상기 스위칭 막(34a)내에 포함된 산소들이 일부 상기 산소 교환막(34b)으로 이동하여 상기 스위칭 막(34a)의 전기 저항이 저저항 상태로 변할 수 있다. 또는 상기 가변 저항막(34)이 소거될 때, 상기 산소 교환막(34b)에 포함된 산소가 상기 스위칭막(34a)으로 이동하여 상기 스위칭막(34a)의 전기 저항이 고저항 상태로 변할 수 있다. 상기 산소 교환막(34b)은 상기 스위칭막(34a)과 동일한 전이 금속을 포함하는 산화물로 형성될 수 있다. 상기 산소 교환막(34b)은 상기 스위칭 막(34a) 보다는 산소의 함량이 많을 수 있으나, 역시 전이 금속과 산소의 원소비가 화학양론적 비를 만족시키지 못할 수 있다.
또는 도 4c를 참조하면, 상기 가변 저항막(34)은 상기 스위칭막(34a), 상기 산소 교환막(34b) 및 상기 활성 기둥(32)과 접하는 터널 베리어막(34c)의 삼중막으로 이루어질 수 있다. 이때 상기 스위칭막(34a)과 상기 산소 교환막(34b)에 대한 설명은 위와 같을 수 있다. 상기 터널 베리어막(34c)은 상기 스위칭 막(34a)에 포함된 전이금속과는 다른 전이금속을 포함하는 산화물일 수 있다. 상기 터널 베리어막(34c)은 상기 스위칭막(34a) 및 상기 산소 교환막(34b) 보다는 안정적이며, 여기에 포함된 전이 금속과 산소의 원소비는 화학양론적 비를 만족시킬 수 있다. 상기 터널 베리어막(34c)은 상기 스위칭막(34a) 및 상기 산소교환막(34b)에 포함된 산소가 상기 활성 기둥(32)으로 빠져 나가는 것을 막고 이들 간의 물리적 반응을 막을 수 있다. 또한, 상기 터널 베리어막(34c)은 터널링 베리어 역할을 한다. 상기 터널 베리어막(34c)은 상기 스위칭 막(34a) 및 상기 산소 교환막(34b) 중 적어도 하나보다 얇은 두께를 가질 수 있다.
도 4b와 4c에서 상기 가변 저항막(34)에서 상기 스위칭막(34b)과 상기 산소 교환막(34b)의 위치는 서로 바뀔 수 있다. 또한 상기 가변 저항막(34)은 교대로 또는 임의대로 배치되는 다층의 스위칭막들(34b), 산소 교환막들(34b) 및 터널 베리어막들(34c)의 구조를 가질 수도 있다.
계속해서, 도 1 내지 3을 참조하면, 상기 상부 선택 라인(USL1-USL3), 상기 워드라인들(WL1-WL4), 상기 하부 선택 라인(LSL1-LSL3) 및 상기 기판(1) 사이에는 층간절연막들(11~17)이 개재된다. 상기 층간절연막들(11~17)은 실리콘 산화막 계열의 물질을 포함할 수 있다.
상기 활성 기둥(32)과 상기 라인들(USL1-USL3, WL1-WL4, LSL1-LSL3) 사이에는 게이트 절연막(42)이 개재된다. 상기 게이트 절연막(42)은 실리콘 산화막을 포함할 수 있으며, 이때 상기 실리콘 산화막에서 실리콘과 산소의 원자비는 화학양론적 비인 1:2를 따를 수 있다. 상기 게이트 절연막(42)은 연장되어 상기 라인들(USL1-USL3, WL1-WL4, LSL1-LSL3)과 상기 층간절연막들(11~17) 사이에 개재될 수 있다.
상기 라인들(BL1-BL3, USL1-USL3, WL1-WL4, LSL1-LSL3)은 불순물이 도핑된 폴리실리콘, 및/또는 금속, 금속 질화물 및 금속 실리사이드과 같은 금속 함유막을 포함할 수 있다.
상기 라인들(USL1-USL3, WL1-WL4, LSL1-LSL3)은 이들을 관통하며 제 3 방향(Y)으로 연장되는 분리 절연막(46)에 의해 분리될 수 있다. 상기 분리 절연막(46)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막과 같은 절연물질을 포함할 수 있다. 상기 분리 절연막(46)은 상기 기판(1)과 접할 수 있다. 상기 상부 선택 라인들(USL1, USL2, USL3)과 이에 가장 인접한 워드라인(WL4) 간의 간격(W1) 및 상기 하부 선택 라인들(LSL1, LSL2, LSL3)과 이에 가장 인접한 워드라인(WL1) 간의 간격(W3) 중 적어도 하나는 워드라인들(WL1~WL4) 간의 간격(W2)보다 넓다.
다음은, 본 발명의 일 예에 따른 저항 변화 메모리 장치의 프로그램, 소거 및 읽기 동작에 관하여 설명하기로 한다.
도 5a 및 5b는 도 3의 'P1' 부분을 확대한 것으로 각각 프로그램 및 소거된 상태에서 전류의 흐름을 나타낸다. 도 6은 본 발명의 일 예에 있어서, 전류의 흐름을 나타낸다.
먼저 프로그램 동작에 대해 살펴보기로 한다.
도 1, 3 및 5a를 참조하여, 프로그램하고자 선택된 메모리 셀(MC)이 'P1'에 해당한다고 하면, 이 메모리 셀(MC)이 속한 블럭(또는 셀 스트링)에서, 선택된 메모리 셀(MC)의 게이트 전극인 제 3 워드라인(WL3)에는 해당 메모리 셀(MC)의 셀 트랜지스터(CT)가 턴 오프(Turn off)되도록 0V 또는 셀 트랜지스터(CT)의 문턱 전압(Vth)보다 작은 전압이 상기 제 3 워드라인(WL3)에 인가된다. 이때 상기 선택된 메모리 셀(MC)이 속한 블럭에서 다른 비선택된 제 1, 2 및 4 워드라인들(WL1,WL2,WL4)에는 이들의 셀 트랜지스터들(CT)의 드레인 전류(Id)가 포화(Saturation)되는 전압(Vsat) 이상의 전압(>Vsat)이 인가된다. 그리고 선택된 메모리 셀(MC)이 속한 스트링의 제 1 상부 선택 라인(USL1)과 제 1 하부 선택 라인(LSL1)에는 상기 드레인 전류(Id)가 포화(Saturation)되는 전압(Vsat) 이상의 전압(>Vsat)이 인가된다. 선택된 메모리 셀(MC)이 속한 스트링에 연결된 비트라인(BL2)에는 상기 가변 저항막(32) 내에 필라멘트(PM)와 같은 전류 경로가 형성되는 포밍 전압(Forming voltage) 이상의 전압을 인가한다. 공통 소오스 라인(CSL)에는 0V를 인가한다. 선택된 메모리 셀(MC)이 속하지 않은 비선택 블럭에서는 모든 워드라인들(WL), 상부 선택 라인(USL2, USL3),하부 선택 라인(LSL2, LSL3), 비트라인(BL1, BL3)에 0V를 인가한다.
이와 같이 전압을 인가하면, 도 5a와 같이, 선택된 메모리 셀(MC)의 셀 트랜지스터(CT)는 턴 오프(Turn off) 되어도, 이 스트링의 다른 트랜지스터들(LST, UST, CT)은 모두 턴 온(Turn on)되고, 이의 게이트 전극(WL3) 주변의 상기 활성 기둥(32)에, 이웃하는 워드라인들(WL2, WL4)의 프린지 필드(Fringe field)에 의해 전계 효과 소오스/드레인 영역들(SD1, SD2)이 형성된다. 이때 제 1 소오스/드레인 영역(SD1)에는 상기 비트라인(BL2)에 인가된 포밍 전압 이상의 전압이 걸릴 수 있고, 제 2 소오스/드레인 영역(SD2)에는 상기 공통 소오스 라인(CSL)에 인가된 0V가 걸릴 수 있다. 이로써 상기 소오스/드레인 영역들(SD1, SD2) 간의 전압 차가 발생하고, 전류가 비트라인(BL)으로부터 공통 소오스 라인(CSL)로 (이를 예시적으로 '제 1 전류 방향으로' 라고 명명함.) 흐르면서 전기장의 방향과 세기가 변하게 된다. 이로써, 상기 가변 저항막(32) 내에 함유되어 있는 전이 금속 원소들이 이동하거나 이에 결합되어 있던 산소가 다른 곳으로 이동하여(즉, 전이금속이 환원되어) 필라멘트(PM)와 같은 전기적 경로(electrical path)를 만들 수 있다. 상기 필라멘트(PM)는 상기 소오스/드레인 영역들(SD1, SD2)에 인접하여 거의 이들을 연결하도록 형성될 수 있다. 또한 상기 필라멘트(PM)은 상기 활성 기둥(32)에 인접하도록 형성될 수 있다. 이와 같이 필라멘트(PM)가 형성된 메모리 셀(MC)을 데이터 '1'이 저장된 것, 또는 '온(ON) 상태로 간주할 수 있다. 상기 필라멘트(PM)의 형태는 이해를 돕기 위해 예시적으로 도시한 것으로, 실제로 다양할 수 있다.
다음으로 소거 동작에 대하여 살펴보기로 한다.
소거하고자 선택된 메모리 셀(MC)이 'P1'에 해당한다고 하면, 이 메모리 셀(MC)이 속한 블럭(또는 셀 스트링)에서, 선택된 메모리 셀(MC)의 게이트 전극인 제 3 워드라인(WL3)에는 해당 메모리 셀(MC)의 셀 트랜지스터(CT)가 턴 오프(Turn off)되도록 0V 또는 셀 트랜지스터(CT)의 문턱 전압(Vth)보다 작은 전압이 상기 제 3 워드라인(WL3)에 인가된다. 이때 상기 선택된 메모리 셀(MC)이 속한 블럭에서 다른 비선택된 제 1, 2 및 4 워드라인들(WL1,WL2,WL4)에는 이들의 셀 트랜지스터들(CT)의 드레인 전류(Id)가 포화(Saturation)되는 전압(Vsat) 이상의 전압(>Vsat)이 인가된다. 그리고 선택된 메모리 셀(MC)이 속한 스트링의 제 1 상부 선택 라인(USL1)과 제 1 하부 선택 라인(LSL1)에는 상기 드레인 전류(Id)가 포화(Saturation)되는 전압(Vsat) 이상의 전압(>Vsat)이 인가된다. 선택된 메모리 셀(MC)이 속한 스트링에 연결된 비트라인(BL2)에는 0V를 인가한다. 다른 비트라인은 플로팅시키거나 또는 포밍 전압을 인가한다. 공통 소오스 라인(CSL)에는 상기 가변 저항막(32)의 포밍 전압(Forming voltage) 이상의 전압을 인가한다. 선택된 메모리 셀(MC)이 속하지 않은 비선택 블럭에서는 모든 워드라인들(WL), 상부 선택 라인(USL2, USL3),하부 선택 라인(LSL2, LSL3), 비트라인(BL1, BL3)에 0V를 인가한다.
이와 같이 전압을 인가하면, 도 5b와 같이, 선택된 메모리 셀(MC)이 셀 트랜지스터(CT)는 턴 오프(Turn off) 되어도, 이 스트링의 다른 트랜지스터들(LST, UST, CT)은 모두 턴 온(Turn on)되고, 이의 게이트 전극(WL3) 주변의 상기 활성 기둥(32)에, 이웃하는 워드라인들(WL2, WL4)에 의해 전계 효과 소오스/드레인 영역들(SD1, SD2)이 형성된다. 이때 제 1 소오스/드레인 영역(SD1)에는 상기 비트라인(BL2)에 인가된 0V가 걸릴 수 있고, 제 2 소오스/드레인 영역(SD2)에는 상기 공통 소오스 라인(CSL)에 인가된 포밍 전압 이상의 전압이 걸릴 수 있다. 이로써 상기 소오스/드레인 영역들(SD1, SD2) 간의 전압 차가 발생하고, 전류가 공통 소오스 라인(CSL)으로부터 비트라인(BL)로 (이를 예시적으로 '제 1 전류 방향의 반대 방향으로' 라고 명명함.) 흐르면서 전기장의 방향과 세기가 변하게 된다. 이로써, 상기 필라멘트(PM)를 이루던 상기 전이 금속 원소들이 다른 곳으로 이동하거나 또는 산소 원자가 상기 전이 금속 원소 쪽으로 이동하여 상기 전이 금속과 결합함으로써(즉, 상기 전이금속이 산화되어) 상기 필라멘트(PM)가 없어질 수 있다. 이와 같이 필라멘트(PM)가 없는 메모리 셀(MC)을 데이터 '0'이 저장된 것, 또는 '오프(Off)' 상태로 간주할 수 있다.
상기 프로그램/소거 동작은 페이지(page) 단위로 진행될 수 있다.
다음은 읽기(또는 확인(verify)) 동작에 대하여 살펴보기로 한다.
읽고자(또는 확인하고자) 선택된 메모리 셀(MC)이 'P1'에 해당한다고 하면, 이 메모리 셀(MC)이 속한 블럭(또는 셀 스트링)에서, 선택된 메모리 셀(MC)의 게이트 전극인 제 3 워드라인(WL3)에는 해당 메모리 셀(MC)의 셀 트랜지스터(CT)가 턴 오프(Turn off)되도록 0V 또는 셀 트랜지스터(CT)의 문턱 전압(Vth)보다 작은 전압이 상기 제 3 워드라인(WL3)에 인가된다. 이때 상기 선택된 메모리 셀(MC)이 속한 블럭에서 다른 비선택된 제 1, 2 및 4 워드라인들(WL1,WL2,WL4)에는 이들의 셀 트랜지스터들(CT)의 드레인 전류(Id)가 포화(Saturation)되는 전압(Vsat) 이상의 전압(>Vsat)이 인가된다. 그리고 선택된 메모리 셀(MC)이 속한 스트링의 제 1 상부 선택 라인(USL1)과 제 1 하부 선택 라인(LSL1)에는 상기 드레인 전류(Id)가 포화(Saturation)되는 전압(Vsat) 이상의 전압(>Vsat)이 인가된다. 선택된 메모리 셀(MC)이 속한 스트링에 연결된 비트라인(BL2)에는 센싱 전압(Vsensing)을 인가한다. 다른 비트라인은 플로팅시키거나 또는 0V를 인가한다. 공통 소오스 라인(CSL)에는 0V를 인가한다. 선택된 메모리 셀(MC)이 속하지 않은 비선택 블럭에서는 모든 워드라인들(WL), 상부 선택 라인(USL2, USL3),하부 선택 라인(LSL2, LSL3), 비트라인(BL1, BL3)에 0V를 인가한다.
이와 같이 전압을 인가하면, 선택된 메모리 셀(MC)의 셀 트랜지스터(CT)는 턴 오프된 상태이므로 이를 통해 전류가 흐를 수 없어 감지된 전류가 없어야 한다. 그러나 도 5a 및 6과 같이, 선택된 메모리 셀(MC)의 가변 저항막(32) 내에 필라멘트(PM)가 형성된 경우, 전류가 화살표(CF)를 따라 흐르게 되어 감지될 수 있다. 따라서 이 경우 메모리 셀(MC)에 데이터 '1'이 저장되었음을 알 수 있다. 만약 도 5b에서 상기 선택된 메모리 셀(MC)의 가변 저항막(32) 내에 필라멘트(PM)의 형성이 없다면 전류가 흐르지 않는다. 이 경우 메모리 셀(MC)에 데이터 '0'이 저장되었음을 알 수 있다.
이상에서 알 수 있듯이, 프로그램/소거/읽기 동작시에 선택된 메모리 셀(MC)의 셀 트랜지스터(CT)는 모두 그 동작 동안 턴 오프된다.
도 7은 본 발명의 다른 예에 따른 저항 변화 메모리 장치의 회로도를 나타낸다.
도 7을 참조하면, 본 예에 따른 저항 변화 메모리 장치는 상기 공통 소오스 라인(CSL)과 직접 연결되는 더미 비트라인들(DBL)을 포함한다. 상기 더미 비트라인들(DBL) 사이의 각각의 블럭에는 n개의 비트라인들(BL1~BLn)이 배치될 수 있다. 상기 더미 비트라인(DBL)은 프로그램/소거시 상기 공통 소오스 라인(CSL)의 전압이 일정 이상 높아지지 않도록 잡아주는 역할을 할 수 있다. 각각의 블럭에서 같은 갯수(m)의 비트라인들에 동시에 프로그램/소거 작업이 진행될 수 있다. 프로그램/소거 동작시에 동시에 프로그램/소거 전압이 인가되는 비트라인들(BL1~BLm)의 갯수(m)는 상기 더미 비트라인들(DBL) 사이의 비트라인들(BL1~BLn)의 갯수(n) 보다는 작게 한다. 이로써 프로그램/소거 동작시 많은 전류의 양에 의해 공통 소오스 라인(CSL)의 과도한 전압 상승에 의한 프로그램/소거 오류를 방지할 수 있다.
본 발명에 따른 저항 변화 메모리 장치에서는 가변저항막(32)을 포함하는 메모리 셀들(MC) 상하부에 선택 소자(UST, LST)가 연결되므로, 원치않는 경로로 누설전류가 흐르는 것을 방지할 수 있다.
또한 본 발명에 따른 저항 변화 메모리 장치에서는 메모리 저장 수단으로 전하트랩막이 아닌 전이금속산화막으로 이루어지는 가변저항막(34)을 이용한다. 전하트랩막을 이용하는 저항 변화 메모리 장치에서는 전하를 모으기 위하여 프로그램시 약 20V의 높은 전압을 필요로 한다. 그러나 본 발명에서는 워드라인들(WL1~WL4)을 턴온/턴오프 시킬 수 있는 전압만 인가하면 되고 비트라인(BL)/공통 소오스 라인(CSL)에 5V정도의 포밍 전압만 인가하면 되므로 낮은 전압에서 프로그램/소거/읽기 동작을 수행할 수 있다. 이와 같이 낮은 전압에서 구동이 가능하므로, 고전압 영역이 필요 없는 메모리 셀 어레이 구조를 구현할 수 있다. 또한 낮은 전압으로 구동될 수 있어 상기 워드라인들(WL1~WL4) 사이의 간격을 보다 낮출 수 있다. 이로써 전체 저항 변화 메모리 장치의 높이를 줄일 수 있다.
도 8 내지 15는 도 3의 저항 변화 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 8을 참조하면, 기판(1) 상에 층간절연막들(11~17)과 희생막들(21~26)을 교대로 반복하여 적층한다. 상기 층간절연막들(11~17)은 실리콘 산화막 계열의 물질로 형성될 수 있다. 상기 희생막들(21~26)은 상기 층간절연막들(11~17)과 식각 선택비를 가지는 물질로 예를 들면 실리콘 질화막으로 형성될 수 있다.
도 9를 참조하면, 상기 층간절연막들(11~17)과 상기 희생막들(21~26)을 차례대로 식각하여 상기 기판(1)을 노출시키는 활성홀들(30)을 형성한다.
도 10을 참조하면, 상기 활성홀들(30)이 형성된 상기 기판(1) 상에 활성막(32)과 가변저항막(34)을 차례대로 콘포말하게 적층한다. 상기 활성막(32)은 상기 기판(1)과 같은 도전형의 불순물이 도핑되거나 또는 어떠한 불순물도 도핑되지 않은 폴리실리콘막으로 형성될 수 있다. 상기 가변저항막(34)은 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 및 실리콘(Si) 중에 선택되는 적어도 하나의 원소의 산화물로 형성될 수 있다. 상기 활성막(32)과 상기 가변저항막(34)은 상기 활성홀들(30)을 부분적으로 채우도록 형성된다. 상기 가변저항막(34) 상에 매립 절연막(36)을 형성하여 상기 활성홀(30)을 채운다. 상기 매립 절연막(36)은 예를 들면 실리콘산화막 계열의 물질로 형성될 수 있다.
도 11을 참조하면, 평탄화 식각 공정을 진행하여 제 7 층간절연막(17) 상의 상기 활성막(32), 상기 가변 저항막(34) 및 상기 매립 절연막(36)을 제거하고 상기 제 7 층간절연막(17)의 상부면을 노출시킨다. 이로써, 상기 활성홀(30) 안에 활성 기둥(32)과 가변저항막(34)을 형성할 수 있다.
도 12를 참조하면, 상기 활성 기둥(32)과 이격된 상기 층간절연막들(11~17) 및 상기 희생막들(21~26)을 패터닝하여 상기 기판(1)을 노출시키는 그루브(38)를 형성한다. 상기 그루브들(38)은 제 3 방향(L3)으로 연장되도록 형성된다. 이때 이온주입 공정을 진행하여 상기 그루브(38)를 통해 노출된 상기 기판(1) 내에 공통 소오스 라인(CSL)을 형성할 수 있다.
도 13을 참조하면, 상기 그루브(38)를 통해 상기 희생막들(21~26)을 선택적으로 제거하여 상기 층간절연막들(11~17)의 상하부면들과 상기 활성 기둥(32)의 측벽을 노출시킨다.
도 14를 참조하면, 상기 기판(1) 상에 게이트 절연막(42)을 콘포말하게 형성한다. 상기 게이트 절연막(42)은 적어도 상기 활성 기둥(32)의 측벽과 상기 기판(1)의 바닥면에 형성될 수 있다. 상기 게이트 절연막(42)은 실리콘 산화막으로 형성될 수 있다. 상기 절연막(42)은 증착 공정 또는 열산화 공정에 의해 형성될 수 있다. 도전막(44)을 적층하여 상기 그루브들(38) 및 상기 층간절연막들(11~17) 사이의 공간을 채운다. 상기 도전막(44)은 불순물이 도핑된 폴리실리콘, 금속막, 금속질화막 및 금속 실리사이드막 중에 적어도 하나를 포함할 수 있다.
도 15를 참조하면, 상기 그루브(38) 안의 상기 도전막(44)과 상기 게이트 절연막(42)을 제거하고 분리 절연막(46)으로 채운다. 이로써 하부 선택 라인들(LSL1~LSL3), 워드라인들(WL1~WL4) 및 상부 선택 라인들(USL1~USL3)이 서로 분리될 수 있다.
다시 도 3을 참조하여, 이온 주입 공정을 상기 활성 기둥(32) 상에 드레인 영역(D)을 형성한다. 그리고 상기 제 7 층간절연막(17) 상에 도전막을 적층하고 패터닝하여 상기 제 2 방향(L2)으로 연장되는 복수개의 비트라인들(BL1~BL3)을 형성한다.
본 발명에 따른 저항 변화 메모리 장치의 제조 방법에서는, 가변 저항막(34)이 활성 기둥(32)과 접하도록 형성되므로 제조하기가 용이하다.
<실시예 2>
도 16은 본 발명의 실시예 2에 따른 저항 변화 메모리 장치의 단면도이다.
도 16을 참조하면, 가변 저항막(34)이 활성 기둥(32)의 내부 측벽을 덮는 스페이서 형태를 가질 수 있다. 그 외의 구조는 도 3과 동일/유사할 수 있다.
도 16의 저항 변화 메모리 장치는 도 10에서 활성막(32)과 가변저항막(34)을 형성한 후, 매립 절연막(36)을 형성하기 전에, 상기 가변 저항막(34)에 대하여 이방성 식각 공정을 진행하여 상기 활성홀(30) 바닥과 상기 제 7 층간절연막(17) 상의 상기 가변 저항막(34)을 제거한다. 이로써 상기 가변 저항막(34)을 스페이서 형태로 만들 수 있다. 후속으로 상기 매립 절연막(36)을 형성하고 실시예 1에서 설명한 바와 동일한 공정을 진행할 수 있다.
<실시예 3>
도 17은 본 발명의 실시예 3에 따른 저항 변화 메모리 장치의 단면도이다.
도 17을 참조하면, 본 실시예에 따른 저항 변화 메모리 장치에서는 활성 기둥(32)이 제 1 활성막(32a)과 제 2 활성막(32b)으로 이루어진다. 게이트 절연막(42)은 제 1 게이트 절연막(42a)과 제 2 게이트 절연막(42b)을 포함한다. 상기 제 1 게이트 절연막(42a)은 활성홀(30)의 측벽을 덮는 'L'자형 단면의 스페이서 형태를 가질 수 있다. 상기 제 1 게이트 절연막(42a)은 상기 활성홀(30) 내에서 층간절연막들(11~17)의 측벽들을 덮도록 형성된다. 상기 제 2 게이트 절연막(42b)은 상기 층간절연막들(11~17)과 라인들(LS1~LS3, WL1~WL4, USL1~USL3) 사이에 개재될 수 있다. 상기 제 1 활성막(32a)은 상기 활성홀(30) 안에서 상기 제 1 게이트 절연막(42a)의 측벽을 덮는 스페이서 형태를 가질 수 있다. 상기 활성홀(30) 안에서 상기 제 2 활성막(32b)은 상기 제 1 활성막(32a)의 측벽을 덮으며 상기 기판(1)을 덮는다. 상기 제 1 및 제 2 활성막들(32a, 32b)은 서로 동일한 물질로 형성될 수 있다. 상기 제 1 및 제 2 게이트 절연막들(42a, 42b)은 서로 동일한 물질로 형성될 수 있다.
그 외의 구성은 실시예 1과 동일/유사할 수 있다.
도 18 내지 20은 도 17의 저항 변화 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 18을 참조하면, 도 9와 같이 층간절연막들(11~17)과 희생막(21~26)을 패터닝하여 기판(1)을 노출시키는 활성홀(30)을 형성한 후에, 제 1 게이트 절연막(42a)과 제 1 활성막(32a)을 콘포말하게 형성한다. 상기 제 1 게이트 절연막(42a)은 실리콘 산화막으로 형성될 수 있다. 상기 제 1 활성막(32a)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘막으로 형성될 수 있다.
도 19를 참조하면, 상기 제 1 활성막(32a)과 상기 제 1 게이트 절연막(42a)에 대하여 이방성 식각 공정을 진행하여 상기 활성홀(30) 안에 스페이서 형태의 상기 제 1 활성막(32a)과 상기 제 1 게이트 절연막(42a)을 남긴다. 그리고 제 2 활성막(32b), 가변저항막(34) 및 매립 절연막(36)을 형성하여 상기 활성홀(30)을 채운다.
도 20을 참조하면, 평탄화 식각 공정을 진행하여 상기 제 7 층간절연막(17) 상의 상기 제 2 활성막(32b), 상기 가변저항막(34) 및 상기 매립 절연막(36)을 제거하고 상기 제 7 층간절연막(17)의 상부면을 노출시킨다.
다시 도 17을 참조하여, 상기 층간절연막들(11~17) 및 상기 희생막들(21~26)을 패터닝하여 그루브(38)를 형성하고 이를 통해 희생막들(21~26)을 선택적으로 제거한다. 그리고 제 2 게이트 절연막(42b)과 도전막을 콘포말하게 형성한다. 후속으로 실시예 1과 동일한 과정을 진행할 수 있다.
<실시예 4>
도 21은 본 발명의 실시예 4에 따른 저항 변화 메모리 장치의 단면도이다.
도 21을 참조하면, 본 실시예에 따른 저항 변화 메모리 장치에서는 활성 기둥(32)과 기판(1) 사이에 활성 패드(9)가 개재된다. 상기 활성 패드(9)는 상기 활성 기둥(32)과 동일한 물질로 형성될 수 있다. 상기 활성 패드(9)의 폭은 상기 활성 기둥(32)의 폭 보다 넓을 수 있다. 상기 활성 패드(9)와 상기 활성 기둥(32)이 만나는 경계 부분에 인접하는 제 2 층간절연막(12)은 제 1 서브 층간절연막(12a)과 제 2 서브 층간절연막(12b)의 이중막으로 형성될 수 있다. 상기 활성 패드(9)는 상기 제 1 서브 층간절연막(12a)의 상부면과 동일한 높이의 상부면을 가질 수 있다. 하부 선택 라인(LSL1~LSL3)은 상기 활성 패드(9)의 측면에 인접할 수 있다. 가변 저항막(34)은 하부 선택 라인(LSL1~LSL3)을 제외한 워드라인들(WL1~WL4) 및 상부 선택 라인(USL1~USL3)에 인접하도록 배치될 수 있다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다.
도 22 내지 도 24는 도 21의 저항 변화 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 22를 참조하면, 기판(1) 상에 제 1 층간절연막(11), 제 1 희생막(21) 및 제 1 서브 층간절연막(12a)을 차례로 적층한다. 상기 제 1 서브 층간절연막(12a), 상기 제 1 희생막(21) 및 상기 제 1 층간절연막(11)을 차례로 패터닝하여 상기 기판(1)을 노출시키는 하부 활성홀(7)을 형성한다. 그리고 상기 하부 활성홀(7)을 채우는 활성 패드(9)를 형성한다. 상기 활성 패드(9)는 폴리실리콘막을 적층하여 상기 하부 활성홀(7)을 채운 후에 평탄화 식각함으써 형성될 수 있다. 이때 열처리 공정을 진행하여 상기 폴리실리콘막을 단결정 실리콘으로 바꿀 수도 있다.
도 23을 참조하면, 상기 활성 패드(9)가 형성된 상기 기판(1) 상에 제 2 서브 층간절연막(12b)을 적층하고 이 위에 제 2 내지 제 6 희생막들(22~26) 및 제 3 내지 제 7 층간절연막들(13~17)을 교대로 적층한다. 그리고 상기 제 3 내지 제 7 층간절연막들(13~17), 상기 제 2 내지 제 6 희생막들(22~26) 및 상기 제 2 서브 층간절연막(12b)을 차례로 패터닝하여 상기 활성 패드(9)를 노출시키는 활성홀(30)을 형성한다. 이때 상기 활성 패드(9)는 식각 방지막의 역할을 할 수 있다.
도 24를 참조하면, 상기 활성홀(30) 안에 실시예 1에서 설명한 바와 같이 활성막(32), 가변저항막(34) 및 매립 절연막(36)을 형성하고 평탄화식각한다. 후속으로 실시예 1과 동일/유사한 공정을 진행한다.
이와 같이 형성된 저항 변화 메모리 장치에서, 상기 활성 패드(9)는 소오스 라인(CSL)과 활성 기둥(32) 간의 전류 흐름을 좋게 하여 상기 활성 기둥(32)으로 흐르는 전류의 양을 증대시킬 수 있다. 이를 구체적으로 설명하기로 한다.
도 9에서처럼, 층간절연막들(11~17)과 희생막들(21~26)을 패터닝하여 활성홀(30)을 형성할 때, 구멍이 안뚫려 기판이 노출되지 않는 낫 오픈(not open) 문제를 방지하기 위하여 실제로는 상기 활성홀(30)의 바닥의 위치는 상기 기판(1)의 상부면의 위치보다 낮게 형성될 수 있다. 이때, 실시예 3에서와 같이 활성홀 안에 게이트 절연막을 형성하거나, 또는 활성홀 안에 측벽 희생막으로 절연막을 형성하는 경우, 게이트 절연막(또는 절연막)의 하부도 상기 기판(1)의 상부면 아래로 돌출되도록 형성될 수 있다. 이 경우 상기 기판(1)의 상부면 아래로 돌출된 게이트 절연막은 공통 소오스 라인과 활성 기둥 사이의 전류의 흐름을 방해할 수 있다. 따라서 상기 게이트 절연막을 활성홀 안에 형성하기 전에, 기판(1)의 상부면 보다 높은 상부면을 가지는 활성 패드(9)를 형성할 경우, 상기 게이트 절연막에 의한 전류 흐름 방해를 방지할 수 있다.
<실시예 5>
도 25는 본 발명의 실시예 5에 따른 저항 변화 메모리 장치의 단면도를 나타낸다.
도 25를 참조하면, 본 실시예에 따른 저항 변화 메모리 장치에서 활성홀(30) 안에 활성 기둥(32)과 기판(1) 사이에 활성 패드(9)가 배치될 수 있다. 이때 상기 활성 패드(9)의 측면은 상기 활성 기둥(32)의 측면과 정렬될 수 있다. 하부 선택 라인(LSL1~LSL3)은 상기 활성 패드(9)의 측면에 인접할 수 있다. 가변 저항막(34)은 하부 선택 라인(LSL1~LSL3)을 제외한 워드라인들(WL1~WL4) 및 상부 선택 라인(USL1~USL3)에 인접하도록 배치될 수 있다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다. 그외의 구성은 실시예 1과 동일/유사할 수 있다.
도 26은 도 25의 저항 변화 메모리 장치를 제조하는 과정을 나타내는 단면도이다.
도 26을 참조하면, 도 9와 같이 활성홀(30)을 형성한 후에, 선택적 에피택시얼 성장(Selective epitaxial growth) 방법으로 상기 활성홀(30) 바닥에 노출된 상기 기판(1)의 표면으로부터 소정 높이까지 반도체 에피택시얼층을 성장시켜 상기 활성 패드(9)를 형성한다. 후속으로 상기 활성홀(30) 안에 실시예 1에서 설명한 방법과 유사하게 활성 기둥(32)과 가변저항막(34)을 형성한다. 그 외의 과정은 실시예 1과 동일/유사할 수 있다.
<실시예 6>
도 27은 본 발명의 실시예 5에 따른 저항 변화 메모리 장치의 단면도를 나타낸다.
도 27을 참조하면, 본 실시예에 따른 저항 변화 메모리 장치에서는 활성홀(30) 안에 활성 기둥(32)과 가변 저항막(34)이 배치되나, 상기 가변 저항막(34)의 하부면과 상기 활성 기둥(32) 사이에 하부 매립 절연막(8)이 개재된다. 상기 가변 저항막(34)의 하부면은 하부 선택 라인(LSL1~LSL3)과 제 1 워드라인(WL1) 사이에 위치할 수 있다. 상기 하부 매립 절연막(8)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막과 같은 절연물질로 형성될 수 있다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다.
도 28 내지 31은 도 27의 저항 변화 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 28을 참조하면, 도 9와 같이 활성홀(9)이 형성된 상태에서 상기 기판(1) 상에 활성막(32)을 콘포말하게 형성한다. 그리고 상기 활성막(32) 상에 하부 매립 절연막(8)을 형성하여 상기 활성홀(30)을 채운다.
도 29를 참조하면, 상기 하부 매립 절연막(8)을 에치백하여 상기 활성홀(30) 하부에 상기 하부 매립 절연막(8)을 일부 잔존시킨다. 이때 상기 하부 매립 절연막(8)의 상부면의 높이가 하부 선택 라인(LSL1~LSL3)과 제 1 워드라인(WL1) 사이에 되도록 할 수 있다. 이때 상기 하부 매립 절연막(8) 상의 상기 활성막(32)은 노출될 수 있다.
도 30을 참조하면, 상기 기판(1)의 전면 상에 가변 저항막(34)을 콘포말하게 적층하고 매립 절연막(36)을 적층하여 상기 활성홀(30)을 채울 수 있다.
도 31을 참조하면, 평탄화 식각 공정을 진행하여 제 7 층간 절연막(17) 상의 상기 활성막(32), 상기 가변 저항막(34) 및 상기 매립 절연막(36)을 제거한다. 후속으로 실시예 1과 동일/유사한 공정을 진행할 수 있다.
<실시예 7>
도 32는 본 발명의 실시예 7에 따른 저항 변화 메모리 장치의 단면도이다.
도 32를 참조하면, 본 실시예에 따른 저항 변화 메모리 장치에서는 하부 선택 라인들(LSL1~LSL3)이 두 층에 걸쳐 배치되고 상부 선택 라인들(USL1~USL3)도 두 층에 걸쳐 배치될 수 있다. 즉 하나의 셀 스트링에 상부 선택 트랜지스터(UST)와 하부 선택 트랜지스터(LST)가 두개씩 배치되는 구조이다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다.
<실시예 8>
도 33은 본 발명의 실시예 8에 따른 저항 변화 메모리 장치의 단면도이다.
도 33을 참조하면, 실시예 6의 도 27과 같은 상태에서, 활성홀(30) 안의 가변저항막(34)과 매립 절연막(36)의 상부면의 높이가 제 4 워드라인(WL4)과 상부 선택 라인(USL1~USL3) 사이에 위치한다. 그리고 상기 활성홀(30) 안에서 상기 가변저항막(34)과 비트라인(BL1~BL3) 사이 그리고 상기 매립 절연막(36)과 비트라인(BL1~BL3) 사이에 상부 매립 절연막(48)이 개재된다. 그 외의 구성은 실시예 6과 동일/유사할 수 있다.
도 34 및 도 35는 도 33의 저항 변화 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 34를 참조하면, 도 30과 같은 상태에서 매립 절연막(36)과 가변 저항막(34)에 대하여 에치백 공정을 진행하여 상기 활성홀(30) 안에 상기 매립 절연막(36)과 가변 저항막(34)의 상부면의 높이가 제 4 워드라인(WL4)과 상부 선택 라인(USL1~USL3) 사이에 위치하도록 형성한다. 이때 상기 가변 저항막(34) 상의 상기 활성막(32)은 식각되지 않고 노출될 수 있다.
도 35를 참조하면, 상기 기판(1) 상에 상부 매립 절연막(48)을 적층하여 상기 활성홀(30) 상부를 채운다. 후속으로 평탄화 식각 공정을 진행하여 상기 제 7 층간절연막(17) 상의 상기 활성막(32) 및 상기 상부 매립 절연막(48)을 제거한다. 그리고 실시예 1과 동일/유사한 공정을 진행할 수 있다.
<실시예 9>
도 36은 본 발명의 실시예 9에 따른 저항 변화 메모리 장치의 단면도이다.
도 36을 참조하면, 본 실시예에 따른 저항 변화 메모리 장치에서는 활성홀(30) 안에서 활성 기둥(32)과 기판(1) 사이에 활성 패드(9)가 개재된다. 가변 저항막(34)은 워드라인들(WL1~WL4)의 측벽에 인접한 활성 기둥(32)의 내부 측벽을 덮는 스페이서 형태를 가질 수 있다. 가변저항막(34)은 상부 선택 라인들(USL1~USL3) 및 하부 선택 라인들(LSL1~LSL3)과는 인접하지 않고 이격되도록 배치될 수 있다. 상기 가변 저항막(34)과 비트라인(BL1~BL3) 사이 그리고 매립 절연막(36)과 비트라인(BL1~BL3) 사이에 상부 매립 절연막(48)이 개재된다. 그 외의 구성 및 이의 제조 방법은 실시예 5 및 8과 동일/유사할 수 있다.
<실시예 10>
도 37은 본 발명의 실시예 10에 따른 저항 변화 메모리 장치의 단면도이다.
도 37을 참조하면, 본 실시예에 따른 저항 변화 메모리 장치에서는 활성홀(30) 안의 가변 저항막(34)과 매립 절연막(36)이 상부 선택 라인(USL1~USL3)을 제외한 워드라인들(WL1~WL4) 및 하부 선택 라인(LSL1~LSL3)에 인접하도록 배치된다. 상기 활성홀(30) 안에서 상기 가변 저항막(34)과 비트라인(BL1~BL3) 사이 그리고 매립 절연막(36)과 비트라인(BL1~BL3) 사이에 상부 매립 절연막(48)이 개재된다. 그 외의 구성 및 이의 제조 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 11>
도 38은 본 발명의 실시예 11에 따른 저항 변화 메모리 장치의 단면도이다. 도 39 및 40은 도 38의 'P2' 부분을 확대한 것으로 각각 프로그램 및 소거된 상태에서 전류의 흐름을 나타낸다.
도 38을 참조하면, 본 실시예에 따른 저항 변화 메모리 장치에서는 활성홀(30)의 측벽을 가변 저항막(34)이 스페이서 형태로 덮는다. 그리고 상기 가변 저항막(34)의 측벽을 활성 기둥(32)이 덮는다. 즉 게이트 절연막(42)과 상기 활성 기둥(32) 사이에 가변 저항막(34)이 개재된다. 이때 상기 가변 저항막(34)의 두께는 바람직하게는 20nm 이하이다. 이와 같은 얇은 두께에 의해 후속의 저항 변화 메모리 장치의 구동시에 상기 활성 기둥(32)에 효과적으로 전계가 미칠 수 있다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다.
도 38의 저항 변화 메모리 장치의 프로그램, 소거 및 읽기 동작은 실시예 1에서 설명한 바와 동일할 수 있다. 프로그램 동작시에 도 39에서처럼 가변 저항막(34) 내에 필라멘트(PM)가 형성될 수 있으며 소거 동작시에 도 40에서처럼 상기 필라멘트(PM)가 없어질 수 있다. 읽기 동작시에 선택된 셀 트랜지스터가 턴 오프되어도 도 39에서처럼 상기 필라멘트(PM)를 통해 전류가 흐를 수 있다.
도 38의 저항 변화 메모리 장치를 제조하는 과정은 도 9와 같이 활성홀(30)을 형성한 상태에서 상기 활성홀(30)의 측벽을 덮는 가변 저항막(34)을 먼저 형성한다. 이때 상기 가변 저항막(34)은 스페이서 형태로 형성되어 상기 기판(1)을 노출시킨다. 그리고 활성 기둥(32)을 형성한다. 그 외의 제조 과정은 실시예 1과 동일/유사할 수 있다.
도 41 내지 45는 실시예 11의 변형예들에 따른 저항 변화 메모리 장치의 단면도들이다.
도 41을 참조하면, 본 저항 변화 메모리 장치에서는 활성홀(30) 안에 활성 기둥(32)과 기판(1) 사이에 활성 패드(9)가 개재된다. 워드라인들(WL1~WL4)의 측벽의 게이트 절연막(42)과 상기 활성 기둥(32) 사이에 가변 저항막(34)이 개재된다. 상기 가변 저항막(34)은 활성 패드(9)와 하부 선택 라인(LSL1~LSL3) 사이 그리고 상기 활성 기둥(32)과 상부 선택 라인(USL1~USL3) 사이에는 개재되지 않는다. 그 외의 구성은 도 38을 참조하여 설명한 바와 같다.
도 42를 참조하면, 본 저항 변화 메모리 장치에서는 도 41과 유사하나 활성 패드(9)가 존재하지 않는다. 활성 기둥(32)이 기판(1)과 직접 접한다. 그 외의 구성은 도 41을 참조하여 설명한 바와 같다.
도 43을 참조하면, 본 저항 변화 메모리 장치에서는 도 42와 유사하나, 가변 저항막(34)이 연장되어 상부 선택 라인(USL1~USL3)과 활성 기둥(32) 사이에 개재된다. 그 외의 구성은 도 42를 참조하여 설명한 바와 같다.
도 44를 참조하면, 본 저항 변화 메모리 장치에서는 도 43과 유사하나, 활성 기둥(32)과 상기 기판(1) 사이에 활성 패드(9)가 개재된다. 그 외의 구성은 도 43을 참조하여 설명한 바와 같다.
도 45를 참조하면, 본 저항 변화 메모리 장치에서는 도 38과 유사하나, 가변 저항막(34)이 상부 선택 라인(USL1~USL3)과 활성 기둥(32) 사이에는 개재되지 않는다. 그 외의 구성은 도 38을 참조하여 설명한 바와 같다.
도 41 내지 45를 참조하여 설명한 저항 변화 메모리 장치들의 제조 방법은 실시예 1 내지 11을 참조하여 설명한 방법들과 유사할 수 있다.
도 46은 본 발명의 실시예들에 따른 저항 변화 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 46을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 저항 변화 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 47은 본 발명의 실시예들에 따른 저항 변화 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 47을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 48은 본 발명의 실시예들에 따른 저항 변화 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 48을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판 CSL: 공통 소오스 라인
LSL1~LSL3: 하부 선택 라인 USL1~USL3: 상부 선택 라인
WL1~WL4: 워드라인 BL1~BLn: 비트라인
11~17: 층간절연막 21~26: 희생막
9: 활성 패드 32: 활성 기둥
34: 가변 저항막 8, 36, 48: 매립 절연막
42: 게이트 절연막 46: 분리 절연막

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며 중공(hollow) 구조를 가지며, 반도체 물질로 구성되는 활성 기둥;
    상기 활성 기둥 내부를 채우는 매립 절연막;
    상기 활성 기둥과 접하되, 산화 및 환원 반응에 의해 저항이 변화하는 가변저항막; 및
    상기 활성 기둥 측면에 인접하여 배치되는 게이트를 포함하되,
    상기 가변 저항막은 상기 매립 절연막과 상기 게이트 사이에 위치하는 저항 변화 메모리 장치(Resistive RAM).
  2. 제 1 항에 있어서,
    상기 가변 저항막은 상기 활성 기둥과 상기 매립 절연막 사이에 개재되는 저항 변화 메모리 장치.
  3. 제 1 항에 있어서,
    상기 활성 기둥과 상기 게이트 사이에 개재되는 게이트 절연막을 더 포함하되,
    상기 가변 저항막은 상기 게이트 절연막과 상기 활성 기둥 사이에 개재되는 저항 변화 메모리 장치.
  4. 제 3 항에 있어서,
    상기 가변 저항막은 20nm 이하의 두께를 가지는 저항 변화 메모리 장치.
  5. 제 1 항에 있어서,
    상기 게이트의 양측의 상기 활성 기둥에 생성되는 전계 효과 소오스/드레인 영역들의 전압차 및 전기장 방향에 의해 상기 가변 저항막의 저항이 변하는 저항 변화 메모리 장치.
  6. 제 1 항에 있어서,
    상기 기판과 상기 활성 기둥 사이에 개재되는 활성 패드를 더 포함하되,
    상기 활성 패드의 수직 두께는 상기 활성 기둥의 수평 두께보다 두꺼운 저항 변화 메모리 장치.
  7. 제 1 항에 있어서,
    상기 가변 저항막은 저항이 변하는 스위칭 막과 상기 스위칭 막과 접하며 상기 스위칭 막과 산소를 교환하는 산소 교환층을 포함하는 저항 변화 메모리 장치.
  8. 기판;
    상기 기판으로부터 돌출된 중공 구조를 가지며, 반도체 물질로 구성되는 활성 기둥;
    상기 활성 기둥 내부를 채우는 매립 절연막;
    상기 활성 기둥의 하부 측면에 인접한 하부 선택 게이트;
    상기 활성 기둥의 상부 측면에 인접하며 상기 하부 선택 게이트와 이격된 상부 선택 게이트;
    상기 하부 선택 게이트와 상기 상부 선택 게이트 사이에서 상기 활성 기둥에 인접하는 복수개의 셀 게이트들; 및
    상기 셀 게이트들과 인접한 상기 활성 기둥과 접하되, 산화 및 환원 반응에 의해 저항이 변화하는 가변저항막을 포함하되,
    상기 가변 저항막은 상기 매립 절연막과 상기 셀 게이트들 사이에 위치하는 저항 변화 메모리 장치.
  9. 제 8 항에 있어서,
    상기 가변 저항막은 연장되어 상기 상부 및 하부 선택 게이트들 중 적어도 하나에 인접하는 저항 변화 메모리 장치.
  10. 제 8 항에 있어서,
    상기 기판에 배치되는 공통 소오스 라인; 및
    상기 공통 소오스 라인과 전기적으로 연결되는 더미 비트라인을 더 포함하는 저항 변화 메모리 장치.
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