KR20170090183A - 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 기판 상에서 복수의 워드 라인을 관통하여 연장되는 채널 영역과, 채널 영역의 상면에 접하는 비트 라인 콘택 패드와, 비트 라인 콘택 패드에 접하면서 비트 라인 콘택 패드 위에서 기판의 주면에 평행한 방향으로 연장되는 비트 라인과, 워드라인 컷 영역의 일부를 채우고 채널 영역보다 더 낮은 높이를 가지는 공통 소스 라인과, 워드라인 컷 영역 내에서 공통 소스 라인의 상면에 접하는 공통 소스 비아 콘택을 포함한다.

Description

수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법 {Integrated circuit device including vertical memory device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 불휘발성 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 소자를 포함하는 집적회로 소자의 대용량화 및 고집적화가 요구되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 소자의 동작 및 전기적 연결을 위해 메모리 소자에 포함되는 동작 회로들 및 배선 구조도 복잡해지고 있다. 이에 따라, 집적도를 향상시키면서 전기적 특성이 우수한 메모리 소자를 포함하는 집적회로 소자가 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 전기적 특성이 우수하고 집적도가 높은 수직형 메모리 소자를 구비한 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 전기적 특성이 우수하고 집적도가 높은 수직형 메모리 소자를 구비한 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에서 상기 기판의 주면에 평행하게 연장되고 상기 주면에 수직인 제1 방향으로 서로 이격되어 있는 복수의 워드 라인과, 상기 기판 상의 제1 영역에서 상기 복수의 워드 라인을 관통하여 상기 제1 방향으로 연장되는 채널 영역과, 상기 채널 영역의 상면에 접하도록 상기 채널 영역 위에 형성된 비트 라인 콘택 패드와, 상기 제1 영역에서 상기 비트 라인 콘택 패드에 접하고, 상기 비트 라인 콘택 패드 위에서 상기 기판의 주면에 평행한 제2 방향으로 연장되는 비트 라인과, 상기 복수의 워드 라인의 일 측에서 상기 기판의 주면에 평행하고 상기 제2 방향에 교차하는 제3 방향을 따라 연장되는 워드라인 컷 영역의 일부를 채우고, 상기 채널 영역보다 더 낮은 높이를 가지는 공통 소스 라인과, 상기 워드라인 컷 영역 내에서 상기 공통 소스 라인의 상면에 접하고 상기 공통 소스 라인으로부터 상기 기판과 멀어지는 방향으로 연장되는 공통 소스 비아 콘택을 포함한다.
상기 공통 소스 라인은 상기 워드라인 컷 영역 내에서 상기 제3 방향을 따라 길게 연장되는 라인 형상을 가지고, 상기 공통 소스 비아 콘택은 상기 공통 소스 라인의 상면 중 국부 영역에서 상기 제1 방향으로 길게 연장되는 플러그(plug) 형상을 가질 수 있다.
상기 공통 소스 비아 콘택은 워드라인 컷 영역의 내부로부터 상기 워드라인 컷 영역의 외부로 돌출되도록 연장될 수 있다.
상기 기판으로부터 상기 공통 소스 비아 콘택의 상면까지의 거리는 상기 기판으로부터 상기 비트 라인 콘택 패드의 상면까지의 거리보다 더 클 수 있다.
상기 기판으로부터 상기 공통 소스 비아 콘택의 상면까지의 거리는 상기 기판으로부터 상기 비트 라인의 상면까지의 거리보다 더 클 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 워드라인 컷 영역 내에서 상기 공통 소스 라인을 덮는 워드 라인 컷 영역 매립 절연막을 더 포함할 수 있다. 상기 워드라인 컷 영역 내에서 상기 공통 소스 비아 콘택은 상기 워드 라인 컷 영역 매립 절연막에 의해 포위될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 공통 소스 라인과 상기 복수의 워드 라인과의 사이에 개재된 절연 스페이서와, 상기 워드라인 컷 영역 내에서 상기 공통 소스 라인 및 상기 절연 스페이서를 덮는 워드 라인 컷 영역 매립 절연막을 더 포함할 수 있다. 상기 제2 방향에서 상기 워드 라인 컷 영역 매립 절연막의 폭은 상기 공통 소스 라인의 폭보다 더 클 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 기판 상의 상기 제1 영역으로부터 이격된 제2 영역에서 상기 복수의 워드 라인을 관통하여 상기 제1 방향으로 연장되는 더미 채널 영역과, 상기 더미 채널 영역의 상면에 접하도록 상기 더미 채널 영역 위에 형성된 더미 콘택 패드를 더 포함할 수 있다. 상기 더미 채널 영역은 상기 채널 영역과 동일한 재료로 구성되고, 상기 더미 콘택 패드는 상기 콘택 패드와 동일한 재료로 구성될 수 있다.
상기 공통 소스 라인은 상기 제1 영역 및 상기 제2 영역을 지나도록 연장되고, 상기 공통 소스 비아 콘택은 상기 제1 영역 및 상기 제2 영역 중 상기 제2 영역에만 형성될 수 있다.
상기 공통 소스 라인의 높이는 상기 워드 라인 컷 영역의 총 높이의 2/3보다 더 작을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 복수의 워드 라인 위에서 상기 복수의 워드 라인과 평행하게 연장되는 적어도 하나의 스트링 선택 라인을 더 포함할 수 있다. 그리고, 상기 채널 영역은 상기 복수의 워드 라인 및 상기 적어도 하나의 스트링 선택 라인을 관통하여 연장되고, 상기 공통 소스 라인의 상면의 레벨은 상기 적어도 하나의 스트링 선택 라인 중 상기 기판으로부터 가장 먼 스트링 선택 라인의 상면의 레벨보다 더 높을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 복수의 워드 라인 위에서 상기 복수의 워드 라인과 평행하게 연장되는 적어도 하나의 스트링 선택 라인을 더 포함할 수 있다. 그리고, 상기 채널 영역은 상기 복수의 워드 라인 및 상기 적어도 하나의 스트링 선택 라인을 관통하여 연장되고, 상기 공통 소스 라인의 상면의 레벨은 상기 적어도 하나의 스트링 선택 라인 중 상기 기판에 가장 가까운 스트링 선택 라인의 저면의 레벨보다 더 낮을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 공통 소스 라인과 상기 복수의 워드 라인과의 사이에 개재된 절연 스페이서와, 상기 워드라인 컷 영역 내에서 상기 공통 소스 라인 및 상기 절연 스페이서를 덮는 워드 라인 컷 영역 매립 절연막을 더 포함할 수 있다. 그리고, 상기 워드 라인 컷 영역 매립 절연막은 서로 다른 물질로 이루어지는 적어도 2 개의 절연막을 포함하는 다중층으로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 제1 영역에서 상기 비트 라인 위에 형성되는 제1 상부 배선층과, 상기 제1 영역으로부터 이격된 제2 영역에서 상기 제1 상부 배선층과 동일 레벨에 형성되어 상기 공통 소스 비아 콘택에 연결되는 제2 상부 배선층을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판상에 형성된 주변 회로와, 상기 주변회로 위에 형성된 반도체층과, 상기 반도체층 위에서 상기 주변 회로와 수직으로 오버랩되도록 배치되고 복수의 메모리 셀 어레이 및 공통 소스 라인 탭 영역을 포함하는 메모리 셀 어레이 영역과, 상기 반도체층 위에서 상기 기판의 주면에 평행하게 연장되고 상기 주면에 수직인 제1 방향으로 서로 이격되어 있는 복수의 워드 라인과, 상기 반도체층 위에서 상기 복수의 워드 라인을 관통하여 상기 제1 방향으로 연장되는 복수의 채널 영역과, 상기 복수의 채널 영역 위에서 상기 복수의 채널 영역에 접하는 복수의 비트 라인 콘택 패드와, 상기 공통 소스 라인 탭 영역으로부터 이격된 영역에서 상기 기판의 주면에 평행한 제2 방향으로 연장되고, 상기 복수의 비트 라인 콘택 패드에 접하는 복수의 비트 라인과, 상기 복수의 워드 라인의 일 측에서 상기 기판의 주면에 평행하고 상기 제2 방향에 교차하는 제3 방향을 따라 공통 소스 라인 탭 영역을 교차하여 연장되는 워드라인 컷 영역의 일부를 채우고, 상기 복수의 채널 영역보다 더 낮은 높이를 가지는 공통 소스 라인과, 상기 공통 소스 라인 탭 영역에서 상기 공통 소스 라인의 상면에 접하고 상기 공통 소스 라인으로부터 상기 기판과 멀어지는 방향으로 연장되는 적어도 하나의 공통 소스 비아 콘택을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 복수의 워드 라인 위에서 상기 복수의 워드 라인과 평행하게 연장되는 한 쌍의 스트링 선택 라인을 더 포함할 수 있다. 그리고, 상기 복수의 채널 영역은 상기 복수의 워드 라인 및 상기 한 쌍의 스트링 선택 라인을 관통하여 연장되고, 상기 복수의 채널 영역은 각각 상기 한 쌍의 스트링 선택 라인 중 어느 하나의 스트링 선택 라인에 대면하는 부분에서 해당 채널 영역의 다른 부분보다 높은 도핑 농도로 국부적으로 도핑된 채널 도핑 영역을 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 공통 소스 라인은 상기 한 쌍의 스트링 선택 라인에 대면하는 측벽을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 공통 소스 라인의 상면의 레벨은 상기 한 쌍의 스트링 선택 라인 중 상기 기판에 가장 가까운 스트링 선택 라인의 저면의 레벨보다 더 낮을 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 워드라인 컷 영역 내에서 상기 공통 소스 라인을 덮는 워드 라인 컷 영역 매립 절연막을 더 포함할 수 있다. 그리고, 상기 워드 라인 컷 영역 매립 절연막은 상기 한 쌍의 스트링 선택 라인에 대면하는 측벽을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 워드라인 컷 영역 내에서 상기 공통 소스 라인의 양 측벽을 덮는 절연 스페이서와, 상기 워드라인 컷 영역 내에서 상기 공통 소스 라인과 상기 절연 스페이서를 덮는 워드 라인 컷 영역 매립 절연막을 더 포함할 수 있다. 그리고, 상기 제2 방향에서 상기 워드 라인 컷 영역 매립 절연막의 폭은 상기 공통 소스 라인의 폭보다 더 클 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 워드라인 컷 영역 내에서 상기 공통 소스 라인을 덮는 워드 라인 컷 영역 매립 절연막을 더 포함할 수 있다. 그리고, 상기 워드라인 컷 영역 내에서 상기 적어도 하나의 공통 소스 비아 콘택은 상기 워드 라인 컷 영역 매립 절연막에 의해 포위될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 기판으로부터 상기 공통 소스 비아 콘택의 상면까지의 거리는 상기 기판으로부터 상기 비트 라인의 상면까지의 거리보다 더 클 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 공통 소스 라인 탭 영역에서 상기 복수의 워드 라인을 관통하여 상기 제1 방향으로 연장되는 복수의 더미 채널 영역과, 상기 복수의 더미 채널 영역의 상면에 접하도록 상기 복수의 더미 채널 영역 위에 형성된 복수의 더미 콘택 패드를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 복수의 비트 라인을 덮도록 연장되고 상기 적어도 하나의 공통 소스 비아 콘택이 관통하는 적어도 하나의 콘택홀을 가지는 상부 절연막과, 상기 상부 절연막을 사이에 두고 상기 복수의 비트 라인을 덮는 제1 상부 배선층과, 상기 공통 소스 라인 탭 영역에서 상기 제1 상부 배선층과 동일 레벨에 형성되어 상기 적어도 하나의 공통 소스 비아 콘택에 연결되는 제2 상부 배선층을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 복수의 절연막 및 복수의 예비 게이트층이 교대로 1 층씩 적층된 구조물을 형성한다. 상기 구조물을 관통하는 복수의 채널 홀을 형성한다. 상기 복수의 채널 홀 중에서 선택되는 복수의 제1 채널 홀 내에 복수의 채널 영역을 형성하고 상기 복수의 채널 홀 중에서 선택되는 복수의 제2 채널 홀 내에 복수의 더미 채널 영역을 형성한다. 상기 복수의 예비 게이트층을 노출시키며 상기 기판의 주면에 평행한 방향으로 라인 형상으로 연장되도록 상기 구조물을 관통하는 워드 라인 컷 영역을 형성한다. 상기 워드 라인 컷 영역을 통해 노출되는 복수의 예비 게이트층을 복수의 도전층으로 치환한다. 상기 워드 라인 컷 영역의 내부 측벽을 덮는 절연 스페이서를 형성한다. 상기 워드 라인 컷 영역 내에서 상부에 리세스 공간이 남도록 상기 워드 라인 컷 영역의 하측 일부 만을 채우는 공통 소스 라인을 형성한다. 상기 리세스 공간 내에 상기 공통 소스 라인을 덮는 워드 라인 컷 영역 매립 절연막을 형성한다. 상기 워드 라인 컷 영역 매립 절연막을 관통하는 비아 콘택홀을 형성한다. 상기 비아 콘택홀 내에 상기 공통 소스 라인에 접하는 공통 소스 비아 콘택을 형성한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 복수의 채널 영역 및 상기 복수의 더미 채널 영역을 형성한 후, 상기 워드 라인 컷 영역을 형성하기 전에, 상기 복수의 채널 영역 위에서 상기 복수의 채널 영역에 접하는 복수의 비트 라인 콘택 패드와, 상기 복수의 더미 채널 영역 위에서 상기 복수의 더미 채널 영역에 접하는 복수의 더미 콘택 패드를 형성하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 워드 라인 컷 영역 매립 절연막을 형성하는 단계 후, 상기 비아 콘택홀을 형성하는 단계 전에, 상기 복수의 비트 라인 콘택 패드에 접하는 복수의 비트 라인을 형성하는 단계를 더 포함할 수 있다. 그리고, 상기 공통 소스 비아 콘택은 상기 공통 소스 라인의 상면으로부터 상기 복수의 비트 라인의 상면보다 더 높은 레벨까지 연장되도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 공통 소스 라인을 형성하는 단계는 상기 워드 라인 컷 영역 내에서 상기 절연 스페이서에 의해 한정되는 공간을 채우는 예비 공통 소스 라인을 형성하는 단계와, 상기 예비 공통 소스 라인의 일부를 제거하여 상기 복수의 채널 영역의 상면보다 낮은 레벨의 상면을 가지는 상기 공통 소스 라인을 형성하는 단계를 포함할 수 있다. 일부 실시예들에서, 상기 공통 소스 라인을 형성하는 단계 후, 상기 워드 라인 컷 영역의 내부에 잔류하는 부산물 가스를 상기 리세스 공간을 통해 제거하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자에서는 수직형 메모리 소자의 복수의 비트 라인의 상부에 형성되는 배선층의 층 수를 최소화할 수 있다. 특히, 상기 복수의 비트 라인의 상부에 형성되는 배선층을 1 개 층 만으로 감축시키는 것이 가능하여, 집적회로 소자의 제조 공정을 단순화할 수 있으며, 메모리 셀 어레이 영역에서 금속 배선층의 수를 감소시킬 수 있으므로 금속 배선들로 인한 물리적 스트레스를 감소시켜 기판의 휨(warpage) 현상을 방지할 수 있다. 또한, 수직형 메모리 소자의 워드 라인 컷 영역 내에서 금속의 부피를 감소시킬 수 있어 집적회로 소자 내에서의 물리적 스트레스를 감소시킬 수 있으며, 이에 따라 물리적 스트레스로 인한 집적회로 소자의 변형, 및 이로 인한 원하지 않는 불량 발생을 방지할 수 있다.
도 1a 내지 도 1d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자의 주요 구성 요소들의 평면도이고, 도 1b는 도 1a의 "1B"로 표시한 영역의 주요 구성들에 대한 개략적인 사시도이고, 도 1c는 도 1a의 C - C' 선에 따르는 개략적인 수직 단면도이고, 도 1d는 도 1a의 D - D' 선에 따르는 개략적인 수직 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 어레이 영역에 포함되는 메모리 셀 어레이의 등가회로도이다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에서 채용 가능한 게이트 유전막의 변형예들을 보여주는 단면도들이다.
도 4a 내지 도 4c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 워드 라인 컷 영역 매립 절연막의 예시적인 구성들을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 5a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자 중 도 1a의 C - C' 선 단면에 대응하는 부분의 구성을 개략적으로 도시한 단면도이고, 도 5b는 도 5a에 예시한 집적회로 소자 중 도 1a의 D - D' 선 단면에 대응하는 부분의 구성을 개략적으로 도시한 단면도이다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 6a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자 중 도 1a의 C - C' 선 단면에 대응하는 부분의 구성을 개략적으로 도시한 단면도이고, 도 6b는 도 6a에 예시한 집적회로 소자 중 도 1a의 D - D' 선 단면에 대응하는 부분의 구성을 개략적으로 도시한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 영역들의 평면 레이아웃 다이어그램이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 8a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자 중 도 1a의 "1B"로 표시한 영역에 대응하는 영역의 주요 구성들을 개략적으로 보여주는 사시도이고, 도 8b는 도 8a에 예시한 집적회로 소자 중 도 1a의 C - C' 선 단면에 대응하는 구성을 개략적으로 보여주는 단면도이고, 도 8c는 도 8a에 예시한 집적회로 소자 중 도 1a의 D - D' 선 단면에 대응하는 구성을 개략적으로 보여주는 단면도이다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다.
도 10a 내지 도 10j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 불휘발성 메모리 소자에 적용한 구성을 개략적으로 보여주는 블록도이다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1a 내지 도 1d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들이다. 특히, 도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자(100)의 주요 구성 요소들의 평면도이다. 도 1b는 도 1a의 "1B"로 표시한 영역의 주요 구성들에 대한 개략적인 사시도이다. 도 1c는 도 1a의 C - C' 선에 따르는 개략적인 수직 단면도이다. 도 1d는 도 1a의 D - D' 선에 따르는 개략적인 수직 단면도이다.
도 1a 내지 도 1d를 참조하면, 집적회로 소자(100)는 기판(102)상에 형성된 메모리 셀 어레이 영역(12)을 포함한다.
상기 기판(102)은 X 방향 및 Y 방향으로 연장되는 주면(main surface)(102M)을 가질 수 있다. 상기 기판(102)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 다른 일부 실시예들에서, 상기 기판(102)은 SOI (silicon-on-insulator) 기판, 또는 GeOI (germanium-on-insulator) 기판을 포함할 수 있다.
도 1a에 예시한 바와 같이, 집적회로 소자(100)의 메모리 셀 어레이 영역(12)은 복수의 메모리 셀 어레이(MCA)를 포함한다. 상기 복수의 메모리 셀 어레이(MCA) 중 이웃하는 2 개의 메모리 셀 어레이(MCA) 사이에는 공통 소스 라인 탭 영역(CSL TAB)이 배치될 수 있다.
도 2는 도 1a 내지 도 1d에 예시한 집적회로 소자(100)의 메모리 셀 어레이 영역(12)에 포함되는 메모리 셀 어레이(MCA)의 등가회로도이다. 도 2에는 수직 채널 구조를 갖는 수직 구조의 낸드(NAND) 플래시 메모리 소자의 등가 회로도를 예시하였다.
도 2를 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL: BL1, BL2, …, BLm), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함한다. 복수의 비트 라인(BL: BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성된다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함한다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL: BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결된다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역이다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 또한, 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
메모리 셀 어레이(MCA)는 3 차원 구조로 배열될 수 있다. 메모리 셀 스트링(MS)을 구성하는 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 기판(102)의 주면(102M)(도 1c 및 도 1d 참조)에 대하여 수직 방향 (도 1a 내지 도 1d에서 Z 방향)을 따라 직렬 연결된 구조를 가질 수 있다. 이에 따라, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn) 각각의 채널 영역(180)(도 1c 및 도 1d 참조)이 기판(102)의 주면(102M)에 대하여 실질적으로 수직 방향으로 연장되도록 형성될 수 있다.
다시 도 1a 내지 도 1d를 참조하면, 메모리 셀 어레이 영역(12)에서, 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)은 기판(102) 상에서 기판(102)의 주면(102M) 연장 방향과 평행하게 연장되고, 기판(102)의 주면(102M)에 수직인 방향 (Z 방향)으로 서로 이격되어 서로 오버랩되도록 형성될 수 있다. 상기 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)이 기판(102)의 주면(102M) 연장 방향과 평행한 제1 방향 (도 1a 내지 도 1d에서 X 방향)을 따라 복수의 워드 라인 컷 영역(WLC)에 의해 일정 간격으로 상호 이격되어 반복적으로 배치되어 있다. 상기 복수의 워드 라인 컷 영역(WLC)은 상기 제1 방향 (도 1a 내지 도 1c에서 X 방향)을 따라 상기 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)의 폭을 한정하며, 상기 기판(102)의 주면(102M) 연장 방향에 평행하면서 상기 제1 방향에 수직인 제2 방향 (도 1a 내지 도 1c에서 Y 방향)을 따라 상호 평행하게 연장된다.
상기 기판(102)에는 메모리 셀 어레이(MCA)의 워드 라인 컷 영역(WLC)의 연장 방향 (도 1a 내지 도 1c에서 Y 방향)을 따라 복수의 공통 소스 영역(172)이 연장될 수 있다. 일부 실시예들에서, 상기 복수의 공통 소스 영역(172)은 n 형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 상기 복수의 공통 소스 영역(172)은 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다.
상기 복수의 공통 소스 라인(CSL)은 상기 공통 소스 영역(172) 위에서 워드 라인 컷 영역(WLC)의 연장 방향 (도 1a 내지 도 1c에서 Y 방향)을 따라 연장될 수 있다. 상기 복수의 공통 소스 라인(CSL)은 한 쌍의 접지 선택 라인(GSL), 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 한 쌍의 스트링 선택 라인(SSL)의 일 측에서 워드 라인 컷 영역(WLC)의 일부를 채우도록 형성될 수 있다. 상기 복수의 공통 소스 라인(CSL)은 복수의 채널 영역(180)보다 더 낮은 높이를 가질 수 있다. 상기 복수의 공통 소스 라인(CSL)은 한 쌍의 스트링 선택 라인(SSL)에 대면하는 측벽을 가질 수 있다.
이웃하는 2 개의 워드 라인 컷 영역(WLC) 사이에는 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)이 차례로 적층될 수 있다.
상기 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)은 각각 금속, 금속 실리사이드, 불순물이 도핑된 반도체, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)은 각각 텅스텐, 니켈, 코발트, 탄탈럼 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈럼 실리사이드 등과 같은 금속 실리사이드, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
상기 기판(102)과 적어도 하나의 접지 선택 라인(GSL)과의 사이, 상기 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL) 각각의 사이에는 절연막(176)이 개재되어 있다. 상기 절연막(176)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
상기 메모리 셀 어레이(MCA)에서 복수의 채널 영역(180) (도 1c 참조)이 상기 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 및 복수의 절연막(176)을 관통하여 기판(102)의 주면(102M)에 수직인 방향 (Z 방향)으로 연장될 수 있다. 상기 복수의 채널 영역(180)은 X 방향 및 Y 방향을 따라 소정 간격을 사이에 두고 상호 이격되어 배열될 수 있다. 도 1a 및 도 1c에 예시한 복수의 채널 영역(180)의 배열은 단지 예시에 불과한 것으로서, 상기 복수의 채널 영역(180)의 배열 방식은 다양하게 변형 및 변경될 수 있다. 상기 복수의 채널 영역(180)은 복수의 비트 라인(BL) 중 대응하는 비트 라인(BL)에 각각 연결된다.
상기 공통 소스 라인 탭 영역(CSL TAB)에는 비트 라인(BL)에 연결되지 않는 복수의 더미 채널 영역(180D)(도 1d 참조)이 형성될 수 있다. 상기 복수의 더미 채널 영역(180D)은 메모리 셀 어레이(MCA)에 형성되는 복수의 채널 영역(180)과 동시에 형성되는 것으로, 상기 복수의 더미 채널 영역(180D) 및 상기 복수의 채널 영역(180)은 실질적으로 동일한 구조를 가질 수 있다.
상기 복수의 채널 영역(180) 및 복수의 더미 채널 영역(180D)은 일정한 피치로 반복 형성될 수 있다. 일부 실시예들에서, 상기 복수의 채널 영역(180) 및 복수의 더미 채널 영역(180D)은 헥사고날 어레이를 이루도록 배열될 수 있다.
일부 실시예들에서, 상기 복수의 채널 영역(180) 및 복수의 더미 채널 영역(180D)은 도핑된 폴리실리콘 및/또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 상기 복수의 채널 영역(180) 및 복수의 더미 채널 영역(180D)은 금속, 도전성 금속 질화물, 실리사이드, 탄소 나노 튜브, 그래핀, 또는 이들의 조합을 포함할 수 있다.
상기 복수의 채널 영역(180) 및 복수의 더미 채널 영역(180D)은 각각 실린더 형상을 가질 수 있다. 일부 실시예들에서, 복수의 채널 영역(180) 및 복수의 더미 채널 영역(180D) 각각의 내부 공간은 매립 절연막(182)으로 채워질 수 있다. 도 1c 및 도 1d에 예시된 바와 달리, 상기 복수의 채널 영역(180) 및 복수의 더미 채널 영역(180D)은 필라(pillar) 구조를 가질 수 있다. 이 경우, 상기 매립 절연막(182)은 생략될 수 있다.
복수의 채널 영역(180) 및 복수의 더미 채널 영역(180D)과, 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 스트링 선택 라인(SSL)과의 사이에 각각 게이트 유전막(184)이 개재될 수 있다.
상기 게이트 유전막(184)은 채널 영역(180)으로부터 순차적으로 적층된 터널 절연막, 전하 저장막, 및 블로킹 절연막을 포함할 수 있다. 상기 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈럼 산화물 등을 포함할 수 있다. 상기 전하 저장막은 복수의 채널 영역(180)으로부터 상기 터널 절연막을 터널링한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 블로킹 절연막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈럼 산화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 블로킹 절연막은 실리콘 산화물보다 더 높은 유전 상수를 갖는 고유전 물질을 포함할 수 있다.
도 1c 및 도 1d에는 게이트 유전막(184)이 채널 영역(180)을 따라 연장되는 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 도 1c 및 도 1d에 예시된 바에 한정되지 않는다.
도 3a 및 도 3b는 도 1c 및 도 1d에 예시한 게이트 유전막(184) 대신 채용 가능한 예시적인 게이트 유전막(184A, 184B)의 구조를 보여주는 단면도들이다.
일부 실시예들에서, 도 1a 내지 도 1d에 예시한 집적회로 소자(100)는 게이트 유전막(184) 대신 도 3a에 예시한 게이트 유전막(184A)을 포함할 수 있다. 상기 게이트 유전막(184A)은 워드 라인(WL) 중 채널 영역(180)에 대면하는 표면과 절연막(176)에 대면하는 표면들을 가지며 워드 라인(WL)의 저면, 상면, 및 측벽을 덮도록 형성될 수 있다. 상기 게이트 유전막(184A)은 워드 라인(WL)으로부터 차례로 형성된 블로킹 절연막, 전하 저장막, 및 터널 절연막을 포함할 수 있다.
다른 일부 실시예들에서, 도 1a 내지 도 1d에 예시한 집적회로 소자(100)는 게이트 유전막(184) 대신 도 3b에 예시한 게이트 유전막(184B)을 포함할 수 있다. 상기 게이트 유전막(184B)은 워드 라인(WL)과 채널 영역(180)과의 사이에 형성되며, 워드 라인(WL)과 절연막(176)과의 사이에는 형성되지 않을 수 있다. 상기 게이트 유전막(184B)은 워드 라인(WL)으로부터 차례로 형성된 블로킹 절연막, 전하 저장막, 및 터널 절연막을 포함할 수 있다. 상기 게이트 유전막(184B)은 워드 라인(WL)의 저면 및 상면은 덮지 않고 워드 라인(WL)의 측벽 만 덮도록 형성될 수 있다.
도 3a 및 도 3b에 예시한 게이트 유전막(184A, 184B)을 구성하는 블로킹 절연막, 전하 저장막, 및 터널 절연막에 대한 보다 상세한 구성은 도 1a 내지 도 1d를 참조하여 게이트 유전막(184)을 구성하는 블로킹 절연막, 전하 저장막, 및 터널 절연막에 대하여 설명한 바와 같다.
본 발명의 기술적 사상에 의한 집적회로 소자들에 포함 가능한 게이트 유전막의 구성 및 형상은 도 1c, 도 1d, 도 3a, 및 도 3b에 예시한 게이트 유전막(184, 184A, 184B)에만 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
다른 일부 실시예들에서, 상기 게이트 유전막(184, 184A, 184B)은 이들에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 전기적 저항이 변화될 수 있는 물질, 예를 들면 상변화 물질을 포함할 수 있다. 상기 상변화 물질은 안티몬(Sb), 텔루륨(Te), 및 셀레늄(Se) 중 적어도 하나를 포함할 수 있다. 상기 상변화 물질은 N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중에서 선택되는 적어도 하나의 불순물을 더 포함할 수 있다. 예를 들면, 상기 게이트 유전막(184, 184A, 184B)은 GeBiTe, InSb, GeSb, 또는 GaSb를 포함할 수 있다.
다른 일부 실시예들에서, 상기 게이트 유전막(184, 184A, 184B)은 전류에 의한 스핀 전달 과정을 이용하여 전기적 저항이 변화될 수 있는 박막 구조를 가질 수 있다. 예를 들면, 상기 게이트 유전막(184, 184A, 184B)은 강자성 물질 또는 반강자성 물질들을 포함할 수 있다.
또 다른 일부 실시예들에서, 상기 게이트 유전막(184, 184A, 184B)은 페로브스카이트(perovskite) 화합물 또는 전이금속 산화물을 포함할 수 있다. 예를 들면, 상기 게이트 유전막(184, 184A, 184B)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide)을 포함할 수 있다.
일부 실시예들에서, 상기 게이트 유전막(184)과 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 스트링 선택 라인(SSL)과의 사이에는 배리어 금속층(도시 생략)이 더 형성될 수도 있다.
다시 도 1a 내지 도 1d를 참조하면, 상기 워드 라인 컷 영역(WLC) 내에는 상기 공통 소스 라인(CSL)의 측벽을 덮는 절연 스페이서(192)가 형성될 수 있다. 상기 절연 스페이서(192)는 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 스트링 선택 라인(SSL)과 공통 소스 라인(CSL)과의 사이를 전기적으로 절연시키는 역할을 할 수 있다.
일부 실시예들에서, 상기 공통 소스 라인(CSL)은 텅스텐, 구리, 또는 알루미늄 등과 같은 금속; 질화티타늄, 질화탄탈늄 등과 같은 도전성 금속질화물; 티타늄, 탄탈럼 등과 같은 전이 금속; 또는 이들의 조합으로 이루어질 수 있으나, 상기 공통 소스 라인(CSL)을 구성하는 물질이 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 절연 스페이서(192)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전 물질로 이루어질 수 있다. 예를 들면, 상기 절연 스페이서(192)는 SiO2, Si3N4, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 절연 스페이서(192)는 약 4 ∼ 6의 유전 상수를 가질 수 있으나, 이에 한정되는 것은 아니다.
접지 선택 라인(GSL)과, 상기 접지 선택 라인(GSL)에 인접한 채널 영역(180)의 일부와, 게이트 유전막(184)의 일부가 도 2에 예시한 그라운드 선택 트랜지스터(GST)를 구성할 수 있다. 또한, 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)과, 상기 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 인접한 채널 영역(180)의 일부와, 게이트 유전막(184)의 일부가 도 2에 예시한 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 구성할 수 있다. 그리고, 스트링 선택 라인(SSL)과, 상기 스트링 선택 라인(SSL)에 인접한 채널 영역(180)의 일부와, 게이트 유전막(184)의 일부가 도 2에 예시한 스트링 선택 트랜지스터(SST)를 구성할 수 있다.
상기 복수의 채널 영역(180) 상에는 복수의 비트 라인 콘택 패드(186)가 형성될 수 있다. 상기 복수의 비트 라인 콘택 패드(186)는 각각 상기 복수의 채널 영역(180) 중 대응하는 채널 영역(180)의 상면에 직접 접하도록 형성될 수 있다. 상기 복수의 비트 라인 콘택 패드(186)는 드레인 영역으로 작용할 수 있다.
예시적인 실시예들에 있어서, 복수의 비트 라인 콘택 패드(186)는 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 복수의 비트 라인 콘택 패드(186)를 구성할 수 있는 금속의 예로서 텅스텐, 니켈, 코발트, 탄탈럼 등을 들 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 복수의 비트 라인 콘택 패드(186) 위에는 복수의 비트 라인(BL)이 형성될 수 있다. 도 1c에 예시한 바와 같이, 상기 복수의 비트 라인(BL)은 상기 복수의 비트 라인 콘택 패드(186)의 상면에 직접 접할 수 있다. 복수의 비트 라인(BL)은 상기 복수의 비트 라인 콘택 패드(186) 위에서 상기 기판(102)의 주면(102M)에 평행한 방향 (X 방향)으로 연장될 수 있다.
도 1c에 예시한 바와 같이, 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL), 및 적어도 하나의 스트링 선택 라인(SSL)을 관통하도록 형성된 복수의 채널 영역(180)은 비트 라인 콘택 패드(186)를 통해 복수의 비트 라인(BL)에 연결될 수 있다. 일부 실시예들에서, 상기 복수의 비트 라인(BL)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 복수의 비트 라인(BL)을 구성할 수 있는 금속의 예로서 텅스텐, 니켈, 코발트, 탄탈럼 등을 들 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 1d에 예시한 바와 같이, 상기 복수의 더미 채널 영역(180D) 상에는 복수의 더미 콘택 패드(186D)가 형성될 수 있다. 상기 복수의 더미 콘택 패드(186D)는 상기 복수의 비트 라인 콘택 패드(186)와 실질적으로 동일한 구성을 가질 수 있다. 단, 상기 복수의 더미 콘택 패드(186D)는 비트 라인(BL)에 연결되지 않는다.
상기 복수의 비트 라인 콘택 패드(186) 및 복수의 더미 콘택 패드(186D)의 평면 배치 구조가 도 1a에 예시되어 있다. 도 1a에 예시한 바와 같이, 상기 복수의 비트 라인 콘택 패드(186) 및 복수의 더미 콘택 패드(186D)는 헥사고날 어레이를 이루도록 배열될 수 있다.
상기 복수의 채널 영역(180) 및 복수의 더미 채널 영역(180D)은 상기 복수의 비트 라인 콘택 패드(186) 및 복수의 더미 콘택 패드(186D)의 바로 아래에서 상기 복수의 비트 라인 콘택 패드(186) 및 복수의 더미 콘택 패드(186D)와 동일한 평면 배치구조를 가지도록 배열될 수 있다. 도 1a에는 복수의 비트 라인 콘택 패드(186) 및 복수의 더미 콘택 패드(186D)가 각각 헥사고날 어레이로 배열된 경우를 예시하였으나, 본 발명의 기술적 사상은 도 1a에 예시한 바에 한정되지 않는다. 예를 들면, 상기 복수의 비트 라인 콘택 패드(186) 및 복수의 더미 콘택 패드(186D)와, 이들의 하부에 각각 형성된 복수의 채널 영역(180) 및 복수의 더미 채널 영역(180D)은 매트릭스 어레이로 배열될 수도 있다.
상기 워드 라인 컷 영역(WLC) 내에서 공통 소스 라인(CSL)의 제1 높이(H11)는 워드 라인 컷 영역(WLC)의 총 높이보다 더 작다. 본 명세서에서 워드 라인 컷 영역(WLC)의 총 높이는 기판(102)의 주면(102M)으로부터 비트 라인(BL)의 저면까지의 수직 거리로 정의될 수 있다. 여기서, 상기 수직 거리는 기판(102)의 주면(102M)에 수직인 방향을 따르는 거리를 의미한다.
일부 실시예들에서, 상기 워드 라인 컷 영역(WLC) 내에서 공통 소스 라인(CSL)의 제1 높이(H11)는 복수의 채널 영역(180)의 제2 높이(H12) 및 복수의 더미 채널 영역(180D)의 제3 높이(H13)보다 더 낮을 수 있다. 또한, 도 1c 및 도 1d에 예시한 바와 같이, 공통 소스 라인(CSL)의 상면의 제1 레벨(LV11)이 복수의 비트 라인 콘택 패드(186)의 저면의 제2 레벨(LV12) 및 복수의 더미 콘택 패드(186D)의 저면의 제3 레벨(LV3)보다 낮고, 복수의 스트링 선택 라인(SSL) 중 기판(102)으로부터 가장 먼 스트링 선택 라인(SSL)의 상면의 제4 레벨(LV14)보다 더 높을 수 있다. 그러나, 본 발명의 기술적 사상에 의하면 공통 소스 라인(CSL)의 높이 및 공통 소스 라인(CSL)의 상면의 레벨은 도 1c 및 도 1d에 예시한 바에 한정되지 않는다. 예를 들면, 상기 공통 소스 라인(CSL)의 상면의 레벨이 복수의 채널 영역(180)의 상면의 레벨보다 더 낮은 범위 내에서 상기 공통 소스 라인(CSL)의 상면의 레벨 및 높이가 다양하게 선택될 수 있다.
상기 워드 라인 컷 영역(WLC) 내에서 공통 소스 라인(CSL)과 절연 스페이서(192)의 상부에는 워드 라인 컷 영역 매립 절연막(194)이 형성되어 있다. 일부 실시예들에서, 상기 워드 라인 컷 영역 매립 절연막(194)은 워드 라인 컷 영역(WLC) 내에서 공통 소스 라인(CSL)의 상면 및 절연 스페이서(192)의 상면에 접하도록 형성될 수 있다.
도 4a 내지 도 4c는 도 1a 내지 도 1d를 참조하여 설명한 집적회로 소자(100)의 워드 라인 컷 영역 매립 절연막(194)의 예시적인 다양한 구성을 설명하기 위한 단면도들이다.
일부 실시예들에서, 상기 워드 라인 컷 영역 매립 절연막(194)은 도 4a에 예시한 바와 같이 단일층으로 이루어질 수 있다. 상기 워드 라인 컷 영역 매립 절연막(194)은 워드 라인 컷 영역(WLC) 내에서 공통 소스 라인(CSL)의 상면 및 절연 스페이서(192)의 상면을 덮도록 형성될 수 있다. 예를 들면, 상기 워드 라인 컷 영역 매립 절연막(194)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전 물질로 이루어질 수 있다. 예를 들면, 상기 워드 라인 컷 영역 매립 절연막(194)은 SiO2, Si3N4, SiON, SiOCN, 또는 SiCN으로 이루어질 수 있다. 일부 실시예들에서, 상기 워드 라인 컷 영역 매립 절연막(194)은 약 4 ∼ 6의 유전 상수를 가질 수 있으나, 이에 한정되는 것은 아니다.
상기 워드 라인 컷 영역 매립 절연막(194)은 워드 라인 컷 영역(WLC) 내에서 공통 소스 라인(CSL)과 평행하게 Y 방향으로 연장될 수 있다.
다른 일부 실시예들에서, 상기 워드 라인 컷 영역 매립 절연막(194)은 도 4b에 예시한 바와 같이 서로 다른 물질로 이루어지는 제1 절연막(194A) 및 제2 절연막(194B)을 포함하는 다중층으로 이루어질 수 있다.
상기 제1 절연막(194A)은 워드 라인 컷 영역(WLC) 내에서 상기 제2 절연막(194B)의 양 측벽을 덮으면서 공통 소스 라인(CSL)과 평행하게 Y 방향으로 연장될 수 있다. 상기 제2 절연막(194B)은 워드 라인 컷 영역(WLC) 내에서 공통 소스 라인(CSL)과 평행하게 Y 방향으로 연장될 수 있다.
일부 실시예들에서, 상기 제1 절연막(194A)은 실리콘 질화물 또는 실리콘 산질화물로 이루어지고, 상기 제2 절연막(194B)은 실리콘 산화물로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 절연막(194A) 및 제2 절연막(194B)은 각각 SiO2, Si3N4, SiON, SiOCN, 및 SiCN 중에서 선택되는 서로 다른 막으로 이루어질 수 있다. 그러나, 상기 제1 절연막(194A) 및 제2 절연막(194B)을 구성하는 물질이 상기 예시한 물질들에만 한정되는 것은 아니다.
또 다른 일부 실시예들에서, 상기 워드 라인 컷 영역 매립 절연막(194)은, 도 4c에 예시한 바와 같이, 서로 다른 물질로 이루어지는 제3 절연막(194C) 및 제4 절연막(194D)을 포함하는 이중층으로 이루어질 수 있다.
상기 제3 절연막(194C)은 워드 라인 컷 영역(WLC) 내에서 상기 제4 절연막(194D)의 양 측벽 및 저면을 덮으면서 공통 소스 라인(CSL)과 평행하게 Y 방향으로 연장될 수 있다. 상기 제4 절연막(194D)은 워드 라인 컷 영역(WLC) 중 상기 제3 절연막(194C)에 의해 한정되는 공간 내에서 공통 소스 라인(CSL)과 평행하게 Y 방향으로 연장될 수 있다. 상기 제4 절연막(194D)은 제3 절연막(194C)을 사이에 두고 공통 소스 라인(CSL)으로부터 이격되어 있을 수 있다.
일부 실시예들에서, 상기 제3 절연막(194C)은 실리콘 질화물 또는 실리콘 산질화물로 이루어지고, 상기 제4 절연막(194D)은 실리콘 산화물로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제3 절연막(194C) 및 제4 절연막(194D)은 각각 SiO2, Si3N4, SiON, SiOCN, 및 SiCN 중에서 선택되는 서로 다른 막으로 이루어질 수 있다. 그러나, 상기 제3 절연막(194C) 및 제4 절연막(194D)을 구성하는 물질이 상기 예시한 물질들에만 한정되는 것은 아니다.
도 4a 내지 도 4c를 참조하여 상기 워드 라인 컷 영역 매립 절연막(194)이 단일층 또는 이중층으로 이루어지는 경우를 설명하였으나, 본 발명의 기술적 사상은 상기 예시한 바에 한정되는 것은 아니다. 예를 들면, 상기 워드 라인 컷 영역 매립 절연막(194)은 서로 다른 물질로 이루어지는 적어도 2 개의 절연막을 포함하는 다중층, 예를 들면 3중층 또는 4중층으로 이루어질 수도 있다.
복수의 비트 라인(BL)의 연장 방향과 평행한 방향 (X 방향)에서, 상기 워드 라인 컷 영역 매립 절연막(194)의 폭은 상기 공통 소스 라인(CSL)의 폭보다 더 클 수 있다.
다시 도 1a 내지 도 1d를 참조하면, 워드 라인 컷 영역(WLC) 내에서 공통 소스 라인(CSL) 위에는 복수의 공통 소스 비아 콘택(198)(도 1d 참조)이 형성되어 있다.
상기 복수의 공통 소스 비아 콘택(198)은 각각 공통 소스 라인 탭 영역(CSL TAB)에서 상기 공통 소스 라인(CSL)에 접하도록 형성될 수 있다. 상기 복수의 공통 소스 비아 콘택(198)은 복수의 공통 소스 비아 콘택(198)의 상면으로부터 워드 라인 컷 영역 매립 절연막(194), 제1 상부 절연막(195), 및 제2 상부 절연막(196)을 차례로 관통하여 기판(102)으로부터 멀어지는 방향으로 연장될 수 있다. 이에 따라, 상기 복수의 공통 소스 비아 콘택(198)은 워드라인 컷 영역(WLC)의 내부로부터 워드라인 컷 영역(WLC)의 외부로 돌출되도록 연장될 수 있다. 기판(102)으로부터 공통 소스 비아 콘택(198)의 상면까지의 거리는 기판(102)으로부터 비트 라인 콘택 패드(186)의 상면까지의 거리보다 더 크고, 기판(102)으로부터 비트 라인(BL)의 상면까지의 거리보다 더 클 수 있다.
상기 공통 소스 라인(CSL)은 상기 워드라인 컷 영역(WLC) 내에서 기판(102)의 주면(102M)에 평행한 방향을 따라 길게 연장되는 라인 형상을 가지는 반면, 상기 복수의 공통 소스 비아 콘택(198)은 상기 공통 소스 라인(CSL)의 상면 중에서 선택되는 일부 국부 영역들에서 기판(102)에 수직인 방향 (Z 방향)으로 길게 연장되는 플러그(plug) 형상을 가질 수 있다.
상기 복수의 공통 소스 비아 콘택(198)은 공통 소스 라인 탭 영역(CSL TAB) 중 워드 라인 컷 영역(WLC) 내에서 워드 라인 컷 영역 매립 절연막(194)에 의해 포위될 수 있다.
일부 실시예들에서, 상기 복수의 공통 소스 비아 콘택(198)은 금속, 금속 실리사이드, 불순물이 도핑된 반도체, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 복수의 공통 소스 비아 콘택(198)은 텅스텐, 니켈, 코발트, 탄탈럼 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈럼 실리사이드 등과 같은 금속 실리사이드, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 제1 상부 절연막(195)은 복수의 비트 라인(BL)으로 채워지는 복수의 라인 형상의 개구들을 가질 수 있다. 상기 제2 상부 절연막(196)은 상기 복수의 비트 라인(BL)을 덮도록 연장될 수 있다. 상기 제2 상부 절연막(196)을 관통하여 형성되는 복수의 비아 콘택홀(198H)을 통해 복수의 공통 소스 비아 콘택(198)이 연장될 수 있다.
도 1a 내지 도 1d를 참조하여 설명한 집적회로 소자(100)는 메모리 셀 어레이 영역(12)에서 복수의 비트 라인(BL)의 상부에 형성되는 배선층의 층 수를 최소화할 수 있다. 특히, 상기 복수의 비트 라인(BL)의 상부에 형성되는 배선층을 1 개 층 만으로 감축시키는 것이 가능하다. 따라서, 집적회로 소자(100)의 제조 공정을 단순화할 수 있다. 또한, 메모리 셀 어레이 영역(12)에서 금속 배선층의 수를 감소시킬 수 있으므로 금속 배선들로 인한 물리적 스트레스를 감소시켜 기판의 휨(warpage) 현상을 방지할 수 있다. 그리고, 메모리 셀 어레이 영역(12)의 워드 라인 컷 영역(WLC) 내부 중 일부 만을 채우는 공통 소스 라인(CSL)을 포함함에 따라 워드 라인 컷 영역(WLC) 내에서의 금속의 부피를 감소시킬 수 있다. 따라서, 집적회로 소자(100) 내에서의 물리적 스트레스를 감소시킬 수 있으며, 그 결과 물리적 스트레스로 인한 집적회로 소자의 변형, 및 이로 인한 원하지 않는 불량 발생을 방지할 수 있다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 도면들이다. 특히, 도 5a는 집적회로 소자(200) 중 도 1a의 C - C' 선 단면에 대응하는 부분의 구성을 개략적으로 도시한 단면도이다. 도 5b는 상기 집적회로 소자(200) 중 도 1a의 D - D' 선 단면에 대응하는 부분의 구성을 개략적으로 도시한 단면도이다.
도 5a 및 도 5b에 예시한 집적회로 소자(200)는 도 1a 내지 도 1d에 예시한 공통 소스 라인(CSL)의 제1 높이(H11)(도 1c 및 도 1d 참조)보다 작은 높이(H21)를 가지는 공통 소스 라인(CSL2)를 포함하고, 워드 라인 컷 영역 매립 절연막(194)의 높이보다 더 큰 높이(294H)를 가지는 워드 라인 컷 영역 매립 절연막(294)을 포함하는 것을 제외하고, 도 1a 내지 도 1d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다.
일부 실시예들에서, 집적회로 소자(200)에 포함된 공통 소스 라인(CSL2)의 제1 높이(H21)는 기판(102)의 주면(102M)으로부터 비트 라인(BL)의 저면까지의 수직 거리로 정의되는 워드 라인 컷 영역(WLC)의 총 높이의 2/3보다 더 작을 수 있다. 또한, 워드 라인 컷 영역 매립 절연막(294)의 높이(294H)는 워드 라인 컷 영역(WLC)의 총 높이의 1/3 보다 더 클 수 있다. 일 예에서, 집적회로 소자(200)에 포함된 공통 소스 라인(CSL2)의 제1 높이(H21)는 워드 라인 컷 영역(WLC)의 총 높이의 1/2보다 더 작고, 워드 라인 컷 영역 매립 절연막(294)의 높이(294H)는 워드 라인 컷 영역(WLC)의 총 높이의 1/2 보다 더 클 수 있다. 그러나, 상기 공통 소스 라인(CSL2)의 제1 높이(H21) 및 워드 라인 컷 영역 매립 절연막(294)의 높이(294H)가 상기 예시한 바에 한정되는 것은 아니다.
워드 라인 컷 영역(WLC) 내에서 공통 소스 라인(CSL2)의 제1 높이(H21)는 복수의 채널 영역(180)의 제2 높이(H12) 및 복수의 더미 채널 영역(180D)의 제3 높이(H13)보다 더 낮을 수 있다. 또한, 공통 소스 라인(CSL2)의 상면의 제1 레벨(LV21)이 복수의 비트 라인 콘택 패드(186)의 저면의 제2 레벨(LV12) 및 복수의 더미 콘택 패드(186D)의 저면의 제3 레벨(LV13)보다 낮고, 복수의 스트링 선택 라인(SSL) 중 기판(102)에 가장 가까운 스트링 선택 라인(SSL)의 저면의 제5 레벨(LV25)보다 더 낮을 수 있다. 상기 워드 라인 컷 영역 매립 절연막(294)은 한 쌍의 스트링 선택 라인(SSL)에 대면하는 측벽을 가질 수 있다.
도 5a 및 도 5b에 예시한 집적회로 소자(200)는 메모리 셀 어레이 영역(12)의 워드 라인 컷 영역(WLC) 내에 형성되는 공통 소스 라인(CSL)의 높이가 상기 워드 라인 컷 영역(WLC)의 총 높이의 1/2보다 더 작게 되도록 형성함으로써, 상기 워드 라인 컷 영역(WLC) 내에서의 금속의 부피를 현저하게 감소시킬 수 있고, 그에 따라 집적회로 소자(100) 내에서의 물리적 스트레스를 현저하게 감소시킬 수 있다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(300)를 설명하기 위한 도면들이다. 특히, 도 6a는 상기 집적회로 소자(300) 중 도 1a의 C - C' 선 단면에 대응하는 부분의 구성을 개략적으로 도시한 단면도이다. 도 6b는 상기 집적회로 소자(300) 중 도 1a의 D - D' 선 단면에 대응하는 부분의 구성을 개략적으로 도시한 단면도이다.
도 6a 및 도 6b에 예시한 집적회로 소자(300)는 복수의 공통 소스 비아 콘택(198)의 상부에서 상기 복수의 공통 소스 비아 콘택(198)에 연결되는 상부 배선층(310, 320)을 더 포함하는 것을 제외하고, 도 1a 내지 도 1d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다.
상기 상부 배선층(310, 320)은 기판(102) 상의 동일 레벨에 형성될 수 있다. 상기 상부 배선층(310, 320)은 복수의 채널 영역(180) 위에서 비트 라인(BL)을 덮는 제1 상부 배선층(310)과, 복수의 더미 채널 영역(180D) 위에서 복수의 공통 소스 비아 콘택(198)에 접하는 제2 상부 배선층(320)을 포함할 수 있다.
일부 실시예들에서, 상기 제2 상부 배선층(320)은 공통 소스 라인 탭 영역(CSL TAB) 위에만 형성될 수 있다. 일부 실시예들에서, 상기 제1 상부 배선층(310) 및 제2 상부 배선층(320)은 서로 이격되어 있을 수 있다.
다른 일부 실시예들에서, 상기 제1 상부 배선층(310) 및 제2 상부 배선층(320)은 상호 일체로 연결된 형상을 가질 수 있다. 예를 들면, 상기 제1 상부 배선층(310) 및 제2 상부 배선층(320)은 메쉬(mesh) 형상의 평면 구조를 가지는 하나의 금속 배선층에 포함될 수 있다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400)의 주요 영역들의 평면 레이아웃 다이어그램이다.
도 7을 참조하면, 집적회로 소자(400)는 메모리 셀 어레이 영역(412), 제1 주변 회로 영역(414), 제2 주변 회로 영역(416), 및 본딩 패드 영역(418)을 포함할 수 있다.
상기 메모리 셀 어레이 영역(412)은 도 1a 및 도 2에 예시한 바와 같은 구성을 가지는 복수의 메모리 셀 어레이(MCA)과, 및 공통 소스 라인 탭 영역(CSL TAB)을 포함할 수 있다.
상기 메모리 셀 어레이 영역(412)은 도 1a 내지 도 1d를 참조하여 설명한 메모리 셀 영역(12)과 대체로 동일한 구성을 가질 수 있다.
상기 제1 주변 회로 영역(414) 및 제2 주변 회로 영역(416)은 상기 메모리 셀 어레이 영역(412)으로부터의 데이터 입력 또는 출력을 제어하기 위한 제어 유니트를 포함할 수 있다. 상기 제1 주변 회로 영역(414) 및 제2 주변 회로 영역(416)에는 상기 메모리 셀 어레이 영역(412)에 포함된 수직형 메모리 셀들을 구동하기 위한 주변 회로들이 배치될 수 있다.
상기 제1 주변 회로 영역(414)은 상기 메모리 셀 어레이 영역(412)과 수직으로 오버랩되도록 배치됨으로써, 상기 집적회로 소자(400)를 포함하는 칩의 평면 크기를 감소시킬 수 있다.
일부 실시예들에서, 상기 제1 주변 회로 영역(414) 내에 배치되는 주변 회로들은 메모리 셀 어레이 영역(412)으로 입력/출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다. 예를 들면, 제1 주변 회로 영역(414) 내에 배치되는 주변 회로들은 페이지 버퍼 (page buffer), 래치 회로 (latch circuit), 캐시 회로 (cache circuit), 칼럼 디코더 (column decoder), 감지 증폭기 (sense amplifier), 또는 데이터 인/아웃 회로(data in/out circuit) 등일 수 있다.
상기 제2 주변 회로 영역(416)은 메모리 셀 어레이 영역(412)의 일측에서 상기 메모리 셀 어레이 영역(412) 및 제1 주변 회로 영역(414)과 오버랩되지 않는 영역상에 배치될 수 있다. 상기 제2 주변 회로 영역(416)에 형성되는 주변 회로들은 예를 들어 로우 디코더(row decoder)일 수 있다. 일부 실시예들에서, 도 7에 예시한 바와 달리, 상기 제2 주변 회로 영역(416)의 적어도 일부가 메모리 셀 어레이 영역(412)의 하부에 배치될 수도 있다.
본딩 패드 영역(418)은 메모리 셀 어레이 영역(412)의 타측에 형성될 수 있다. 본딩 패드 영역(418)은 메모리 셀 어레이 영역(412)의 수직형 메모리 셀들 각각의 워드 라인들로부터 연결되는 배선들이 형성되는 영역일 수 있다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500)를 설명하기 위한 도면들이다. 도 8a 내지 도 8c에 예시한 집적회로 소자(500)는 도 7의 집적회로 소자(400)의 평면 레이아웃과 동일한 평면 레이아웃을 가질 수 있다. 특히, 도 8a는 집적회로 소자(500) 중 도 1a의 "1B"로 표시한 영역에 대응하는 영역의 주요 구성들을 개략적으로 보여주는 사시도이고, 도 8b는 집적회로 소자(500) 중 도 1a의 C - C' 선 단면에 대응하는 구성을 개략적으로 보여주는 단면도이고, 도 8c는 집적회로 소자(500) 중 도 1a의 D - D' 선 단면에 대응하는 구성을 개략적으로 보여주는 단면도이다.
도 8a 내지 도 8c에 예시한 집적회로 소자(500)에서, 메모리 셀 어레이 영역(412)은 도 1a 내지 도 1d에 예시한 집적회로 소자(100)의 메모리 셀 어레이 영역(12)과 대체로 동일한 구성을 가진다. 도 8a 내지 도 8c에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8a 내지 도 8c를 참조하면, 집적회로 소자(500)는 기판(402)상의 제1 레벨에 형성된 제1 주변 회로 영역(414)과, 상기 기판(402)상에서 상기 제1 레벨보다 높은 제2 레벨에 형성된 메모리 셀 어레이 영역(412)을 포함한다.
본 명세서에서 사용되는 용어 "레벨"은 기판(402)으로부터 수직 방향 (도 8a 내지 도 8c에서 Z 방향)을 따르는 높이를 의미한다. 상기 기판(402)상에서 상기 제1 레벨은 상기 제2 레벨보다 기판(402)에 더 가깝다.
일부 실시예들에서, 상기 기판(402)은 X 방향 및 Y 방향으로 연장되는 주면(402M)을 가질 수 있다. 상기 기판(402)에 대한 보다 상세한 사항은 도 1a 내지 도 1d를 참조하여 기판(102)에 대하여 설명한 바와 대체로 동일하다.
상기 기판(402)에는 소자 분리막(104)에 의해 주변 회로용 활성 영역(AC)이 정의될 수 있다. 상기 기판(402)의 활성 영역(AC) 위에는 제1 주변 회로 영역(414)을 구성하는 복수의 트랜지스터(TR)가 형성될 수 있다. 상기 복수의 트랜지스터(TR)는 각각 게이트(G), 게이트 유전막(GD), 및 소스/드레인 영역(SD)을 포함할 수 있다. 상기 게이트(G)의 양 측벽은 절연 스페이서(106)로 덮일 수 있고, 상기 게이트(G) 및 절연 스페이서(106) 위에 식각 정지막(108)이 형성될 수 있다. 상기 식각 정지막(108)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
상기 식각 정지막(108) 상에 복수의 층간절연막(112A, 112B, 112C, 112D)이 순차적으로 적층될 수 있다. 상기 복수의 층간 절연막(112A, 112B, 112C, 112D)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산질화물 등을 포함할 수 있다.
상기 제1 주변 회로 영역(414)은 복수의 트랜지스터(TR)에 전기적으로 연결되는 다층 배선 구조(114)를 포함한다. 상기 다층 배선 구조(114)는 복수의 층간 절연막(112A, 112B, 112C, 112D)에 의해 상호 절연될 수 있다.
상기 다층 배선 구조(114)는 기판(402)상에 차례로 순차적으로 적층되고 상호 전기적으로 연결되는 제1 콘택(116A), 제1 배선층(118A), 제2 콘택(116B), 제2 배선층(118B), 제3 콘택(116C), 및 제3 배선층(118C)을 포함할 수 있다. 일부 실시예들에서, 상기 제1 배선층(118A), 제2 배선층(118B), 및 제3 배선층(118C)은 각각 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 제1 배선층(118A), 제2 배선층(118B), 및 제3 배선층(118C)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈럼, 니켈, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈럼 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
도 8b 및 도 8c에서, 상기 다층 배선 구조(114)가 제1 배선층(118A), 제2 배선층(118B), 및 제3 배선층(118C)을 포함하는 3 층의 배선 구조를 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 도 8b 및 도 8c에 예시된 바에 한정되는 것은 아니다. 예를 들면, 상기 제1 주변 회로 영역(414)의 레이아웃, 게이트(G)의 종류 및 배열에 따라 다층 배선 구조(114)가 2 층, 또는 4 층 이상의 다층 배선 구조를 가질 수도 있다.
제1 주변 회로 영역(414) 위에는 복수의 층간 절연막(112A, 112B, 112C, 112D)을 덮는 반도체층(420)이 형성되어 있다. 상기 반도체층(420) 상에는 메모리 셀 어레이 영역(412)이 형성되어 있다. 상기 메모리 셀 어레이 영역(412)은 도 1a 내지 도 1d를 참조하여 집적회로 소자(100)의 메모리 셀 어레이 영역(12)에 대하여 설명한 바와 대체로 동일한 구성을 가진다.
상기 반도체층(420)은 Si, Ge, 또는 이들의 조합으로 이루어질 수 있다. 상기 반도체층(420)은 불순물이 도핑된 반도체, 또는 불순물이 도핑되지 않은 진성 반도체(intrinsic semiconductor)로 이루어질 수 있다. 상기 반도체층(420)은 단결정 구조, 비정질(amorphous) 구조, 또는 다결정(polycrystalline) 구조를 가질 수 있다.
상기 반도체층(420)에는 복수의 공통 소스 영역(472)이 형성될 수 있다. 상기 복수의 공통 소스 영역(472)에 대한 보다 상세한 구성은 도 1a 내지 도 1d를 참조하여 복수의 공통 소스 영역(172)에 대하여 설명한 바와 대체로 유사하다.
상기 복수의 공통 소스 영역(472)은 반도체층(420) 내에 불순물을 도핑하여 형성될 수 있다. 도 8b 및 도 8c에 예시한 바와 같이, 상기 복수의 공통 소스 영역(472)의 깊이는 상기 반도체층(420)의 두께와 실질적으로 동일할 수 있다. 이에 따라, 상기 복수의 공통 소스 영역(472)의 바닥면들은 제1 주변 회로 영역(414)을 구성하는 복수의 층간 절연막(112A, 112B, 112C, 112D) 중 최상층의 층간절연막과 접촉될 수 있다.
상기 집적회로 소자(500)에서, 메모리 셀 어레이 영역(412)과 제1 주변 회로 영역(414)은 수직 방향 (Z 방향)으로 연장되는 적어도 하나의 연결 플러그(도시 생략)를 통해 전기적으로 연결될 수 있다. 상기 적어도 하나의 연결 플러그는 제1 주변 회로 영역(414)을 구성하는 복수의 층간 절연막(112A, 112B, 112C, 112D) 중 적어도 일부와, 상기 반도체층(420)을 관통하여 형성될 수 있다. 상기 적어도 하나의 연결 플러그에 의해 메모리 셀 어레이 영역(412)에 형성된 배선 구조들과 제1 주변 회로 영역(414)에 형성된 배선 구조들이 전기적으로 연결 가능하도록 상호 접속될 수 있다.
도 8a 내지 도 8c에 예시한 집적회로 소자(500)는 서로 다른 기능을 가지는 제1 레벨 반도체 소자 및 제2 레벨 반도체 소자가 서로 다른 레벨에서 서로 수직으로 오버랩되도록 적층된 다중층 소자 구조를 가진다. 따라서, 메모리 셀 어레이 영역(412)에서 복수의 공통 소스 라인(CSL)의 상부, 및 복수의 채널 영역(180)의 상부에 형성되는 다층 배선 구조의 층 수를 줄일 수 있다. 이에 따라, 메모리 셀 어레이 영역(412)에서 다층 배선 구조를 구성하는 배선 패턴들의 밀도가 과도하게 높아지는 것을 방지할 수 있으며, 집적회로 소자의 제조 공정을 단순화할 수 있다. 또한, 상기 다층 배선 구조의 금속 배선층의 적층 수를 줄임으로써, 금속 배선들로 인한 물리적 스트레스를 감소시켜 기판의 휨 현상을 방지할 수 있다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다. 도 9a 및 도 9b에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9a 및 도 9b에 예시한 집적회로 소자(600)는 도 1a 내지 도 1d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(600)에서, 복수의 메모리 셀 어레이(MCA)은 각각 문턱 전압이 서로 다른 제1 스트링 선택 트랜지스터(SST0) 및 제2 스트링 선택 트랜지스터(SST1)를 포함한다. 상기 문턱 전압이 서로 다른 제1 스트링 선택 트랜지스터(SST0) 및 제2 스트링 선택 트랜지스터(SST1)를 구현하기 위하여, 복수의 채널 영역(680)은 상기 복수의 채널 영역(680)의 다른 부분보다 높은 도핑 농도로 국부적으로 도핑된 복수의 채널 도핑 영역(682)을 포함한다. 이와 유사하게, 공통 소스 라인 탭 영역(CSL TAB)에서도 복수의 더미 채널 영역(180D)에 상기 복수의 더미 채널 영역(180D)의 다른 부분보다 높은 도핑 농도로 국부적으로 도핑된 복수의 더미 채널 도핑 영역(682D)을 포함한다. 이와 같은 구성에 의해, 문턱 전압이 서로 다른 제1 스트링 선택 트랜지스터(SST0) 및 제2 스트링 선택 트랜지스터(SST1)가 형성될 수 있다. 상기 공통 소스 라인 탭 영역(CSL TAB)에 형성된 제1 스트링 선택 트랜지스터(SST0) 및 제2 스트링 선택 트랜지스터(SST1)는 실질적인 트랜지스터 기능을 수행하지 않을 수 있다.
도 9a 및 도 9b에 예시한 집적회로 소자(600)에서, 기판(102)에 형성된 복수의 공통 소스 영역(172)과, 기판(102) 위에 형성된 복수의 비트 라인(BL)과의 사이에 배치되는 복수의 접지 선택 라인(GSL) 및 복수의 워드 라인(WL)은 복수의 접지 선택 트랜지스터(GST) 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)(도 2 참조)의 게이트 전극들로서 사용될 수 있다. 그리고, 제1 및 제2 스트링 선택 라인(SSL0, SSL1)은 상기 제1 및 제2 스트링 선택 트랜지스터(SST0, SST1)의 게이트 전극들로서 사용될 수 있다.
상기 제1 및 제2 스트링 선택 라인(SSL0, SSL1)은 각각 복수의 비트 라인(BL)과 복수의 메모리 셀 스트링(MS)과의 사이의 전기적 연결을 제어하고, 접지 선택 라인(GSL)은 복수의 메모리 셀 스트링(MS)과 공통 소스 라인(CSL)과의 사이의 전기적 연결을 제어할 수 있다.
복수의 메모리 셀 스트링(MS)이 공유하는 제1 및 제2 스트링 선택 라인(SSL0, SSL1)은 각각 적어도 하나의 제1 스트링 선택 트랜지스터(SST0)와 적어도 하나의 제2 스트링 선택 트랜지스터(SST1)에 연결될 수 있다. 그리고, 하나의 메모리 셀 스트링(MS)의 제1 스트링 선택 트랜지스터(SST0)와, 그에 이웃하는 다른 하나의 메모리 셀 스트링(MS)의 제2 스트링 선택 트랜지스터(SST1)는 1 개의 스트링 선택 라인(SSL0 또는 SSL1)에 의해 제어될 수 있다. 여기서, 제1 및 제2 스트링 선택 라인(SSL0 또는 SSL1)에 의해 제어되는 제1 및 제2 스트링 선택 트랜지스터(SST0, SST1)는 문턱 전압이 서로 다르므로, 제1 또는 제2 스트링 선택 라인(SSL0, SSL1)에 인가되는 전압에 의해 제1 및 제2 스트링 선택 트랜지스터(SST0, SST1)는 서로 다른 동작을 수행할 수 있다. 따라서, 제1 및 제2 스트링 선택 라인(SSL0, SSL1)에 인가되는 전압에 따라, 복수의 메모리 셀 스트링(MS) 중 어느 하나의 메모리 셀 스트링(MS)이 선택적으로 비트 라인(BL)에 전기적으로 연결될 수 있다. 이와 같은 방법으로, 상기 복수의 메모리 셀 스트링(MS) 중에서 선택되는 하나의 메모리 셀 스트링(MS)과 하나의 비트 라인(BL) 간의 전기적 연결이 선택적으로 제어될 수 있다.
상기 제1 및 제2 스트링 선택 라인(SSL0, SSL1)을 이용하여 서로 다른 문턱 전압을 갖는 제1 및 제2 스트링 선택 트랜지스터(SST0, SST1)를 형성하기 위하여, 복수의 채널 영역(680) 중에서 선택되는 일부 채널 영역(680)과 복수의 더미 채널 영역(680D) 중에서 선택되는 일부 더미 채널 영역(680D)에서만 선택적으로 제2 스트링 선택 라인(SSL1)과 인접한 부분에 국부적으로 불순물 이온을 주입하여 채널 불순물 영역(682) 및 더미 채널 불순물 영역(682D)을 형성할 수 있다. 또한, 복수의 채널 영역(680) 중에서 선택되는 다른 일부 채널 영역(680)과 복수의 더미 채널 영역(680D) 중에서 선택되는 다른 일부 더미 채널 영역(680D)에서만 선택적으로 제1 스트링 선택 라인(SSL0)과 인접한 부분에 국부적으로 불순물 이온을 주입하여 채널 불순물 영역(682) 및 더미 채널 불순물 영역(682D)을 형성할 수 있다. 상기 채널 불순물 영역(682) 및 더미 채널 불순물 영역(682D)에 주입되는 불순물 이온은 n 형 또는 p 형 불순물일 수 있다.
일부 실시예들에서, 상기 복수의 채널 영역(680) 및 복수의 더미 채널 영역(680D) 중 상기 채널 불순물 영역(682) 및 더미 채널 불순물 영역(682D)을 제외한 영역들은 불순물이 도핑되어 있지 않은 진성 반도체 (intrinsic semiconductor), 예를 들면, 도핑되지 않은 폴리실리콘으로 이루어질 수 있다. 따라서, 상기 복수의 채널 영역(680) 및 복수의 더미 채널 영역(680D)에 상기 채널 불순물 영역(682) 및 더미 채널 불순물 영역(682D)이 형성되어 있지 않은 경우에는, 상기 제1 및 제2 스트링 선택 트랜지스터(SST0, SST1)의 문턱 전압은 실질적으로 동일할 수 있다.
상기한 바와 같이, 채널 영역(680) 및 더미 채널 영역(680D)은 각각 제1 스트링 선택 라인(SSL0)과 인접한 영역에서의 불순물 농도와, 제2 스트링 선택 라인(SSL1)과 인접한 영역에서의 불순물 농도가 서로 다를 수 있다. 이에 따라, 제1 및 제2 스트링 선택 라인(SSL0, SSL1)과 상기 제1 및 제2 스트링 선택 라인(SSL0, SSL1)을 관통하는 복수의 채널 영역(680)에 의해, 서로 다른 문턱 전압을 갖는 제1 및 제2 스트링 선택 트랜지스터(SST0, SST1)가 구현될 수 있다.
상기 제1 스트링 선택 트랜지스터(SST0)의 제1 문턱 전압이 상기 제2 스트링 선택 트랜지스터(SST1)의 제2 문턱 전압보다 높은 구조를 구현하고자 하는 경우, 불순물이 도핑되지 않은 채널 영역(680)에 p 형 불순물을 이온 주입하여 채널 불순물 영역(682)을 형성할 수 있다. 또는, 상기 복수의 채널 영역(680) 및 복수의 더미 채널 영역(680D) 중 상기 채널 불순물 영역(682) 및 더미 채널 불순물 영역(682D)을 제외한 영역들은 n 형 불순물로 도핑된 반도체로 이루어지고, 상기 채널 불순물 영역(682) 및 더미 채널 불순물 영역(682D)은 각각 p 형 불순물로 도핑된 반도체로 이루어질 수 있다. 이 경우, 상기 복수의 채널 영역(680) 및 복수의 더미 채널 영역(680D)은 각각 제1 또는 제2 스트링 선택 라인(SSL0 또는 SSL1)에 인접한 채널 도핑 영역들을 포함하되, 상기 인접한 채널 도핑 영역들에서는 서로 반대 도전형의 채널이 형성될 수 있다. 이와 같이, 하나의 채널 영역(680) 및 하나의 더미 채널 영역(680D)에서 각각 형성되는 상기 제1 및 제2 스트링 선택 트랜지스터(SST0, SST1)의 채널 영역들이 서로 반대의 도전형을 가질 수 있으며, 상기 제1 및 제2 스트링 선택 트랜지스터(SST0, SST1)의 문턱 전압 차이가 더욱 커질 수 있다.
상기 제1 스트링 선택 트랜지스터(SST0)의 문턱 전압이 제2 스트링 선택 트랜지스터(SST1)의 문턱 전압보다 낮은 구조를 구현하고자 하는 경우, 상기 채널 영역(680)에 n 형 불순물을 이온 주입하여 채널 불순물 영역(682)을 형성할 수 있다.
일부 실시예들에서, 상기 제1 및 제2 스트링 선택 라인(SSL0, SSL1)의 두께는 복수의 워드 라인(WL)의 두께와 동일할 수 있다. 다른 일부 실시예들에서, 상기 제1 및 제2 스트링 선택 라인(SSL0, SSL1)의 두께는 복수의 워드 라인(WL)의 두께보다 더 클 수 있다.
도 10a 내지 도 10j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 1a 내지 도 1d에 예시한 집적회로 소자(100)의 제조 방법을 예로 들어 설명한다. 도 10a 내지 도 10j에는 집적회로 소자(100)의 제조 공정에 따라 도 1a의 C - C' 선 단면 및 D - D' 선 단면에 대응하는 영역들에서의 주요 구성들이 개략적으로 나타나 있다.
도 10a를 참조하면, 기판(102)에 활성 영역(AC)을 정의하기 위한 소자분리막(도시 생략)을 형성한 후, 상기 기판(102) 상에 복수의 절연막(176) 및 복수의 예비 게이트층(PL)을 교대로 1 층씩 적층한다.
상기 복수의 절연막(176)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있다. 상기 예비 게이트층(PL)은 실리콘 질화물, 실리콘 카바이드, 또는 폴리실리콘으로 이루어질 수 있다. 상기 예비 게이트층(PL)은 각각 후속 공정에서 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)을 형성하기 위한 예비 막 또는 희생층일 수 있다.
도 10b를 참조하면, 복수의 절연막(176) 및 복수의 예비 게이트층(PL)을 관통하며 기판(102)의 주면(102M) 연장 방향에 수직인 방향 (Z 방향)으로 연장되는 복수의 채널 홀(180H)을 형성한 후, 상기 복수의 채널 홀(180H) 내에 각각 게이트 유전막(184), 채널 영역(180), 더미 채널 영역(180D), 및 매립 절연막(182)을 형성한다.
상기 게이트 유전막(184)은 상기 복수의 채널 홀(180H) 각각의 내부 측벽을 덮도록 형성될 수 있다. 상기 게이트 유전막(184)은 상기 복수의 채널 홀(180H) 각각의 측벽에 차례로 형성된 블로킹 절연막, 전하 저장막, 및 터널 절연막을 포함할 수 있다.
상기 채널 영역(180) 및 더미 채널 영역(180D)은 채널 홀(180H) 바닥부에 노출되는 기판(102)과 접촉하며, 채널 영역(180)의 외부 측벽은 게이트 유전막(184)과 접촉할 수 있다. 일부 실시예들에서, 상기 채널 영역(180) 및 더미 채널 영역(180D)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 채널 영역(180) 및 더미 채널 영역(180D)은 CVD (chemical vapor deposition) 공정, LPCVD (low pressure CVD) 공정, 또는 ALD (atomic layer deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 매립 절연막(182)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 사용하여 CVD 공정, LPCVD 공정, 또는 ALD 공정에 의해 형성될 수 있다.
그 후, 상기 채널 영역(180), 더미 채널 영역(180D), 매립 절연막(182), 및 게이트 유전막(184) 각각의 상면을 덮는 절연막(185)을 형성하고, 상기 절연막(185)에 채널 영역(180), 더미 채널 영역(180D), 및 매립 절연막(182)의 상면을 노출시키는 복수의 콘택홀(185H)을 형성한 후, 상기 복수의 콘택홀(185H) 내에 복수의 비트 라인 콘택 패드(186) 및 복수의 더미 콘택 패드(186D)를 형성한다.
상기 절연막(185)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물로 이루어질 수 있다. 상기 복수의 비트 라인 콘택 패드(186) 및 복수의 더미 콘택 패드(186D)는 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 복수의 비트 라인 콘택 패드(186)를 구성할 수 있는 금속의 예로서 텅스텐, 니켈, 코발트, 탄탈럼 등을 들 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 10c를 참조하면, 복수의 절연막(176) 및 복수의 예비 게이트층(PL)(도 10b 참조)을 관통하며 기판(102)을 노출시키는 복수의 워드 라인 컷 영역(WLC)을 형성한다.
그 후, 상기 복수의 워드 라인 컷 영역(WLC)을 통해 기판(102)에 불순물 이온을 주입하여 복수의 공통 소스 영역(172)을 형성하고, 복수의 예비 게이트층(PL)(도 10b 참조)을 복수의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 복수의 스트링 선택 라인(SSL)으로 치환한다.
상기 복수의 예비 게이트층(PL)이 폴리실리콘으로 이루어지는 경우, 상기 복수의 예비 게이트층(PL)을 복수의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 복수의 스트링 선택 라인(SSL)으로 치환하기 위하여, 상기 복수의 예비 게이트층(PL)에 대하여 실리사이드화 공정을 수행할 수 있다. 이 경우, 상기 복수의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 복수의 스트링 선택 라인(SSL)은 각각 텅스텐 실리사이드, 탄탈럼 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드로 이루어질 수 있다.
다른 일부 실시예들에서, 상기 복수의 워드 라인 컷 영역(WLC)을 통해 노출되는 복수의 예비 게이트층(PL)(도 10b 참조)을 선택적으로 제거하여 복수의 빈 공간을 마련한 후, 복수의 절연막(176) 각각의 사이에 마련되는 상기 복수의 빈 공간에 도전 물질을 매립하여 상기 복수의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 복수의 스트링 선택 라인(SSL)을 형성할 수 있다. 이 경우, 상기 복수의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 복수의 스트링 선택 라인(SSL)은 텅스텐, 탄탈럼, 코발트, 니켈 등의 금속 물질을 사용하여 형성될 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 10d를 참조하면, 복수의 워드 라인 컷 영역(WLC) 내에 각각 절연 스페이서(192) 및 예비 공통 소스 라인(PCSL)을 형성한다.
상기 절연 스페이서(192)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전 물질로 이루어질 수 있다. 예를 들면, 상기 절연 스페이서(192)는 SiO2, Si3N4, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다.
상기 예비 공통 소스 라인(PCSL)은 도전성 물질로 이루어질 수 있다. 예를 들면, 상기 예비 공통 소스 라인(PCSL)은 텅스텐, 구리, 또는 알루미늄 등과 같은 금속; 질화티타늄, 질화탄탈럼 등과 같은 도전성 금속질화물; 티타늄, 탄탈럼 등과 같은 전이 금속; 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상기 공통 소스 영역(172)과 예비 공통 소스 라인(PCSL)과의 사이에는 접촉 저항을 낮추기 위한 금속 실리사이드층 (도시 생략)이 개재될 수 있다. 예를 들면, 상기 금속 실리사이드층은 코발트 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드 등으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
일부 실시예들에서, 상기 복수의 워드 라인 컷 영역(WLC) 내에 각각 절연 스페이서(192)를 형성하기 위하여, 먼저 상기 복수의 워드 라인 컷 영역(WLC)의 내벽을 덮는 절연막을 형성할 수 있다. 그 후, 상기 복수의 워드 라인 컷 영역(WLC)의 저면에서 기판(102)이 노출되도록 상기 절연막을 에치백하여 상기 복수의 워드 라인 컷 영역(WLC)의 내부 측벽에 남아 있는 절연막의 일부로 이루어지는 상기 절연 스페이서(192)를 형성할 수 있다.
상기 예비 공통 소스 라인(PCSL)을 형성하기 위하여, 복수의 워드 라인 컷 영역(WLC) 내에서 상기 절연 스페이서(192)로 한정되는 공간이 도전 물질로 채워지도록 상기 복수의 워드 라인 컷 영역(WLC)의 내부 및 상기 절연막(185) 위에 도전 물질을 증착할 수 있다. 그 후, 상기 절연막(185)의 상면의 노출되도록 상기 복수의 워드 라인 컷 영역(WLC)의 외부에 있는 도전 물질을 CMP 또는 에치백에 의해 제거하여, 상기 복수의 워드 라인 컷 영역(WLC)의 내부에만 도전층이 남도록 할 수 있다.
도 10e를 참조하면, 복수의 워드 라인 컷 영역(WLC)의 내측 상부에 복수의 리세스 공간(RS)이 마련되도록 상기 복수의 워드 라인 컷 영역(WLC)의 내부로부터 예비 공통 소스 라인(PCSL)의 일부를 제거하여, 상기 복수의 워드 라인 컷 영역(WLC)의 총 높이 중 일부 높이까지만 채우는 복수의 공통 소스 라인(CSL)을 형성한다.
상기 복수의 워드 라인 컷 영역(WLC) 내에서 상기 복수의 리세스 공간(RS)을 통해 복수의 공통 소스 라인(CSL) 각각의 상면이 노출될 수 있다.
일부 실시예들에서, 상기 예비 공통 소스 라인(PCSL)은 금속으로 이루어질 수 있다. 이 경우, 상기 복수의 워드 라인 컷 영역(WLC) 내의 내부로부터 예비 공통 소스 라인(PCSL)의 일부를 제거함에 따라, 상기 복수의 워드 라인 컷 영역(WLC) 각각의 내부에서는 예비 공통 소스 라인(PCSL)의 제거량 만큼 금속의 부피가 감소되어 집적회로 소자 내에서 금속으로 인한 물리적 스트레스를 감소시킬 수 있다. 따라서, 물리적 스트레스로 인한 집적회로 소자의 변형, 및 이로 인한 원하지 않는 불량 발생을 방지할 수 있다.
일부 실시예들에서, 상기 예비 공통 소스 라인(PCSL)은 텅스텐(W)으로 형성될 수 있다. 이 경우, 상기 예비 공통 소스 라인(PCSL)을 형성하는 과정에서 불화 수소(HF)와 같은 부산물 가스들이 생성될 수 있으며, 상기 예비 공통 소스 라인(PCSL)이 형성된 후 상기 부산물 가스들이 복수의 워드 라인 컷 영역(WLC) 내에 잔류할 수 있다. 상기 복수의 워드 라인 컷 영역(WLC) 내에 불소(F) 함유 가스가 잔류하는 경우, 상기 F 함유 가스는 복수의 워드 라인 컷 영역(WLC)의 내부에서 국부 영역에 집중될 수 있고, 이와 같이 집중된 F 함유 가스로 인해 예비 공통 소스 라인(PCSL)을 구성하는 W, 및/또는 게이트 유전막(184)이 손상되어, 공통 소스 라인(CSL)과 워드 라인(WL)간의 전기적인 단락이 발생되는 등 불량 발생을 초래할 수 있다.
본 발명의 기술적 사상에 따른 집적회로 소자의 제조 방법에서는, 복수의 워드 라인 컷 영역(WLC) 내에 잔류하는 부산물 가스들을 제거하기 위하여, 상기 복수의 리세스 공간(RS)을 통해 상기 부산물 가스들을 복수의 리세스 공간(RS) 밖으로 배출시킬 수 있다. 일부 실시예들에서, 상기 복수의 워드 라인 컷 영역(WLC)의 내부에 잔류하는 불화 수소(HF)와 같은 부산물 가스들을 배출시키기 위하여 열처리 공정 또는 진공 펌핑 공정을 이용할 수 있다. 상기 열처리 공정은 상온보다 높은 온도, 예를 들면 대략 600 ℃의 온도에서 질소 분위기 하에 수행될 수 있다. 상기 진공 펌핑 공정은 상온에서 진행될 수 있다. 다른 일부 실시예들에서, 상기 열처리 공정은 상기 예비 공통 소스 라인(PCSL)의 형성 공정과 인 시츄(in-situ)로 수행될 수 있다.
일부 실시예들에서, 상기 복수의 워드 라인 컷 영역(WLC) 내부로부터 예비 공통 소스 라인(PCSL)의 일부를 제거하는 동안 상기 복수의 워드 라인 컷 영역(WLC)의 상부에서 노출되는 절연 스페이서(192)가 함께 제거되어, 도 10e에 예시한 바와 같이, 상기 복수의 리세스 공간(RS)의 상부에서 절연막(185)의 측벽이 노출될 수 있다.
다른 일부 실시예들에서, 상기 복수의 워드 라인 컷 영역(WLC) 내부로부터 예비 공통 소스 라인(PCSL)의 일부를 제거하는 동안 상기 복수의 워드 라인 컷 영역(WLC)의 상부에서 노출되는 절연 스페이서(192)의 적어도 일부가 제거되지 않고 복수의 워드 라인 컷 영역(WLC)의 측벽을 덮고 있는 상태로 남아 있을 수도 있다.
도 10f를 참조하면, 복수의 리세스 공간(RS)(도 10e 참조)을 채우는 복수의 워드 라인 컷 영역 매립 절연막(194)을 형성한다.
상기 복수의 워드 라인 컷 영역 매립 절연막(194)은 도 4a 내지 도 4c에 예시한 워드 라인 컷 영역 매립 절연막(194)의 구조 중 어느 하나의 구조를 가지도록 형성될 수 있다.
일부 실시예들에서, 도 4a에 예시한 바와 같이 단일층 구조를 가지는 워드 라인 컷 영역 매립 절연막(194)을 형성하기 위하여, 상기 복수의 리세스 공간(RS)이 채워지도록 상기 기판(102) 상에 절연 물질을 증착한 후, 증착된 절연막이 상기 복수의 리세스 공간(RS) 내에만 남도록 상기 증착된 절연막의 일부를 CMP 또는 에치백 공정에 의해 제거하여 상기 절연막(185)의 상면이 노출되도록 할 수 있다.
상기 절연 물질은 SiO2, Si3N4, SiON, SiOCN, 또는 SiCN으로 이루어질 수 있다.
다른 일부 실시예들에서, 도 4b에 예시한 바와 같이 서로 다른 물질로 이루어지는 제1 절연막(194A) 및 제2 절연막(194B)을 포함하는 이중층으로 이루어지는 워드 라인 컷 영역 매립 절연막(194)을 형성하기 위하여, 상기 복수의 리세스 공간(RS) 내에 상기 제1 절연막(194A)을 형성하기 위한 예비 절연막(도시 생략)를 형성한 후, 상기 예비 절연막을 에치백하여 상기 예비 절연막 중 상기 복수의 리세스 공간(RS)의 내부 측벽을 덮는 부분이 상기 제1 절연막(194A)으로 남도록 할 수 있다. 그 후, 상기 복수의 리세스 공간(RS)의 나머지 영역을 상기 제2 절연막(194B)으로 채울 수 있다.
상기 예비 절연막은 SiO2, Si3N4, SiON, SiOCN, 또는 SiCN으로 이루어질 수 있다.
또 다른 일부 실시예들에서, 도 4c에 예시한 바와 같이 서로 다른 물질로 이루어지는 제3 절연막(194C) 및 제4 절연막(194D)을 포함하는 이중층으로 이루어지는 워드 라인 컷 영역 매립 절연막(194)을 형성하기 위하여, 상기 복수의 리세스 공간(RS)의 내벽을 컨포멀하게 덮는 절연 라이너(도시 생략)를 형성한 후, 상기 복수의 리세스 공간(RS)의 나머지 영역을 채우도록 상기 절연 라이너 위에 매립 절연막을 형성할 수 있다. 그 후, 상기 절연 라이너 및 매립 절연막 중 상기 복수의 리세스 공간(RS)의 외부에 있는 불필요한 부분들을 제거하여 상기 절연 라이너 및 매립 절연막이 상기 복수의 리세스 공간(RS)의 내부에만 남도록 할 수 있다. 상기 복수의 리세스 공간(RS) 내에 남아 있는 상기 절연 라이너 및 매립 절연막은 각각 상기 제3 절연막(194C) 및 제4 절연막(194D)을 구성할 수 있다.
상기 절연 라이너 및 매립 절연막은 각각 SiO2, Si3N4, SiON, SiOCN, 및 SiCN 중에서 선택되는 서로 다른 막으로 이루어질 수 있다.
도 10g를 참조하면, 복수의 채널 영역(180) 중에서 선택되는 일부 채널 영역(180)에 연결되는 복수의 비트 라인(BL)을 형성한다.
상기 복수의 비트 라인(BL)은 복수의 더미 채널 영역(180D) 위에는 형성되지 않는다.
상기 복수의 비트 라인(BL)을 형성하기 위하여, 복수의 비트 라인 콘택 패드(186), 복수의 더미 콘택 패드(186D), 복수의 워드 라인 컷 영역 매립 절연막(194), 및 절연막(185)을 덮는 제1 상부 절연막(195)을 기판(102) 상에 형성한 후, 상기 제1 상부 절연막(195) 중 일부를 제거하여 상기 제1 상부 절연막(195)을 통해 상기 복수의 채널 영역(180)을 노출시키는 복수의 라인 형상의 개구들을 형성할 수 있다. 그 후, 상기 다마신 공정을 이용하여 상기 복수의 라인 형상의 개구들을 채우는 복수의 비트 라인(BL)을 형성할 수 있다. 상기 복수의 비트 라인(BL)은 복수의 채널 영역(180) 중에서 선택되는 일부 채널 영역(180)에 직접 접하도록 형성될 수 있다.
일부 실시예들에서, 상기 제1 상부 절연막(195)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 10h를 참조하면, 기판(102) 상에서 복수의 비트 라인(BL) 및 제1 상부 절연막(195)을 덮는 제2 상부 절연막(196)을 형성한다.
일부 실시예들에서, 상기 제2 상부 절연막(196)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 10i를 참조하면, 공통 소스 라인 탭 영역(CSL TAB)에서 제2 상부 절연막(196), 제1 상부 절연막(195), 및 복수의 워드 라인 컷 영역 매립 절연막(194)의 일부를 제거하여, 복수의 공통 소스 라인(CSL)을 노출시키는 복수의 비아 콘택홀(198H)을 형성한다.
상기 복수의 비아 콘택홀(198H)은 복수의 비트 라인(BL)과 오버랩되지 않는 영역에 형성될 수 있다.
도 10j를 참조하면, 공통 소스 라인 탭 영역(CSL TAB)에서 복수의 비아 콘택홀(198H)을 채우는 복수의 공통 소스 비아 콘택(198)을 형성한다.
상기 복수의 공통 소스 비아 콘택(198)을 형성하기 위하여 다마신 공정을 이용할 수 있다. 상기 복수의 공통 소스 비아 콘택(198)은 금속, 금속 실리사이드, 불순물이 도핑된 반도체, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 복수의 공통 소스 비아 콘택(198)은 텅스텐, 니켈, 코발트, 탄탈럼 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈럼 실리사이드 등과 같은 금속 실리사이드, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
이상, 도 10a 내지 도 10j를 참조하여 집적회로 소자(100)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 도 10a 내지 도 10j를 참조하여 설명한 바로부터 다양한 변형 및 변경을 가하여 다양한 구조의 집적회로 소자들을 형성할 수 있다.
예를 들면, 도 5a 및 도 5b에 예시한 집적회로 소자(200)를 제조하기 위하여, 도 10e를 참조하여 설명한 복수의 공통 소스 라인(CSL) 형성 공정에서, 복수의 워드 라인 컷 영역(WLC) 내부로부터 예비 공통 소스 라인(PCSL)(도 10d 참조)의 일부를 제거할 때, 상기 예비 공통 소스 라인(PCSL)의 제거량을 증가시켜 도 10e에 예시한 복수의 리세스 공간(RS)보다 더 깊은 깊이를 가지는 복수의 딥(deep) 리세스 공간을 형성할 수 있다.
그 후, 도 10f를 참조하여 설명한 바와 유사한 방법으로 상기 복수의 딥 리세스 공간을 채우는 워드 라인 컷 영역 매립 절연막(294)을 형성하고, 도 10g 내지 도 10j를 참조하여 설명한 공정들을 수행하여, 상기 워드 라인 컷 영역 매립 절연막(294)을 관통하여 복수의 공통 소스 라인(CSL)에 연결되는 복수의 공통 소스 비아 콘택(298)을 형성할 수 있다.
도 5a 및 도 5b에 예시한 집적회로 소자(200)를 제조하는 데 있어서, 복수의 워드 라인 컷 영역(WLC) 내에 비교적 깊은 깊이를 가지는 복수의 딥 리세스 공간이 형성될 수 있도록 예비 공통 소스 라인(PCSL)의 제거량을 증가시킴으로써, 복수의 워드 라인 컷 영역(WLC) 각각의 내부에서 차지하는 금속막의 부피를 더욱 감소시킬 수 있고, 그에 따라 얻어지는 집적회로 소자(200) 내에서 금속으로 인한 물리적 스트레스를 더욱 감소시킬 수 있다. 따라서, 물리적 스트레스로 인한 집적회로 소자의 변형, 및 이로 인한 원하지 않는 불량 발생을 방지할 수 있다.
또한, 상기 예비 공통 소스 라인(PCSL)은 텅스텐(W)으로 형성된 경우, 상기 복수의 워드 라인 컷 영역(WLC) 내에 비교적 깊은 깊이를 가지는 복수의 딥 리세스 공간이 형성될 수 있도록 예비 공통 소스 라인(PCSL)의 제거량을 증가시킴으로써, 도 10e를 참조하여 설명한 바와 같은 F 함유 부산물 가스들을 제거하기 위한 공정이 보다 용이하면서 효율적으로 수행될 수 있다. 따라서, 복수의 워드 라인 컷 영역(WLC)의 내부에서 국부적으로 집중되는 F 함유 가스로 인해 주변의 구성 요소들이 손상되거나, 공통 소스 라인(CSL)과 워드 라인(WL)간의 전기적인 단락이 발생되는 등의 불량이 발생되는 것을 더욱 효과적으로 방지할 수 있다.
도 6a 및 도 6b에 예시한 집적회로 소자(300)를 제조하기 위하여, 도 10a 내지 도 10j를 참조하여 설명한 공정들을 수행하여 복수의 공통 소스 비아 콘택(198)을 형성한 후, 상기 복수의 공통 소스 비아 콘택(198) 및 제2 상부 절연막(196) 위에 상기 복수의 공통 소스 비아 콘택(198)에 연결되는 상부 배선층(310, 320)을 형성할 수 있다.
도 8a 내지 도 8c에 예시한 집적회로 소자(500)를 형성하기 위한 일부 실시예들에서 다음과 같은 공정들을 수행할 수 있다.
먼저, 기판(402)상의 일부 영역에 제1 주변 회로 영역(414)을 형성할 수 있다. 상기 제1 주변 회로 영역(414)을 형성하기 위한 예시적인 방법으로서, 먼저 기판(402)에 트렌치(402T)를 형성하고, 상기 트렌치(102T) 내부를 실리콘 산화물 등의 절연 물질로 매립하여 활성 영역(AC)을 한정하는 소자 분리막(104)을 형성할 수 있다. 그 후, 상기 기판(402)에 복수의 이온 주입 공정을 수행하여 주변 회로용 p 웰 및 주변 회로용 n 웰을 형성할 수 있다. 상기 주변 회로용 p 웰은 NMOS 트랜지스터 형성 영역일 수 있고, 상기 주변 회로용 n 웰은 PMOS 트랜지스터 형성 영역일 수 있다.
상기 기판(402) 상에 주변 회로용 게이트 유전막(GD)을 형성할 수 있다. 그 후, 상기 게이트 유전막(GD) 상에 주변 회로용 게이트(G)을 형성할 수 있다. 상기 게이트(G)는 도핑된 폴리실리콘, 금속, 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트(G)의 측벽에 절연 스페이서(106)를 형성하고, 상기 기판(402) 중 상기 게이트(G)의 양측에 소스/드레인 영역(SD)을 형성할 수 있다. NMOS 트랜지스터 형성용 소스/드레인 영역(SD)은 기판(402)에 n 형 불순물을 주입하여 형성할 수 있다. PMOS 트랜지스터 형성용 소스/드레인 영역(SD)은 기판(402)에 p 형 불순물을 주입하여 형성할 수 있다. 상기 소스/드레인 영역(SD)은 LDD (lightly doped drain) 구조를 가질 수 있다. 이에 따라, 상기 게이트 유전막(GD), 게이트(G), 및 소스/드레인 영역(SD)을 포함하는 복수의 트랜지스터(TR)가 형성될 수 있다.
상기 복수의 트랜지스터(TR) 및 절연 스페이서(106) 위에 식각 정지막(108)을 형성할 수 있다. 상기 식각 정지막(108)은 예를 들면 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어지는 절연 물질을 포함할 수 있다.
상기 식각 정지막(108) 상에 제1 콘택(116A), 제1 배선층(118A), 제2 콘택(116B), 제2 배선층(118B), 제3 콘택(116C), 및 제3 배선층(118C)을 포함하는 다층 배선 구조(114)와, 상기 다층 배선 구조(114)를 상호 절연시킬 수 있는 복수의 층간 절연막(112A, 112B, 112C, 112D)을 형성할 수 있다. 일부 실시예들에서, 상기 다층 배선 구조(114)의 제3 배선층(118C)은 최상부 배선층을 구성할 수 있다.
상기 기판(402)상의 일부 영역에 상기 제1 주변 회로 영역(414)을 형성하는 동안, 상기 기판(402)상의 다른 일부 영역에는 도 7을 참조하여 설명한 제2 주변 회로 영역(416)의 적어도 일부가 함께 형성될 수 있다.
그 후, 다층 배선 구조(114)의 최상부 배선층인 제3 배선층(118C)을 덮는 층간절연막(112D) 위에 반도체층(420)을 형성할 수 있다.
그 후, 도 10a 내지 도 10j를 참조하여 설명한 바와 유사한 공정을 수행하여 도 8a 내지 도 8c에 예시한 집적회로 소자(500)를 형성할 수 있다.
도 9a 및 도 9b에 예시한 집적회로 소자(600)를 제조하기 위하여, 도 10a 및 도 10b를 참조하여 설명한 바와 같이 복수의 채널 홀(180H) 내에 각각 게이트 유전막(184), 채널 영역(180), 더미 채널 영역(180D), 및 매립 절연막(182)을 형성하는 공정까지 수행한 후, 이들 각각의 상면을 덮는 절연막(185)을 형성하기 전에, 복수의 채널 영역(180) 각각의 상단부 및 복수의 더미 채널 영역(180D) 각각의 상단부가 노출된 상태에서, 상기 복수의 채널 영역(180) 및 복수의 더미 채널 영역(180D) 중 선택되는 일부 채널 영역(180) 및 일부 더미 채널 영역(180D)을 노출시키는 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 이온주입 마스크로 이용하여 노출된 상기 일부 채널 영역(180) 및 일부 더미 채널 영역(180D)에 선택적으로 원하는 불순물 이온을 주입하는 공정을 수행할 수 있다. 상기와 같은 이온 주입 공정을 필요에 따라 1 회 또는 복수 회 수행하여, 복수의 채널 영역(680)에는 복수의 채널 도핑 영역(682)을 형성하고, 복수의 더미 채널 영역(180D)에는 복수의 더미 채널 도핑 영역(682D)을 형성할 수 있다.
상술한 바와 같은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들의 제조 방법에 따르면, 복수의 비트 라인(BL)의 상부에 형성되는 배선층의 층 수를 최소화할 수 있다. 특히, 상기 복수의 비트 라인(BL)의 상부에 형성되는 배선층을 1 개 층 만으로 감축시키는 것이 가능하여, 수직형 메모리 소자의 제조 공정을 단순화할 수 있다.
이상, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들의 예시적인 제조 방법들을 구체적인 예를 들어 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 상기 설명한 바로부터 다양한 변형 및 변경을 가하여, 도 1a 내지 도 9b에 예시한 집적회로 소자(100, 200, 300, 400, 500, 600)로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가해진 다양한 구조들을 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 불휘발성 메모리 소자(900)에 적용한 구성을 개략적으로 보여주는 블록도이다.
도 11을 참조하면, 불휘발성 메모리 소자(900)에서 NAND 셀 어레이(910)는 코어 회로 유니트(920)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(910)는 전술한 도 1a 내지 도 9b를 참조하여 설명한 집적회로 소자(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다. 코어 회로 유니트(920)는 제어 로직(922), 로우 디코더(924), 칼럼 디코더(932), 감지 증폭기(934) 및 페이지 버퍼(936)를 포함할 수 있다.
제어 로직(922)은 로우 디코더(924), 칼럼 디코더(932) 및 페이지 버퍼(936)와 통신할 수 있다. 로우 디코더(924)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀 어레이(910)와 통신할 수 있다. 칼럼 디코더(932)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(910)와 통신할 수 있다. 감지 증폭기(934)는 NAND 셀 어레이(910)로부터 신호가 출력될 때 칼럼 디코더(932)와 연결되고, NAND 셀 어레이(910)로 신호가 전달될 때는 칼럼 디코더(932)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(922)은 로우 어드레스 신호를 로우 디코더(924)에 전달하고, 로우 디코더(924)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(910)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(922)은 칼럼 어드레스 신호를 칼럼 디코더(932) 또는 페이지 버퍼(936)에 전달하고, 칼럼 디코더(932)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(910)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(910)의 신호는 칼럼 디코더(932)를 통해서 감지 증폭기(934)에 전달되고, 여기에서 증폭되어 페이지 버퍼(936)를 거쳐서 제어 로직(922)에 전달될 수 있다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 모바일 시스템(1200)에 응용한 예를 나타내는 블록도이다.
도 12를 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(connectivity)부(1220), 휘발성 메모리 소자(1230), 불휘발성 메모리 시스템(1240), 사용자 인터페이스(1250), 및 파워 서플라이(1260)를 포함한다.
상기 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
상기 어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라서, 어플리케이션 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어(Multi-Core)을 포함할 수 있다. 예를 들면, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 상기 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
상기 통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들면, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication: NFC), 무선 식별(Radio Frequency Identification: RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus: USB) 통신 등을 수행할 수 있다. 예를 들면, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
상기 휘발성 메모리 소자(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들면, 휘발성 메모리 소자(1230)는 DRAM (Dynamic Random Access Memory), SRAM (Static Random Access Memory), 모바일 DRAM, DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 또는 이와 유사한 메모리로 구현될 수 있다.
상기 불휘발성 메모리 시스템(1240)은 메모리 컨트롤러(1241) 및 불휘발성 메모리 소자(1243)를 포함하고, 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들면, 불휘발성 메모리 소자(1143)는 EEPROM (Electrically Erasable Programmable Read-Only Memory), 플래시 메모리 (Flash Memory), PRAM (Phase Change Random Access Memory), RRAM (Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM (Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM (Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다. 상기 불휘발성 메모리 소자(1243)는 전술한 도 1a 내지 도 9b를 참조하여 설명한 집적회로 소자(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다.
상기 사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.
상기 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 상기 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor: CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive: SSD), 하드 디스크 드라이브(Hard Disk Drive: HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
상기 모바일 시스템(1200)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, PoP (Package on Package), BGAs (Ball grid arrays), CSPs (Chip scale packages), PLCC (Plastic Leaded Chip Carrier), PDIP (Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB (Chip On Board), CERDIP (Ceramic Dual In-Line Package), MQFP (Plastic Metric Quad Flat Pack), TQFP (Thin Quad Flat-Pack), SOIC (Small Outline Integrated Circuit), SSOP (Shrink Small Outline Package), TSOP (Thin Small Outline Package), TQFP (Thin Quad Flat-Pack), SIP (System In Package), MCP (Multi Chip Package), WFP (Wafer-level Fabricated Package), WSP (Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
12: 메모리 셀 어레이 영역, 102: 기판, 172: 공통 소스 영역, 180: 채널 영역, 180D: 더미 채널 영역, 182: 매립 절연막, 184: 게이트 유전막, 185: 절연막, 186: 비트 라인 콘택 패드, 186D: 더미 콘택 패드, 192: 절연 스페이서, 194:워드 라인 컷 영역 매립 절연막, 195: 제1 상부 절연막, 196: 제2 상부 절연막, 198: 공통 소스 비아 콘택, 198H: 비아 콘택홀, BL: 비트 라인, CSL: 공통 소스 라인, WLC: 워드 라인 컷 영역.

Claims (20)

  1. 기판 상에서 상기 기판의 주면에 평행하게 연장되고 상기 주면에 수직인 제1 방향으로 서로 이격되어 있는 복수의 워드 라인과,
    상기 기판 상의 제1 영역에서 상기 복수의 워드 라인을 관통하여 상기 제1 방향으로 연장되는 채널 영역과,
    상기 채널 영역의 상면에 접하도록 상기 채널 영역 위에 형성된 비트 라인 콘택 패드와,
    상기 제1 영역에서 상기 비트 라인 콘택 패드에 접하고, 상기 비트 라인 콘택 패드 위에서 상기 기판의 주면에 평행한 제2 방향으로 연장되는 비트 라인과,
    상기 복수의 워드 라인의 일 측에서 상기 기판의 주면에 평행하고 상기 제2 방향에 교차하는 제3 방향을 따라 연장되는 워드라인 컷 영역의 일부를 채우고, 상기 채널 영역보다 더 낮은 높이를 가지는 공통 소스 라인과,
    상기 워드라인 컷 영역 내에서 상기 공통 소스 라인의 상면에 접하고 상기 공통 소스 라인으로부터 상기 기판과 멀어지는 방향으로 연장되는 공통 소스 비아 콘택을 포함하는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 공통 소스 라인은 상기 워드라인 컷 영역 내에서 상기 제3 방향을 따라 길게 연장되는 라인 형상을 가지고,
    상기 공통 소스 비아 콘택은 상기 공통 소스 라인의 상면 중 국부 영역에서 상기 제1 방향으로 길게 연장되는 플러그(plug) 형상을 가지는 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 공통 소스 비아 콘택은 워드라인 컷 영역의 내부로부터 상기 워드라인 컷 영역의 외부로 돌출되도록 연장되어 있는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 기판으로부터 상기 공통 소스 비아 콘택의 상면까지의 거리는 상기 기판으로부터 상기 비트 라인 콘택 패드의 상면까지의 거리보다 더 큰 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 기판으로부터 상기 공통 소스 비아 콘택의 상면까지의 거리는 상기 기판으로부터 상기 비트 라인의 상면까지의 거리보다 더 큰 것을 특징으로 하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 워드라인 컷 영역 내에서 상기 공통 소스 라인을 덮는 워드 라인 컷 영역 매립 절연막을 더 포함하고,
    상기 워드라인 컷 영역 내에서 상기 공통 소스 비아 콘택은 상기 워드 라인 컷 영역 매립 절연막에 의해 포위되어 있는 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 공통 소스 라인과 상기 복수의 워드 라인과의 사이에 개재된 절연 스페이서와,
    상기 워드라인 컷 영역 내에서 상기 공통 소스 라인 및 상기 절연 스페이서를 덮는 워드 라인 컷 영역 매립 절연막을 더 포함하고,
    상기 제2 방향에서 상기 워드 라인 컷 영역 매립 절연막의 폭은 상기 공통 소스 라인의 폭보다 더 큰 것을 특징으로 하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 기판 상의 상기 제1 영역으로부터 이격된 제2 영역에서 상기 복수의 워드 라인을 관통하여 상기 제1 방향으로 연장되는 더미 채널 영역과,
    상기 더미 채널 영역의 상면에 접하도록 상기 더미 채널 영역 위에 형성된 더미 콘택 패드를 더 포함하는 것을 특징으로 하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 공통 소스 라인의 높이는 상기 워드 라인 컷 영역의 총 높이의 2/3보다 더 작은 것을 특징으로 하는 집적회로 소자.
  10. 제1항에 있어서,
    상기 복수의 워드 라인 위에서 상기 복수의 워드 라인과 평행하게 연장되는 적어도 하나의 스트링 선택 라인을 더 포함하고,
    상기 채널 영역은 상기 복수의 워드 라인 및 상기 적어도 하나의 스트링 선택 라인을 관통하여 연장되고,
    상기 공통 소스 라인의 상면의 레벨은 상기 적어도 하나의 스트링 선택 라인 중 상기 기판으로부터 가장 먼 스트링 선택 라인의 상면의 레벨보다 더 높은 것을 특징으로 하는 집적회로 소자.
  11. 제1항에 있어서,
    상기 복수의 워드 라인 위에서 상기 복수의 워드 라인과 평행하게 연장되는 적어도 하나의 스트링 선택 라인을 더 포함하고,
    상기 채널 영역은 상기 복수의 워드 라인 및 상기 적어도 하나의 스트링 선택 라인을 관통하여 연장되고,
    상기 공통 소스 라인의 상면의 레벨은 상기 적어도 하나의 스트링 선택 라인 중 상기 기판에 가장 가까운 스트링 선택 라인의 저면의 레벨보다 더 낮은 것을 특징으로 하는 집적회로 소자.
  12. 기판상에 형성된 주변 회로와,
    상기 주변회로 위에 형성된 반도체층과,
    상기 반도체층 위에서 상기 주변 회로와 수직으로 오버랩되도록 배치되고 복수의 메모리 셀 어레이 및 공통 소스 라인 탭 영역을 포함하는 메모리 셀 어레이 영역과,
    상기 반도체층 위에서 상기 기판의 주면에 평행하게 연장되고 상기 주면에 수직인 제1 방향으로 서로 이격되어 있는 복수의 워드 라인과,
    상기 반도체층 위에서 상기 복수의 워드 라인을 관통하여 상기 제1 방향으로 연장되는 복수의 채널 영역과,
    상기 복수의 채널 영역 위에서 상기 복수의 채널 영역에 접하는 복수의 비트 라인 콘택 패드와,
    상기 공통 소스 라인 탭 영역으로부터 이격된 영역에서 상기 기판의 주면에 평행한 제2 방향으로 연장되고, 상기 복수의 비트 라인 콘택 패드에 접하는 복수의 비트 라인과,
    상기 복수의 워드 라인의 일 측에서 상기 기판의 주면에 평행하고 상기 제2 방향에 교차하는 제3 방향을 따라 공통 소스 라인 탭 영역을 교차하여 연장되는 워드라인 컷 영역의 일부를 채우고, 상기 복수의 채널 영역보다 더 낮은 높이를 가지는 공통 소스 라인과,
    상기 공통 소스 라인 탭 영역에서 상기 공통 소스 라인의 상면에 접하고 상기 공통 소스 라인으로부터 상기 기판과 멀어지는 방향으로 연장되는 적어도 하나의 공통 소스 비아 콘택을 포함하는 것을 특징으로 하는 집적회로 소자.
  13. 제12항에 있어서,
    상기 복수의 워드 라인 위에서 상기 복수의 워드 라인과 평행하게 연장되는 한 쌍의 스트링 선택 라인을 더 포함하고,
    상기 복수의 채널 영역은 상기 복수의 워드 라인 및 상기 한 쌍의 스트링 선택 라인을 관통하여 연장되고,
    상기 복수의 채널 영역은 각각 상기 한 쌍의 스트링 선택 라인 중 어느 하나의 스트링 선택 라인에 대면하는 부분에서 해당 채널 영역의 다른 부분보다 높은 도핑 농도로 국부적으로 도핑된 채널 도핑 영역을 포함하는 것을 특징으로 하는 집적회로 소자.
  14. 제12항에 있어서,
    상기 워드라인 컷 영역 내에서 상기 공통 소스 라인의 양 측벽을 덮는 절연 스페이서와,
    상기 워드라인 컷 영역 내에서 상기 공통 소스 라인과 상기 절연 스페이서를 덮는 워드 라인 컷 영역 매립 절연막을 더 포함하고,
    상기 제2 방향에서 상기 워드 라인 컷 영역 매립 절연막의 폭은 상기 공통 소스 라인의 폭보다 더 큰 것을 특징으로 하는 집적회로 소자.
  15. 제12항에 있어서,
    상기 기판으로부터 상기 공통 소스 비아 콘택의 상면까지의 거리는 상기 기판으로부터 상기 비트 라인의 상면까지의 거리보다 더 큰 것을 특징으로 하는 집적회로 소자.
  16. 제12항에 있어서,
    상기 공통 소스 라인 탭 영역에서 상기 복수의 워드 라인을 관통하여 상기 제1 방향으로 연장되는 복수의 더미 채널 영역과,
    상기 복수의 더미 채널 영역의 상면에 접하도록 상기 복수의 더미 채널 영역 위에 형성된 복수의 더미 콘택 패드를 더 포함하는 것을 특징으로 하는 집적회로 소자.
  17. 제12항에 있어서,
    상기 복수의 비트 라인을 덮도록 연장되고 상기 적어도 하나의 공통 소스 비아 콘택이 관통하는 적어도 하나의 콘택홀을 가지는 상부 절연막과,
    상기 상부 절연막을 사이에 두고 상기 복수의 비트 라인을 덮는 제1 상부 배선층과,
    상기 공통 소스 라인 탭 영역에서 상기 제1 상부 배선층과 동일 레벨에 형성되어 상기 적어도 하나의 공통 소스 비아 콘택에 연결되는 제2 상부 배선층을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  18. 기판 상에 복수의 절연막 및 복수의 예비 게이트층이 교대로 1 층씩 적층된 구조물을 형성하는 단계와,
    상기 구조물을 관통하는 복수의 채널 홀을 형성하는 단계와,
    상기 복수의 채널 홀 중에서 선택되는 복수의 제1 채널 홀 내에 복수의 채널 영역을 형성하고 상기 복수의 채널 홀 중에서 선택되는 복수의 제2 채널 홀 내에 복수의 더미 채널 영역을 형성하는 단계와,
    상기 복수의 예비 게이트층을 노출시키며 상기 기판의 주면에 평행한 방향으로 라인 형상으로 연장되도록 상기 구조물을 관통하는 워드 라인 컷 영역을 형성하는 단계와,
    상기 워드 라인 컷 영역을 통해 노출되는 복수의 예비 게이트층을 복수의 도전층으로 치환하는 단계와,
    상기 워드 라인 컷 영역의 내부 측벽을 덮는 절연 스페이서를 형성하는 단계와,
    상기 워드 라인 컷 영역 내에서 상부에 리세스 공간이 남도록 상기 워드 라인 컷 영역의 하측 일부 만을 채우는 공통 소스 라인을 형성하는 단계와,
    상기 리세스 공간 내에 상기 공통 소스 라인을 덮는 워드 라인 컷 영역 매립 절연막을 형성하는 단계와,
    상기 워드 라인 컷 영역 매립 절연막을 관통하는 비아 콘택홀을 형성하는 단계와,
    상기 비아 콘택홀 내에 상기 공통 소스 라인에 접하는 공통 소스 비아 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 복수의 채널 영역 및 상기 복수의 더미 채널 영역을 형성한 후, 상기 워드 라인 컷 영역을 형성하기 전에, 상기 복수의 채널 영역 위에서 상기 복수의 채널 영역에 접하는 복수의 비트 라인 콘택 패드와, 상기 복수의 더미 채널 영역 위에서 상기 복수의 더미 채널 영역에 접하는 복수의 더미 콘택 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 워드 라인 컷 영역 매립 절연막을 형성하는 단계 후, 상기 비아 콘택홀을 형성하는 단계 전에, 상기 복수의 비트 라인 콘택 패드에 접하는 복수의 비트 라인을 형성하는 단계를 더 포함하고,
    상기 공통 소스 비아 콘택은 상기 공통 소스 라인의 상면으로부터 상기 복수의 비트 라인의 상면보다 더 높은 레벨까지 연장되도록 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
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