KR102091729B1 - 3차원 반도체 메모리 소자의 제조 방법 및 그 방법에 의해 제조된 3차원 반도체 메모리 소자 - Google Patents
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Abstract
3차원 반도체 메모리 소자의 제조 방법은 기판 상에 하부 절연막, 하부 희생막, 교번하는 중간 절연막들 및 중간 희생막들, 상부 희생막 및 상부 절연막을 적층하고; 상기 하부 절연막, 상기 하부 희생막, 상기 중간 절연막들, 상기 중간 희생막들, 상기 상부 희생막 및 상기 상부 절연막을 수직으로 관통하여 상기 기판을 노출하는 채널 홀을 형성하고; 및 상기 채널 홀 내에 노출된 상기 기판 상에 선택적인 에피텍셜 성장으로 반도체 패턴을 형성하되, 상기 반도체 패턴을 형성하는 것은, 하부 에피텍셜 막을 형성하고, 상기 하부 에피텍셜 막 내에 불순물을 도핑하고, 상기 하부 에피텍셜 막 상에 상부 에피텍셜 막을 형성하되, 상기 하부 에피텍셜 막의 형성, 상기 하부 에피텍셜 막 내의 불순물 도핑 및 상기 상부 에피텍셜 막의 형성은 인시츄(in-situ)로 형성하는 것을 포함할 수 있다.
Description
본 발명은 3차원 반도체 메모리 소자의 제조 방법 및 그 방법에 의해 제조된 3차원 반도체 메모리 소자에 관한 것이다. 보다 상세하게는, 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 소자의 제조 방법 및 그 방법에 의해 제조된 3차원 반도체 메모리 소자에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시기는 것이 요구되고 있다. 특히, 메모리 소자의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열하는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되어 왔다. 그러나 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 소자의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는, 공정 단계가 단순화된 3차원 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 공정 단계가 단순화된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 면(aspect)에 따른 3차원 반도체 메모리 소자의 제조 방법은, 기판 상에 하부 절연막, 하부 희생막, 교번하는 중간 절연막들 및 중간 희생막들, 상부 희생막 및 상부 절연막을 적층하고; 상기 하부 절연막, 상기 하부 희생막, 상기 중간 절연막들, 상기 중간 희생막들, 상기 상부 희생막 및 상기 상부 절연막을 수직으로 관통하여 상기 기판을 노출하는 채널 홀을 형성하고; 및 상기 채널 홀 내에 노출된 상기 기판 상에 선택적인 에피텍셜 성장으로 반도체 패턴을 형성하되, 상기 반도체 패턴을 형성하는 것은, 하부 에피텍셜 막을 형성하고, 상기 하부 에피텍셜 막 내에 불순물을 도핑하고, 상기 하부 에피텍셜 막 상에 상부 에피텍셜 막을 형성하되, 상기 하부 에피텍셜 막의 형성, 상기 하부 에피텍셜 막 내의 불순물 도핑 및 상기 상부 에피텍셜 막의 형성은 인시츄(in-situ)로 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 다른 면에 따른 3차원 반도체 메모리 소자의 제조 방법은, 기판 상에 제1 절연막, 제1 희생막, 교번하는 제2 절연막들 및 제2 희생막들, 제3 희생막 및 제3 절연막을 적층하고; 상기 제1 절연막, 상기 제1 희생막, 상기 제2 절연막들, 상기 제2 희생막들, 상기 제3 희생막 및 상기 제3 절연막을 수직으로 관통하여 상기 기판을 노출하는 채널 홀을 형성하고; 상기 채널 홀 내에 노출된 상기 기판 상에 선택적인 에피텍셜 성장으로 반도체 패턴을 형성하면서, 상기 반도체 패턴 내에 인시츄(in-situ)로 불순물을 도핑하되, 상기 반도체 패턴은 도프트 영역과 언도프트 영역을 포함한다.
본 발명의 기술적 사상의 일 면에 따른 3차원 반도체 메모리 소자는, 기판 상에 교대로 적층된 하부 절연막, 그라운드 선택 게이트 전극, 중간 절연막들, 셀 게이트 전극들, 스트링 선택 게이트 전극 및 상부 절연막; 상기 하부 절연막, 상기 그라운드 선택 게이트 전극, 상기 중간 절연막들, 상기 셀 게이트 전극들, 상기 스트링 선택 게이트 전극 및 상기 상부 절연막을 관통하여 상기 기판과 연결되는 수직 채널; 상기 기판과 상기 수직 채널 사이에 개재되고 적어도 하나의 상기 하부 또는 중간 절연막 및 상기 그라운드 선택 게이트 전극을 관통하여 상기 기판과 연결되는 반도체 패턴; 및 상기 반도체 패턴은 불순물이 도핑된 도프트 영역 및 그 반대의 언도프트 영역을 포함하되, 상기 도프트 영역은 상기 그라운드 선택 게이트 전극의 측면과 중첩(overlap)되고, 상기 언도프트 영역은 상기 수직 채널의 저면과 상기 도프트 영역 사이에 위치 할 수 있다.
기타 본 발명의 구체적인 사항들은 본문 내에서 보다 상세하게 설명 될 것이다.
본 발명의 기술적 사상에 의한 3차원 반도체 소자의 제조 방법은, 기판과 수직채널을 전기적으로 연결하는 반도체 패턴을 형성하는 단계 및 상기 반도체 패턴 내에 불순물을 도핑하는 단계를 동일 장비에서 인 시튜(in-situ)로 수행함으로써 3차원 반도체 소자의 제조 단가 및 공정 단계를 감소 시킬 수 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 3a 내지 도 3m는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 3a 내지 도 3m은 도 2의 사시도를 제1 방향(X)을 따라 수직으로 절단한 종단면도들이다.
도 4는 도 2의 A 부분의 확대 단면도이다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 5b 및 도 5c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 3a 내지 도 3m는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 3a 내지 도 3m은 도 2의 사시도를 제1 방향(X)을 따라 수직으로 절단한 종단면도들이다.
도 4는 도 2의 A 부분의 확대 단면도이다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 5b 및 도 5c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 또한, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수 도 있다. 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어 들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 "및/또는"이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 메모리 셀 어레이(10)의 등가 회로도이다.
도 1을 참조하면, 메모리 셀 어레이(10)는 수직 방향으로 연장하는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다.
각각의 셀 스트링(CS11, CS12, CS21, CS22)은 직렬로 연결된 그라운드 선택 트랜지스터(GST), 복수의 메모리 셀 트랜지스터들(MC1, MC2, ..., MC6) 및 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 도 1 에는 각 셀 스트링들(CS11, CS12, CS21, CS22)이 한 개의 그라운드 선택 트랜지스터(GST) 및 한 개의 스트링 선택 트랜지스터(SST)를 갖는 것이 도시되었지만, 각 셀 스트링들(CS11, CS12, CS21, CS22)은 직렬로 연결된 2개 이상의 그라운드 선택 트랜지스터들(GST) 및/또는 2개 이상의 스트링 선택 트랜지스터(SST)들을 포함할 수 있다. 또한, 각 셀 스트링들(CS11, CS12, CS21, CS22)이 6개의 메모리 셀 트랜지스터들(MC1, MC2, ~ MC6)을 갖는 것으로 도시되었으나, 각 셀스트링들(CS11, CS12, CS21, CS22)은 적어도 8개 이상의 메모리 셀 트랜지스터들(MCx)을 포함할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 및 열 단위로 연결될 수 있다. 각각의 셀 스트링(CS11, CS12, CS21, CS22)의 스트링 선택 트랜지스터(SST)는 대응되는 비트 라인들(BL1, BL2)에 연결될 수 있다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 제2 비트라인(BL2)에 공통으로 연결된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다. 또한, 각각의 셀 스트링(CS11, CS12, CS21, CS22)의 스트링 선택 트랜지스터(SST)는 스트링 선택 라인들(SSL1, SSL2)에 연결될 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 공통으로 연결된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 제2 스트링 선택 라인(SSL2)에 공통으로 연결된 셀 스트링들(CS21, CS22)는 제2 행을 형성할 수 있다.
각각의 셀 스트링(CS11, CS12, CS21, CS22)의 그라운드 선택 트랜지스터(GST)는 그라운드 선택 라인(GSL)에 의해 연결된다. 공통 소스 라인(CSL)은 각각의 셀 스트링(CS11, CS12, CS21, CS22)의 그라운드 선택 트랜지스터(GST)에 연결될 수 있다.
동일한 높이에 위치한 메모리 셀 트랜지스터들(MC1, MC2, ~ MC6)은 동일한 워드 라인들(WL1, WL2, ~ WL6)에 각각 연결될 수 있다. 예를 들어, 그라운드 선택 트랜지스터(GST)와 연결되어 있는 제1 메모리 셀 트랜지스터(MC1)는 인접한 열의 제1 메모리 셀 트랜지스터(MC1)와 제1 워드 라인(WL1)을 통해 연결될 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1000)를 나타내는 사시도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(1000)는 기판(100) 상에 교대로 적층된 하부, 중간 및 상부 절연막들(111, 112, 113) 및 그라운드 선택, 셀 및 스트링 선택 게이트 전극들(211, 212, 213), 수직 채널(160) 및 반도체 패턴(140)을 포함 할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(silicon on insulator: SOI) 기판 등을 포함할 수 있다.
기판(100) 내에 제1 방향(X)을 따라 연장하며, 상기 제1 방향(X)에 수직한 제2 방향(Y)을 따라 이격된 복수의 불순물 영역들(102)이 제공될 수 있다. 인접한 불순물 영역들(102) 사이의 기판(100) 상에 상기 제1 방향(X) 및 제2 방향(Y)에 수직한 제3 방향(Z)을 따라 연장하는 실린더 형태의 수직 채널들(160)이 형성될 수 있다. 수직 채널(160)은 실리콘을 포함할 수 있다. 수직 채널(160)의 내부에 충진 절연막(163)이 형성될 수 있다. 충진 절연막(163)은 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연물질을 포함할 수 있다. 수직 채널(160)의 외측벽 상에 전하 저장막(150)이 형성될 수 있다. 전하 저장막(150)은 도 4를 참조하여 상세히 설명될 것이다. 수직 채널(160), 충진 절연막(163) 및 전하 저장막(150) 상에 채널 패드(165)가 형성될 수 있다. 채널 패드(165)는 보론(B) 같은 불순물이 도핑된 실리콘을 포함할 수 있다.
수직 채널(160)과 기판(100) 사이에 반도체 패턴(140)이 기둥(pillar) 형태로 형성될 수 있다. 반도체 패턴(140)의 상부 표면은 수직 채널(160)의 바닥과 접촉하고, 반도체 패턴의 저면은 기판(100)과 접촉하여 수직 채널(160)과 기판(100)을 전기적으로 연결할 수 있다. 반도체 패턴(140)은 실리콘을 포함할 수 있다. 반도체 패턴(100)은 적어도 하나 이상의 그라운드 선택 게이트 전극(211)의 측면을 덮을 수 있다. 반도체 패턴(140)의 상면은 그라운드 선택 게이트 전극(211)과 최하부의 셀 게이트 전극(212)의 사이에 위치할 수 있다. 반도체 패턴(140)은 불순물을 포함하는 도프트 영역(145)과 그 반대의 언도프트 영역(146)을 포함한다. 도프트 영역(145)은 그라운드 선택 게이트 전극(211) 측면과 반도체 패턴(140)이 접촉하는 부분에 형성될 수 있다. 언도프트 영역(146)은 전하 저장막(150) 및 수직 채널(160)과 반도체 패턴(140)이 접촉하는 부분에 형성될 수 있다.
그라운드 선택 게이트 전극(211)은 반도체 패턴(140)의 외측벽을 둘러쌀 수 있다. 그라운드 선택 게이트 전극(211) 및 반도체 패턴(140) 사이에 수평 절연막(185)이 개재될 수 있다. 그라운드 선택 게이트 전극(211)은 텅스텐, 구리, 금속 실리사이드 등의 도전 물질을 포함할 수 있다. 그라운드 선택 게이트 전극(211)은 도 1의 그라운드 선택 라인(도 1의 GSL)으로 작용할 수 있다.
복수의 셀 게이트 전극들(212)은 그라운드 선택 게이트 전극(211) 상부에서 수직 채널(160) 및 전하 저장막(150)의 외측벽을 따라 제3 방향(Z)으로 이격되어 형성될 수 있다. 복수의 셀 게이트들(212)은 텅스텐, 구리, 금속 실리사이드 등의 도전 물질을 포함할 수 있다. 복수의 셀 게이트 전극들(212)은 도 1의 워드라인들(도 1의 WL1, WL2, ~ WL6)로 작용할 수 있다.
스트링 선택 게이트 전극(213)은 복수의 셀 게이트 전극들(212) 상부에서 수직 채널(160) 및 전하 저장막(150)의 외측벽을 따라 제3 방향(Z)으로 이격되어 형성 될 수 있다. 스트링 선택 게이트 전극(213)은 텅스텐, 구리, 금속 실리사이드 등의 도전 물질을 포함할 수 있다. 스트링 선택 게이트 전극(213)은 도 1의 스트링 선택 라인(도 1의 SSL1, SSL2)로 작용할 수 있다.
그라운드 선택 게이트 전극(211) 및 기판(100) 사이에 하부 절연막(111)이 개재될 수 있고, 그라운드 선택 게이트 전극(211) 및 복수의 셀 게이트 전극들(212) 사이에 중간 절연막(112)이 개재될 수 있다. 스트링 선택 게이트 전극(213)의 상부에 상부 절연막(113)이 형성될 수 있다. 하부, 중간, 상부 절연막들(111, 112, 113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연물질을 포함할 수 있다.
공통 소스 라인(230)은 각각의 불순물 영역(102) 상에서 상기 제1 방향(X)을 따라 연장하도록 형성될 수 있다. 공통 소스 라인(230)의 양 측벽 상에 절연 스페이서(220)가 형성되어 그라운드 선택 게이트 전극(211), 셀 게이트 전극들(212) 및 스트링 선택 게이트 전극(213)과 공통 소스 라인(230) 사이를 전기적으로 절연시킬 수 있다.
채널 패드(165) 상에 비트 라인 콘택 플러그(240)가 형성되며, 비트 라인 콘택 플러그(240) 상에 제2 방향(Y)으로 연장하는 비트 라인(250)이 형성된다.
도 1 및 도 2를 다시 참조하면, 반도체 패턴(140)이 인접한 수평 절연막(185) 부분과 그라운드 선택 게이트 전극(211), 및 수직 채널(160)이 인접한 전하 저장막(150) 부분과 셀 게이트 전극들(212) 및 스트링 선택 게이트 전극(213) 함께 셀 스트링(CS11, CS12, CS21, C22)을 형성할 수 있다. 예를 들어, 반도체 패턴(140)과 그라운드 선택 게이트 전극(211) 및 그 사이에 개재된 수평 절연막(185)이 그라운드 선택 트랜지스터(GST)로 동작할 수 있다. 수직 채널(160)과 복수의 셀 게이트 전극들(212) 및 그 사이에 개재된 전하 저장막(150)이 메모리 셀 트랜지스터(MC1, MC2, ~ MC6,)로 동작할 수 있다. 수직 채널(160)과 스트링 선택 게이트 전극(213) 및 그 사이에 개재된 전하 저장막(150)이 스트링 선택 트랜지스터(SST)로 동작할 수 있다.
도 1 및 도 2에 도시된 메모리 셀 어레이(10)는 예시적인 것으로, 예시적으로 설명된 워드 라인들(WLx)의 수, 스트링 선택 라인들(SSLx)의 수, 그라운드 선택 라인들(GSLx)의 수는 여기에 한정되지 않는다. 예를 들어, 스트링 선택 라인(SSLx)이 제2 방향(Y)을 따라 순차적으로 2개 이상 형성되거나, 그라운드 선택 라인(GSLx)이 제2 방향(Y)을 따라 순차적으로 2개 이상 형성될 수 있다. 또한, 워드 라인들(WLx)의 수 역시 8개, 16개, 32개 등 다양하게 형성될 수 있다. 비트 라인(BL)에 연결되는 셀 스트링들(CSxy)의 수 역시 도 1 및 도 2에 도시된 셀 스트링들(CSxy)의 수에 한정되지 않고, 메모리 셀 어레이(10)의 설계에 따라 다양한 수로 형성될 수 있다.
상기 3차원 반도체 메모리 소자에 따르면, 기판(100)과 수직 채널(160)을 전기적으로 연결하는 반도체 패턴(140)은 도프트 영역(145)과 언도프트 영역(146)을 포함할 수 있다. 상기 도프트 영역(145)의 불순물 농도에 따라 그라운드 선택 트랜지스터(211)의 문턱 전압을 조정할 수 있다. 또한 상기 언도프트 영역(146)은 수직 채널(160)과 도프트 영역(145) 사이에 위치하여 수직 채널(160) 내로 불순물의 이동을 억제할 수 있다.
도 3a 내지 3m는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 3a 내지 도 3m은 도 2의 사시도를 제1 방향(X)을 따라 수직으로 절단한 종단면도들이다.
우선, 도 3a를 참조하면, 기판(100) 상에 하부 절연막(111)을 형성하고, 하부 절연막(111) 상에 하부 희생막(121)을 형성하고, 및 하부 희생막(121) 상에 복수의 중간 절연막들(112) 및 복수의 중간 희생막들(122)을 교대로 적층한다. 중간 희생막들(122)의 수는 형성될 메모리 셀 트랜지스터의 수에 따라 달라질 수 있다. 또한, 최상부의 중간 절연막(112) 상에 상부 희생막(123)을 형성하고, 상부 희생막(123) 상에 상부 절연막(113)을 형성한다.
하부, 중간, 및 상부 절연막들(111, 112, 113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연물질을 포함할 수 있다. 하부, 중간, 및 상부 절연막들(111, 112, 113)의 두께는 서로 상이하게 형성될 수 있다. 하부 절연막(111)의 두께는 중간 절연막들(112)보다 얇게 형성될 수 있다. 최하부의 중간 절연막 두께는 다른 중간 절연막들보다 두껍게 형성될 수 있다.
중간 희생막들(122)은 동일한 두께를 가질 수 있다. 하부 및 상부의 희생막들(121, 123)은 중간 희생막들(122)의 두께와 다를 수 있다. 예를 들어, 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)이 형성될 영역으로 정의될 수 있는 하부 및 상부의 희생막들(121, 123)은 나머지 희생막들보다 두꺼울 수 있다.
이어서, 도 3b를 참조하면, 하부, 중간 및 상부 절연막들(111, 112, 113) 및 하부, 중간 및 상부 희생막들(121, 122, 123)을 관통하여 기판(100)을 노출하는 채널 홀(135)을 형성한다. 예를 들어, 채널 홀(135)을 형성하는 것은 상부 절연막(113) 상에 마스크 패턴(130)을 형성하고, 상기 마스크 패턴(130)을 식각 마스크로 사용하여 기판(100)의 상면이 노출될 때까지 상부 절연막(113), 상부 희생막(123), 중간 절연막들(112), 중간 희생막들(122), 하부 희생막(112) 및 하부 절연막(111)을 순차적으로 이방성 식각할 수 있다. 이방성 식각 공정에서 채널 홀(135) 내의 기판(100)의 표면은 과도 식각(overetch)에 의해 소정의 깊이로 리세스될 수 있다. 채널 홀(135)은 홀 형태로 형성될 수 있다. 도 2를 함께 참조하면, 채널 홀들(135)은 제1 방향(X)으로 지그재그(zigzag)로 형성될 수 있다. 마스크 패턴(130)은 포토레지스트를 포함할 수 있다. 이후 마스크 패턴(130)은 제거될 수 있다.
도 3c를 참조하면, 채널 홀(135) 내에 리세스된 기판(100)을 채우는 하부 에피텍셜 막(141)이 형성한다. 하부 에피텍셜 막(141)은 채널 홀(135) 내에 노출된 기판(100)을 씨드(seed)로 하여 선택적 에피텍셜 성장(Selective Epitaxial Growth; SEG)공정을 수행하여 형성될 수 있다. 선택적 에피텍셜 성장(Selective Epitaxial Growth; SEG) 방법은 실리콘 소스 가스를 사용하는 화학 기상 증착(Chemical Vapor Deposition) 방법을 포함할 수 있다. 하부 에피텍셜 막(141)의 상면은 기판(100)과 하부 절연막(111)의 경계면에 위치할 수 있다.
도면 3d를 참조하면, 하부 에피텍셜 막(141) 내에 소정의 깊이로 불순물을 도핑한다. 하부 에피텍셜 막(141)의 형성 및 불순물 도핑은 동일 장비 내에서 인시츄(in-situ)로 수행된다. 불순물을 도핑하는 방법은 불순물이 포함된 소스 가스를 사용하는 기상 도핑(gas phase doping; GPD) 방법을 포함할 수 있다.
도 3e를 참조하면, 하부 에피텍셜 막(141) 상에 불순물로 도핑된 소정의 영역을 갖는 상부 에피텍셜 막(142)을 형성한다. 하부 에피텍셜 막(141) 및 상부 에피텍셜 막(142)은 동일 장비 내에서 인시츄(in-situ)로 형성된다. 또한, 상부 에피텍셜 막(142) 형성 및 불순물 도핑은 동시에 수행될 수 있다. 예를 들어, 상부 에피텍셜 막(142)을 형성하기 위해 사용되는 소스 가스와 불순물을 도핑하기 위해 사용되는 소스 가스가 동일 장비 내에 동시에 공급될 수 있다. 이에 따라, 상부 에피텍셜 막(142)의 성장과 동시에 불순물이 도핑될 수 있다.
상부 에피텍셜 막(142)은 하부 에피텍셜 막(141)을 씨드(seed)로 하여 선택적 에피텍셜 성장 공정을 수행하여 형성 될 수 있다. 불순물은 기상 도핑(gas phase doping; GPD) 방법으로 상부 에피텍셜 막(142)에 도핑될 수 있다.
이에 따라, 하부 에피텍셜 막(141)과 상부 에피텍셜 막(142)을 포함하는 반도체 패턴(140)이 형성될 수 있다. 반도체 패턴(140)은 채널 홀(135)의 바닥에서 소정의 높이로 형성된 기둥 형태일 수 있다. 반도체 패턴(140)은 채널 홀(135) 하부에 위치하는 희생막들 및 절연막들의 일 측벽들과 직접 접촉될 수 있다. 반도체 패턴(140)은 적어도 하나 이상의 희생막들의 측벽을 덮을 수 있다. 그리고, 반도체 패턴(140)의 상부면은 수직적으로 인접한 희생막들 사이에 위치할 수 있다. 반도체 패턴(140)은 불순물을 포함하는 도프트 영역(145)과 그 반대의 언도프트 영역(146)을 포함한다. 반도체 패턴(140)의 상부와 하부에 언도프트 영역(146)이 배치되고 그들 사이에 도프트 영역(145)이 배치 될 수 있다. 도프트 영역(145)은 하부 희생막(121)의 측면과 중첩(overlap)될 수 있다.
도 3f를 참조하면, 상부 절연막(113), 채널 홀(135)의 측벽 및 채널 홀(135) 내에 노출된 반도체 패턴(140) 상에 전하 저장막(150) 및 제1 반도체 막(161)을 순차적으로 형성한다. 전하 저장막(150)은 복수의 박막들을 포함할 수 있다. 전하 저장막(150)은 도 4에서 상세히 설명될 것이다.
도 3g를 참조하면, 상부 절연막(113) 및 반도체 패턴(140) 상에 형성된 전하 저장막(150) 및 제1 반도체 막(161)을 이방성 식각 방법 등을 이용하여 제거한다. 이에 따라, 채널 홀(135)의 측벽 상에 전하 저장막(150) 및 제1 반도체 막(161)이 스페이서 형상으로 형성되고, 반도체 패턴(140)의 일부가 노출될 수 있다.
도 3h를 참조하면, 제1 반도체 막(161) 및 채널 홀(135) 내에 노출된 반도체 패턴(140) 상에 제2 반도체 막(162)을 형성한다. 채널 홀(135)의 측벽 상에 전하 저장막(150) 및 수직 채널(160)이 순차적으로 적층된 구조가 형성될 수 있다. 수직 채널(160)은 제1 반도체 막(161) 및 제2 반도체 막(162)을 포함할 수 있다. 수직 채널(160)은 반도체 패턴(140)의 상면과 접촉할 수 있다. 수직 채널(160)은 다결정 실리콘을 포함할 수 있다. 또한 채널 홀(135) 내의 수직 채널(160) 상에 충진 절연막(163)을 형성하고, 채널 홀(135)의 측벽, 전하 저장막(150), 수직 채널(160) 및 충진 절연막(163) 상에 채널 홀(135)의 상부를 채우는 채널 패드(165)를 형성할 수 있다. 예를 들어, 채널 패드(165)를 형성하는 것은 채널 홀(135)의 측벽, 전하 저장막(150), 수직 채널(160), 충진 절연막(163) 및 상부 절연막(113) 상에 전면적으로 도전 물질을 형성한 후, 상부 절연막(113)의 상면이 노출되도록 상기 도전 물질을 평탄화하는 것을 포함할 수 있다. 채널 패드(165)는 불순물이 도핑된 다결정 실리콘 등의 도전물질을 포함할 수 있다.
도 3i를 참조하면, 인접한 수직 채널들(160) 사이의 하부 절연막(111), 중간 절연막들(112), 상부 절연막(113), 제1 층간 절연막(170), 하부 희생막(121), 중간 희생막들(122) 및 상부 희생막(123)을 이방성 식각하여 기판(100)을 노출하는 트렌치(180)를 형성한다. 트렌치(180)는 하부 절연막(111), 중간 절연막들(112), 상부 절연막(113), 제1 층간 절연막(170), 하부 희생막(121), 중간 희생막들(122) 및 상부 희생막(123)을 수직으로 관통하여 제1 방향(X)으로 연장하도록 형성될 수 있다. 하부 절연막(111), 중간 절연막들(112), 상부 절연막(113) 및 제1 층간 절연막(170), 하부 희생막(121), 중간 희생막들(122) 및 상부 희생막(123)의 측면이 트렌치(180) 내에 노출될 수 있다.
도 3j를 참조하면, 트렌치(180)의 측벽에 노출된 하부 희생막(121), 중간 희생막들(122) 및 상부 희생막(123)을 제거한다. 이에 따라, 하부 희생막(121), 중간 희생막들(122) 및 상부 희생막(123)이 제거된 영역에 전하 저장막(150) 및 반도체 패턴(140)이 노출될 수 있다. 하부 희생막(121), 중간 희생막들(122) 및 상부 희생막(123)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 하부 희생막(121), 중간 희생막들(122) 및 상부 희생막(123)을 제거하는 것은 인산을 포함하는 식각 용액을 사용하여 수행할 수 있다.
도 3k를 참조하면, 하부 희생막(121), 중간 희생막들(122) 및 상부 희생막(123)이 제거된 영역 내에 수평 절연막(185) 및 도전 물질을 순차적으로 형성하여, 그라운드 선택 게이트(211), 셀 게이트들(212) 및 스트링 선택 게이트(213)를 형성한다. 그라운드 선택 게이트(211), 셀 게이트들(212) 및 스트링 선택 게이트(213)은 금속 또는 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 그라운드 선택 게이트(211), 셀 게이트들(212) 및 스트링 선택 게이트(213)은 텅스텐, 알루미늄, 구리, 금속 실리사이드 등을 포함할 수 있다.
이후, 트렌치(180) 내에 노출된 기판(100)에 고농도의 불순물 이온이 제공되어 불순물 영역(102)이 형성될 수 있다. 예를 들어, 인(P) 또는 비소(As) 등과 같은 n형 불순물을 트렌치의 바닥의 기판(100) 내에 이온 주입하는 것을 포함할 수 있다.
도 3l를 참조하면, 트렌치(180)의 내벽 상에 절연 스페이서(220)를 형성한다. 예를 들어, 트렌치(180)의 측벽, 트렌치(180)의 바닥에 노출된 기판(100) 및 제1 층간 절연막(170) 상에 절연 물질을 형성하고, 트렌치의 바닥의 기판 상면이 노출되도록 이방성 식각 공정을 수행하여 절연 물질을 제거하는 것을 포함할 수 있다.
이후, 절연 스페이서(220) 상에 트렌치(180)를 채우는 공통 소스 라인(230)을 형성한다. 예를 들어, 절연 스페이서(220), 트렌치(180)의 바닥에 노출된 기판(100) 및 제1 층간 절연막(170) 상에 전면적으로 도전 물질을 형성한 후, 제1 층간 절연막(170)의 상면이 노출되도록 상기 도전 물질을 평탄화하는 것을 포함할 수 있다. 공통 소스 라인(230)은 기판의 불순물 영역(102)과 전기적으로 연결되며, 제1 방향(X)으로 연장 할 수 있다. 공통 소스 라인(102)은 금속, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들면, 공통 소스 라인(230)은 텅스텐, 알루미늄, 구리, 금속 실리사이드 등을 포함할 수 있다.
도 3m를 참조하면, 제1 층간 절연막(170), 절연 스페이서(220) 및 공통 소스 라인(230) 상에 제2 층간 절연막(175)을 형성하고, 제1 층간 절연막(170) 및 제2 층간 절연막(175)을 관통하여 채널 패드(165)와 전기적으로 연결되는 비트 라인 콘택 플러그(240)를 형성한다.
이후, 비트 라인 콘택 플러그들(240)을 연결하는 비트 라인(250)을 제2 층간 절연층(175) 상에 형성할 수 있다. 비트 라인(250)은 제2 방향(Y)으로 연장하는 라인 형태를 가질 수 있다.
상기 3차원 반도체 메모리 소자의 제조 방법에 따르면, 기판(100)과 수직 채널(160)을 전기적으로 연결하는 반도체 패턴(140)을 형성하는 단계 및 상기 반도체 패턴(140) 내에 불순물을 도핑하는 단계를 동일 장비 내에서 인 시튜(in-situ)로 수행함으로써 3차원 반도체 소자의 제조 단가 및 공정 단계를 감소 시킬 수 있다.
도 4는 도 2의 A 부분의 확대 단면도이다.
도 4를 참조하면, 수직 채널은 제3 방향(Z)으로 연장하는 실린더 형상을 가질 수 있다. 중간 절연막들(112) 및 셀 게이트 전극들(212)은 제3 방향(Z)을 따라 교대로 적층된 구조를 가질 수 있다. 수직 채널(160)은 제1 반도체 막(161) 및 제2 반도체 막(162)을 포함할 수 있다.
전하 저장막(150)은 수직 채널(160)과 중간 절연막들(112) 및 복수의 셀 게이트 전극들(212)의 사이에 개재될 수 있다. 전하 저장막(150)은 수직 채널(160)의 외측 벽을 둘러쌀 수 있다.
전하 저장막(150)은 수직 채널로부터 셀 게이트 전극들(212)쪽으로 순차적으로 적층된 터널 절연막(153), 전하 트랩막(152) 및 블로킹 절연막(151)을 가질 수 있다. 전하 저장막(150)의 최외측에 형성된 블로킹 절연막(151)은 수평 절연막(185)과 접촉할 수 있다.
터널 절연막(153)은 실리콘 산화물을 포함할 수 있다. 전하 트랩막(152)은 실리콘 질화물 같은 전하 트랩층을 포함할 수 있다. 전하 트랩막(152)은 양자점들(quantum dots) 또는 나노 결정질(nano-crystalline materials)을 갖는 절연층을 포함할 수 있다. 블로킹 절연막(151)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다.
도 5a를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 프로세서(2220) 또는 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 일 실시예에 의한 반도체 소자(1000)를 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 5b 및 5c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들(2300, 2400)을 개념적으로 도시한 블록다이어그램이다.
도 5b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다.
바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 마이크로 프로세서 유닛(2320), 파워 공급부(2330), 기능 유닛(2340), 및 디스플레이 컨트롤 유닛(2350)은 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다.
디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다.
파워 공급부(2330)는 전류 또는 전압을 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다.
마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다.
기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다.
마이크로 프로세서 유닛(2320) 또는 기능 유닛(2340)은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1000)를 포함할 수 있다.
도 5c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 전자 시스템(2400)은 마이크로프로세서(2414)와 직접적으로 통신하는 램(2416)을 더 포함할 수 있다. 마이크로프로세서(2414) 및/또는 램(2416)은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 정보를 입력하거나 또는 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 마이크로프로세서(2414), 램(2416), 및/또는 메모리 시스템(2412)은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1000)를 포함할 수 있다.
이상, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 102: 불순물 영역
111: 하부 절연막 112: 중간 절연막
113: 상부 절연막 121: 하부 희생막
122: 중간 희생막 123: 상부 희생막
130: 마스크 패턴 135: 채널 홀
140: 반도체 패턴 141: 하부 에피텍셜 막
142: 상부 에피텍셜 막 145: 도프트 영역
146: 언도프트 영역 150: 전하 저장막
151: 블로킹 절연막 152: 전하 트랩막
153: 터널 절연막 160: 수직 채널
161: 제1 반도체 막 162: 제2 반도체 막
163: 충진 절연막 165: 채널 패드
170: 제1 층간 절연막 175: 제2 층간 절연막
180: 트렌치 185: 수평 절연막
211: 그라운드 선택 게이트 전극 212: 셀 게이트 전극
213: 스트링 선택 게이트 전극 220: 절연 스페이서
230: 공통 소스 라인 240: 비트 라인 콘택 플러그
250: 비트 라인
111: 하부 절연막 112: 중간 절연막
113: 상부 절연막 121: 하부 희생막
122: 중간 희생막 123: 상부 희생막
130: 마스크 패턴 135: 채널 홀
140: 반도체 패턴 141: 하부 에피텍셜 막
142: 상부 에피텍셜 막 145: 도프트 영역
146: 언도프트 영역 150: 전하 저장막
151: 블로킹 절연막 152: 전하 트랩막
153: 터널 절연막 160: 수직 채널
161: 제1 반도체 막 162: 제2 반도체 막
163: 충진 절연막 165: 채널 패드
170: 제1 층간 절연막 175: 제2 층간 절연막
180: 트렌치 185: 수평 절연막
211: 그라운드 선택 게이트 전극 212: 셀 게이트 전극
213: 스트링 선택 게이트 전극 220: 절연 스페이서
230: 공통 소스 라인 240: 비트 라인 콘택 플러그
250: 비트 라인
Claims (10)
- 기판 상에 제1 절연막, 제1 희생막을 적층하고,
상기 제1 절연막 및 상기 제1 희생막 상에, 교번하는 제2 절연막들 및 제2 희생막들, 제3 희생막 및 제3 절연막을 적층하고;
상기 제1 절연막, 상기 제1 희생막, 상기 제2 절연막들, 상기 제2 희생막들, 상기 제3 희생막 및 상기 제3 절연막을 수직으로 관통하여 상기 기판을 노출하는 채널 홀을 형성하고; 및
상기 채널 홀 내에 노출된 상기 기판 상에 선택적인 에피텍셜 성장으로 반도체 패턴을 형성하되,
상기 반도체 패턴을 형성하는 것은,
하부 에피텍셜 막을 형성하고,
상기 하부 에피텍셜 막 내에 불순물을 도핑하고,
상기 하부 에피텍셜 막 상에 상부 에피텍셜 막을 형성하되,
상기 하부 에피텍셜 막의 형성, 상기 하부 에피텍셜 막 내의 불순물 도핑 및 상기 상부 에피텍셜 막의 형성은 인시츄(in-situ)로 형성하고, 상기 반도체 패턴은 도프트 영역과 언도프트 영역을 포함하는 3차원 반도체 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 하부 에피텍셜 막의 상부면은 상기 제1 절연막과 상기 기판 사이의 경계면에 위치하는 것을 포함하는 3차원 반도체 메모리 소자의 제조 방법 - 제2 항에 있어서,
상기 상부 에피텍셜 막의 형성 및 상기 상부 에피텍셜 막 내의 불순물 도핑이 동시에 수행되는 것을 포함하는 3차원 반도체 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 채널 홀의 측벽 및 상기 반도체 패턴 상에 수직 채널을 형성하는 것을 더 포함하는 3차원 반도체 메모리 소자의 제조 방법. - 제4 항에 있어서,
상기 반도체 패턴의 상기 언도프트 영역과 상기 수직 채널의 저면이 접촉하는 3차원 반도체 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 채널 홀의 측벽에 노출된 상기 제1 희생막의 측면과 상기 반도체 패턴의 도프트 영역이 중첩(overlap)되는 것을 포함하는 3차원 반도체 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 제1 절연막, 상기 제1 희생막, 상기 제2 절연막들, 상기 제2 희생막들, 상기 제3 희생막 및 상기 제3 절연막을 수직으로 관통하여 상기 기판을 노출하는 트렌치를 형성하는 것을 더 포함하는 3차원 반도체 메모리 소자의 제조 방법. - 제7 항에 있어서,
상기 트렌치의 내벽 상에 절연 스페이서를 형성하고,
상기 노출된 기판 내에 불순물 영역을 형성하고, 및
상기 트렌치를 채우고 상기 불순물 영역과 접촉하는 공통 소스 라인을 형성하는 것을 더 포함하는 3차원 반도체 메모리 소자의 제조 방법. - 제8 항에 있어서,
상기 공통 소스 라인, 상기 절연 스페이서, 및 상기 채널 홀의 측벽 및 상기 반도체 패턴 상에 형성되는 수직 채널 상에 제4 절연막을 형성하고,
상기 제4 절연막을 관통하여 상기 수직 채널과 전기적으로 연결되는 비트 라인 콘택 플러그를 형성하고,
상기 제4 절연막 및 상기 비트 라인 콘택 플러그 상에 비트 라인을 형성하는 것을 더 포함하는 3차원 반도체 메모리 소자의 제조 방법. - 기판 상에 제1 절연막, 제1 게이트 전극, 교번하는 제2 절연막들 및 제2 게이트 전극들, 제3 게이트 전극 및 제3 절연막;
상기 제1 절연막, 상기 제1 게이트 전극, 상기 제2 절연막들, 상기 제2 게이트 전극들, 상기 제3 게이트 전극 및 상기 제3 절연막을 관통하여 상기 기판과 연결되는 수직 채널;
상기 기판과 상기 수직 채널 사이에 개재되고 적어도 하나의 상기 제1 절연막, 제2 절연막 및 상기 제1 게이트 전극을 관통하여 상기 기판과 연결되는 반도체 패턴; 및
상기 반도체 패턴은 불순물이 도핑된 도프트 영역 및 언도프트 영역을 포함하되, 상기 도프트 영역은 상기 제1 게이트 전극의 측면과 중첩(overlap)되고, 상기 언도프트 영역은 상기 수직 채널의 저면과 상기 도프트 영역 사이에 위치 하는 3차원 반도체 메모리 소자.
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