KR102307057B1 - 수직형 메모리 장치 - Google Patents
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Abstract
본 발명의 실시예에 따른 수직형 메모리 장치는, 셀 어레이 영역 및 상기 셀 어레이 영역에 인접한 연결 영역을 가지는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들, 상기 셀 어레이 영역에 배치되며, 상기 복수의 게이트 전극층들을 관통하는 셀 채널층, 상기 연결 영역에 배치되며, 상기 복수의 게이트 전극층들 중 적어도 하나를 관통하는 더미 채널층, 상기 채널층 아래에 배치되는 셀 에피택셜층, 및 상기 더미 채널층 아래에 배치되는 더미 에피택셜층을 포함한다. 상기 더미 에피택셜층은 상기 셀 에피택셜층과 다른 형상을 가질 수 있다.
Description
본 발명은 수직형 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 셀들이 적층된 수직형 메모리 장치가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는 셀 어레이 영역 및 상기 셀 어레이 영역에 인접한 연결 영역을 가지는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들, 상기 셀 어레이 영역에 배치되며, 상기 복수의 게이트 전극층들을 관통하는 셀 채널층, 상기 연결 영역에 배치되며, 상기 복수의 게이트 전극층들 중 적어도 하나를 관통하는 더미 채널층, 상기 채널층 아래에 배치되는 셀 에피택셜층, 및 상기 더미 채널층 아래에 배치되는 더미 에피택셜층을 포함한다. 상기 더미 에피택셜층은 상기 셀 에피택셜층과 다른 형상을 가질 수 있다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는 셀 어레이 영역 및 상기 셀 어레이 영역의 외측에 위치하는 연결 영역을 가지는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들, 상기 연결 영역에 배치되며, 상기 복수의 게이트 전극층들을 관통하는 더미 채널층, 상기 더미 채널층의 아래에 배치되는 더미 에피택셜층을 포함한다. 상기 더미 에피택셜층은 절연 물질에 의해 서로 이격된 상부 영역 및 하부 영역을 포함할 수 있다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는 기판, 상기 기판 상에 적층되는 복수의 게이트 전극층들, 상기 복수의 게이트 전극층들 중 적어도 하나를 관통하는 더미 채널홀, 상기 더미 채널홀 내에 배치되는 게이트 유전층, 상기 게이트 유전층의 하면에 접촉하는 상부 더미 에피택셜층 및 상기 상부 더미 에피택셜층과 이격된 하부 더미 에피택셜층을 포함한다.
본 발명의 일 실시예에 따른 수직형 메모리 장치의 제조 방법은 셀 어레이 영역 및 연결 영역을 가지는 기판을 마련하는 단계, 상기 기판 상에 몰드 절연층들 및 희생층들을 교대로 적층하는 단계, 상기 셀 어레이 영역 및 상기 연결 영역에 각각 상기 몰드 절연층들 및 상기 희생층들을 관통하는 셀 채널홀들 및 더미 채널홀들을 형성하는 단계, 선택적 에피택셜 공정으로 상기 셀 채널홀들의 하부 및 상기 더미 채널홀들의 하부에 각각 셀 에피택셜층들 및 더미 에피택셜층들을 형성하는 단계, 상기 셀 에피택셜층들에 선택적으로 탄소 이온들을 주입하는 단계, 상기 셀 채널홀들 및 상기 더미 채널홀들의 측벽들을 덮는 게이트 유전층들을 형성하는 단계, 및 상기 셀 에피택셜층들의 상부 및 상기 더미 에피택셜층들의 상부에 각각 제1 리세스들 및 제2 리세스들을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 수직형 메모리 장치의 제조 방법은 셀 어레이 영역 및 연결 영역을 가지는 기판을 마련하는 단계, 상기 기판 상에 몰드 절연층들 및 희생층들을 교대로 적층하는 단계, 상기 셀 어레이 영역 및 상기 연결 영역에 각각 상기 몰드 절연층들 및 상기 희생층들을 관통하는 셀 채널홀들 및 더미 채널홀들을 형성하는 단계(여기서, 더미 채널홀들의 직경은 상기 셀 채널홀들의 직경보다 큼), 선택적 에피택셜 공정으로 상기 셀 채널홀들의 하부 및 상기 더미 채널홀들의 하부에 각각 셀 에피택셜층들 및 더미 에피택셜층들을 형성하는 단계, 상기 셀 채널홀들의 측벽들 및 상기 더미 채널홀들의 측벽들을 덮는 게이트 유전층들을 형성하는 단계, 상기 셀 에피택셜층들 및 상기 더미 에피택셜층들에 탄소 이온들을 주입하는 단계, 및 상기 셀 에피택셜층들의 상부 및 상기 더미 에피택셜층들의 상부에 각각 제1 리세스들 및 제2 리세스들을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 의하면, 연결 영역 내에서 더미 채널 구조체를 통한 누설 전류를 차단하여, 우수한 전기적인 특성을 가지는 수직형 메모리 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 배치도이다.
도 2는 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 11은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 13은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 14 내지 도 18은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 19는 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 11은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 13은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 14 내지 도 18은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 19는 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 개념도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 수직형 메모리 장치는 복수의 메모리 셀들이 형성되는 셀 영역(CR) 및 메모리 셀들을 구동시키기 위한 주변 회로들이 형성되는 주변 회로 영역(PR)을 포함할 수 있다. 주변 회로 영역(PR)에는 행 디코더 회로, 열 디코더 회로, 페이지 버퍼 회로 등이 배치될 수 있다. 도 1은 예시적인 것이며, 주변 회로 영역(PR)의 배치는 도시된 바에 한정되지 않는다.
셀 영역(CR)에는 제1 방향(D1)으로 연장되는 복수의 공통 소스 라인들(180)이 배치될 수 있다. 공통 소스 라인들(180)은 제1 금속 라인들로 지칭될 수 있다. 복수의 공통 소스 라인(180)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)에서 소정의 간격으로 배치될 수 있다. 셀 영역(CR)은 공통 소스 라인(180)에 의해 복수의 영역으로 구분될 수 있다. 셀 영역(CR)은 셀 어레이 영역(CA)과 셀 어레이 영역(CA)을 둘러싸는 연결 영역(CT)을 포함할 수 있다. 복수의 공통 소스 라인들(180)은 제1 방향(D1)으로 연장되어 셀 어레이 영역(CA)과 연결 영역(CT)에 일체로 형성될 수 있다. 공통 소스 라인들(180)의 개수는 예시적인 것이며, 도 1에 도시된 바에 제한되지 않는다.
도 2는 본 발명의 일 실시예에 따른 수직형 메모리 장치(10)의 개략적인 평면도이다. 도 2는 도 1의 A 영역에 대해 도시한 것이다. 도 2는 예시적인 것이고,
도 2를 참조하면, 수직형 메모리 장치(10)는 메모리 셀들이 형성되는 셀 어레이 영역(CA), 상기 메모리 셀들의 게이트 전극들을 배선들과 연결하기 위한 연결 영역(CT)을 포함한다. 셀 어레이 영역(CA)과 연결 영역(CT)은 함께 셀 영역(CR)을 구성할 수 있다.
셀 어레이 영역(CA) 및 연결 영역(CT)에는 제1 방향(D1)으로 연장되는 적층 구조체(GS)가 배치될 수 있다. 적층 구조체(GS)는 상기 기판 상에 교대로 적층된 복수의 게이트 전극층들과 복수의 몰드 절연층들을 포함할 수 있다. 적층 구조체(GS)는 복수의 공통 소스 라인들(180) 및 복수의 더미 소스 라인들(185)에 의해 복수의 영역들로 분할될 수 있다. 복수의 공통 소스 라인들(180)은 셀 어레이 영역(CA) 및 연결 영역(CT)에서 제1 방향(D1)으로 연속적으로 연장될 수 있다. 복수의 공통 소스 라인들(180)은 상기 기판과 전기적으로 연결될 수 있다. 복수의 공통 소스 라인들(180)은 도전성 물질로 이루어질 수 있다. 예를 들어, 복수의 공통 소스 라인들(180)은 텅스텐, 구리, 티타늄, 알루미늄 등의 금속, 도핑된 반도체 물질, 도전성 금속 질화막 등의 도전성 물질 중 적어도 하나를 포함할 수 있다. 복수의 공통 소스 라인들(180)은 적층 구조체(GS)의 게이트 전극층들과 전기적으로 절연될 수 있다. 복수의 공통 소스 라인들(180)과 적층 구조체(GS) 사이에는 절연층(182)이 배치될 수 있다. 절연층(182)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
셀 어레이 영역(CA)에는 적층 구조체(GS)를 관통하여 상기 기판에 연결되는 복수의 채널 구조체들(CHS)이 배치되고, 연결 영역(CT)에는 적층 구조체(GS)를 관통하여 상기 기판에 연결되는 복수의 더미 채널 구조체들(DCS)과 상기 복수의 게이트 전극층들에 연결되는 복수의 콘택 플러그들(171)이 배치될 수 있다.
셀 어레이 영역(CA)에는 복수의 채널 구조체들(CHS)은 복수의 열로 배치될 수 있다. 도 2에는 한 쌍의 공통 소스 라인들(180) 사이에 예시적으로 4열로 배치된 채널 구조체들(CHS)이 도시되었다. 복수의 채널 구조체들(CHS)은 지그재그 형태로 배치될 수 있다. 복수의 채널 구조체들(CHS)의 배치 형태는 도 2에 도시된 바에 한정되지 않으며, 다양하게 변형될 수 있다.
적층 구조체(GS)는 연결 영역(CT)에서 복수의 계단층들을 포함하는 계단 구조를 형성할 수 있다. 적층 구조체(GS)의 상기 복수의 게이트 전극층들과 상기 복수의 몰드 절연층들이 서로 다른 길이로 연장됨으로써, 상기 계단 구조는 형성될 수 있다. 상기 복수의 계단층들은 복수의 콘택 플러그들(171)이 배치되는 패드 영역들로 제공될 수 있다.
복수의 더미 채널 구조체들(DCS)은 상기 복수의 계단층들의 끝단에 인접하도록 배치될 수 있다. 한 쌍의 공통 소스 라인들(180) 사이에 예시적으로, 2열로 배치된 복수의 더미 채널 구조체들(DCS)이 도 2에 도시되었으나, 복수의 더미 채널 구조체들(DCS)의 배치 형태는 도시된 바에 한정되지 않는다. 예를 들어, 복수의 더미 채널 구조체들(DCS) 중 일부는 상기 복수의 계단층들의 끝단에 인접하도록 배치되고, 나머지 일부는 상기 복수의 계단층들의 끝단에서 이격되어 배치될 수 있다. 이와 달리, 복수의 더미 채널 구조체들(DCS)은 상기 복수의 계단층들의 끝단에서 이격되어 상기 복수의 계단층들 내에 배치될 수 있다.
복수의 채널 구조체들(CHS)은 읽기/쓰기 동작을 위해 비트 라인에 연결되지만, 복수의 더미 채널 구조체들(DCS)은 비트 라인에 연결되지 않는다. 따라서, 복수의 더미 채널 구조체들(DCS)은 메모리 셀들을 제공하지 않고, 연결 영역(CT)에서 적층 구조체(GS)를 지지하는 역할을 할 수 있다.
복수의 채널 구조체들(CHS)의 직경(d1)은 복수의 더미 채널 구조체들(DCS)의 직경(d2)과 동일할 수 있다.
도 3은 본 발명의 일 실시예에 따른 수직형 메모리 장치(10)의 개략적인 단면도들이다. 도 3은 도 2의 I-I'선을 따라 절단한 단면도이다.
도 3을 함께 참조하면, 상기 수직형 메모리 장치(10)는 기판(101), 적층 구조체(GS), 채널 구조체들(CHS), 더미 채널 구조체들(DCS) 등을 포함할 수 있다.
기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 적층 구조체(GS)는 기판(101) 상에 교대로 적층된 복수의 게이트 전극층들(131) 및 복수의 몰드 절연층들(114)을 포함할 수 있다. 복수의 게이트 전극층들(131)은 기판(101)의 상면에 수직한 제3 방향(D3)으로 서로 이격되어 기판(101) 상에 적층될 수 있다. 복수의 게이트 전극층들(131)은 상기 제1 방향(D1)으로 연장되며 셀 어레이 영역(CA) 및 연결 영역(CT)에 배치될 수 있다. 적층 구조체(GS)는 연결 영역(CT)에서 복수의 계단층들을 포함하는 계단 구조를 가질 수 있다. 복수의 게이트 전극층들(131)은 상기 제1 방향(D1)으로 서로 다른 길이로 연장되어 연결 영역(CT)에서 계단 구조를 이룰 수 있다. 몰드 절연층들(114)도 게이트 전극층들(131)과 함께 계단 구조를 이룰 수 있다.
게이트 전극층들(131) 및 몰드 절연층들(114)은 적층 구조체(GS)를 구성할 수 있다. 게이트 전극층들(131)은 금속 물질, 금속 질화물, 금속 실리사이드 물질, 다결정질 실리콘 또는 이들의 조합을 포함할 수 있다. 상기 금속 물질은 예를 들어, 텅스텐(W), 구리(Cu), 또는 알루미늄(Al)을 포함할 수 있다. 상기 금속 실리사이드는 예를 들어, 코발트(Co), 니켈(Ni), 하프늄(Hf), 백금(Pt), 텅스텐(W) 및 티타늄(Ti) 중에서 선택되는 적어도 하나의 금속을 포함하는 실리사이드 물질 또는 이들의 조합을 포함할 수 있다. 상기 금속 질화물은 예를 들어, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 몰드 절연층들(114)은 실리콘 산화물을 포함할 수 있다.
게이트 전극층들(131)의 개수는 도 3에 도시된 바에 한정되지 않는다. 상기 수직형 메모리 장치(10)의 저장 용량이 증가됨에 따라 메모리 셀들을 구성하는 게이트 전극층들(131)의 개수가 증가될 수 있으며, 예를 들어, 수 십층 내지 수 백층의 게이트 전극층들(131)이 기판(101) 상에 적층될 수 있다.
상기 수직형 메모리 장치는 적층 구조체(GS)의 계단 구조를 덮으며, 연결 영역(CT) 상에 배치되는 층간 절연층(118)을 포함할 수 있다. 층간 절연층들(118)은 실리콘 산화물 또는 저유전 물질을 포함할 수 있다. 상기 저유전 물질은 실리콘 산화물보다 낮은 유전율을 가지는 절연 물질일 수 있다.
셀 어레이 영역(CA)에는 복수의 게이트 전극층들(131)을 관통하는 복수의 채널 구조체들(CHS)이 배치될 수 있다. 연결 영역(CT)에는 복수의 게이트 전극층들(131) 중 적어도 하나를 관통하는 복수의 더미 채널 구조체들(DCS)이 배치될 수 있다.
셀 어레이 영역(CA)에 배치되는 복수의 채널 구조체들(CHS)은 각각 셀 에피택셜층(151), 게이트 유전층(161), 셀 채널층(163), 절연층(165) 및 콘택 패드(167)를 포함할 수 있다. 복수의 더미 채널 구조체들(DCS)은 복수의 채널 구조체들(CHS)과 유사한 구조를 가질 수 있다. 복수의 더미 채널 구조체들(DCS)은 각각 더미 에피택셜층(152), 게이트 유전층(161), 더미 채널층(164), 절연층(165) 및 콘택 패드(167)를 포함할 수 있다. 셀 에피택셜층(151)은 셀 반도체 패턴으로 지칭되고, 더미 에피택셜층(152)은 더미 반도체 패턴으로 지칭될 수 있다.
셀 에피택셜층들(151)과 최하부의 게이트 전극층(131) 사이에 국부적으로 절연층들(155)이 배치될 수 있다. 셀 에피택셜층들(151)의 측벽에 절연층들(155)이 배치될 수 있다. 더미 에피택셜층들(152)과 최하부의 게이트 전극층(131) 사이에 국부적으로 절연층들(155) 또는 절연층들(155a)이 배치될 수 있다. 연결 영역(CT)의 가장자리에 인접한 일부 더미 에피택셜층들(152)의 측벽에 절연층들(155a)이 배치될 수 있다. 그리고, 셀 어레이 영역(CR)에 가까운 일부 더미 에피택셜층들(152)의 측벽에 절연층들(155)이 배치될 수 있다. 연결 영역(CT)의 가장자리는 셀 어레이 영역(CR)에서 멀리 위치하는 영역을 의미할 수 있다. 절연층들(155a)은 절연층들(155)과 다른 형상을 가질 수 있다. 절연층들(155)은 셀 에피택셜층들(151)의 측벽을 둘러싸는 링 형상을 가질 수 있고, 절연층들(155a)은 더미 에피택셜층들(152)의 측벽을 둘러싸는 링 형상 및 상기 링 형상으로부터 돌출되는 연장부를 가질 수 있다.
셀 에피택셜층들(151)은 셀 채널층들(163)의 아래에 배치될 수 있다. 더미 에피택셜층들(152)은 더미 채널층들(164)의 아래에 배치될 수 있다. 셀 어레이 영역(CR)에서 셀 에피택셜층들(151)의 높이는 동일할 수 있다. 연결 영역(CT)에서 복수의 더미 구조체들(DCS)의 더미 에피택셜층들(152)의 높이는 서로 다를 수 있다. 예를 들어, 복수의 더미 구조체들(DCS)의 더미 에피택셜층들(152)의 높이는 연결 영역(CT)의 가장자리에 가까워질수록 감소할 수 있다. 이에 따라, 복수의 더미 구조체들(DCS)의 게이트 유전층들(161), 및 절연층들(165)의 수직 길이가 연결 영역(CT)의 가장자리에 가까워질수록 증가할 수 있다. 상기 수직 길이는 기판(101)의 상면에 수직한 방향으로 연장된 길이를 의미한다.
더미 에피택셜층들(152)은 셀 에피택셜층들(151)과 다른 형상을 가질 수 있다. 셀 에피택셜층들(151)의 상부에는 제1 리세스들(R1)이 형성되고, 더미 에피택셜층들(152)의 상부에는 제2 리세스들(R2)이 형성될 수 있다. 제1 리세스들(R1)은 아래로 오목한 형상을 가질 수 있다. 셀 에피택셜층들(151)의 제1 리세스들(R1) 아래에 탄소 불순물 영역들(DR)이 배치될 수 있다. 제2 리세스들(R2)은 게이트 유전층(161)의 아래로 연장되는 경사면들을 포함할 수 있다. 상기 경사면들은 더미 에피택셜층들(152)의 측벽까지 연장될 수 있다. 이에 의해, 더미 에피택셜층(152)은 상부 영역(152a)과 하부 영역(152b)으로 분리될 수 있다.
더미 채널 구조체(DCS)의 더미 에피택셜층(152)은 서로 다른 형상을 가지는 상부 영역(152a) 및 하부 영역(152b)을 가질 수 있다. 상부 영역(152a)은 상부 더미 에피택셜층으로 지칭되고, 하부 영역(152b)은 하부 더미 에피택셜층으로 지칭될 수 있다. 더미 에피택셜층(152)의 상부 영역(152a)은 게이트 유전층(161)의 하면에 접촉할 수 있다. 더미 에피택셜층(152)의 상부 영역(152a)은 링 형상을 가질 수 있다. 더미 에피택셜층(152)의 상부 영역(152a)의 두께는 중심에서 멀어짐에 따라 변할 수 있다. 예를 들어, 더미 에피택셜층(152)의 상부 영역(152a)의 두께는 중심에서 멀어질수록 두꺼워질 수 있다. 더미 에피택셜층(152)의 하부 영역(152b)은 기둥 형상이고, 더미 에피택셜층(152)의 하부 영역(152b)의 상면은 경사면들을 가질 수 있다. 상기 경사면들과 더미 에피택셜층(152)의 측벽은 예각을 이룰 수 있다.
연결 영역(CT)의 가장자리에 배치된 더미 에피택셜층(152)의 경우, 상부 영역(152a) 및 하부 영역(152b)은 절연 물질에 의해 서로 분리될 수 있다. 상기 절연 물질은 절연층(165) 및 절연층(155a)을 포함할 수 있다. 셀 에피택셜층들(151)은 셀 채널층(163)과 접촉하고, 연결 영역(CT)의 가장자리에 배치된 더미 에피택셜층(152)의 하부 영역(152b)은 더미 채널층(164)과 이격될 수 있다. 따라서, 셀 채널층들(163)은 셀 에피택셜층(151)을 통해 기판(101)과 전기적으로 연결될 수 있고, 연결 영역(CT)의 가장자리에 배치된 더미 채널 구조체(DCS)의 더미 채널층(164)은 기판(101)과 전기적으로 절연될 수 있다. 또한, 연결 영역(CT)의 가장자리에 배치된 더미 에피택셜층(152)은 최하부 게이트 전극층(131)과 전기적으로 절연될 수 있다. 따라서, 연결 영역(CT) 내에서 더미 채널 구조체(DCS)를 통한 누설 전류가 차단되어 우수한 전기적인 특성을 가지는 수직형 메모리 장치(10)를 얻을 수 있다.
연결 영역(CT)의 가장자리에 배치된 더미 에피택셜층(152)의 상부 영역(152a)의 두께는 중심에서 멀어짐에 따라 변할 수 있다. 예를 들어, 연결 영역(CT)의 가장자리에 배치된 더미 에피택셜층(152)의 상부 영역(152a)의 두께는 중심에서 멀어질수록 두꺼워지다가 다시 감소할 수 있다. 연결 영역(CT)의 가장자리에 배치된 하부 영역(152b)은 링 형상의 돌출부를 포함할 수 있다. 상기 돌출부는 예각의 뾰족한 끝부분을 가질 수 있다.
셀 에피택셜층들(151) 및 더미 에피택셜층들(152)은 선택적 에피택셜 성장(selective epitaxial growth) 공정에 의해 형성될 수 있다. 셀 에피택셜층들(151) 및 더미 에피택셜층들(152)은 단결정질 실리콘 등의 반도체 물질을 포함할 수 있다.
셀 채널층들(163)은 몰드 절연층들(114) 및 게이트 전극층들(131)을 관통하며 수직으로 연장되고, 셀 에피택셜층들(151)의 제1 리세스들(R1)의 표면을 덮을 수 있다. 더미 채널층들(164)은 몰드 절연층들(114) 및 게이트 전극층들(131)을 관통하며 수직으로 연장되고, 더미 에피택셜층들(152)의 제2 리세스들(R2)의 표면을 덮을 수 있다. 연결 영역(CT)의 가장자리에 배치된 제2 리세스(R2)의 표면에는 더미 채널층(164)이 없거나 일부 표면에만 더미 채널층(164)이 배치될 수 있다.
게이트 유전층들(161)은 셀 채널층들(163)의 외측면을 둘러싸도록 형성될 수 있다. 게이트 유전층(161)은 셀 채널층(163)의 외측면으로부터 순차로 배치되는 터널링층, 전하 저장층, 및 블록킹층을 포함할 수 있다. 게이트 유전층들(161)은 더미 채널층들(164)의 외측면을 둘러싸도록 형성될 수 있다. 연결 영역(CT)에서 게이트 유전층들(161)의 아래에 그리고, 상부 영역(152a)과 하부 영역(152b) 사이에 보이드들(VD)이 배치될 수 있다. 연결 영역(CT)의 가장자리에 가까워질수록 보이드들(VD)의 위치는 낮아질 수 있다. 보이드들(VD)은 절연 물질에 의해 밀폐될 수 있다. 상기 절연 물질은 절연층(165)을 포함할 수 있다.
게이트 유전층(161)은 더미 채널층(164)의 외측면으로부터 순차로 배치되는 터널링층, 전하 저장층, 및 블록킹층을 포함할 수 있다. 상기 터널링층은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장층은 예를 들어, 실리콘 질화물을 포함할 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
셀 채널층들(163) 및 더미 채널층들(164)은 빈 내부 공간을 가질 수 있다. 셀 채널층들(163)의 내부 공간 및 더미 채널층들(164)의 내부 공간은 절연층들(165)로 채워질 수 있다. 셀 채널층들(163) 및 더미 채널층들(164)은 다결정질 실리콘, 단결정질 실리콘 등의 반도체 물질을 포함할 수 있다. 절연층들(165)은 셀 에피택셜층들(151)의 제1 리세스들(R1)의 내부 및 더미 에피택셜층들(152)의 제2 리세스들(R2)의 내부에도 배치될 수 있다. 절연층들(165)은 예를 들어, 실리콘 산화물 등의 절연 물질을 포함할 수 있다.
콘택 패드들(167)은 셀 채널층들(163) 및 더미 채널층들(164) 상에 배치되고, 셀 채널층들(163) 및 더미 채널층들(164)에 접촉할 수 있다. 콘택 패드들(167)은 예를 들어, 다결정질 실리콘 등의 반도체 물질을 포함할 수 있다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 수직형 메모리 장치(10)의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 4 내지 도 10에서는, 도 3에 대응되는 영역들이 도시된다.
도 4를 참조하면, 기판(101) 상에 희생층들(112) 및 몰드 절연층들(114)이 교대로 적층될 수 있다.
기판(101)의 표면에 몰드 절연층(114)이 먼저 형성된 다음, 희생층들(112) 및 몰드 절연층들(114)이 번갈아 형성될 수 있다. 몰드 절연층들(114) 중 일부는 두께가 다를 수 있다. 몰드 절연층들(114)의 개수 및 희생층들(112)의 개수도 다양하게 변경될 수 있다. 희생층들(112) 및 몰드 절연층들(114)은 연결 영역(CT)에서 서로 다른 길이로 연장될 수 있다. 희생층들(112) 및 몰드 절연층들(114)은 연결 영역(CT)에서 계단 구조를 형성할 수 있다.
희생층들(112)은 몰드 절연층들(114)에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 몰드 절연층들(114)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(112)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되며, 몰드 절연층들(114)과 다른 물질로 이루어질 수 있다.
다음으로, 희생층들(112) 및 몰드 절연층들(114)을 덮는 층간 절연층(118)이 형성될 수 있다.
도 5를 참조하면, 이방성 식각 공정에 의해 셀 어레이 영역(CA)에 희생층들(112) 및 몰드 절연층들(114)을 관통하는 셀 채널홀들(CHH)이 형성될 수 있다. 연결 영역(CT)에 희생층들(112), 몰드 절연층들(114) 및 층간 절연층(118)을 관통하는 더미 채널홀들(DCH)이 형성될 수 있다. 셀 채널홀들(CHH)의 직경(d1)과 더미 채널홀들(DCH)의 직경(d2)은 서로 동일할 수 있다. 셀 채널홀들(CHH) 및 더미 채널홀들(DCH)은 기판(101)까지 연장되어, 기판(101)의 상부에 리세스들이 형성될 수 있다. 셀 채널홀들(CHH)의 측벽들 및 더미 채널홀들(DCH)의 측벽들은 기판(101)의 상면에 수직할 수 있다. 이와 달리, 셀 채널홀들(CHH)의 측벽들은 기판(101)의 상면에 수직하지 않을 수 있다. 예를 들어, 셀 채널홀들(CHH)의 직경들(d1) 및 더미 채널홀들(DCH)의 직경들(d2)은 기판(101)의 상면에 가까울수록 감소될 수 있다.
셀 채널홀들(CHH)의 하부에 셀 에피택셜층들(151)이 형성되고, 더미 채널홀들(DCH)의 하부에 더미 에피택셜층들(152)될 수 있다. 셀 에피택셜층들(151)은 반도체 패턴으로 지칭될 수 있고, 더미 에피택셜층들(152)은 더미 반도체 패턴으로 지칭될 수 있다.
셀 에피택셜층들(151) 및 더미 에피택셜층들(152)은 기판(101)을 시드(seed)로 이용하여 선택적 에피택셜 공정(Selective Epitaxial Growth, SEG)을 수행하여 형성될 수 있다. 셀 에피택셜층들(151) 및 더미 에피택셜층들(152)은 실리콘 등의 반도체 물질로 이루어질 수 있다. 셀 에피택셜층들(151) 및 더미 에피택셜층들(152)은 불순물로 도핑될 수 있다. 상기 불순물의 도핑은 선택적 에피택셜 공정 동안에 이루어지거나 선택적 에피택셜 공정이 완료된 후에 이온 주입 공정에 의해 이루어질 수 있다. 상기 불순물은 기판(101) 내의 불순물과 동일한 도전형의 불순물이거나 반대의 도전형의 불순물일 수 있다.
셀 에피택셜층들(151)의 상면 및 더미 에피택셜층들(152)의 상면은 기판(101)에 인접한 최하부의 희생층(112)의 상면보다 높게 형성될 수 있다. 더미 에피택셜층들(152)의 상면의 높이는 연결 영역(CT)의 가장자리에 가까워질수록 낮아질 수 있다. 그리고, 셀 에피택셜층들(151)의 상면 및 더미 에피택셜층들(152)의 상면은 기판(101)에서 멀어지는 방향으로 볼록하게 형성될 수 있다. 다만, 성장 조건 등에 따라, 셀 에피택셜층들(151)의 상면 및 더미 에피택셜층들(152)의 상면은 은 평평하게 형성될 수도 있다.
도 6을 참조하면, 셀 채널홀들(CHH) 내의 셀 에피택셜층들(151)의 상부에 탄소가 주입할 수 있다. 상기 탄소는 이온 주입 공정에 의해 이루어질 수 있다. 이를 위해, 연결 영역(CT) 상에 더미 채널홀들(DCH)을 막는 보호층(PT)이 형성될 수 있다. 보호층(PT)은 예를 들어, 사진 식각 공정에 의해 형성된 포토레지스트층일 수 있다.
상기 탄소의 이온 주입 공정이 완료되면, 보호층(PT)은 제거될 수 있다. 보호층(PT)이 포토레지스트층인 경우, 보호층(PT)은 애싱(ashing) 및 스트립(strip) 공정에 의해 제거될 수 있다.
이와 달리, 상기 탄소의 이온 주입 공정은 후속의 도 7의 공정이 완료된 후에 이루어질 수도 있다.
도 7을 참조하면, 셀 채널홀들(CHH)의 측벽들 및 더미 채널홀들(DCH)의 측벽들을 덮는 게이트 유전층들(161)이 형성될 수 있다. 게이트 유전층(161) 상에 희생 스페이서층(162)이 형성될 수 있다.
먼저, 게이트 유전층(161)은 셀 채널홀들(CHH)의 측벽들 및 셀 에피택셜층들(151)의 상면에 균일한 두께를 가지도록 형성될 수 있다. 게이트 유전층(161)은 더미 채널홀들(DCH)의 측벽들 및 에피택셜층들(152)의 상면에 균일한 두께를 가지도록 형성될 수 있다. 게이트 유전층(161)은 순차로 형성된 블록킹층, 전하 저장층, 및 터널링층을 포함할 수 있다.
다음으로, 희생 스페이서층(162)은 셀 채널홀들(CHH) 하부에서 셀 에피택셜층(151)의 상면 상에 형성된 게이트 유전층(161)의 일부를 노출시키도록 형성될 수 있다. 희생 스페이서층(162)은 더미 채널홀들(DCH) 하부에서 더미 에피택셜층(152)의 상면 상에 형성된 게이트 유전층(161)의 일부를 노출시키도록 형성될 수 있다. 희생 스페이서층(162)은 다결정 실리콘, 비정질 실리콘과 같은 반도체 물질로 이루어질 수 있다. 예를 들어, 희생 스페이서층(162)은 다결정 실리콘일 수 있다.
이어서, 희생 스페이서층(162)을 식각 마스크로 이용하여 노출된 게이트 유전층(161)을 이방성 식각하여 제거할 수 있다. 셀 채널홀들(CHH)의 측벽들 및 더미 채널홀들(DCH)의 측벽들에서 게이트 유전층(161)은 "L"자 형태의 단면을 가질 수 있다.
게이트 유전층(161)을 식각할 때, 셀 에피택셜층들(151)의 상부 및 더미 에피택셜층들(152)의 상부에 리세스들이 형성될 수 있다.
도 8을 참조하면, 셀 에피택셜층들(151)의 상부 및 더미 에피택셜층들(152)의 상부에 각각 제1 리세스들(R1) 및 제2 리세스들(R2)을 형성할 수 있다. 이때, 희생 스페이서층들(162)이 함께 제거될 수 있다.
제1 리세스들(R1) 및 제2 리세스들(R2)은 습식 식각 공정에 의해 제거될 수 있다. 상기 습식 식각 공정은 NH4OH, NH3OH, TMAH(Tetramethylammonium Hydroxide), BTMAH(Benzyltrimethylammonium Hydroxide), KOH, NaOH, 또는 이들의 조합을 포함하는 용액을 사용할 수 있다.
이온 주입된 탄소 불순물 영역의 유무에 따라 제1 리세스들(R1)과 제2 리세스들(R2)은 서로 다른 형상을 가질 수 있다. 제1 리세스들(R1)은 아래로 오목한 형상을 가지고, 제2 리세스들(R2)은 게이트 유전층(161)의 아래로 연장되는 경사면들을 포함할 수 있다. 상기 경사면들은 더미 에피택셜층들(152)의 측벽까지 연장될 수 있다. 제2 리세스들(R2)에 의해, 더미 에피택셜층(152)은 상부 영역(152a)과 하부 영역(152b)으로 분리될 수 있다.
도 9를 참조하면, 셀 채널홀들(CHH), 제1 리세스들(R1) 내에 셀 채널층들(163)이 형성되고, 더미 채널홀들(DCH) 및 제2 리세스들(R2) 내에 더미 채널층들(164)이 형성될 수 있다. 셀 채널홀들(CHH) 및 더미 채널홀들(DCH)의 나머지 공간을 채우는 절연층들(165)이 형성될 수 있다. 셀 채널층들(163) 및 더미 채널층들(164) 상에는 콘택 패드들(167)이 형성될 수 있다. 제2 리세스들(R2)의 내부에는 절연층들(165)에 의해 밀폐되는 보이드들(VD)이 형성될 수 있다.
셀 채널층들(163) 및 더미 채널층들(164)은 다결정질 실리콘, 비정질 실리콘과 같은 반도체 물질로 이루어질 수 있다. 셀 채널층들(163) 및 더미 채널층들(164)은 원하는 최종 두께보다 두껍게 형성된 다음, 트리밍(trimming) 공정을 통해 원하는 최종 두께로 조절될 수 있다. 상기 트리밍 공정은 SC1 용액과 같은 용액을 이용하여 정밀하게 수행될 수 있다. 상기 SC1 용액은 탈이온수(deionized water), NH4OH 및 H2O2가 혼합된 용액을 의미한다.
절연층들(165)은 실리콘 산화물 등의 절연 물질로 이루어질 수 있다. 콘택 패드들(167)은 도핑된 반도체 물질일 수 있다.
도 10을 참조하면, 희생층들(112)이 습식 식각 공정에 의해 제거될 수 있으며, 그에 따라 몰드 절연층들(114) 사이에 복수의 측면 개구부들(LP)이 형성될 수 있다. 측면 개구부들(LP)을 통해 게이트 유전층(160), 셀 에피택셜층(151) 및 더미 에피택셜층(152)이 부분적으로 노출될 수 있다. 희생층들(112)이 실리콘 질화물이고, 몰드 절연층들(114)이 실리콘 산화물인 경우, 상기 습식 식각 공정은 인산용액을 이용하여 수행될 수 있다.
다음으로, 측면 개구부들(LP)을 통해 노출된 셀 에피택셜층들(151)의 측벽 상에 절연층들(155)이 형성될 수 있다. 절연층들(155)은 셀 에피택셜층(151)의 측벽을 따라 링 형상으로 형성될 수 있다. 절연층들(155)은 볼록한 형상의 단면을 가질 수 있다. 측면 개구부들(LP)을 통해 노출된 더미 에피택셜층들(152)의 측벽 상에 도 절연층들(155)이 형성될 수 있다. 다만, 연결 영역(CT)의 가장자리에 인접한 더미 에피택셜층들(152)의 측벽 상에 절연층들(155a)이 형성될 수 있다. 절연층들(155a)은 절연층들(155)과 다른 형상을 가질 수 있다.
절연층들(155)은 셀 에피택셜층들(151) 또는 더미 에피택셜층들(152)의 일부가 산화되어 형성될 수 있다. 절연층들(155a)은 더미 에피택셜층들(152) 및 제2 리세스(R2) 내의 더미 채널층들(164)의 일부가 산화되어 형성될 수 있다.
다시 도 3을 참조하면, 게이트 전극층들(131)이 측면 개구부들(LP) 내에 형성될 수 있다.
게이트 전극층들(131)은 금속, 금속 질화물, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속은 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 상기 금속 질화물은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 게이트 전극층들(131)은 티타늄 질화물(TiN) 및 텅스텐(W)을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 수직형 메모리 장치(10A)를 개략적으로 나타내는 단면도이다. 도 11의 수직형 메모리 장치(10A)에 대해서는 도 3의 수직형 메모리 장치(10)와 다른 점을 설명하고, 동일한 구성 및 구조에 대해서는 반복적인 설명을 생략한다.
도 11의 수직형 메모리 장치(10A)의 경우, 도 3의 수직형 메모리 장치(10)와 비교할 때, 제1 리세스들(R1)의 깊이가 더 깊고, 제2 리세스들(R2')의 형상이 다를 수 있다. 연결 영역(CT)에서 제2 리세스들(R2')은 게이트 유전층(161)의 하면까지 확장되고, 기판(101)에 가까워지는 방향으로 아래로 확장될 수 있다. 따라서, 연결 영역(CT)에서 더미 에피택셜층(152')은 도 3의 수직형 메모리 장치(10)의 더미 에피택셜층(152)의 하부 영역(152b)과 유사한 구조를 가질 수 있다. 그리고, 도 3의 수직형 메모리 장치(10)와 비교할 때, 절연층(155a')은 셀 어레이 영역(CR)에 더 가까운 위치에도 형성될 수 있다.
도 12는 본 발명의 일 실시예에 따른 수직형 메모리 장치(10C)의 개략적인 평면도이다. 도 12는 도 1의 A 영역에 대해 도시한 것이다.
도 12를 참조하면, 일 실시예에 따른 수직형 메모리 장치(10C)는 도 2의 수직형 메모리 장치(10)와 비교할 때, 복수의 더미 채널 구조체들(DCS)의 직경(d2')이 복수의 채널 구조체들(CHS)의 직경(d1)보다 더 클 수 있다. 도 2의 수직형 메모리 장치(10)와 동일한 구성 및 구조에 대해서는 반복적인 설명을 생략한다.
도 13은 본 발명의 일 실시예에 따른 수직형 메모리 장치(10B)의 개략적인 단면도들이다. 도 13은 도 12의 I-I'선을 따라 절단한 단면도이다. 도 13에 도시된 수직형 메모리 장치(10B)에 대해서는 도 3에 도시된 수직형 메모리 장치(10)와 다른 점에 대해서 설명한다. 도 3에 도시된 수직형 메모리 장치(10)와 동일한 구성 및 구조에 대해서는 반복적인 설명을 생략한다.
도 13을 함께 참조하면, 상기 수직형 메모리 장치(10B)는 기판(101), 채널 구조체들(CHS), 더미 채널 구조체들(DCS) 등을 포함할 수 있다.
채널 구조체들(CHS)의 직경(d1)과 더미 채널 구조체들(DCS)의 직경(d2')은 서로 다를 수 있다. 더미 채널 구조체들(DCS)의 직경(d2')은 채널 구조체들(CHS)의 직경(d1)보다 더 클 수 있다. 셀 에피택셜층들(151) 및 더미 에피택셜층들(152)은 기판(101)의 리세스들 내에 배치될 수 있다. 셀 에피택셜층들(151)이 배치된 리세스들의 제1 깊이(rd1)보다 더미 에피택셜층들(152)이 배치된 상기 리세스들의 제2 깊이(rd2)가 더 깊을 수 있다.
그리고, 더미 에피택셜층들(152)의 상부에 형성되는 제2 리세스들(R2)은 게이트 유전층들(161) 아래로 연장되는 경사면들 및 곡률을 가지는 하면들을 가질 수 있다. 셀 에피택셜층들(151)의 제1 리세스들(R1) 아래뿐만 아니라, 더미 에피택셜층들(152)의 제2 리세스들(R2) 아래에도 탄소 불순물 영역들(DR)이 배치될 수 있다.
도 14 내지 도 18은 본 발명의 일 실시예에 따른 수직형 메모리 장치(10B)의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 14 내지 도 18에서는, 도 13에 대응되는 영역들이 도시된다.
도 14를 참조하면, 기판(101) 상에 희생층들(112) 및 몰드 절연층들(114)이 교대로 적층될 수 있다. 이방성 식각 공정에 의해 셀 어레이 영역(CA)에 희생층들(112) 및 몰드 절연층들(114)을 관통하는 셀 채널홀들(CHH)이 형성될 수 있다. 연결 영역(CT)에 희생층들(112), 몰드 절연층들(114) 및 층간 절연층(118)을 관통하는 더미 채널홀들(DCH)이 형성될 수 있다. 셀 채널홀들(CHH)의 직경(d1)과 더미 채널홀들(DCH)의 직경(d2')은 서로 다를 수 있다. 더미 채널홀들(DCH)의 직경(d2')은 셀 채널홀들(CHH)의 직경(d1)보다 더 클 수 있다. 셀 채널홀들(CHH) 및 더미 채널홀들(DCH)은 기판(101)까지 연장되어, 기판(101)의 상부에 리세스들이 형성될 수 있다. 더미 채널홀들(DCH)의 직경(d2')이 셀 채널홀들(CHH)의 직경(d1)보다 더 크기 때문에, 셀 채널홀들(CHH)의 하부의 상기 리세스들의 제1 깊이(rd1)보다 더미 채널홀들(DCH)의 하부에서 상기 리세스들의 제2 깊이(rd2)가 더 깊을 수 있다.
셀 채널홀들(CHH)의 하부에 셀 에피택셜층들(151)이 형성되고, 더미 채널홀들(DCH)의 하부에 더미 에피택셜층들(152)될 수 있다. 셀 에피택셜층들(151)은 반도체 패턴으로 지칭될 수 있고, 더미 에피택셜층들(152)은 더미 반도체 패턴으로 지칭될 수 있다. 셀 에피택셜층들(151) 및 더미 에피택셜층들(152)은 선택적 에피택셜 공정(Selective Epitaxial Growth, SEG)에 의해 형성될 수 있다. 셀 에피택셜층들(151) 및 더미 에피택셜층들(152)은 실리콘 등의 반도체 물질로 이루어질 수 있다. 셀 에피택셜층들(151) 및 더미 에피택셜층들(152)은 불순물로 도핑될 수 있다. 셀 에피택셜층들(151)의 상면 및 더미 에피택셜층들(152)의 상면은 기판(101)에 인접한 최하부의 희생층(112)의 상면보다 높게 형성될 수 있다. 더미 에피택셜층들(152)의 상면의 높이는 연결 영역(CT)의 가장자리에 가까워질수록 낮아질 수 있다.
도 15를 참조하면, 셀 채널홀들(CHH)의 측벽들 및 더미 채널홀들(DCH)의 측벽들을 덮는 게이트 유전층들(161)이 형성될 수 있다. 게이트 유전층(161) 상에 희생 스페이서층(162)이 형성될 수 있다.
먼저, 게이트 유전층(161)은 셀 채널홀들(CHH)의 측벽들 및 셀 에피택셜층들(151)의 상면에 균일한 두께를 가지도록 형성될 수 있다. 게이트 유전층(161)은 더미 채널홀들(DCH)의 측벽들 및 에피택셜층들(152)의 상면에 균일한 두께를 가지도록 형성될 수 있다.
다음으로, 희생 스페이서층(162)은 셀 채널홀들(CHH) 하부에서 셀 에피택셜층(151)의 상면 상에 형성된 게이트 유전층(161)의 일부를 노출시키도록 형성될 수 있다. 희생 스페이서층(162)은 더미 채널홀들(DCH) 하부에서 더미 에피택셜층(152)의 상면 상에 형성된 게이트 유전층(161)의 일부를 노출시키도록 형성될 수 있다.
이어서, 희생 스페이서층(151s)을 식각 마스크로 이용하여 노출된 게이트 유전층(161)을 이방성 식각하여 제거할 수 있다.
게이트 유전층(161)을 식각할 때, 셀 에피택셜층들(151)의 상부 및 더미 에피택셜층들(152)의 상부에 리세스들이 형성될 수 있다. 더미 채널홀들(DCH)의 직경(d2')이 셀 채널홀들(CHH)의 직경(d1)보다 더 크기 때문에, 셀 에피택셜층들(151)의 상부의 상기 리세스들의 깊이보다 더미 에피택셜층들(152)의 상부의 상기 리세스들의 깊이가 더 깊을 수 있다.
도 16을 참조하면, 셀 채널홀들(CHH) 내의 셀 에피택셜층들(151)의 상부 및 더미 채널홀들(DCH) 내의 더미 에피택셜층들(152)의 상부에 탄소 불순물 영역들(DR)이 형성될 수 있다. 상기 탄소는 이온 주입 공정에 의해 이루어질 수 있다. 셀 에피택셜층들(151)의 상부의 상기 리세스들의 깊이보다 더미 에피택셜층들(152)의 상부의 상기 리세스들의 깊이가 더 깊기 때문에, 더미 에피택셜층들(152)의 경우, 셀 에피택셜층(151)의 경우보다 탄소 불순물 영역들(DR)이 더 깊이 형성될 수 있다.
도 17을 참조하면, 셀 에피택셜층들(151)의 상부 및 더미 에피택셜층들(152)의 상부에 각각 제1 리세스들(R1) 및 제2 리세스들(R2)을 형성할 수 있다. 이때, 희생 스페이서층들(162)이 함께 제거될 수 있다.
제1 리세스들(R1) 및 제2 리세스들(R2)은 습식 식각 공정에 의해 제거될 수 있다. 상기 습식 식각 공정은 NH4OH, NH3OH, TMAH(Tetramethylammonium Hydroxide), BTMAH(Benzyltrimethylammonium Hydroxide), KOH, NaOH, 또는 이들의 조합을 포함하는 용액을 사용할 수 있다.
이온 주입된 탄소 불순물 영역의 깊이에 따라 제1 리세스들(R1)과 제2 리세스들(R2)은 서로 다른 형상을 가질 수 있다. 제1 리세스들(R1)은 아래로 오목한 형상을 가지고, 제2 리세스들(R2)은 게이트 유전층(161)의 아래로 연장되는 경사면들을 포함할 수 있다. 상기 경사면들은 더미 에피택셜층들(152)의 측벽까지 연장될 수 있다. 제2 리세스들(R2)은 곡률을 가지는 하면들을 가질 수 있다. 제2 리세스들(R2)에 의해, 더미 에피택셜층(152)은 상부 영역(152a)과 하부 영역(152b)으로 분리될 수 있다.
도 18을 참조하면, 셀 채널홀들(CHH), 제1 리세스들(R1), 더미 채널홀들(DCH) 및 제2 리세스들(R2) 내에 채널층들(163)이 형성될 수 있다. 셀 채널홀들(CHH) 및 더미 채널홀들(DCH)의 나머지 공간을 채우는 절연층들(165)이 형성될 수 있다. 채널층들(163) 상에는 콘택 패드들(167)이 형성될 수 있다. 제2 리세스들(R2)의 내부에는 절연층들(165)에 의해 밀폐되는 보이드들(VD)이 형성될 수 있다.
다음으로, 도 10을 참조하여 설명한 희생층들(112)을 제거하는 공정 및 절연층들(155, 155a)을 형성하는 공정이 수행될 수 있다.
다시 도 13을 참조하면, 게이트 전극층들(131)이 측면 개구부들(LP) 내에 형성될 수 있다.
도 19는 본 발명의 일 실시예에 따른 수직형 메모리 장치(10C)의 개략적인 단면도이다. 도 19의 수직형 메모리 장치(10C)에 대해서는 도 13의 수직형 메모리 장치(10B)와 다른 점을 설명하고, 동일한 구성 및 구조에 대해서는 반복적인 설명을 생략한다.
도 19의 수직형 메모리 장치(10C)의 경우, 도 13의 수직형 메모리 장치(10B)와 비교할 때, 제1 리세스들(R1)의 깊이가 더 깊고, 제2 리세스들(R2')의 형상이 다를 수 있다. 연결 영역(CT)에서 제2 리세스들(R2')은 게이트 유전층(161)의 하면까지 확장되고, 기판(101)에 가까워지는 방향으로 아래로 확장될 수 있다. 따라서, 연결 영역(CT)에서 더미 에피택셜층(152')은 도 3의 수직형 메모리 장치(10)의 더미 에피택셜층(152)의 하부 영역(152b)과 유사한 구조를 가질 수 있다. 그리고, 도 3의 수직형 메모리 장치(10)와 비교할 때, 절연층(155a')은 셀 어레이 영역(CR)에 더 가까운 위치에도 형성될 수 있다.
도 1 내지 도 18에서는 주변 회로 영역(PR)이 수평적으로 셀 영역(CR)에 인접하게 배치된 수직형 메모리 장치들에 대해 설명하였다, 본 발명의 기술적 사상은 이에 한정되지 않으며, 주변 회로 영역(PR)이 수직적으로 셀 영역(CR)의 아래에 배치될 수 있다. 이와 달리, 셀 영역(CR)이 주변 회로 영역(PR) 아래에 배치될 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CA: 셀 어레이 영역, CT: 연결 영역, CR: 셀 영역, PR: 주변회로 영역, PT: 보호층, GS: 게이트 구조체, CHS: 채널 구조체, DCS: 더미 구조체, CHH: 셀 채널홀, DCH: 더미 채널홀, R1: 제1 리세스, R2: 제2 리세스, VD: 보이드, 101: 기판, 114: 몰드 절연층, 112: 희생층, 118: 층간 절연층, 131: 게이트 전극층, 151: 셀 에피택셜층, 152: 더미 에피택셜층, 152a: 상부 영역, 152b: 하부 영역, 155, 155a: 절연층, 161: 게이트 유전층, 163: 셀 채널층, 164: 더미 채널층, 165: 절연층, 167: 콘택 패드, 171: 콘택 플러그, 180: 공통 소스 라인, 182: 절연층
Claims (20)
- 셀 어레이 영역 및 상기 셀 어레이 영역에 인접한 연결 영역을 가지는 기판;
상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들;
상기 셀 어레이 영역에 배치되며, 상기 복수의 게이트 전극층들을 관통하는 셀 채널층;
상기 연결 영역에 배치되며, 상기 복수의 게이트 전극층들 중 적어도 하나를 관통하는 더미 채널층;
상기 셀 채널층 아래에 배치되는 셀 에피택셜층; 및
상기 더미 채널층 아래에 배치되는 더미 에피택셜층;을 포함하고,
상기 더미 에피택셜층은 상기 셀 에피택셜층과 다른 형상을 가지고,
상기 더미 채널층의 하단부는 상기 셀 채널층의 하단부보다 상기 기판에 더 가깝고,
상기 더미 채널층은 절연 물질에 의해 상기 기판으로부터 전기적으로 절연된 수직형 메모리 장치.
- 제1 항에 있어서,
상기 더미 에피택셜층은 서로 다른 형상을 가지는 상부 영역 및 하부 영역을 가지는 수직형 메모리 장치.
- 제2 항에 있어서,
상기 상부 영역 및 상기 하부 영역은 상기 절연 물질에 의해 서로 분리된 수직형 메모리 장치.
- 제2 항에 있어서,
상기 상부 영역은 링형상을 가지고,
상기 상부 영역의 두께는 중심에서 멀어짐에 따라 변하는 수직형 메모리 장치.
- 제2 항에 있어서,
상기 하부 영역의 상면은 링 형상의 돌출부를 포함하는 수직형 메모리 장치.
- 제1 항에 있어서,
상기 더미 에피택셜층은 상기 절연 물질에 의해 상기 더미 채널층과 서로 분리된 수직형 메모리 장치.
- 제1 항에 있어서,
상기 더미 채널층은 복수의 더미 채널층들을 포함하고,
상기 더미 에피택셜층은 복수의 더미 에피택셜층들을 포함하고,
상기 연결 영역의 가장자리에 가까워질수록 상기 복수의 더미 에피택셜층들의 높이가 감소하는 수직형 메모리 장치.
- 셀 어레이 영역 및 상기 셀 어레이 영역의 외측에 위치하는 연결 영역을 가지는 기판;
상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들;
상기 연결 영역에 배치되며, 상기 복수의 게이트 전극층들을 관통하는 더미 채널층;
상기 더미 채널층의 아래에 배치되는 더미 에피택셜층;을 포함하고,
상기 더미 에피택셜층은 절연 물질에 의해 서로 이격된 상부 영역 및 하부 영역을 포함하는 수직형 메모리 장치.
- 제8 항에 있어서,
상기 상부 영역 및 상기 하부 영역 사이에 배치되고, 상기 절연 물질에 의해 밀폐되는 보이드를 더 포함하는 수직형 메모리 장치.
- 기판;
상기 기판 상에 적층되는 복수의 게이트 전극층들;
상기 복수의 게이트 전극층들 중 적어도 하나를 관통하는 더미 채널홀;
상기 더미 채널홀 내에 배치되는 게이트 유전층;
상기 게이트 유전층의 하면에 접촉하는 상부 더미 에피택셜층 및 상기 상부 더미 에피택셜층과 이격된 하부 더미 에피택셜층;을 포함하는 수직형 메모리 장치.
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