KR102427324B1 - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판, 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체, 상기 셀 어레이 영역에서 상기 전극 구조체들을 관통하는 복수 개의 제 1 수직 구조체들, 및 상기 연결 영역에서 상기 전극 구조체들을 관통하는 복수 개의 제 2 수직 구조체들을 포함하되, 상기 제 1 및 제 2 수직 구조체들 각각은, 상기 기판과 연결되는 하부 반도체 패턴 및 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴을 포함하고, 상기 제 1 수직 구조체들에서, 상기 하부 반도체 패턴들의 상면들은 상기 전극들 중 최하층 전극의 상면보다 위에 위치하고, 상기 제 2 수직 구조체들에서, 상기 하부 반도체 패턴들의 상면들은 상기 전극들 중 최하층 전극의 바닥면보다 아래에 위치할 수 있다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor device}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체; 상기 셀 어레이 영역에서 상기 전극 구조체들을 관통하는 복수 개의 제 1 수직 구조체들; 및 상기 연결 영역에서 상기 전극 구조체들을 관통하는 복수 개의 제 2 수직 구조체들을 포함하되, 상기 제 1 및 제 2 수직 구조체들 각각은, 상기 기판과 연결되는 하부 반도체 패턴 및 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴을 포함하고, 상기 제 1 수직 구조체들에서, 상기 하부 반도체 패턴들의 상면들은 상기 전극들 중 최하층 전극의 상면보다 위에 위치하고, 상기 제 2 수직 구조체들에서, 상기 하부 반도체 패턴들의 상면들은 상기 전극들 중 최하층 전극의 바닥면보다 아래에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판의 상면에 수직한 제 1 방향을 따라 적층된 복수 개의 전극들을 포함하는 전극 구조체; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하며, 상기 기판과 접촉하는 제 1 하부 반도체 패턴 및 상기 제 1 하부 반도체 패턴과 연결되는 제 1 상부 반도체 패턴을 포함하는 제 1 수직 구조체; 및 상기 연결 영역에서 상기 전극 구조체를 관통하며, 상기 기판과 접촉하는 제 2 하부 반도체 패턴 및 상기 제 2 하부 반도체 패턴과 연결되는 제 2 상부 반도체 패턴을 포함하는 제 2 수직 구조체를 포함하되, 상기 제 2 수직 구조체의 바닥면은 상기 제 1 수직 구조체의 바닥면보다 아래에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 연결 영역의 상기 기판 내에 제공된 더미 절연막; 상기 셀 어레이 영역의 상기 기판 상에서 상기 연결 영역의 상기 더미 절연막 상으로 연장되며, 수직적으로 적층된 전극들을 포함하는 전극 구조체; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하여 상기 기판과 접촉하는 제 1 수직 구조체; 및 상기 연결 영역에서, 상기 전극 구조체 및 상기 더미 절연막을 관통하여 상기 기판과 접촉하는 제 2 수직 구조체를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 연결 영역의 수직 구조체들에서, 에피택시얼 패턴의 상면이 최하층 전극 아래에 위치하므로, 더미 수직 구조체의 상부 반도체 패턴과 수직적으로 적층된 전극들 사이에 균일한 거리를 확보할 수 있다. 연결 영역에 제공되는 접지 선택 트랜지스터들의 항복 전압(breakdown voltage) 특성을 개선할 수 있다.
나아가, 셀 어레이 영역 및 연결 영역에서 에피택시얼 패턴들을 포함하는 수직 구조체들을 형성할 때, 연결 영역에 형성된 수직 홀들의 측벽에서 에피택시얼 패턴들이 성장되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이의 회로도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다.
도 4a, 도 4b, 및 도 4c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 3a 및 도 3b의 A-A'선, B-B'선, 및 C-C'선을 따라 각각 자른 단면들이다.
도 5a는 도 4a의 P1 부분을 확대한 도면이다.
도 5b는 도 4a의 P2 부분을 확대한 도면이다.
도 6은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 3a 및 도 3b의 A-A'선을 따라 자른 단면이다.
도 7은 도 6의 P3 부분을 확대한 도면이다.
도 8은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 3a 및 도 3b의 A-A'선을 따라 자른 단면이다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 9a 및 도 9b의 A-A'선을 따라 자른 단면이다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 12는 도 11의 D-D'선을 따라 자른 단면이다.
도 13a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 블록도이다.
도 13b은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 14 내지 도 19는 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3a 및 도 3b의 A-A'선을 따라 자른 단면들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 데이터 소거 단위인 복수 개의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함할 수 있다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드 라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
칼럼 디코더 영역(COL DCR)에는 메모리 셀 어레이의 비트라인들과 연결되는 칼럼 디코더가 배치된다. 칼럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이의 회로도이다.
도 2를 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되며, 비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀 트랜지스터들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀 트랜지스터(DMC)를 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀 트랜지스터는 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에도 연결될 수 있다.
다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 스트링 선택 트랜지스터(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다. 또한, 각각의 셀 스트링들(CSTR)에서 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL2) 사이에는 다층의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다. 도 4a, 도 4b, 및 도 4c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 3a의 A-A'선, B-B'선, 및 C-C'선을 따라 각각 자른 단면들이다. 도 5a는 도 4a의 P1 부분을 확대한 도면이고, 도 5b는 도 4a의 P2 부분을 확대한 도면이다.
도 3a, 도 4a, 도 4b, 및 도 4c를 참조하면, 기판(10)은 셀 어레이 영역(CAR), 연결 영역(CNR), 및 주변 회로 영역(PCR)을 포함할 수 있다. 연결 영역(CNR)은 셀 어레이 영역(CAR)과 주변 회로 영역(PCR) 사이에 위치할 수 있다. 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
주변 회로 영역(PCR)의 기판(10) 상에 주변 로직 구조체(PSTR)가 배치될 수 있으며, 주변 로직 구조체(PSTR)는 메모리 셀들에 데이터를 기입 및 판독하기 위한 주변 로직 회로들을 포함할 수 있다. 주변 로직 회로들은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다. 주변 로직 회로들은 예를 들어, 고전압 또는 저전압 트랜지스터, 저항(resistor), 및 캐패시터(capacitor)를 포함할 수 있다.
보다 상세하게, 주변 로직 구조체(PSTR)는 주변 게이트 스택(PGS), 소오스 및 드레인 불순물 영역들(13), 및 주변 절연 패턴(35)을 포함할 수 있다. 소자 분리막(12P)이 주변 회로 영역(PCR)의 기판(10) 내에 제공되어 주변 활성 영역(ACT)을 정의할 수 있다. 주변 게이트 스택(PGS)이 주변 활성 영역(ACT)을 가로질러 기판(10) 상에 배치될 수 있다. 주변 게이트 스택(PGS)은 기판(10) 상에 차례로 적층된 주변 게이트 절연막(21), 불순물이 도핑된 폴리실리콘막(23), 게이트 금속막(25), 및 하드 마스크막(27)을 포함할 수 있다. 소오스 및 드레인 불순물 영역들(13)은 주변 게이트 스택(PGS)의 양측의 주변 활성 영역(ACT)에 불순물들이 도핑된 불순물 영역들일 수 있다. 주변 절연 패턴(35)은 하나 이상의 절연막을 포함할 수 있으며, 주변 게이트 스택(PGS) 및 소오스 및 드레인 불순물 영역들(13)을 덮을 수 있다.
복수 개의 전극 구조체들(ST)이 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 버퍼 절연막(11)이 전극 구조체들(ST)과 기판(10) 사이에 개재될 수 있으며, 실리콘 산화막을 포함할 수 있다.
전극 구조체들(ST) 각각은 기판(10)의 상면에 대해 수직하는 제 3 방향(D3)을 따라 번갈아 반복적으로 적층된 전극들(EL) 및 절연막들(ILD)을 포함할 수 있다. 전극들(EL)의 두께는 실질적으로 동일할 수 있으며, 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 또한, 각 절연막(ILD)의 두께는 각 전극의 두께보다 작을 수 있다. 전극들(EL)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 예를 들어, 실리콘 산화막 또는 저유전막을 포함할 수 있다.
전극 구조체들(ST)은 연결 영역(CNR)에서 계단 구조를 가질 수 있다. 상세하게, 전극들(EL)은 기판(10)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있으며, 전극 구조체들(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소될 수 있다. 또한, 전극들(EL)의 일측벽들은 제 1 방향(D1)을 따라 일정 간격으로 이격되어 배치될 수 있다.
전극들(EL) 각각은 연결 영역(CNR)에서 패드부를 가질 수 있으며, 연결 영역(CNR)에서 전극들(EL) 각각의 패드부는 그것의 바로 위에 위치하는 절연막(ILD)에 의해 노출될 수 있다. 전극들(EL)의 패드부들은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 다시 말해, 전극들(EL) 각각의 제 1 방향(D1)으로의 길이는 해당 전극의 바로 위에 위치하는 전극의 제 1 방향(D1) 길이보다 클 수 있다.
실시예들에 따르면, 3차원 반도체 메모리 장치는 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 전극 구조체(ST)의 전극들(EL)은 메모리 셀 트랜지스터들(도 2의 MCT)의 제어 게이트 전극들로 사용될 수 있다. 예를 들어, 전극들(EL)은 도 2를 참조하여 설명된 접지 선택 라인(GSL), 워드 라인들(WL0-WLn, DWL), 및 스트링 선택 라인들(SSL1, SSL2)로써 사용될 수 있다.
실시예들에 따르면, 더미 절연 패턴들(12D)이 연결 영역(CNR)의 기판(10) 내에 제공될 수 있으며, 전극 구조체들(ST)은 더미 절연 패턴들(12D) 상으로 연장될 수 있다. 즉, 더미 절연 패턴들(12D)은 전극 구조체들(ST)의 계단 구조 아래에 위치할 수 있다. 더미 절연 패턴들(12D)은 실리콘 산화막과 같은 절연 물질로 이루어질 수 있다. 더미 절연 패턴들(12D)은 도 3a 및 도 3b에 도시된 것처럼, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 서로 이격되어 배치될 수 있다. 더미 절연 패턴들(12D)의 제 1 방향(D1) 또는 제 2 방향(D2)으로 폭은, 전극 구조체(ST)의 제 2 방향(D2)의 폭보다 작을 수 있다. 또한, 더미 절연 패턴들(12D)의 높이는 소자 분리막(12P)의 높이와 실질적으로 동일할 수 있다. 다시 말해, 더미 절연 패턴들(12D) 바닥면들은 소자 분리막(12P)의 바닥면의 레벨과 실질적으로 동일할 수 있다.
전극 구조체들(ST)이 배치된 기판(10) 전면에 평탄 절연막(50)이 적층될 수 있다. 평탄 절연막(50)은 연결 영역(CNR)에서 전극 구조체들(ST)을 덮을 수 있으며, 실질적으로 평탄한 상면을 가질 수 있다. 평탄 절연막(50)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 평탄 절연막(50)은 전극 구조체들(ST)의 계단 구조를 덮을 수 있으며, 주변 회로 영역(PCR)의 주변 회로 구조체(PSTR)를 덮을 수 있다. 평탄 절연막(50)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
복수 개의 제 1 수직 구조체들(VS1)이 셀 어레이 영역(CAR)에서 전극 구조체들(ST) 각각을 관통하여 기판(10)에 연결될 수 있다. 제 1 수직 구조체들(VS1)은 평면적 관점에서, 제 1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 제 1 수직 구조체들(VS1)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 제 1 수직 구조체들(VS1)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 반도체 물질을 포함하는 제 1 수직 구조체들(VS1)은 도 2를 참조하여 설명된 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 사용될 수 있다.
실시예들에서, 제 1 수직 구조체들(VS1) 각각은 제 1 하부 반도체 패턴(LSP1) 및 제 1 상부 반도체 패턴(USP1)을 포함할 수 있다. 상세하게, 도 4a, 도 4b, 및 도 5a를 참조하면, 제 1 하부 반도체 패턴(LSP1)은 기판(10)과 직접 접촉할 수 있으며, 기판(10)으로부터 성장된 기둥(pillar) 형태의 에피택시얼 층(epitaxial layer)을 포함할 수 있다.
제 1 하부 반도체 패턴(LSP1)은 실리콘(Si)으로 이루어질 수 있으며, 이와 달리, 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 반도체 화합물, 또는 II-VI족 반도체 화합물을 포함할 수도 있다. 제 1 하부 반도체 패턴(LSP1)은 불순물이 언도프트된 패턴이거나, 기판(10)의 도전형과 동일한 불순물이 도핑된 패턴일 수 있다.
제 1 하부 반도체 패턴(LSP1)은 제 3 방향(D3)으로 제 1 높이(T1)를 가질 수 있으며, 제 1 높이(T1)는 최하층 전극(EL)의 두께보다 클 수 있다. 제 1 하부 반도체 패턴(LSP1)의 상면은 전극 구조체(ST)의 최하층 전극(EL)의 상면보다 위에 위치할 수 있다. 제 1 하부 반도체 패턴(LSP1)의 상면은 최하층 전극(EL) 상에 배치된 최하층 절연막(ILD)의 상면보다 아래에 위치할 수 있다.
제 1 하부 반도체 패턴(LSP1)의 측벽 일부분에 게이트 절연막(15)이 배치될 수 있다. 게이트 절연막(15)은 최하층 전극과 제 1 하부 반도체 패턴(LSP1) 사이에 배치될 수 있다. 게이트 절연막(15)은 실리콘 산화막(예를 들어, 열 산화막)을 포함할 수 있다. 게이트 절연막(15)은 라운드진 측벽을 가질 수 있다.
제 1 상부 반도체 패턴(USP1)은 제 1 하부 반도체 패턴(LSP1)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다. 제 1 상부 반도체 패턴(USP1)의 내부는 절연 물질을 포함하는 제 1 매립 절연 패턴(VI1)으로 채워질 수 있다.
제 1 상부 반도체 패턴(USP1)의 바닥면은 제 1 하부 반도체 패턴(LSP1)의 상면보다 낮은 레벨에 위치할 수 있다. 제 1 상부 반도체 패턴(USP1)은 언도프트 상태이거나, 기판(10)과 동일한 도전형을 갖는 불순물로 도핑된 반도체 물질을 포함할 수 있다. 제 1 상부 반도체 패턴(USP1)은 제 1 하부 반도체 패턴(LSP1)과 다른 결정 구조를 가질 수 있으며, 예를 들어, 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나일 수 있다. 제 1 수직 구조체들(VS1)의 상단, 즉, 제 1 상부 반도체 패턴(USP1)의 상단에 비트라인 콘택 플러그(BPLG)와 접속되는 비트라인 도전 패드(PAD1)가 위치할 수 있다.
제 1 수직 절연 패턴(VP1)이 전극 구조체(ST)와 제 1 상부 반도체 패턴(USP1) 사이에 배치될 수 있다. 제 1 수직 절연 패턴(VP1)은 제 3 방향(D3)으로 연장되며 제 1 상부 반도체 패턴(USP1)의 측벽을 둘러쌀 수 있다. 즉, 제 1 수직 절연 패턴(VP1)은 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다.
상세하게, 도 4a, 도 4b, 및 도 5a를 참조하면, 제 1 수직 절연 패턴(VP1)은 제 1 하부 반도체 패턴(LSP1)의 상면 일부와 접촉할 수 있다. 제 1 수직 절연 패턴(VP1)의 바닥면은 제 1 상부 반도체 패턴(USP1)의 바닥면보다 위에 위치할 수 있다.
제 1 수직 절연 패턴(VP1)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 제 1 수직 절연 패턴(VP1)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블록킹 절연막(BLK)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다. 이와 달리, 제 1 수직 절연 패턴(VP1)은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
복수 개의 제 2 수직 구조체들(VS2)이 연결 영역(CNR)에서 평탄 절연막(50), 전극 구조체들(ST), 및 더미 절연 패턴들(12D)을 관통할 수 있다. 제 2 수직 구조체들(VS2)의 바닥면들은 제 1 수직 구조체들(VS1)의 바닥면들보다 아래에 위치할 수 있다. 제 2 수직 구조체들(VS2)의 상면들은 제 1 수직 구조체들(VS1)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 제 2 수직 구조체들(VS2)은 제 1 수직 구조체들(VS1)과 동일한 반도체 물질을 포함할 수 있다.
보다 상세하게, 제 2 수직 구조체들(VS2)은 전극 구조체(ST)의 계단 구조를 관통할 수 있으며, 제 2 수직 구조체들(VS2)이 주변 회로 영역(PCR)에 인접할수록, 제 2 수직 구조체들(VS2)이 관통하는 전극들(EL)의 개수가 감소할 수 있다. 제 2 수직 구조체들(VS2)은, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있으며, 연결 영역(CNR)에서 전극들(EL)의 끝단 부분들을 관통할 수 있다. 제 2 수직 구조체들(VS2)은 더미 절연 패턴들(12D)을 관통하여 기판(10)에 연결될 수 있다.
일 예로, 도 3a에 도시된 바와 같이, 제 2 방향(D2)으로 인접한 한 쌍의 제 2 수직 구조체들(VS2)이 하나의 더미 절연 패턴(12D)을 관통할 수 있다. 다른 예로, 도 3b에 도시된 바와 같이, 제 2 수직 구조체들(VS2) 각각은 하나의 더미 절연 패턴(12D)을 관통할 수 있다.
제 2 수직 구조체들(VS2) 각각은 제 2 하부 반도체 패턴(LSP2) 및 제 2 상부 반도체 패턴(USP2)을 포함할 수 있다. 상세하게, 도 4a, 도 4b, 도 4c, 및 도 5b를 참조하면, 제 2 하부 반도체 패턴(LSP2)은 더미 절연 패턴(12D) 내에서 기판(10)과 직접 접촉할 수 있다. 제 2 하부 반도체 패턴(LSP2)의 바닥면은 기판(10)과 직접 접촉할 수 있으며, 제 2 하부 반도체 패턴(LSP2)의 측벽은 더미 절연 패턴(12D)과 직접 접촉할 수 있다. 제 2 하부 반도체 패턴(LSP2)은 제 3 방향(D3)으로 제 1 높이(T1)보다 작은 제 2 높이(T2)를 가질 수 있다. 제 2 하부 반도체 패턴(LSP2)의 상면은 전극 구조체(ST)의 최하층 전극(EL)의 바닥면보다 아래에 위치할 수 있다. 제 2 하부 반도체 패턴(LSP2)은 기판(10)으로부터 성장된 기둥(pillar) 형태의 에피택시얼층을 포함할 수 있다. 제 2 하부 반도체 패턴(LSP2)은 제 1 하부 반도체 패턴(LSP1)과 동일한 반도체 물질을 포함할 수 있다.
제 2 상부 반도체 패턴(USP2)은 제 2 하부 반도체 패턴(LSP2)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다. 제 2 상부 반도체 패턴(USP2)의 내부는 절연 물질을 포함하는 제 2 매립 절연 패턴(VI2)으로 채워질 수 있다. 제 2 상부 반도체 패턴(USP2)의 바닥면은 최하층 전극(EL)의 바닥면보다 아래에 위치할 수 있으며, 제 2 하부 반도체 패턴(LSP2)의 상면보다 낮은 레벨에 위치할 수 있다. 제 2 상부 반도체 패턴(USP2)은 제 1 상부 반도체 패턴(USP1)과 동일한 반도체 물질을 포함할 수 있다. 제 2 수직 구조체들(VS2)의 상단, 즉, 제 1 상부 반도체 패턴(USP1)의 상단에, 비트라인 도전 패드(PAD1)와 동일한 더미 도전 패드(PAD2)가 위치할 수 있다.
제 2 수직 절연 패턴(VP2)이 전극 구조체(ST)와 제 2 상부 반도체 패턴(USP2) 사이에 배치될 수 있다. 제 2 수직 절연 패턴(VP2)은 제 3 방향(D3)을 따라, 더미 절연 패턴(12D)과 제 2 상부 반도체 패턴(USP2) 사이로 연장될 수 있다. 제 2 수직 절연 패턴(VP2)은, 제 1 수직 절연 패턴(VP1)처럼, 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다.
상세하게, 도 4a, 도 4b, 도 4c, 및 도 5b를 참조하면, 제 2 수직 절연 패턴(VP2)은 제 2 하부 반도체 패턴(LSP2)의 상면 일부와 접촉할 수 있다. 제 2 수직 절연 패턴(VP2)의 바닥면은 최하층 전극(EL)의 바닥면보다 아래에 위치할 수 있으며, 더미 절연 패턴(12D)의 상면보다 아래에 위치할 수 있다.
제 2 수직 절연 패턴(VP2)은, 제 1 수직 절연 패턴(VP1)처럼, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 제 2 수직 절연 패턴(VP2)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다.
이에 더하여, 도 5a 및 도 5b를 참조하면, 수평 절연 패턴(HP)이 전극들(EL)의 일측벽들과 제 1 수직 절연 패턴(VP1) 사이 그리고, 전극들(EL)의 일측벽들과 제 2 수직 절연 패턴(VP2) 사이에 제공될 수 있다. 수평 절연 패턴(HP)은 전극들(EL)의 일측벽들 상에서 전극들(EL)의 상면들 및 하면들로 연장될 수 있다. 수평 절연 패턴(HP)의 일부분은 제 1 하부 반도체 패턴(LSP1) 일측의 게이트 절연막(15)과 최하층 전극(EL) 사이에서 최하층 전극(EL)의 상면 및 하면으로 연장될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 장치의 데이터 저장막의 일부로서 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 이와 달리, 수평 절연 패턴(HP)은 블록킹 절연막을 포함할 수 있다.
실시예들에 따르면, 셀 어레이 영역(CAR)에서, 최하층 전극(EL)과 제 1 하부 반도체 패턴(LSP1) 사이에 게이트 절연막(15) 및 수평 절연 패턴(HP)의 일부분이 배치될 수 있다. 연결 영역(CNR)에서, 최하층 전극(EL)과 제 2 상부 반도체 패턴(USP2) 사이에 제 2 수직 절연 패턴(VP2)의 일부분과 수평 절연 패턴(HP)의 일부분이 배치될 수 있다. 즉, 연결 영역(CNR)에서 최하층 전극(EL)의 일측벽과 제 2 상부 반도체 패턴(USP2) 간의 거리는, 셀 어레이 영역(CAR)에서 최하층 전극(EL)의 일측벽과 제 1 하부 반도체 패턴(LSP1) 간의 거리와 다를 수 있다. 실시예들에서, 최하층 전극(EL)과 제 2 상부 반도체 패턴(USP2) 사이에 균일한 두께의 제 2 수직 절연 패턴(VP2)의 일부가 배치되므로, 제 2 상부 반도체 패턴과 최하층 전극(EL) 사이의 절연성이 확보될 수 있다.
계속해서, 도 3a, 도 4a, 도 4b, 및 도 4c를 참조하면, 공통 소오스 영역들(CSR)이 서로 인접하는 전극 구조체들(ST) 사이에서 기판(10) 내에 제공될 수 있다. 공통 소오스 영역들(CSR)은 전극 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역들(CSR)은 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
제 1 층간 절연막(60)이 평탄 절연막(50) 상에 배치될 수 있으며, 제 1 및 제 2 수직 구조체들(VS1, VS2)의 상면들을 덮을 수 있다.
공통 소오스 플러그(CSP)가 전극 구조체들(ST) 사이에서 공통 소오스 영역(CSR)에 접속될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 즉, 공통 소오스 플러그(CSP)와 전극 구조체들(ST)의 양측벽들 사이에 절연 스페이서(SP)가 개재될 수 있다. 이와 달리, 공통 소오스 플러그(CSP)가 절연 스페이서(SP)를 관통하여 공통 소오스 영역(CSR)과 국소적으로 접속될 수도 있다.
셀 콘택 플러그들(CPLG)이 연결 영역(CNR)에서 제 1 층간 절연막(60) 및 평탄 절연막(50)을 관통하여 전극들(EL)의 끝단분들에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 그리고, 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다.
주변 콘택 플러그들(PPLG)이 주변 회로 영역(PCR)에서 1 층간 절연막(60) 및 평탄 절연막(50)을 관통하여 관통하여 주변 로직 회로들과 전기적으로 연결될 수 있다.
제 2 층간 절연막(70)은 제 1 층간 절연막(60) 상에 배치될 수 있으며, 공통 소오스 플러그(CSP)의 상면을 덮을 수 있다.
제 2 층간 절연막(70) 상에 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BPLG)을 통해 제 1 수직 구조체들(VS1)과 전기적으로 연결될 수 있다.
연결 영역(CNR)의 제 2 층간 절연막(70) 상에 연결 배선들(CL)이 배치될 수 있으며, 주변 회로 영역(PCR)의 제 2 층간 절연막(70) 상에 주변 배선들(PCL)이 배치될 수 있다. 연결 배선들(CL)은 제 2 층간 절연막(70)을 관통하는 연결 콘택 플러그들(CCP)을 통해 셀 콘택 플러그들(CPLG)과 연결될 수 있다. 주변 배선들(PCL)은 제 2 층간 절연막(70)을 관통하는 주변 연결 콘택 플러그들(PCP)을 통해 주변 콘택 플러그들(PPLG)과 연결될 수 있다.
도 6은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 3a 및 도 3b의 A-A'선을 따라 자른 단면이다. 도 7은 도 6의 P3 부분을 확대한 도면이다. 설명의 간략함을 위해, 도 4a, 도 4b, 도 4c, 도 5a, 및 도 5b를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 6 및 도 7을 참조하면, 제 2 수직 구조체들(VS2)은 연결 영역(CNR)의 기판(10) 내에 제공된 더미 절연 패턴들(12D)을 관통하여 기판(10)에 연결될 수 있다. 제 2 수직 구조체들(VS2) 각각은, 앞서 설명한 것처럼, 제 2 하부 반도체 패턴(LSP2) 및 제 2 상부 반도체 패턴(USP2)을 포함할 수 있다.
제 2 수직 구조체들(VS2)의 바닥면들은 제 1 수직 구조체들(VS1)의 바닥면들보다 아래에 위치할 수 있으며, 나아가, 더미 절연 패턴들(12D)의 바닥면들보다 아래에 위치할 수 있다. 이에 따라, 제 2 하부 반도체 패턴(LSP2)의 하부 측벽은 기판(10)과 접촉할 수 있으며, 제 2 하부 반도체 패턴(LSP2)의 상부 측벽은 더미 절연 패턴(12D)과 접촉할 수 있다. 나아가, 제 2 하부 반도체 패턴(LSP2)의 제 2 높이(T2)는 제 1 수직 구조체(VS1)의 제 1 하부 반도체 패턴(LSP1)의 제 1 높이(T1)와 실질적으로 동일하거나 작을 수 있다.
도 8은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 3a 및 도 3b의 A-A'선을 따라 자른 단면이다. 설명의 간략함을 위해 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 8을 참조하면, 연결 영역(CNR)에 제공되는 제 2 수직 구조체들(VS2)은 주변 회로 영역(PCR)에 인접할수록 제 2 하부 반도체 패턴들(LSP2)의 높이가 감소할 수 있다. 일 예로, 셀 어레이 영역(CAR)에 가장 인접한 제 2 하부 반도체 패턴(LSP2)은 제 1 하부 반도체 패턴(LSP1)의 제 1 높이(T1)보다 작은 제 2 높이(T2)를 가질 수 있으며, 주변 회로 영역(PCR)에 가장 인접한 제 2 하부 반도체 패턴(LSP2)은 제 2 높이(T2)보다 작은 제 3 높이(T3)를 가질 수 있다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다. 도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 9a 및 도 9b의 A-A'선을 따라 자른 단면이다. 설명의 간략함을 위해, 도 4a, 도 4b, 도 4c, 도 5a, 및 도 5b를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 9a, 도 9b 및 도 10을 참조하면, 연결 영역(CNR)의 기판(10) 내에 더미 절연 패턴들(12D)이 제공될 수 있으며, 더미 절연 패턴들(12D)은 제 1 방향(D1)을 따라 연장되는 라인 형태를 가질 수 있다.
일 예로, 더미 절연 패턴들(12D)은 연결 영역(CNR)의 전극 구조체들(ST) 아래에 각각 배치될 수 있다. 다시 말해, 각각의 더미 절연 패턴(12D)은 평면적 관점에서, 전극 구조체(ST)의 계단 구조와 중첩될 수 있다. 다른 예로, 도 9b에 도시된 바와 같이, 각각의 전극 구조체(ST) 아래에 한 쌍의 더미 절연 패턴들(12D)이 제 1 방향(D1)으로 연장될 수도 있다. 이와 같이, 더미 절연 패턴들(12D)이 라인 형태를 갖는 경우, 복수 개의 제 2 수직 구조체들(VS2)이 하나의 더미 절연 패턴(12D)을 관통하여 기판(10)과 연결될 수 있다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 12는 도 11의 D-D'선을 따라 자른 단면이다. 설명의 간략함을 위해, 도 4a, 도 4b, 도 4c, 도 5a, 및 도 5b를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 11 및 도 12를 참조하면, 복수 개의 전극 구조체들(ST)이 셀 어레이 영역(CAR)의 기판(10) 상에서 연결 영역(CNR)의 기판(10) 상으로 제 1 방향(D1)을 따라 연장될 수 있다. 복수 개의 전극 구조체들(ST) 각각은 앞서 설명한 것처럼, 연결 영역(CNR)에서 계단 구조를 갖도록 기판(10) 상에 수직적으로 적층된 복수 개의 전극들(EL)을 포함할 수 있다.
실시예들에서, 더미 전극 구조체(DST)가 전극 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 더미 전극 구조체(DST)는, 전극 구조체들(ST)과 마찬가지로, 연결 영역(CNR)에서 계단 구조를 갖도록 기판(10) 상에 수직적으로 적층된 복수 개의 전극들(EL)을 포함할 수 있다.
제 1 수직 구조체들(VS1)이 셀 어레이 영역(CAR)에서 각각의 전극 구조체들(ST) 및 더미 전극 구조체(DST)를 관통할 수 있다. 실시예들에서, 더미 전극 구조체(ST)를 관통하는 제 1 수직 구조체들(VS1)은 비트 라인들(BL)과 연결되지 않으며, 전기적으로 플로팅 상태일 수 있다. 제 2 수직 구조체들(VS2)은 연결 영역(CNR)에서 각각의 전극 구조체들(ST)을 관통할 수 있으며, 제 3 수직 구조체들(VS3)이 연결 영역(CNR)에서 더미 전극 구조체(DST)를 관통할 수 있다.
앞서 설명한 바와 같이, 제 1 수직 구조체들(VS1) 각각은 제 1 하부 반도체 패턴(LSP1) 및 제 1 상부 반도체 패턴(USP1)을 포함하며, 제 2 수직 구조체들(VS2) 각각은 제 2 하부 반도체 패턴(LSP2) 및 제 2 상부 반도체 패턴(USP2)을 포함할 수 있다. 여기서, 제 1 하부 반도체 패턴(LSP1)의 상면은 최하층 전극(EL)의 상면보다 위에 위치할 수 있다. 제 2 하부 반도체 패턴(LSP2)은 더미 절연 패턴(12D)을 관통할 수 있으며, 제 2 하부 반도체 패턴(LSP2)의 상면은 최하층 전극(EL)의 바닥면보다 아래에 위치할 수 있다.
실시예들에서, 제 3 수직 구조체들(VS3) 각각은 제 1 수직 구조체들(VS1)처럼, 제 3 하부 반도체 패턴(LSP3) 및 제 3 상부 반도체 패턴(USP3)을 포함할 수 있다. 제 3 하부 반도체 패턴(LSP3)은 기판(10)과 직접 접촉할 수 있으며, 제 2 하부 반도체 패턴(LSP2)의 바닥면보다 위에서 바닥면을 가질 수 있다. 제 3 하부 반도체 패턴(LSP3)의 상면은 도 4a에 도시된 제 1 하부 반도체 패턴(LSP1)처럼, 최하층 전극(EL)의 상면보다 위에 위치할 수 있다. 이와 달리, 제 3 하부 반도체 패턴(LSP3)의 높이가 제 1 하부 반도체 패턴(LSP1)의 높이보다 작을 수 있으며, 이러한 경우, 제 3 하부 반도체 패턴(LSP3)의 상면은 최하층 전극(EL)의 상면 아래에 위치할 수도 있다.
도 13a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 블록도이다. 도 13b은 도 13a의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다. 설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 13a를 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서, 오버랩될 수 있다.
실시예들에서, 주변 로직 구조체(PS)는 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(2, 4), 페이지 버퍼(3), 및 제어 회로들(5)을 포함할 수 있다. 셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 메모리 블록들(BLK1~BLKn)은 제 1 및 제 2 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 적층된 구조물을 포함할 수 있다. 메모리 블록들(BLK1~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 도 2를 참조하여 설명된 3차원적으로 배열된 복수의 메모리 셀들, 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함하는 포함할 수 있다.
도 13b를 참조하면, 기판(10) 상에 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다. 다시 말해, 주변 로직 구조체(PS)는, 수직적 관점에서, 기판(10)과 셀 어레이 구조체(CS) 사이에 배치될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서 오버랩될 수 있다.
기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
기판(10)은 n형 불순물이 도핑된 n웰 영역(NW)과 p형 불순물이 도핑된 p웰 영역(PW)을 포함할 수 있다. n웰 영역(NW)과 p웰 영역(PW)에는 소자 분리막(12)에 의해 활성 영역들이 정의될 수 있다.
주변 로직 구조체(PS)는, 고전압 및 저전압 트랜지스터들, 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. 상세하게, 주변 로직 구조체(PS)는 주변 게이트 전극들(PG), 주변 게이트 전극들(PG) 양측의 소오스 및 드레인 불순물 영역들, 주변회로 플러그들(CP), 주변 회로 배선들(ICL), 및 주변 회로들을 덮는 하부 매립 절연막(90)을 포함할 수 있다. 보다 상세하게, n웰 영역(nw) 상에 PMOS 트랜지스터들이 형성될 수 있으며, p웰 영역(pw) 상에 NMOS 트랜지스터들이 형성될 수 있다. 주변 회로 배선들(ICL)은 주변회로 플러그들(CP)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에는 주변회로 플러그들(CP) 및 주변회로 배선들(ICL)이 접속될 수 있다.
하부 매립 절연막(90)은 주변 회로들, 주변회로 플러그들(CP), 및 주변 회로 배선들(ICL)을 덮을 수 있다. 하부 매립 절연막(90)은 다층으로 적층된 절연막들을 포함할 수 있다.
셀 어레이 구조체(CS)는 하부 매립 절연막(90) 상에 배치되며, 수평 반도체층(100), 전극 구조체들(ST), 및 제 1 및 제 2 수직 구조체들(VS1, VS2)을 포함할 수 있다.
수평 반도체층(100)은 주변 회로들을 덮는 하부 매립 절연막(90)의 상면에 형성될 수 있다. 즉, 수평 반도체층(100)은 하부 매립 절연막(90)과 접촉할 수 있다. 수평 반도체층(100)은 도 4a, 도 4b, 및 도 4c를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR)에 인접하여 배치된 연결 영역(CNR)을 포함할 수 있다.
수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 수평 반도체층(100)은 제 1 도전형의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 또한, 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
나아가, 수평 반도체층(100) 내에 더미 절연 패턴들(12D)이 배치될 수 있으며, 수평 반도체층(100)의 상면에 버퍼 절연막(11)이 형성될 수 있다. 버퍼 절연막(11) 상에 전극 구조체들(ST)이 배치될 수 있다. 전극 구조체들(ST)은, 도 4a, 도 4b, 및 도 4c를 참조하여 설명한 바와 같이, 수평 반도체층(100) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 전극 구조체들(ST) 각각은 수평 반도체층(100) 상에 수직적으로 적층된 전극들(EL)과 이들 사이에 개재된 절연막들(ILD)을 포함할 수 있다.
전극 구조체들(ST)은 전극들(EL)과 주변 로직 구조체(PS) 간의 전기적 연결을 위해, 앞서 설명한 바와 같이, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 계단식 구조를 갖는 전극들(EL)의 단부들을 덮는 평탄 절연막(50)이 수평 반도체층(100) 상에 배치될 수 있다.
제 1 수직 구조체들(VS1)은 전극 구조체들(ST) 각각을 관통하여 수평 반도체층(100)과 전기적으로 연결될 수 있다. 제 2 수직 구조체들(VS2)은 평탄 절연막(50), 전극 구조체들(ST) 및 더미 절연 패턴들(12D)을 관통하여 수평 반도체층(100)과 접촉할 수 있다. 제 1 및 제 2 수직 구조체들(VS1, VS2)은, 앞서 설명한 것처럼, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2) 및 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)을 포함할 수 있다.
계단식 구조를 갖는 전극 구조체들(ST)의 끝단들에 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 전기적으로 연결하기 위한 배선 구조체가 배치될 수 있다. 배선 구조체는 평탄 절연막(50)을 관통하여 전극들(EL)의 끝단들에 접속되는 셀 콘택 플러그들(CPLG), 평탄 절연막(50) 상에서 셀 콘택 플러그들(CPLG)에 접속되는 연결 배선들(CL), 및 평탄 절연막(50) 및 수평 반도체층(100)을 관통하여 주변 로직 구조체(PS)의 주변회로 배선들(ICL)에 접속되는 연결 콘택 플러그(PLG)를 포함할 수 있다.
도 14 내지 도 19는 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3a 및 도 3b의 A-A'선을 따라 자른 단면들이다.
도 14를 참조하면, 연결 영역(CNR)의 기판(10) 내에 복수 개의 더미 절연 패턴들(12D)이 형성될 수 있으며, 주변 회로 영역(PCR)의 기판(10)에 주변 활성 영역(ACT)을 정의하는 소자 분리막(12P)이 형성될 수 있다.
더미 절연 패턴들(12D) 및 소자 분리막(12P)을 형성하는 것은, 연결 영역(CNR) 및 주변 회로 영역(PCR)의 기판(10)에 트렌치들을 형성하고, 트렌치들 내에 절연 물질을 매립하여 형성될 수 있다. 더미 절연 패턴들(12D)의 형태는 앞서 도 3a, 도 3b, 도 9a 및 도 9b를 참조하여 설명한 것처럼, 라인 형태, 바 형태 또는 아일랜드 형태를 가질 수 있다. 더미 절연 패턴들(12D)의 높이는 소자 분리막의 높이와 실질적으로 동일할 수 있다.
이어서, 주변 회로 영역(PCR)의 기판(10) 상에 주변 회로 구조체(PSTR)가 형성될 수 있다. 상세하게, 주변 게이트 스택(PGS)이 활성 영역(ACT)을 가로질러 주변 회로 영역(PCR)의 기판(10) 상에 형성될 수 있다. 주변 게이트 스택(PGS)은 기판(10) 상에 주변 게이트 절연막, 불순물이 도핑된 폴리실리콘막, 게이트 금속막, 및 하드 마스크막을 차례로 적층한 후 패터닝하여 형성될 수 있다. 주변 게이트 스택(PGS)의 양측벽들을 덮는 스페이서들이 형성될 수 있으며, 소오스 및 드레인 불순물 영역들(13)이 주변 게이트 스택(PGS)의 양측의 활성 영역(ACT)에 제 1 불순물들(예를 들어, 보론(B) 또는 인(P))을 도핑하여 형성될 수 있다.
주변 로직 회로들을 형성한 후에, 기판(10) 전면 및 주변 게이트 스택(PGS)을 덮는 주변 절연막이 형성될 수 있다. 이어서, 주변 절연막을 패터닝하여 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10)을 노출시키는 주변 절연 패턴(35)이 형성될 수 있다. 주변 절연 패턴(35)은 복수 개의 절연막들 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 저유전(low-k)막 등을 포함할 수 있다.
계속해서, 도 14를 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 상에 몰드 구조체(110)가 형성될 수 있다. 몰드 구조체(110)는 수직적으로 번갈아 적층된 희생막들(SL) 및 절연막들(ILD)을 포함할 수 있다.
몰드 구조체(110)에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다. 희생막들(SL)은 실질적으로 동일한 두께를 가질 수 있으며, 절연막들(ILD)은 일부 영역에서 두께가 달라질 수 있다.
보다 상세하게, 몰드 구조체(110)를 형성하는 것은, 기판(10) 전면 상에 희생막들(SL) 및 절연막들(ILD)이 수직적으로 번갈아 적층된 박막 구조체를 형성하는 것, 및 박막 구조체에 대한 트리밍(trimming) 공정을 수행하는 것을 포함할 수 있다. 여기서, 트리밍 공정은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 박막 구조체를 덮는 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체의 일 부분을 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정을 포함하되, 박막 구조체의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정이 번갈아 반복될 수 있다.
트리밍 공정에 의해 몰드 구조체(110)는 연결 영역(CNR)에서 주변 회로 영역(PCR)을 향해 내려가는 형태의 계단식 구조를 가질 수 있다. 이와 같이 형성된 몰드 구조체(110)의 수직적 높이는 주변 회로 구조체(PSTR)의 높이보다 클 수 있다. 일 예로, 몰드 구조체(110)의 수직적 높이는 주변 회로 구조체(PSTR)의 높이의 약 2배 이상일 수 있다.
도 15를 참조하면, 몰드 구조체(110)를 형성한 후, 기판(10) 전면 상에 평탄 절연막(50)이 형성될 수 있다. 평탄 절연막(50)은 몰드 구조체(110) 상에서 주변 회로 구조체(PSTR) 상으로 연장될 수 있으며, 실질적으로 평탄한 상면을 가질 수 있다. 평탄 절연막(50)은 희생막들(SL)에 대해 식각 선택성를 갖는 절연 물질로 형성될 수 있다.
평탄 절연막(50)을 형성한 후, 셀 어레이 영역(CAR)에서 몰드 구조체(110)를 관통하는 제 1 수직 홀들(VH)과, 연결 영역(CNR)에서 평탄 절연막(50), 몰드 구조체(110), 및 더미 절연 패턴들(12D)을 관통하는 제 2 수직 홀들(DH)이 형성될 수 있다.
제 1 및 제 2 수직 홀들(VH, DH)을 형성하는 것은, 몰드 구조체(110) 및 평탄 절연막(50) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 이용하여 몰드 구조체(110) 및 평탄 절연막(50)를 이방성 식각함으로써 형성될 수 있다.
제 1 수직 홀들(VH)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 제 2 수직 홀들(DH)은 평면적 관점에서 일 방향을 따라 배열될 수 있으며, 연결 영역(CNR)에서 희생막들의 단부들을 관통할 수 있다. 제 2 수직 홀들(DH)은 연결 영역(CNR)에 형성됨에 따라, 제 2 수직 홀들(DH)이 주변 회로 영역(PCR)에 인접할수록, 제 2 수직 홀들(DH)이 관통하는 희생막들(SL)의 개수가 감소할 수 있다. 나아가, 제 1 및 제 2 수직 홀들(VH, DH)의 하부 폭은 제 1 및 제 2 수직 홀들(VH, DH)의 상부 폭보다 작을 수 있다.
제 1 수직 홀들(VH)을 형성하는 이방성 식각 공정에서 기판(10)의 상부면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 제 1 수직 홀들(VH)에 노출된 기판(10)의 상부면은 소정의 깊이로 리세스될 수 있다.
실시예들에 따르면, 제 1 및 제 2 수직 홀들(VH, DH)을 형성하는 이방성 식각 공정시 기판(10)을 식각하는 속도와 더미 절연 패턴들(12D)을 식각하는 속도가 다르므로, 제 2 수직 홀들(DH)의 바닥면들은 제 1 수직 홀들(VH)의 바닥면들보다 아래에 위치할 수 있다. 다시 말해, 제 1 수직 홀들(VH)에서 기판(10)의 상면이 과도 식각되는 동안 제 2 수직 홀들(DH)에서 더미 절연 패턴들(12D)이 식각될 수 있으며, 더미 절연 패턴들(12D) 아래의 기판(10)이 노출될 때까지 이방성 식각 공정이 수행될 수 있다. 즉, 제 1 수직 홀들(VH)의 바닥면에서 기판(10)이 노출될 때, 제 2 수직 홀들(DH)은 더미 절연 패턴들(12D)을 관통하여 더미 절연 패턴들(12D) 아래의 기판(10)을 노출시킬 수 있다.
도 16을 참조하면, 제 1 및 제 2 수직 홀들(VH, DH)의 하부 부분들을 채우는 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)이 형성될 수 있다.
제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 제 1 및 제 2 수직 홀들(VH, DH)에 노출된 기판(10)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다. 이에 따라, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 제 1 및 제 2 수직 홀들(VH, DH)의 하부 부분들을 채우는 기둥(pillar) 형태로 형성될 수 있다. 이러한 경우, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 단결정 구조를 갖거나 화학기상증착 기술의 결과물보다 증가된 그레인 크기를 갖는 다결정 구조를 가질 수 있다. 한편, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)을 위한 물질은 실리콘일 수 있지만, 이에 한정되지 않는다. 예를 들면, 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들이 하부 반도체 패턴을 위해 사용될 수 있다. 다른 예들에 따르면, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 다결정 구조의 반도체 물질(예를 들면, 다결정 실리콘)로 형성될 수도 있다. 이에 더하여, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 기판(10)과 동일한 도전형을 가질 수 있다. 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)에 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ)로 불순물이 도핑될 수 있다.
실시예들에 따르면, 선택적 에피택시얼 성장(SEG) 공정을 수행하는 동안, 평탄 절연막(50)으로부터 불순물 가스들(예를 들어, 수소, 탄소, 또는 질소)이 발생할 수 있으며, 제 2 수직 홀들을 통해 배출(outgas)될 수 있다. 이러한 불순물 가스들은 제 2 수직 홀들 아래에서 제 2 하부 반도체 패턴들(LSP2)의 성장을 억제할 수 있다. 이에 따라, 제 2 하부 반도체 패턴들(LSP2)의 높이는 제 1 하부 반도체 패턴들(LSP1)의 높이보다 작을 수 있다. 제 1 하부 반도체 패턴들(LSP1)의 상면들은 최하층 희생막(SL)의 상면보다 위에 위치할 수 있으며, 제 2 하부 반도체 패턴들(LSP2)의 상면들은 최하층 희생막(SL)의 바닥면, 즉, 기판(10)의 상면보다 아래에 위치할 수 있다. 또한, 제 1 하부 반도체 패턴(LSP1)의 측벽 일부분은 최하층 희생막(SL)과 직접 접촉할 수 있으며, 제 2 하부 반도체 패턴(LSP2)의 측벽은 더미 절연 패턴(12D)과 직접 접촉할 수 있다.
나아가, 연결 영역(CNR)에서 평탄 절연막(50)의 두께는 주변 회로 영역(PCR)에 인접할수록 증가하므로, 선택적 에피텍셜 성장(SEG) 공정시 제 2 수직 홀들이 주변 회로 영역(PCR)에 인접할수록 제 2 수직 홀들을 통해 배출되는 불순물 가스들의 양이 증가할 수 있다. 이에 따라, 제 2 수직 홀들이 주변 회로 영역(PCR)에 인접할수록 제 2 하부 반도체 패턴(LSP2)의 높이가 감소할 수도 있다.
도 17을 참조하면, 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)을 형성하기 전에, 제 1 및 제 2 수직 홀들(VH, DH) 내에 제 1 및 제 2 수직 절연 패턴들(도 5a의 VP1, 도 5b의 VP2)이 형성될 수 있다. 제 1 및 제 2 수직 절연 패턴들(도 5a의 VP1, 도 5b의 VP2)을 형성하는 것은, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)이 형성된 제 1 및 제 2 수직 홀들(VH, DH)의 내벽들 상에 수직 절연막 및 제 1 반도체층을 균일한 두께로 증착하는 것, 및 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)의 일부가 노출되도록 수직 절연층 및 제 1 반도체층에 대한 전면 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 제 1 및 제 2 수직 절연 패턴들(도 5a의 VP1, 도 5b의 VP2)은 하나의 박막 또는 복수의 박막들로 구성될 수 있으며, 데이터 저장막의 일부일 수 있다. 예를 들어, 제 1 및 제 2 수직 절연 패턴들(도 5a의 VP1, 도 5b의 VP2)은 실리콘 산화막, 실리콘 질화막, 및 고유전막을 포함할 수 있다.
이와 같이, 제 1 및 제 2 수직 절연 패턴들(VP2)을 형성한 후, 제 1 및 제 2 수직 홀들 내에 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)이 형성될 수 있다. 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)은 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)과 각각 연결될 수 있다. 이에 따라, 제 1 수직 홀들 내에 제 1 하부 반도체 패턴(LSP1) 및 제 1 상부 반도체 패턴(USP1)을 포함하는 제 1 수직 구조체들(VS1)이 형성될 수 있으며, 제 2 수직 홀들(DH)에 제 2 하부 반도체 패턴(LSP2) 및 제 2 상부 반도체 패턴(USP2)을 포함하는 제 2 수직 구조체들(VS2)이 형성될 수 있다.
제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)은 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)이 형성된 제 1 및 제 2 수직 홀들 내에 반도체층을 균일한 두께로 증착하여 형성될 수 있다. 여기서, 반도체층은 제 1 및 제 2 수직 홀들을 완전히 매립하지 않는 두께를 가지고 컨포말하게 형성될 수 있다. 이에 따라, 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)은 제 1 및 제 2 수직 홀들 내에 빈 공간(또는 갭 영역)을 정의할 수 있으며, 빈 공간은 매립 절연막(또는 에어(air))으로 채워질 수 있다.
나아가, 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)의 상단에 비트라인 도전 패드(PAD1) 및 더미 도전 패드(PAD2)가 형성될 수 있다. 비트라인 및 더미 도전 패드들(PAD1, PAD2)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
도 18을 참조하면, 제 1 층간 절연막(60)이 평탄 절연막(50) 상에 형성될 수 있으며, 제 1 및 제 2 수직 구조체들(VS1, VS2)의 상면들을 덮을 수 있다.
제 1 층간 절연막(60)을 형성한 후, 희생막들(SL)을 전극들(EL)로 대체(replacement)하는 공정이 수행될 수 있다. 상세하게, 전극들(EL)로 대체하는 공정은, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 제 1 층간 절연막(60), 평탄 절연막(50) 및 몰드 구조체(110)를 관통하여 기판(10)을 노출시키는 트렌치들(미도시)을 형성하는 것, 트렌치들에 노출된 희생막들(SL)을 제어하여, 절연막들 사이에 게이트 영역들(GR)을 형성하는 것, 및 게이트 영역들(GR) 내에 전극들(EL)을 각각 형성하는 것을 포함할 수 있다.
여기서, 트렌치들은 제 1 방향(D1)으로 연장되며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다. 일 예에서, 트렌치들은 서로 다른 길이를 가질 수 있으며, 이와 같이 트렌치들을 형성함에 따라, 몰드 구조체(110)는, 평면적 관점에서, 실질적으로 H 형태를 가질 수 있다. 트렌치들은 제 1 및 제 2 수직 구조체들(VS1, VS2)과 이격되며, 희생막들(SL) 및 절연막들(ILD)의 측벽들을 노출시킬 수 있다.
게이트 영역들(GR)을 형성하는 것은, 평탄 절연막(50), 절연막들(ILD), 제 1 및 제 2 수직 구조체들(VS1, VS2, 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방성 식각하는 것을 포함할 수 있다.
실시예들에 따르면, 최하층 게이트 영역(GR)은 셀 어레이 영역(CAR)에서 제 1 하부 반도체 패턴들(LSP1)의 측벽 일부분들을 노출시킬 수 있으며, 연결 영역(CNR)에서 제 2 수직 절연 패턴들(VP2)의 측벽 일부분들을 노출시킬 수 있다. 다시 말해, 몰드 구조체의 희생막들을 제거하는 공정에서 제 2 하부 반도체 패턴들(LSP2)은 게이트 영역들에 노출되지 않을 수 있다.
이어서, 도 19를 참조하면, 최하층 게이트 영역(GR)에 노출된 제 1 하부 반도체 패턴(LSP1)의 측벽 상에 게이트 절연막(15)이 형성될 수 있다. 게이트 절연막(15)은 산소 원자들을 포함하는 가스 분위기에서 열처리 공정을 통해 형성될 수 있다. 이에 따라, 게이트 영역(GR) 노출된 제 1 하부 반도체 패턴(LSP1)의 측벽이 열산화되어 게이트 절연막(15)이 형성될 수 있다.
계속해서, 게이트 영역들(GR)이 형성된 몰드 구조체(110) 상에 차례로 수평 절연막, 배리어 금속막 및 금속막을 차례로 증착하고, 트렌치 내벽에 증착된 배리어 금속막 및 금속막을 이방성 식각함으로써, 게이트 영역들(GR) 내에 각각 전극들(EL)이 형성될 수 있다. 여기서, 수평 절연막은 데이터 저장막의 일부로서, 실리콘 산화막 및/또는 고유전막을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은, 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
이와 같이, 몰드 구조체(110)의 희생막들(SL)을 전극들(EL)로 대체함에 따라, 도 4a, 도, 4b, 및 도 4c를 참조하여 설명한 것처럼, 수직적으로 번갈아 적층된 전극들(EL) 및 절연막들(ILD)을 포함하는 전극 구조체(ST)가 형성될 수 있다.
이에 더하여, 트렌치들에 노출된 기판(10) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소오스 영역들(CSR)은 기판(10)과 다른 타입의 불순물을 기판(10) 내에 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
이어서, 도 4a, 도, 4b, 및 도 4c를 참조하면, 전극 구조체(ST)를 형성한 후, 전극 구조체(ST)의 측벽들을 덮는 덮는 절연 스페이서(SP)가 형성될 수 있다. 절연 스페이서(SP)를 형성하는 것은, 전극 구조체들(ST)이 형성된 기판(10) 상에 스페이서막을 균일한 두께로 증착하는 것, 및 스페이서막에 대한 에치백 공정을 수행하여 공통 소오스 영역(CSR)을 노출시키는 것을 포함할 수 있다. 여기서, 스페이서막은 절연 물질로 형성될 수 있으며, 예를 들어, 스페이서막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 가지는 low-k 물질로 형성될 수 있다.
절연 스페이서(SP)가 형성된 각 트렌치 내에 공통 소오스 플러그(CSP)가 형성될 수 있다. 일 예에 따르면, 공통 소오스 플러그(CSP)는 수평적으로 인접하는 전극들(EL) 사이에 배치될 수 있으며, 전극들(EL)과 공통 소오스 플러그(CSP) 사이에 절연 스페이서(SP)가 개재될 수 있다. 즉, 절연 스페이서(SP)는 공통 소오스 플러그(CSP)의 측벽들을 덮을 수 있다. 또한 공통 소오스 플러그(CSP)는 전극들(EL)과 나란히 연장될 수 있으며, 공통 소오스 플러그(CSP)의 상면은 제 1 및 제 2 수직 구조체들(VS1, VS2)의 상부면들보다 위에 위치할 수 있다.
제 1 층간 절연막(60) 상에 공통 소오스 플러그(CSP)의 상부면을 덮는 제 2 층간 절연막(70)이 형성될 수 있다. 이어서, 제 1 및 제 2 층간 절연막들(60, 70)을 관통하여 제 1 수직 구조체들(VS1) 각각에 접속되는 비트 라인 콘택 플러그들(BPLG)이 형성될 수 있다. 나아가, 연결 영역(CNR) 및 주변 회로 영역(PCR)에 전극들(EL)과 주변 로직 회로들을 전기적으로 연결하는 콘택 플러그들(CPLG, PUPLG, PPLG)이 형성될 수 있다. 이어서, 제 2 층간 절연막(70) 상에 제 2 방향(D2)으로 연장되며, 비트 라인 콘택 플러그들(BPLG)과 접속되는 비트 라인들(BL)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (17)

  1. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체;
    상기 셀 어레이 영역에서 상기 전극 구조체들을 관통하는 복수 개의 제 1 수직 구조체들;
    상기 연결 영역에서 상기 전극 구조체들을 관통하는 복수 개의 제 2 수직 구조체들; 및
    상기 연결 영역에서 상기 기판 내에 배치된 더미 절연 패턴을 포함하되,
    상기 제1 수직 구조체들은 상기 더미 절연 패턴과 이격되어 배치되고,
    상기 제 2 수직 구조체들은 상기 더미 절연 패턴을 관통하도록 배열되고 상기 기판과 직접 접촉하고,
    상기 제 1 및 제 2 수직 구조체들 각각은, 상기 기판과 연결되는 하부 반도체 패턴 및 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴을 포함하고,
    상기 제 1 수직 구조체들에서, 상기 하부 반도체 패턴들의 상면들은 상기 전극들 중 최하층 전극의 상면보다 높은 레벨에 위치하고,
    상기 제 2 수직 구조체들에서, 상기 하부 반도체 패턴들의 상면들은 상기 최하층 전극의 바닥면보다 낮은 레벨에 위치하고,
    상기 제 1 및 제 2 수직 구조체들의 상기 하부 반도체 패턴들 각각은 에피택시얼 패턴을 포함하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 수직 구조체들의 바닥면들은 상기 제 1 수직 구조체들의 바닥면들보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 수직 구조체들의 상기 상부 반도체 패턴들과 상기 전극 구조체 사이에 배치되며, 상기 최하층 전극의 상면보다 높은 레벨에 위치하는 바닥면을 갖는 제 1 수직 절연 패턴들; 및
    상기 제 2 수직 구조체들의 상기 상부 반도체 패턴들과 상기 전극 구조체 사이에 배치되며, 상기 최하층 전극의 바닥면보다 낮은 레벨에 위치하는 바닥면을 갖는 제 2 수직 절연 패턴들을 더 포함하는 3차원 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 2 하부 반도체 패턴의 최상면은 상기 제 2 수직 절연 패턴의 최상면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 최하층 전극의 측벽과 상기 제 1 수직 구조체 간의 거리는 상기 최하층 전극의 측벽과 상기 제 2 수직 구조체 간의 거리와 다른 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 전극 구조체는 상기 연결 영역에서 계단 구조를 가지며,
    상기 2 수직 구조체들이 관통하는 상기 전극들의 개수는 상기 제 1 수직 구조체들이 관통하는 전극들의 개수보다 작은 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 2 수직 구조체들은 상기 셀 어레이 영역에 가장 인접한 제 1 구조체 및 상기 셀 어레이 영역으로부터 가장 멀리 떨어진 제 2 구조체를 포함하고,
    상기 제 1 구조체의 제 2 하부 반도체 패턴은 제 1 높이를 갖고,
    상기 제 2 구조체의 제 2 하부 반도체 패턴은 제 2 높이를 갖되, 상기 제 1 높이는 상기 제 2 높이보다 큰 3차원 반도체 메모리 장치.
  8. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판의 상면에 수직한 제 1 방향을 따라 적층된 복수 개의 전극들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 연결 영역에서 계단식 구조를 갖는 것;
    상기 셀 어레이 영역에서 상기 전극 구조체를 관통하며, 상기 기판과 접촉하는 제 1 하부 반도체 패턴 및 상기 제 1 하부 반도체 패턴과 연결되는 제 1 상부 반도체 패턴을 포함하는 제 1 수직 구조체; 및
    상기 연결 영역에서 상기 전극 구조체를 관통하며, 상기 기판과 접촉하는 제 2 하부 반도체 패턴 및 상기 제 2 하부 반도체 패턴과 연결되는 제 2 상부 반도체 패턴을 포함하는 제 2 수직 구조체; 및
    상기 기판의 연결 영역 내에 배치된 더미 절연 패턴을 포함하되,
    상기 제 2 수직 구조체들은 상기 더미 절연 패턴을 관통하도록 배열되고 상기 기판과 직접 접촉하고,
    상기 제 2 수직 구조체의 바닥면은 상기 제 1 수직 구조체의 바닥면보다 낮은 레벨에 위치하고,
    상기 제 2 하부 반도체 패턴의 최상면은 상기 제 1 하부 반도체 패턴의 최하면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 상부 반도체 패턴과 상기 전극 구조체 사이에 배치되며, 최하층 전극의 상면보다 높은 레벨에 위치하는 바닥면을 갖는 제 1 수직 절연 패턴; 및
    상기 제 2 상부 반도체 패턴과 상기 전극 구조체 사이에서 상기 제 2 하부 반도체 패턴과 전극 구조체 사이로 연장되며, 상기 최하층 전극의 바닥면보다 낮은 레벨에 위치하는 바닥면을 갖는 제 2 수직 절연 패턴을 더 포함하는 3차원 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 2 하부 반도체 패턴과 상기 제 2 상부 반도체 패턴이 만나는 레벨에서, 상기 제 2 하부 반도체 패턴의 폭은 상기 제 2 수직 절연 패턴의 폭과 동일한 3차원 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 제 2 하부 반도체 패턴의 최상면은 상기 기판의 상면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 제 2 수직 구조체는 복수로 제공되고, 상기 복수의 제 2 수직 구조체들은 상기 셀 어레이 영역에 가장 인접한 제 1 구조체 및 상기 셀 어레이 영역으로부터 가장 멀리 떨어진 제 2 구조체를 포함하고,
    상기 제 1 구조체의 제 2 하부 반도체 패턴은 제 1 높이를 갖고,
    상기 제 2 구조체의 제 2 하부 반도체 패턴은 제 2 높이를 갖되, 상기 제 1 높이는 상기 제 2 높이보다 큰 3차원 반도체 메모리 장치.
  13. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 연결 영역의 상기 기판 내에 제공된 더미 절연 패턴;
    상기 셀 어레이 영역의 상기 기판 상에서 상기 연결 영역의 상기 더미 절연 패턴 상으로 연장되며, 수직적으로 적층된 전극들을 포함하는 전극 구조체;
    상기 셀 어레이 영역에서 상기 전극 구조체를 관통하여 상기 기판과 직접 접촉하는 제 1 수직 구조체; 및
    상기 연결 영역에서, 상기 전극 구조체 및 상기 더미 절연 패턴을 관통하여 상기 기판과 직접 접촉하는 제 2 수직 구조체를 포함하는 3차원 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 수직 구조체들 각각은, 상기 기판과 연결되는 하부 반도체 패턴 및 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴을 포함하되,
    상기 제 1 수직 구조체에서 상기 하부 반도체 패턴의 상면은 상기 전극들 중 최하층 전극의 상면보다 높은 레벨에 위치하고,
    상기 제 2 수직 구조체에서, 상기 하부 반도체 패턴의 상면은 상기 최하층 전극의 바닥면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 2 수직 구조체의 상기 하부 반도체 패턴의 측벽은 상기 더미 절연 패턴과 접촉하는 3차원 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 제 1 수직 구조체와 상기 전극 구조체 사이에 배치되며, 최하층 전극의 상면보다 높은 레벨에 위치하는 바닥면을 갖는 제 1 수직 절연 패턴들; 및
    제 2 수직 구조체와 상기 전극 구조체 사이에 배치되며, 상기 최하층 전극의 바닥면보다 낮은 레벨에 위치하는 바닥면을 갖는 제 2 수직 절연 패턴들을 더 포함하는 3차원 반도체 메모리 장치.
  17. 제 13 항에 있어서,
    상기 제 2 수직 구조체는 상기 더미 절연 패턴의 바닥면보다 낮은 레벨에서 바닥면을 갖는 3차원 반도체 메모리 장치.








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