KR102251366B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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KR102251366B1
KR102251366B1 KR1020140151380A KR20140151380A KR102251366B1 KR 102251366 B1 KR102251366 B1 KR 102251366B1 KR 1020140151380 A KR1020140151380 A KR 1020140151380A KR 20140151380 A KR20140151380 A KR 20140151380A KR 102251366 B1 KR102251366 B1 KR 102251366B1
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Abstract

3차원 반도체 메모리 소자는 기판 상에 교대로 적층된 층간 절연막들 및 게이트 전극들, 상기 층간 절연막들 및 상기 게이트 전극들을 수직으로 관통하여 상기 기판을 노출시키는 채널 홀, 상기 채널 홀에 의해 노출된 상기 기판 내에 형성된 채널 리세스, 및 상기 채널 리세스를 채우는 에피택시얼 패턴을 포함하되, 상기 에피택시얼 패턴은 가장자리보다 중앙이 낮은 오목한 상면을 가질 수 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method of fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 소자들이 제안되고 있다. 그러나, 3차원 반도체 소자의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 소자의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된반도체 메모리 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른반도체 메모리 소자는 기판 상에 교대로 적층된 층간 절연막들 및 게이트 전극들, 상기 층간 절연막들 및 상기 게이트 전극들을 수직으로 관통하여 상기 기판을 노출시키는 채널 홀, 상기 채널 홀에 의해 의해 노출된 상기 기판 내에 형성된 채널 리세스, 및 상기 채널 리세스를 채우는 에피택시얼 패턴을 포함하되, 상기 에피택시얼 패턴은 가장자리보다 중앙이 낮은오목한 상면을 가질 수 있다.
상기 에피택시얼 패턴의 가장자리는 기판의 상면보다 낮은 레벨 또는 실질적으로 동일 레벨에 위치할 수 있다.
상기 에피택시얼 패턴은 상기 기판과 동일한 물질을 포함할 수 있다.
상기 에피택시얼 패턴은 상기 기판과 동일한 도전형의 불순물로 도핑될 수 있다.
상기 채널 홀 내에 배치되며, 상기 에피택시얼 패턴과 전기적으로 연결되는 수직 채널 패턴을 더 포함할 수 있다.
상기 수직 채널 패턴은 상기 에피택시얼 패턴과 직접 접촉할 수 있다.
상기 수직 채널 패턴의 바닥면은 상기 기판의 상면보다 낮은 레벨에 위치할 수 있다.
상기 수직 채널 패턴의 외측벽을 둘러싸는 게이트 유전막 패턴을 더 포함할 수 있다.
상기 게이트 유전막 패턴은 파이프 형태(pipe-shaped)를 가질 수 있다.
상기 게이트 유전막 패턴은 블로킹 절연막 패턴, 전하 트랩 패턴 및 터널 절연막 패턴을 포함할 수 있다.
상기 게이트 유전막 패턴의 바닥면은 상기 에피택시얼 패턴의 가장자리와 상기 수직 채널 패턴 사이에 배치되며, 상기 기판의 상면보다 낮고, 상기 수직 채널 패턴의 바닥면보다 높은 레벨에 위치할 수 있다.
상기 수직 채널 패턴의 내부를 채우는 충진 절연 패턴을 더 포함할 수 있다.
상기 수직 채널 패턴과 상기 충진 절연 패턴의 수평 경계면은 상기 기판의 상면보다 낮은 레벨에 위치할 수 있다.
본 발명의 실시예들에 따른반도체 메모리 소자는 에피택시얼 패턴을 포함하는 기판, 상기 기판 상에 수직으로 적층된 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 에피택시얼 패턴과 전기적으로 연결되는 수직 채널 패턴, 및 상기 수직 채널 패턴과 상기 게이트 전극들 사이에 배치되어 상기 수직 채널 패턴의 측벽을 둘러싸는 게이트 유전막 패턴을 포함하되, 상기 에피택시얼 패턴의 상면은 가장자리보다 중앙이 낮은 오목한 상면을 갖고, 그리고 상기 에피택시얼 패턴의 가장자리와 상기 수직 채널 패턴 사이에 배치되는 상기 게이트 유전막 패턴의 바닥면은 상기 기판의 상면보다 낮은 레벨에 위치할 수 있다.
상기 에피택시얼 패턴은 상기 기판과 동일한 물질을 포함할 수 있다.
상기 에피택시얼 패턴은 상기 기판과 동일한 도전형의 불순물로 도핑될 수 있다.
상기 게이트 유전막 패턴은 블로킹 절연막 패턴, 전하 트랩 패턴 및 터널 절연막 패턴을 포함할 수 있다.
상기 게이트 유전막 패턴은 파이프 형태(pipe-shaped)를 가질 수 있다.
상기 게이트 유전막 패턴의 바닥면은 상기 수직 채널 패턴의 바닥면보다 높은 레벨에 위치할 수 있다.
본 발명의 실시예들에 따른반도체 메모리 소자는 에피택시얼 패턴을 포함하는 기판, 상기 기판 상에 수직적으로 적층된 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 에피택시얼 패턴과 전기적으로 연결되는 수직 채널 패턴, 및 상기 수직 채널 패턴의 내부를 채우는 충진 절연 패턴을 포함하되, 상기 수직 채널 패턴과 상기 충진 절연 패턴의 수평 경계면은 상기 기판의 상면보다 낮은 레벨에 위치할 수 있다.
본 발명의 실시예들에 에 따른반도체 메모리 소자의 제조 방법은 기판 상에 게이트 전극들 및 층간 절연막들을 교대로 적층하고, 상기 게이트 전극들 및 층간 절연막들을 관통하여 상기 기판을 노출시키는 채널 홀을 형성하고, 상기 채널 홀에 의해 노출된 상기 기판에 채널 리세스를 형성고, 및 상기 채널 리세스를 채우는 에피택시얼 패턴을 형성하되, 상기 에피택시얼 패턴은 그의 가장자리보다 중앙이 낮은 오목한 상면을 갖는 것을 포함할 수 있다.
상기 에피택시얼 패턴을 형성하는 것은 상기 채널 리세스에 상기 기판과 동일한 물질의 에피택시얼 막을 형성하고, 상기 에피 택시얼 막의 상부 영역을 인-시튜(in-situ)로 식각하는 것을 포함할 수 있다.
상기 에피택시얼 막을 형성하는 것은 상기 기판과 동일한 물질을 포함하는 소오스 가스를 기판에 제공하고, 및 상기 기판에 도펀트 가스를 제공하여 상기 에티택시얼 막을 상기 기판과 동일한 도전형으로 도핑하는 것을 포함하고, 상기 도펀트 가스는 상기 소오스 가스를 제공한 이후에 혹은 상기 소오스 가스와 함께 제공할 수 있다.
상기 채널 홀 내에 제공되며, 상기 에피택시얼 패턴과 전기적으로 연결되는 수직 채널 패턴을 더 형성하는 것을 포함할 수 있다.
상기 수직 채널 패턴의 바닥면은 상기 기판의 상면보다 낮은 레벨에 위치할 수 있다.
상기 수직 채널 패턴의 외측벽을 둘러싸는 게이트 유전막 패턴을 더 형성하는 것을 포함할 수 있다.
상기 게이트 유전막 패턴의 바닥면은 상기 에피택시얼 패턴의 상면과 접촉하며, 상기 기판의 상면보다 낮고, 상기 수직 채널 패턴의 바닥면보다 높은 레벨에 위치할 수 있다.
상기 수직 채널 패턴의 내부를 채우는 충진 절연 패턴을 더 형성하는 것을 포함할 수 있다.
상기 수직 채널 패턴과 상기 충진 절연 패턴의 수평 경계면은 상기 기판의 상면보다 낮은 레벨에 위치할 수 있다.
기타 본 발명의 구체적인 사항들은 본문 내에서 보다 상세하게 설명될 것이다.
본 발명의 실시예들에 따른반도체 메모리 소자는, 가장자리보다 중앙이 낮은 오목한 상면을 갖는 에피택시얼 패턴을 포함할 수 있다. 이에 따라, 최하부에 위치한 게이트 전극과 상기 에피택시얼 패턴 사이의 거리를 멀어지게 함으로써 상기 최하부에 위치한 게이트 전극과 상기 기판간 누설 전류를 방지할 수 있다. 이에 따라 전기적 특성이 향상된반도체 메모리 소자를 구현할 수 있다.
기타 언급되지 않은 본 발명의 효과들은 본문 내에서 언급될 것이고, 언급되지 않은 효과들도 본 발명의 기술 분야의 통상적 수준에서 충분히 예견될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 셀 어레이를 나타내는 간략 회로도이다.
도 2a는 본 발명의 실시예들에 따른반도체 메모리 소자를 나타내는 사시도이다.
도 2b는 도 2a의 A 영역의 확대도이다.
도 3 내지 6, 도 7a 내지 도 10a, 도11, 도 12a 내지 도 13a 및 도 14 내지 도 15는 본 발명의 실시예들에 따른반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 2a의 YZ 단면들을 나타낸다.
도 7b 내지 도 10b 및 도 12b 내지 13b는 각각 도 7a 내지 10a 및 도 12a 내지 도 13a의 B1 내지 B6 영역의 확대도들이다.
도 16은 본 발명의 실시예들에 따른반도체 메모리 소자를 포함하는 전자시스템들의 일 예를 간략히 도시한 블록도이다.
도 17은 본 발명의 실시예들에 따른반도체 메모리 소자를 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)" 은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수 도 있다. 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어 들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 "및/또는" 이라는 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 메모리 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 메모리 셀 어레이는 수직 방향으로 연장하는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 셀 스트링들(CS11, CS12, CS21, CS22)의 각각은 직렬로 연결된 그라운드 선택 트랜지스터(GST), 복수의 메모리 셀 트랜지스터들(MC1, MC2, …, MC6) 및 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 도 1에는 각 셀 스트링(CS11, CS12, CS21, CS22)이 한 개의 그라운드 선택 트랜지스터(GST) 및 한 개의 스트링 선택 트랜지스터(SST)를 갖는 것이 도시되었지만, 각 셀 스트링(CS11, CS12, CS21, CS22)은 직렬로 연결된 2개 이상의 스트링 선택 트랜지스터들(SST)을 포함할 수 있다. 각 셀 스트링(CS11, CS12, CS21, CS22)이 6개의 메모리 셀 트랜지스터들(MC1, MC2, …, MC6)을 갖는 것으로 도시되었으나, 각 셀 스트링 (CS11, CS12, CS21, CS22)은 적어도 8개 이상의 메모리 셀 트랜지스터들(MCx)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 및 열로 연결될 수 있다. 각 셀 스트링(CS11, CS12, CS21, CS22)의 스트링 선택 트랜지스터(SST)는 대응되는 비트 라인들(BL1, BL2)과 연결될 수 있다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 셀 스트링들(CS11, CS21)은 제1 열을 따라 배열되고, 제2 비트 라인(BL2)에 공통으로 연결된 셀 스트링들(CS12, CS22)은 제2 열을 따라 배열될 수 있다. 각 셀 스트링(CS11, CS12, CS21, CS22)의 스트링 선택 트랜지스터(SST)는 스트링 선택 라인들(SSL1, SSL2)과 연결될 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 공통으로 연결된 셀 스트링들(CS11, CS12)은 제1 행을 따라 배열되고, 제2 스트링 선택 라인(SSL2)에 공통으로 연결된 셀 스트링(CS21, CS22)은 제2 행을 따라 배열될 수 있다.
각 셀 스트링(CS11, CS12, CS21, CS22)의 그라운드 선택 트랜지스터(GST)는 그라운드 선택 라인(GSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 각 셀 스트링(CS11, CS12, CS21, CS22)의 그라운드 선택 트랜지스터(GST)과 연결될 수 있다.
동일한 높이에 위치한 메모리 셀 트랜지스터들(MC1, MC2, …, MC6)은 동일한 높이에 위치한 워드 라인들(WL1, WL2, …, WL6)에 각각 연결될 수 있다. 예를 들어, 그라운드 선택 트랜지스터(GST)와 연결되어 있는 제1 메모리 셀 트랜지스터(MC1)는 인접한 열의 제1 메모리 셀 트랜지스터(MC1)와 제1 워드 라인(WL1)을 통해 연결될 수 있다.
공통 소스 라인(CSL)은 그라운드 선택 트랜지스터(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인들(BL1, BL2) 사이에 배치되는 그라운드 선택 라인(GSL), 복수개의 워드 라인들(WL1, WL2, …, WL6) 및 스트링 선택 라인(SSL)이 그라운드 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MC1, MC2, …, MC6) 및 스트링 선택 트랜지스터(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한 메모리 셀 트랜지스터들(MC1, MC2, …, MC6)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 2a는 본 발명의 실시예들에 따른 3차원 메모리 소자를 나타내는 사시도이다. 도 2b는 도 2a의 A 영역의 확대도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 실시예들에 따른 3차원 메모리 소자는 기판(100) 상에 배치된 에피택시얼 패턴(140), 수직 채널 구조체(200), 게이트 전극들(300) 및 층간 절연막들(110)을 포함할 수 있다. 3차원 메모리 소자는 공통 소스 라인(CSL) 및 공통 소스 영역(280)을 더 포함할 수 있다. 3차원 메모리 소자는 최상부에 위치한 층간 절연막(110), 수직 채널 구조체(200)을 덮는 제1 캡핑 절연막(245) 및 공통 소스 라인(CSL)을 덮는 제2 캡핑 절연막(미도시)을 더 포함할 수 있다. 3차원 메모리 소자는 비트라인 콘택(315) 및 비트 라인(BL)을 더 포함할 수 있다.
기판(100)은 벌크 실리콘 웨이퍼, 게르마늄 기판, 실리콘-게르마늄 기판, 또는 실리콘 온 인슐레이터(silicon-on-insulator: SOI)을 포함할 수 있다.
에피택시얼 패턴(140)은 기판(100) 내에 형성된 채널 리세스(135)를 채울 수 있다. 에피택시얼 패턴(140)은 가장자리보다 중앙이 낮은 오목한 상면(140a)을 가질 수 있다. 이에 따라, 에피택시얼 패턴(140)의 가장자리는 기판(100)의 상면(100a)보다 낮은 레벨 또는 실질적으로 동일한 레벨에 위치할 수 있다. 에피택시얼 패턴(140)의 상면의 중심은 기판(100)의 상면(100a)보다 낮은 레벨에 위치할 수 있다. 에피택시얼 패턴(140)은 단결정 실리콘 또는 실리콘-게르마늄 화합물을 포함할 수 있다. 에피택시얼 패턴(140)은 기판(100)과 동일한 도전형(예: P형)을 갖는다.
수직 채널 구조체(200)은 게이트 유전 패턴(210), 수직 채널 패턴(220), 충진 절연 패턴(230), 및 채널 패드(240)를 포함할 수 있다.
수직 채널 패턴(220)은 에피택시얼 패턴(140) 상에 실린더 형상을 가지면서 Z 방향으로 돌출하여 연장할 수 있다. 수직 채널 패턴(220)의 바닥면은 에피택시얼 패턴(140)과 접촉할 수 있다. 수직 채널 패턴(220)은 에피택시얼 패턴(140)을 통하여 기판(100)과 전기적으로 연결될 수 있다. 수직 채널 패턴(220)은 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘을 포함할 수 있다. 수직 채널 패턴(220)은 에피택시얼 패턴(140)의 중심부의 표면에서 접촉하므로 수직 채널 패턴(220)의 바닥면은 기판(100)의 상면보다 낮은 레벨에 위치할 수 있다.
충진 절연 패턴(230)은 수직 채널 패턴(220)의 내부를 채울 수 있다. 충진 절연 패턴(230)과 수직 채널 패턴(220)이 접촉하는 경계면은 수직 경계면과 수평 경계면을 포함할 수 있다. 상기 수평 경계면은 기판(100)의 상면(100a)과 동일하거나 낮은 레벨에 위치할 수 있다. 충진 절연 패턴(230)은 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연물을 포함할 수 있다.
게이트 유전 패턴(210)은 수직 채널 패턴(220)의 외측벽을 둘러싸며, 그의 바닥면(210a)이 오픈된 파이프 형태(pipe-shaped)를 가질 수 있다. 게이트 유전 패턴의 바닥면(210a)은 에피택시얼 패턴(140)의 가장자리와 수직 채널 패턴(220) 사이에 배치되며 에피택시얼 패턴의 상면(140a)과 접촉할 수 있다.게이트 유전막 패턴(210)의 바닥면(210a)은기판의 상면(100a)보다 낮고, 수직 채널 패턴의 바닥면(220a)보다 높은 레벨에 위치할 수 있다.
게이트 유전 패턴(210)은 블로킹 절연 패턴(211), 전하 트랩 패턴(212) 및 터널 절연 패턴(213)을 포함할 수 있다. 블로킹 절연 패턴(211)은 몰드 절연막들(110) 및 게이트 전극들(300)의 측벽 상에 배치되고, 실리콘 산화물 같은 산화물을 포함할 수 있다. 전하 트랩 패턴(212)은 블로킹 절연 패턴(211)과 터널 절연 패턴(213) 사이에 배치되고, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 터널 절연 패턴(213)은 수직 채널 패턴(220)과 전하 트랩 패턴(212) 사이에 배치되고, 수직 채널 패턴(220)의 외측벽을 둘러쌀 수 있다. 터널 절연 패턴(213)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
채널 패드(240)는 충진 절연 패턴(230) 상에 배치될 수 있다. 채널 패드(240)는 수직 채널 패턴(220)의 상부 측벽과 직접 접촉하여 전기적으로 연결될 수 있다.
게이트 전극들(300) 및 층간 절연막들(110)은 수직 채널 구조체(200)의 측벽을 둘러싸면서 X 방향으로 연장할 수 있다. 최상부에 위치한 게이트 전극(300)과 수직 채널 구조체(200)의 교차점에 스트링 선택 트랜지스터(SST)가 제공될 수 있다. 최하부에 위치한 게이트 전극(300)과 수직 채널 구조체(200)의 교차점에 그라운드 선택 트랜지스터(GST)가 제공될 수 있다. 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST) 사이에 셀 트랜지스터들(MCT)이 배치될 수 있다. 게이트 전극들(300)은 층간 절연막들(110)에 의해 서로 절연될 수 있다. 게이트 전극들(300)은 적어도 하나의 그라운드 선택 게이트 전극, 다수의 메모리 셀 게이트 전극들 및 스트링 선택 게이트 전극을 포함할 수 있다. 그라운드 게이트 전극은 최하부에 배치되고, 스트링 선택 게이트 전극은 최상부에 배치될 수 있다. 메모리 셀 게이트 전극들은 그라운드 선택 게이트 전극 및 스트링 선택 게이트 전극 사이에서 적층될 수 있다. 메모리 셀 게이트 전극들의 두께는 실질적으로 동일할 수 있다. 그라운드 선택 게이트 전극 및 스트링 선택 게이트 전극은 메모리 셀 게이트 전극들의 두께와 다를 수 있다. 예를 들어, 그라운드 선택 게이트 전극 및 스트링 선택 게이트 전극은 메모리 셀 게이트 전극들보다 두꺼울 수 있다. 일 실시예에서, 메모리 셀 게이트 전극들은 워드 라인들(WL1, WL2, …, WL6)에 해당할 수 있다. 그라운드 선택 게이트 전극은 그라운드 선택 라인(GSL)에 해당할 수 있으며, 스트링 선택 게이트 전극은 스트링 선택 라인(SSL)에 해당할 수 있다.
게이트 전극들(300)의 각각은 배리어막 및 금속막을 포함할 수 있다. 배리어막은 티타늄, 티타늄 질화물, 탄탈륨, 및/또는 탄탈륨 질화물과 같은 금속 질화물을 포함할 수 있다. 금속막은 텅스텐, 티타늄, 탄탈륨, 백금, 및/또는 금속 실리사이드를 포함할 수 있다.
층간 절연막들(110)과 게이트 전극들(300)은 교대로 적층될 수 있다. 최하부에 위치한 층간 절연막(110)은 다른 층간 절연막들보다 얇은 두께를 가질 수 있다. 최하부에 위치한 층간 절연막(110)의 두께(수직 거리)는 게이트 유전 패턴(210)의 두께(수평 거리)와 동일하거나 클 수 있다. 층간 절연막들(110)은 실리콘 산화물을 포함할 수 있다.
공통 소스 라인(CSL)은 수직 채널 구조체들(200) 사이에 배치되어 게이트 전극들(300) 및 층간 절연막들(110)을 수직적으로 관통할 수 있다. 공통 소스 라인(CSL)은 기판(100)과 접촉할 수 있다. 공통 소스 라인(CSL)은 X 방향을 따라 연장할 수 있다. 공통 소스 라인(CSL)과 게이트 전극들(300) 사이에 배치된 트렌치 스페이서(285)에 의하여, 공통 소스 라인(CSL)은 게이트 전극들(300)과 전기적으로 절연될 수 있다.
공통 소스 영역(280)은 공통 소스 라인(CSL)과 정렬되도록 기판(100) 내에 형성될 수 있다. 공통 소스 영역(280)은 기판(100) 내에 주입된 N형 불순물(예를 들면, 인 또는 비소)을 포함할 수 있다.
제1 캡핑 절연막(245)은 수직 채널 패턴(220) 및 채널 패드(240) 상에 배치될 수 있다. 제1 캡핑 절연막(245)은 실리콘 산화물을 포함할 수 있다. 제2 캡핑 절연막(미도시)은 공통 소스 라인(CSL) 및 제1 캡핑 절연막(245) 상에 배치될 수 있다. 제2 캡핑 절연막(310)은 실리콘 산화물을 포함할 수 있다.
비트라인 콘택(315)은 제1 및 제2 캡핑 절연막들을 관통하여 채널 패드(240)와 접촉할 수 있다. 비트라인 콘택(315)은 실리콘, 실리사이드, 금속 같은 전도체를 포함할 수 있다. 비트 라인(BL)은 제2 캡핑 절연막(미도시) 상에 Y 방향으로 연장하도록 배치될 수 있다. 비트 라인(BL)은 비트라인 콘택(315) 및 채널 패드(240)을 통하여 수직 채널 패턴(220)과 전기적으로 연결될 수 있다. 비트 라인(BL)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
본 발명의 실시예들에 따른반도체 메모리 소자는, 가장자리보다 중앙이 낮은 오목한 상면을 갖는 에피택시얼 패턴을 포함할 수 있다. 이에 따라, 최하부에 위치한 게이트 전극과 에피택시얼 패턴 사이의 거리를 멀어지게 함으로써 최하부에 위치한 게이트 전극과 기판간의 누설 전류를 방지할 수 있다. 이에 따라 전기적 특성이 향상된반도체 메모리 소자를 구현할 수 있다.
도 3 내지 6, 도 7a 내지 도 10a, 도 11, 도 12a 내지 도 13a 및 도 14 내지 도 15는 본 발명의 실시예들에 따른반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 2a의 YZ 단면들을 나타낸다. 도 7b 내지 도 10b 및 도 12b 내지 13b는 각각 도 7a 내지 10a 및 도 12a 내지 도 13a의 B1 내지 B6 영역의 확대도들이다.
도 3를 참조하면, 복수의 층간 절연막들(110) 및 복수의 희생막들(120)이 기판(100) 상에 Z 방향으로 교대로 적층될 수 있다. 기판(100)은 제1 도전형(예: P형)의 불순물로 도핑된 것일 수 있다. 기판(100)은 실리콘 또는 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
층간 절연막들(110)의 두께는 동일하지 않을 수 있다. 예를 들어, 최하부에 위치한 층간 절연막(110)은 다른 층간 절연막들(110)보다 얇은 두께를 가질 수 있다. 층간 절연막(110)은 실리콘 산화물 같은 절연 물질을 포함할 수 있다.
희생막들(120)은 층간 절연막들(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물 같은 절연 물질을 포함할 수 있다. 희생막들(120)의 두께는 동일하지 않을 수 있다.
도 4를 참조하면, 층간 절연막들(110) 및 희생막들(120)을 수직으로 관통하여 기판(100)을 노출하는 채널 홀들(130)이 형성될 수 있다. 예를 들어, 채널 홀들(130)을 형성하는 것은 최상부에 위치한 층간 절연막(110) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 사용하여 기판(100)의 상면이 노출될 때까지 층간 절연막들(110) 및 희생막들(120)을 이방성 식각하는 것을 포함할 수 있다. 이방성 식각 공정에서, 채널 홀들(130) 내의 기판(100)의 상부면은 과도 식각(overetch)에 의해 소정의 깊이로 리세스될 수 있다. 이에 따라, 기판(100)의 일부가 제거되어 채널 홀들(130)의 아래에 채널 리세스(135)가 형성될 수 있다. 채널 리세스(135)는 이방성 식각을 이용하여 기판(100) 내에 형성될 수 있다. 도 2a를 함께 참조하면, 채널 홀들(130)은 X 방향으로 지그재그(zigzag)로 배열될 수 있다.
도 5를 참조하면, 채널 리세스(135)를 채우는 에피택시얼 막(141)이 형성될 수 있다. 예를 들어, 실리콘 소오스 가스(예: SiCl4, SiH4, SiH2Cl2, Si2H6, Si3H8, SiH3Cl, SiHCl3)와 수소 가스가 혼합된 반응가스가 약 1000℃ 내외의 온도 조건하에서 기판(100)에 제공될 수 있다. 반응 가스에서 분리된 실리콘(예: SiCl4 + 2H2 ↔ Si + 4HCl)이 채널 리세스(135)에 노출된 기판(100) 상에 증착되어 실리콘막을 형성하고 실리콘막이 HCl에 의하여 식각되는 것에 의해, 기판(100)과 동일하거나 유사한 결정구조를 갖는 에피택시얼 막(141)이 형성될 수 있다. 에피택시얼 막(141)은 단결정 실리콘 막일 수 있다. 도펀트 가스(예: B2H6)가 추가로 제공되어 기판(100)과 동일한 도전형(예: P형)을 가지는 에피택시얼 막(141)이 인시츄로 형성될 수 있다. 도펀트 가스는 실리콘 소스 가스와 함께 제공되어, 불순물로 도핑된 에피택시얼 막(141)을 형성할 수 있다. 다른 예로, 에피택시얼 막(141)을 형성한 이후에 도펀트 가스를 제공하여 에피택시얼 막(141)이 불순물로 도핑될 수 있다. 에피택시얼 막(141)은 기상 에피택시(Vapor Phase Epitaxy), 액상 에피택시(Liquid Phase Epitaxy), 분자선 에피택시(Molecular Beam Epitaxy), 고상 에피택시(Solid Phase Epitaxy) 등의 원리를 이용하여 형성될 수 있다.
채널 리세스(135) 내에 노출된 기판(100) 상에서는 실리콘 막이 형성되고, 층간 절연막(110) 상에서는 실리콘 막이 성장되지 않거나 혹은 기판(100) 상에서의 속도에 비해 느린 속도로 성장될 수 있다. 이에 따라, 에피택시얼 막(141)은 채널 리세스(135) 내에 선택적으로 형성될 수 있다. 도 5에 도시된 바와 같이, 에피택시얼 막(141)은 채널 리세스(135) 내를 채우고 실리콘 결정면을 따라 패시트(facet)가 형성될 수 있다. 패시트(facet)에 의해 기판(100)의 상면 위로 에피택시얼 막(141)의 중심부가 돌출될 수 있다. 이에 따라, 에피택시얼 막(141)의 돌출된 중심부와 최하위에 위치한 희생막(120) 사이의 거리가 가까워질 수 있다. 후속 공정에서 희생막(120)을 제거하고, 희생막(120)이 제거된 영역에 게이트 전극(300)이 형성되면, 에피택시얼 막(141)을 통하여 게이트 전극(300)과 기판(100) 사이의 누설전류가 증가하는 문제점이 발생할 수 있다. 따라서, 최하위 희생막(120)과 에피택시얼 막 사이의 간격은 누설 전류가 발생하지 않는 적절한 간격이 유지될 필요가 있다.
도 6을 참조하면, 채널 리세스(135) 내에 형성된 에피택시얼 막(141)의 상부 영역의 일부를 식각하여, 가장자리보다중앙이 낮은 오목한 상면을 갖는 에피택시얼 패턴(140)이 형성될 수 있다. 에피택시얼 막(141)의 상부 영역을 식각하기 위하여, 에피택시얼 막(141) 증착 챔버에 인-시튜(in-situ)로 에칭 가스(예: HCl)를 추가로 제공할 수 있다. 에칭 가스에 의해 에피택시얼 막(141)의 중심부가 가장자리보다 더 빨리 식각되어, 채널 리세스(135)의 바닥면을 향해 오목한 상면(140a)을 갖는 에피택시얼 패턴(140)이 형성될 수 있다. 이에 따라, 에피택시얼 패턴(140)의 가장자리는 기판(100)의 상면(100a)보다 낮은 레벨 또는 실질적으로 동일 레벨에 위치할 수 있다. 에피택시얼 패턴(140)의 상면(140a)의 중심은 가장자리보다 낮은 레벨에 위치할 수 있다.
도 7a 및 도 7b를 참조하면, 채널 홀들(130)의 내측벽을 덮으며 에피택시얼 패턴(140)의 일부를 덮는 게이트 유전 패턴(210)이 형성될 수 있다. 게이트 유전 패턴(210)을 형성하는 것은 채널 홀들(130)의 내측벽, 최상부 층간 절연막(110) 및 에피택시얼 패턴(140) 상에 블로킹 절연막, 전하 트랩막 및 터널 절연막을 순차적으로 형성하고, 상기 막들을 이방성 식각하여 최상부 층간 절연막(110)의 상면 및 에피택시얼 패턴(140)의 상면(140a)을 노출시키는 것을 포함할 수 있다. 상기 이방성 식각에 의하여, 채널 홀들(130)의 측벽에 스페이서 형상의 게이트 유전 패턴(210)이 남게 된다. 노출된 에피택시얼 패턴(140)의 상면(140a)은 과도 식각(over etch)에 의해 리세스될 수 있다. 게이트 유전 패턴(210)은 채널 홀들(130) 내에 파이프 형태(pipe-shaped)로 형성될 수 있다. 게이트 유전 패턴(210)은 블로킹 절연 패턴(211), 전하 트랩 패턴(212) 및 터널 절연 패턴(213)을 포함할 수 있다. 블로킹 절연 패턴(211), 전하 트랩 패턴(212) 및 터널 절연 패턴(213)은 채널 홀들(130)의 내측벽 상에 순차적으로 형성될 수 있다. 게이트 유전 패턴(210)의 두께(수평 거리)는 최하층 층간 절연막(110)의 두께(수직 거리)와 동일하거나 작을 수 있다.
블로킹 절연 패턴(211)은 화학 기상 증착(chemical vapor deposition) 방식을 이용하여 형성된 실리콘 산화물(SiO2)을 포함할 수 있다. 전하 트랩 패턴(212)은 화학 기상 증착(chemical vapor deposition) 방식을 이용하여 형성된 실리콘 질화물을 포함할 수 있다. 터널 절연 패턴(213)은 화학 기상 증착(chemical vapor deposition) 방식을 이용하여 형성된 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 채널 홀들(130) 내에 수직 채널 막(220a) 및 충진 절연막(230a)이 형성될 수 있다. 수직 채널 막(220a)은 최상부 층간 절연막(110), 게이트 유전 패턴(210) 및 노출된 에피택시얼 패턴(140) 상에 형성될 수 있다. 수직 채널 막(220a)은 게이트 유전 패턴(210)의 터널 절연 패턴(213)과 접촉할 수 있다. 수직 채널 막(220a)은 에피택시얼 패턴(140)의 상면(140a)과 접촉하여 기판(100)과 전기적으로 연결될 수 있다. 수직 채널 막(220a)은 화학 기상 증착 또는 원자층 증착에 의하여, 형성된 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘을 포함할 수 있다. 충진 절연막(230a)은 채널 홀들(130)의 내부를 완전히 채우도록 수직 채널 막(220a) 상에 형성될 수 있다. 충진 절연막(230a)은 실리콘 산화물을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 충진 절연막(230a)을 에치-백하여, 패드 리세스(137)를 갖는 충진 절연 패턴(230)이 형성될 수 있다. 최상부 층간 절연막(110) 상에 형성된 수직 채널 막(220a)이 노출될 수 있다. 충진 절연 패턴(230)의 상면은 최상부 층간 절연막(110)의 상면보다 높은 레벨에 위치할 수 있다.
도 10a 및 도 10b를 참조하면, 패드 리세스(137)를 채우는 패드 물질을 채우고 화학 기계적 연마 공정(chemical mechanical polishing)을 수행하여, 수직 채널 패턴(220) 및 채널 패드(240)이 형성될 수 있다. 수직 채널 패턴(220)은 중공의 실린더 형태(hollow cylindrical shape) 또는 컵(cup) 모양을 가질 수 있다. 이 공정에 의하여, 블로킹 절연 패턴(211), 전하 트랩 패턴(212), 터널 절연 패턴(213), 수직 채널 패턴(220), 충진 절연 패턴(230) 및 채널 패드(240)를 포함하는 수직 채널 구조체(200)가 형성될 수 있다.
채널 패드(240)는 불순물이 도핑된 폴리 실리콘 같은 도전 물질을 포함할 수 있다.
도 11을 참조하면, 제1 캡핑 절연막(245)을 형성한 후, 인접한 수직 채널 구조체들(200) 사이의 제1 캡핑 절연막(245), 층간 절연막들(110) 및 희생막들(120)을 이방성 식각하여, 트렌치(250)가 형성될 수 있다. 트렌치(250)는 층간 절연막들(110) 및 희생막들(120)을 수직으로 관통하여 기판(100)을 노출시킬 수 있다. 트렌치(250)의 형성시 기판(100)의 상면이 과도 식각되어 리세스될 수 있다. 트렌치(250)는 X 방향을 따라 연장된 라인 형태일 수 있다. 트렌치(250)의 측벽에 제1 갭핑 절연막(245), 층간 절연막들(110) 및 희생막들(120)의 측면이 노출될 수 있다.
도 12a 및 도 12b를 참조하면, 트렌치(250)의 측벽에 노출된 희생막들(120)을 제거하여 층간 절연막들(110) 사이에 갭들(260)을 형성한다. 갭들(260)에 의해 블로킹 절연 패턴(211)의 측벽의 일부가 노출될 수 있다.
희생막들(120)을 제거하는 것은 층간 절연막들(110)과의 식각 선택비가 높은 식각액을 사용하는 습식 식각 공정을 수행하는 것을 포함할 수 있다. 층간 절연막들(110) 및 희생막들(120)이 각각 실리콘 산화막 및 실리콘 질화막을 포함하는 경우, 식각액은 인산(H3PO4)을 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 갭들(260)을 채우는 게이트 전극들(300)이 형성될 수 있다. 게이트 전극들(300)은 갭들(260)의 내벽 상에 형성된 배리어막(미도시) 및 금속막(미도시)을 포함할 수 있다. 배리어막은 티타늄, 티타늄 질화물, 탄탈륨, 및/또는 탄탈륨 질화물과 같은 금속 질화물을 포함할 수 있다. 금속막은 텅스텐, 티타늄, 탄탈륨, 백금, 또는 금속 실리사이드를 포함할 수 있다. 게이트 전극들(300)과 갭들(260)의 내벽 사이에 유전 상수가 높은 절연 물질이 더 형성될 수 있다. 상기 절연 물질은, 예를 들어, 알루미늄 산화막 같은 금속 산화물을 포함할 수 있다.
이 후, 트렌치(250) 내에 노출된 기판(100) 내에 불순물을 주입하여 트렌치(250)를 따라 X 방향으로 연장하는 공통 소스 영역(280)이 형성될 수 있다. 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다.
도 14를 참조하면, 트렌치(250)의 측벽 상에 트렌치 스페이서(285)가 형성되고, 트렌치(250)를 채우며 X 방향으로 연장하는 공통 소스 라인(CSL)이 형성될 수 있다. 공통 소스 라인(CSL)은 공통 소스 영역(280)과 접촉하여 전기적으로 연결될 수 있다. 트렌치 스페이서(285)는 게이트 전극들(300) 및 공통 소스 라인(CSL)을 전기적으로 절연시킨다. 트렌치 스페이서(285)는 실리콘 산화물 또는 질화물 같은 절연 물질을 포함할 수 있다. 공통 소스 라인(CSL)은 텅스텐, 티타늄, 탄탈륨, 백금, 및 금속 실리사이드 같은 금속성 물질을 포함할 수 있다.
도 15를 참조하면, 제1 캡핑 절연막(245) 및 공통 소스 라인(CSL) 상에 제2 갭핑 절연막(310)이 형성될 수 있다. 제1 및 제2 캡핑 절연막들(245, 310) 내에 채널 패드(240) 상면을 노출시키는 콘택 홀들(미도시)을 형성하고, 및 콘택 홀들의 내부에 비트 라인 콘택(315)이 형성될 수 있다. 비트 라인 콘택(315)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다. 이 후, 제2 캡핑 절연막(310) 상에 비트 라인 콘택(BL)의 상면과 접촉하고 Y 방향으로 연장하는 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
본 발명의 실시예들에 의하면, 에피택시얼 패턴의 상면을 기판의 상면보다 낮은 레벨에 위치시켜, 최하부에 위치한 게이트 전극과 상기 에피택시얼 패턴 사이의 거리를 멀어지게 함으로써 상기 최하부에 위치한 게이트 전극과 상기 기판간 누설 전류를 방지할 수 있다. 이에 따라 전기적 특성이 향상된반도체 메모리 소자를 구현할 수 있다.
도 16은 본 발명의 기술적 사상의 실시예들에 따른 3차원 메모리 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다. 도 16을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및 인터페이스(1140) 중에서 적어도 2개는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치를 포함할 수 있다. 기억 장치(1130)는 데이터 및 명령어를 저장할 수 있다. 기억 장치(1130)는 상술된 실시예들에 개시된 3차원 메모리 소자를 포함할 수 있다. 기억 장치(1130)는 상변화 기억 소자, 자기 기억 소자, 디램 소자 및 에스램 소자 중에서 적어도 하나를 더 포함할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버를 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및 고속의 에스램 소자 중에서 적어도 하나를 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 17은 본 발명의 기술적 사상의 실시예들에 따른 3차원 메모리 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 17을 참조하면, 본 발명의 실시예들에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 상술된 실시예들에 따른 3차원 메모리 소자를 포함할 수 있다. 기억 장치(1210)는 상변화 기억소자, 자기 기억 소자, 디램 소자 및 에스램 소자 중에서 적어도 하나를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터 시스템의 하드 디스크를 대체할 수 있는 SSD(Solid State Disk)로도 구현될 수 있다. 이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.
100: 기판 110: 층간 절연막
120: 몰드 희생막 130: 채널 홀
135: 채널 리세스 140: 에피택시얼 패턴
200: 수직 채널 구조체 210: 게이트 유전 패턴
211: 블로킹 절연 패턴 212: 전하 트랩 패턴
213: 터널 절연 패턴 220: 수직 채널 패턴
230: 충진 절연 패턴 240: 채널 패드
245: 제1 캡핑 절연막 250: 트렌치
260: 갭 CSL: 공통 소스 라인
280: 공통 소스 영역 285: 트렌치 스페이서
300: 게이트 전극 310: 제2 캡핑 절연막
315: 비트라인 콘택 BL: 비트 라인

Claims (20)

  1. 기판 상에 교대로 적층된 층간 절연막들 및 게이트 전극들;
    상기 층간 절연막들 및 상기 게이트 전극들을 수직적으로 관통하여 상기 기판을 노출시키는 채널 홀;
    상기 채널 홀에 의해 노출된 상기 기판에 형성된 채널 리세스; 및
    상기 채널 리세스를 채우는 에피택시얼 패턴을 포함하되, 상기 에피택시얼 패턴의 상면은 가장자리보다 중앙이 낮은 오목한 곡면 프로파일을 갖고,
    상기 에피택시얼 패턴의 상면은 상기 기판의 상면보다 낮은 레벨에 위치하는 반도체 메모리 소자.
  2. 제1 항에 있어서,
    상기 에피택시얼 패턴의 가장자리는 기판의 상면보다 낮거나 같은 레벨에 위치하는 반도체 메모리 소자.
  3. 제1 항에 있어서,
    상기 에피택시얼 패턴은 상기 기판과 동일한 물질을 포함하는 반도체 메모리 소자.
  4. 제1 항에 있어서,
    상기 에피택시얼 패턴은 상기 기판과 동일한 도전형의 불순물로 도핑된 반도체 메모리 소자.
  5. 제1 항에 있어서,
    상기 채널 홀 내에 배치되며, 상기 에피택시얼 패턴과 전기적으로 연결되는 수직 채널 패턴을 더 포함하는 반도체 메모리 소자.
  6. 제5 항에 있어서,
    상기 수직 채널 패턴은 상기 에피택시얼 패턴과 직접 접촉하는 반도체 메모리 소자.
  7. 제5 항에 있어서,
    상기 수직 채널 패턴의 바닥면은 상기 기판의 상면보다 낮은 레벨에 위치하는 반도체 메모리 소자.
  8. 제5 항에 있어서,
    상기 수직 채널 패턴의 외측벽을 둘러싸는 게이트 유전 패턴을 더 포함하는 반도체 메모리 소자.
  9. 제8 항에 있어서,
    상기 게이트 유전 패턴은 파이프 형태(pipe-shaped)를 갖는 반도체 메모리 소자.
  10. 제8 항에 있어서,
    상기 게이트 유전 패턴은 블로킹 절연 패턴, 전하 트랩 패턴 및 터널 절연 패턴을 포함하는 반도체 메모리 소자.
  11. 제8 항에 있어서,
    상기 게이트 유전 패턴의 바닥면은 상기 에피택시얼 패턴의 가장자리와 상기 수직 채널 패턴 사이에 배치되며, 상기 기판의 상면보다 낮고, 상기 수직 채널 패턴의 바닥면보다 높은 레벨에 위치하는 반도체 메모리 소자.
  12. 제5항에 있어서,
    상기 수직 채널 패턴의 내부를 채우는 충진 절연 패턴을 더 포함하는 반도체 메모리 소자.
  13. 제12 항에 있어서,
    상기 수직 채널 패턴과 상기 충진 절연 패턴의 수평 경계면은 상기 기판의 상면보다 낮은 레벨에 위치하는 반도체 메모리 소자.
  14. 에피택시얼 패턴을 포함하는 기판;
    상기 기판 상에 수직으로 적층된 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 에피택시얼 패턴과 전기적으로 연결되는 수직 채널 패턴; 및
    상기 수직 채널 패턴과 상기 게이트 전극들 사이에 배치되어 상기 수직 채널 패턴의 측벽을 둘러싸는 게이트 유전 패턴을 포함하되,
    상기 에피택시얼 패턴의 상면은 가장자리보다 중앙이 낮은 오목한 상면을 갖고, 그리고 상기 에피택시얼 패턴의 가장자리와 상기 수직 채널 패턴 사이에 배치되는 상기 게이트 유전 패턴의 바닥면은 상기 기판의 상면보다 낮은 레벨에 위치하는 반도체 메모리 소자.
  15. 제14 항에 있어서,
    상기 에피택시얼 패턴은 상기 기판과 동일한 물질을 포함하는 반도체 메모리 소자.
  16. 제14 항에 있어서,
    상기 에피택시얼 패턴은 상기 기판과 동일한 도전형의 불순물로 도핑된 반도체 메모리 소자.
  17. 제14항에 있어서,
    상기 게이트 유전 패턴은 블로킹 절연 패턴, 전하 트랩 패턴 및 터널 절연 패턴을 포함하는 반도체 메모리 소자.
  18. 제14 항에 있어서,
    상기 게이트 유전 패턴은 파이프 형태(pipe-shaped)를 갖는 반도체 메모리 소자.
  19. 제14 항에 있어서,
    상기 게이트 유전 패턴의 바닥면은 상기 수직 채널 패턴의 바닥면보다 높은 레벨에 위치하는 반도체 메모리 소자.
  20. 에피택시얼 패턴을 포함하는 기판;
    상기 기판 상에 수직적으로 적층된 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 에피택시얼 패턴과 전기적으로 연결되는 수직 채널 패턴; 및
    상기 수직 채널 패턴의 내부를 채우는 충진 절연 패턴을 포함하되,
    상기 수직 채널 패턴과 상기 충진 절연 패턴의 수평 경계면은 상기 기판의 상면보다 낮은 레벨에 위치하는 반도체 메모리 소자.
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