KR20100053896A - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은 에피택셜층과 도전물질 간의 접촉면적 제한에 의해 콘택 저항이 증대되는 것을 방지할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 기판 상부에 콘택홀 아래에서 표면이 일정 곡률을 갖는 패드층을 형성하는 단계; 상기 패드층 상에 콘택홀을 매립하는 플러그물질을 형성하는 단계를 포함하여, 에피택셜층을 중심부의 저면이 양측부의 저면보다 낮은 식각면을 갖도록 식각하여, 에피택셜층의 표면적 증가을 증가시킴으로써, 도전물질과의 접촉 면적을 증가시켜 콘택 저항을 개선하는 효과가 있다.
에피택셜층, 자기정렬 콘택, 표면적

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 랜딩 플러그 콘택 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 메모리 셀 크기가 점점 감소되고 있다. 이에 따라, 워드라인과 캐패시터 콘택, 비트라인과 캐패시터 콘택의 마진이 점점 작아져 캐패시터 콘택을 더욱 작게 형성할 필요성이 있다.
또한, 반도체 집적회로가 고집적화됨에 따라 다수의 배선층 또는 콘택홀 사이의 오정렬 마진(Mis-align Margin)이 점점 줄어들고 있다. 더욱이, 반도체 메모리 셀과 같이 디자인 룰(Design Rule)의 여유가 없고 같은 형태의 패턴이 반복되는 경우, 콘택홀을 자기정렬(Self-Align) 방식으로 형성함으로써 메모리 셀의 면적을 축소시키는 방법이 연구/개발되었다.
자기정렬 방식은 주변 구조물의 단차를 이용하여 콘택홀을 형성하는 것으로, 주변 구조물의 높이, 콘택홀이 형성될 절연물질의 두께 및 식각방법 등에 의해 다 양한 크기의 콘택홀을 마스크의 사용 없이 형성할 수 있기 때문에 고집적화에 의해 미세화되는 반도체 소자의 구현에 적합한 방법으로 사용된다.
한편, 자기정렬 방식 적용시 층간절연막의 식각타겟을 줄여 콘택홀의 오픈불량 및 자기정렬콘택 패일을 방지하기 위해 게이트 패턴 사이에 에피택셜층을 일정두께 형성하는 기술이 제안되었다.
그러나, 에피택셜층은 인접 활성영역(Active)간의 공간(Spacing) 마진이 있어서 크게 성장시키는데 한계가 있으며, 이에 따라 후속 랜딩 플러그 콘택을 위한 도전물질과의 접촉 면적이 제한되어 저항이 증대되는 문제점이 있다. 이러한 문제점은 소자의 집적도가 증가함에 따라 더욱 심화된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 에피택셜층과 도전물질 간의 접촉면적 제한에 의해 콘택 저항이 증대되는 것을 방지할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은 기판 상부에 콘택홀 아래에서 표면이 일정 곡률을 갖는 패드층을 형성하는 단계; 상기 패드층 상에 콘택홀을 매립하는 플러그물질을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 일정 곡률을 갖는 패드층을 형성하는 단계는, 상기 기판 상부에 복수개의 도전패턴을 형성하는 단계; 상기 도전패턴 사이의 기판 상에 상기 패드층으로서 에피택셜층을 형성하는 단계; 상기 에피택셜층 상에 상기 도전 패턴의 사이를 매립하는 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 도전 패턴 사이의 상기 에피택셜층을 오픈시키는 콘택홀을 형성하는 단계; 상기 에피택셜층을 등방성식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 에피택셜층은 에피택셜실리콘을 포함하는 것을 특징으로 한다.
또한, 상기 에피택셜층을 등방성식각하는 단계는, 100mTorr∼500mTorr의 압력과 500Ｗ∼700Ｗ의 파워를 인가하여 진행하는 것을 특징으로 한다.
또한, 상기 에피택셜층을 등방성식각하는 단계는, 상기 층간절연막과 선택비를 갖는 조건으로 진행하며, 이를 위해 CF4와 O2의 혼합가스를 사용하여 진행하는 것을 특징으로 한다.
또한, 상기 에피택셜층은 선택적 에피택셜 성장(Selective Epitaxial Growth)법으로 형성하는 것을 특징으로한다.
또한, 상기 도전패턴은, 게이트 패턴 또는 비트라인을 포함하는 것을 특징으로 한다.
상술한 본 발명의 반도체 장치 제조 방법은 에피택셜층을 중심부의 저면이 양측부의 저면보다 낮은 식각면을 갖도록 식각하여, 에피택셜층의 표면적을 증가시킴으로써, 도전물질과의 접촉 면적을 증가시켜 콘택 저항을 개선하는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 게이트패턴(12)을 형성한다. 여기서, 기판(11)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 또한, 게이트패턴(12)은 게이트전극(12A)과 게이트하드마스크(12B)의 적층구조로 형성되며, 게이트전극(12A)은 폴리실리콘전극과 금속전극의 적층구조로 형성할 수 있다.
이어서, 게이트 패턴(12)을 포함하는 결과물의 전면에 보호막(13)을 형성한다. 여기서, 보호막(13)은 후속 자기정렬 콘택 식각(Self Align Contact Etch)시 식각배리어 역할 및 게이트 패턴(12)을 보호하기 위한 것으로, 질화막으로 형성할 수 있다.
이어서, 게이트 패턴(12) 사이의 보호막(13)을 식각하여 게이트 패턴(12) 사이의 기판(11)을 노출시킨다.
이어서, 게이트 패턴(12) 사이의 기판(11) 상에 에피택셜층(14)을 형성한다. 에피택셜층(14)은 후속 자기정렬 콘택 식각시 층간절연막의 식각타겟을 줄여서, 높은 식각타겟에 의한 콘택홀의 오픈불량 및 자기정렬콘택 패일을 방지하기 위한 것이다. 에피택셜층(14)은 선택적 에피택셜 성장(Selective Epitaxial Growth)법으로 형성할 수 있다. 또한, 에피택셜층(14)은 DCS(Dichloro-silane, SiH2Cl2), HCl 및 H2의 혼합가스를 사용하여 진행할 수 있다.
이어서, 에피택셜층(14) 상에 게이트 패턴(12)을 매립하는 층간절연막(15)을 형성한다. 층간절연막(15)은 게이트 패턴(12) 사이를 충분히 매립하도록 게이트 패턴(12)의 높이보다 높게 형성할 수 있다. 또한, 층간절연막(15)은 상부층과의 층간 절연 역할을 하기 위한 것으로, 산화막으로 형성할 수 있다.
이어서, 층간절연막(15) 상에 마스크 패턴(16)을 형성한다. 마스크 패턴(16)은 층간절연막(15) 상에 감광막을 코팅하고, 노광 및 현상으로 콘택홀 예정지역이 오픈되도록 패터닝하여 형성할 수 있다. 또한, 식각마진을 확보하기 위해 하드마스크층을 추가로 형성할 수 있으며, 감광막의 노광공정에서 반사방지를 위해 반사방지막을 형성할 수 있다.
도 1b에 도시된 바와 같이, 마스크 패턴(16)을 식각장벽으로 층간절연막(15)을 선택적으로 식각하여, 게이트 패턴(12) 사이의 에피택셜층(14)을 오픈시키는 콘택홀(17)을 형성한다.
층간절연막(15)은 자기정렬 콘택 식각 방법으로 식각하며, 산화막 식각가스를 이용하여 식각한다.
자기정렬 콘택 식각시 도 1a에서 에피택셜층(14)을 일부두께로 미리 형성하였기 때문에 식각타겟이 에피택셜층(14)의 두께만큼 줄어들게 되어, 식각마진이 확보된다. 따라서, 콘택홀(17)의 오픈불량 및 자기정렬 콘택 패일(Self Align Contact Fail)을 방지할 수 있다.
도 1c에 도시된 바와 같이, 에피택셜층(14A)을 중심부의 저면이 양측부의 저면보다 낮도록 식각한다. 이를 위해, 에피택셜층(14A)에 측면(Lateral) 식각을 진행하는 것이 바람직하다.
측면 식각은 100mTorr∼500mTorr의 압력과 500Ｗ∼700Ｗ의 파워를 인가하여 진행하며, 층간절연막(15)의 손실을 방지하기 위해 실리콘 식각가스를 이용하여 진 행한다. 바람직하게는 CF4와 O2의 혼합가스를 사용하여 진행하며, 이때 CF4와 O2가스는 각각 100sccm∼500sccm의 유량을 사용한다.
측면 식각을 통해 에피택셜층(14A)은 도 1b의 평탄한 표면이 아닌 중심부의 저면이 양측부의 저면보다 낮은 식각면을 갖게 된다. 따라서, 평탄한 표면과 비교하여 표면적이 증가된다.
도 1d에 도시된 바와 같이, 에피택셜층(14A) 상에 콘택홀(17)을 매립하는 도전물질(18)을 형성한다.
구체적으로, 에피택셜층(14A) 상에 콘택홀(17)을 충분히 매립하도록 적어도 층간절연막(15)의 높이보다 높게 도전물질(18)을 형성한 후, 층간절연막(15)의 표면이 드러나는 타겟으로 식각 및 연마하여 랜딩 플러그 콘택(Landing Plug Contact)을 형성한다.
위와 같이, 에피택셜층(14A)을 중심부의 저면이 양측부의 저면보다 낮은 식각면을 갖도록 식각하면, 에피택셜층(14A)의 표면적 증가에 따라 도전물질(18)과의 접촉 면적 역시 증가되어 콘택 저항이 개선된다.
도 2a 및 도 2b는 비교예와 본 발명의 실시예를 비교하기 위한 TEM사진이다.
도 2a와 도 2b를 비교하면, 평탄한 표면을 갖는 도 2a에 비하여 중심부의 저면이 양측부의 저면보다 낮은 식각면을 갖는 도 2b의 표면적이 더 넓음을 확인할 수 있다.
한편, 본 발명의 실시예에서는 게이트 패턴 및 랜딩 플러그 콘택 제조 방법에 대해 설명하였으나, 본 발명은 게이트 패턴 외에 비트라인 등의 자기정렬 콘택 식각을 이용하는 모든 콘택 제조 방법에 적용될 수 있다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 2a 및 도 2b는 비교예와 본 발명의 실시예를 비교하기 위한 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 게이트 패턴
13 : 보호막 14 : 에피택셜층
15 : 층간절연막 16 : 감광막 패턴
17 : 콘택홀 18 : 랜딩 플러그 콘택

Claims (8)

  1. 기판 상부에 콘택홀 아래에서 표면이 일정 곡률을 갖는 패드층을 형성하는 단계; 및
    상기 패드층 상에 콘택홀을 매립하는 플러그물질을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 일정 곡률을 갖는 패드층을 형성하는 단계는,
    상기 기판 상부에 복수개의 도전패턴을 형성하는 단계;
    상기 도전패턴 사이의 기판 상에 상기 패드층으로서 에피택셜층을 형성하는 단계;
    상기 에피택셜층 상에 상기 도전 패턴의 사이를 매립하는 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 도전 패턴 사이의 상기 에피택셜층을 오픈시키는 콘택홀을 형성하는 단계; 및
    상기 에피택셜층을 등방성식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 에피택셜층은 에피택셜실리콘을 포함하는 반도체 장치 제조 방법.
  4. 제2항에 있어서,
    상기 에피택셜층을 등방성식각하는 단계는,
    100mTorr∼500mTorr의 압력과 500Ｗ∼700Ｗ의 파워를 인가하여 진행하는 반도체 장치 제조 방법.
  5. 제3항에 있어서,
    상기 에피택셜층을 등방성식각하는 단계는,
    상기 층간절연막과 선택비를 갖는 조건으로 진행하는 반도체 장치 제조 방법.
  6. 제5항에 있어서,
    상기 에피택셜층을 등방성식각하는 단계는,
    CF4와 O2의 혼합가스를 사용하여 진행하는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 에피택셜층은 선택적 에피택셜 성장(Selective Epitaxial Growth)법으로 형성하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 도전패턴은,
    게이트 패턴 또는 비트라인을 포함하는 반도체 장치 제조 방법.
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