KR100643567B1 - 반도체 메모리 소자의 랜딩 플러그 콘택 형성 방법 - Google Patents

반도체 메모리 소자의 랜딩 플러그 콘택 형성 방법 Download PDF

Info

Publication number
KR100643567B1
KR100643567B1 KR1020040050183A KR20040050183A KR100643567B1 KR 100643567 B1 KR100643567 B1 KR 100643567B1 KR 1020040050183 A KR1020040050183 A KR 1020040050183A KR 20040050183 A KR20040050183 A KR 20040050183A KR 100643567 B1 KR100643567 B1 KR 100643567B1
Authority
KR
South Korea
Prior art keywords
etching
etchant
forming
oxide film
film
Prior art date
Application number
KR1020040050183A
Other languages
English (en)
Other versions
KR20060001147A (ko
Inventor
이남재
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040050183A priority Critical patent/KR100643567B1/ko
Publication of KR20060001147A publication Critical patent/KR20060001147A/ko
Application granted granted Critical
Publication of KR100643567B1 publication Critical patent/KR100643567B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Abstract

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 소자에서 랜딩 플러그 콘택(Landing Plug Contact) 형성을 위한 스페이서 질화막과 게이트 산화막의 식각시 별도의 공정조건(recipe) 으로 식각을 하여 과도식각(overetch)에 의한 스페이서 질화막과 기판의 식각 손상 및 침식을 줄이기 위한 방법에 관한 것이다. 이 방법은 실리콘기판에 게이트 산화막을 형성하는 단계와 게이트 산화막에 도전체 패턴 및 하드 마스크를 형성하는 단계와, 스페이서 산화막 및 스페이서 질화막을 형성하는 단계와, 결과물 전면에 층간 절연막을 형성하는 단계와, 층간 절연막에 랜딩 플러그 콘택용 마스크를 형성하는 단계와, 식각제를 주입하여 상기 도전체 패턴 및 하드 마스크 질화막 사이에 콘택홀을 형성하되, 상기 게이트 산화막이 드러나기 이전까지 식각하는 단계 및 게이트 산화막에 상기 식각제에 카본 부하 식각제를 부가 주입하여 상기 기판이 드러날 때까지 식각하는 단계를 포함하여 이루어 진다.
LPC (Landing Plug Contact), SAC (Self Align Contact), 과도 식각, 카본 부하 식각 가스

Description

반도체 메모리 소자의 랜딩 플러그 콘택 형성 방법{Method for fabricating of Landing Plug Contact}
도 1a 내지 도 1c 는 종래기술에 의한 반도체 장치의 랜딩 플러그 콘택 제조 방법을 설명하기 위한 공정 순서도.
도 2a 내지 도 2d 는 본 발명의 일 실시예에 따른 반도체 장치의 랜딩 플러그 콘택 제조 방법을 설명하기 위한 공정 순서도.
* 도면의 주요 부분에 대한 설명
31 : 기판 32 : 필드 산화막
33 : 게이트 산화막 34 : 폴리 실리콘
35 : 텅스텐/텅스텐 실리사이드 36 : 하드마스크 질화막
37 : 스페이서 산화막 38 : 스페이서 질화막
39 : 층간 절연막 40 : LPC 용 마스크
41 : 랜딩 플러그 콘택 홀
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 소자에서 랜딩 플러그 콘택(Landing Plug Contact : LPC) 형성을 위한 스페이서 질화막과 게이트 산화막의 식각시 별도의 공정조건(recipe) 으로 식각을 하여 과도식각(overetch)에 의한 스페이서 질화막과 기판의 식각 손상 및 침식을 줄이기 위한 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 메모리 셀 크기가 점점 감소되면서 워드 라인 또는 비트 라인 사이의 콘택/플러그 마진(margin)이 점차 작아지고 있다. 이러한 콘택 마진을 높이기 위한 방안으로서, 널리 알려진 자기 정렬 콘택(Self Align Contact : 이하 SAC 라고 함) 제조 기술이 있다. 이는 주변구조물의 단차를 이용하여 콘택홀을 형성하는 것으로, 주변 구조물의 높이와 콘택홀이 형성될 절연물질의 두께 및 식각방법 등에 의해 다양한 크기의 콘택홀을 얻을 수 있기 때문에 고집적화에 의해 미세화된 반도체 장치의 실현에 적합한 방법으로 사용된다.
도 1a 내지 도 1c 는 종래기술에 의한 반도체 장치의 랜딩 플러그 콘택 제조 방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 종래 SAC 방식에 의한 랜딩 플러그 콘택 제조 방법은 다음과 같다.
먼저 도 1a 에 도시된 바와 같이, 실리콘기판(11)에 소자 분리막(12)을 형성하고, 실리콘기판(11) 상부에 게이트 산화막(13)을 형성한다. 그리고 게이트 산화막(13)의 상부에 게이트패턴으로서 폴리실리콘(14), 텅스텐/텅스텐 실리사이드(15) 및 하드 마스크 질화막(16)을 형성한다.
이어서, 게이트패턴이 형성된 기판 전체구조 상부 표면을 따라 산화막(17)과 질화막(18)을 형성한다. 산화막 및 질화막을 형성하기 이전 또는 이후에 소스/드레인 영역을 형성하기 위한 소스/드레인 이온주입이 이루어진다.
계속해서, 상기 결과물 전면에 층간 절연막(19)를 증착하고, 열공정에 의한 절연막의 플로우(flow) 또는 화학적기계적 연마공정(Chemical Mecahnical Polishing)을 통해 층간 절연막(19) 표면을 평탄화 한다.
그 다음 도 1b 에 도시된 바와 같이, 평탄화된 층간 절연막(19) 상부에 랜딩 플러그 콘택용 마스크(20)을 형성하고, 도 1c 에 도시된 바와 같이, 마스크 패턴에 의해 드러난 층간 절연막(19), 질화막(18) 및 산화막(17, 13)을 식각해서 랜딩 플러그 콘택홀(21)을 형성한다.
이때, 산화막(13)을 식각하기 위한 공정에서 과도식각(Overetch) 형태를 사용하는데 도 1c 의 A 부분과 B 부분에서 보여지듯이 질화막(18), 산화막(17) 및 기판(11) 에서 식각이 과도하게 일어나서 손상이 발생하게 된다.
이와 같이 종래 기술의 랜딩 플러그 콘택 형성을 위한 SAC 식각 공정은 질화막(18) 및 산화막(17, 13) 식각 공정시 CHF3/CF4 와 O2을 조합한 동일한 식각제(Etchant)를 사용하여 동일한 식각 조건으로 진행하고 있고, 이에 의해 과도식각시에 CHF3 또는 CF4의 식각제에 의해 기판(11)의 식각 손실(Loss)이 증가하여 리프레 쉬 특성이 저하된다.
그리고 과도식각의 진행시 질화막(18)의 식각이 많아지면서 랜딩 플러그 콘택 홀이 넓어지므로 워드라인의 상측벽 구조물의 숄더 마진(Shoulder Margin) 확보가 어렵게 되는 문제점이 있다. 또한 식각이 과도하게 일어나서 금속성인 텅스텐/텅스텐 실리사이드(15) 부분이 드러나게 되면 도면에는 도시하지 않았으나 이후 공정인 플러그용 도전막을 증착 매립시 텅스텐/텅스텐 실리사이드부(15)와 도전막간에 절연이 되지 않는 브릿지(Bridge) 현상이 일어나게 되며, 스페이서부(17,18)가 과도하게 식각이 일어나서 소자 전체적으로 스페이서부(17,18)가 균일하게 형성되지 못하는 단점이 발생하게 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, SAC 식각 공정시 산화막은 식각율이 높고, 질화막은 식각율이 낮은 특성을 이용하여 질화막의 식각에는 식각제로 CHF3/CF4 와 O2 및 Ar을 조합한 식각가스를 사용하고, 산화막의 식각에는 식각제로 상기 식각가스에 카본이 다량 함유된 카본 부하 식각가스(Carbon Rich Etchant)를 추가한 식각제로 식각을 하여서 하부구조물을 보호할 수 있고, 또한 산화막의 식각시에 기판의 식각 손실을 최소화 하는 반도체소자 제조 방법을 제공하는데 그 목적이 있다.
상기 과제를 달성하기 위한 본 발명은, 실리콘기판에 산화막을 형성하는 단계; 상기 산화막 상에 SAC의 식각베리어로서 질화막을 형성하는 단계; 상기 질화막을 상기 산화막이 드러나기 이전까지 제1식각제를사용하여 식각하는 단계; 및 상기 식각제에 카본 부하 식각제를 부가 주입하여 상기 산화막 및 상기 기판의 일부 표면을 과도식각하는 단계를 포함한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 2a 내지 도 2d 는 본 발명에 의한 반도체 장치의 랜딩 플러그 콘택 제조 방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 SAC 방식에 의한 랜딩 플러그 콘택 제조 방법은 다음과 같다.
먼저 도 2a 에 도시한 바와 같이, 실리콘기판(31)에 소자 분리막(32)을 형성하고, 게이트 산화막(33)을 형성한다. 그리고 게이트 산화막(33)의 상부에 게이트패턴으로서 폴리실리콘(34), 텅스텐/텅스텐 실리사이드(35) 및 하드 마스크 질화막(36)을 형성한다.
이어서, 전체구조상에 산화막(37)과 질화막(38)을 추가 형성한다. 이 과정에 소스/드레인영역도 형성된다.
이어서, 결과물 전면에 층간 절연막(39)를 증착하고, 열공정에 의한 절연막의 플로우(flow) 또는 화학적기계적 연마공정(Chemical Mecahnical Polishing)을 통해 층간 절연막(39) 표면을 평탄화 한다.
이어서, 도 2b 에 도시된 바와 같이, 평탄화된 층간 절연막(39) 상부에 랜딩 플러그 콘택용 마스크(40)을 형성한다.
이어서, 도 2c 및 도 2d는 본 발명에 따른 SAC 식각에 의해 콘택홀(41)이 형성된 상태로서, 종래에는 SAC의 식각베리어로 사용되는 질화막(38)과 그 하부의 산화막(37, 33)이 동일한 식각제를 사용하여 식각이 이루어짐에 반해, 본 발명에서는 산화막(33)의 식각 공정시에는 질화막(38) 식각시 사용한 식각제에 카본 부하 식각제를 추가한 식각제를 사용하는 것을 그 특징으로 하고 있다. 즉, 도 2c 및 도 2d의 과정에 도시된 바와 같이 각각 식각제를 달리 사용한다.
구체적으로, 질화막(38)은 산화막(37, 33)이 드러나기 이전까지 식각 가스로서 CHF3 또는 CF4 를 사용하여 식각한다.
그리고 다음 단계로 산화막(37, 33)의 식각시에는 상기 식각제에 카본 부하 식각제를 추가하여 식각을 한다. 카본 부하 식각제로는 C4F8, C5F8 , C4F6 등이 있는데, 본 상세한 설명에서는 C4F8 을 예로 들어 설명하겠다.
산화막(33)이 드러난 시점에서의 종래의 과도식각 조건과 본 발명에서의 과도식각 조건을 각각 화학반응식으로 알아보면 다음과 같다.
Figure 112004028793311-pat00001
종래의 과도식각시의 화학 반응식
- 산화막 : SiO2 (식각대상) + CHF3/CF4 (식각제) + O2 + A r
Figure 112004028793311-pat00002
SiF4 + CO2/CO + H2O/H2/O2 + Ar
- 실리콘기판 : Si (식각대상) + CHF3/CF4 (식각제) + O2 + Ar
Figure 112004028793311-pat00003
SiF4 + CO2/CO + H2O/H2/O2 + Ar
Figure 112004028793311-pat00004
본 발명의 과도식각시의 화학 반응식
- 산화막 : SiO2 (식각대상) + CHF3/CF4 (식각제) + O2 + A r + C4F8
Figure 112004028793311-pat00005
SiF4 + CO2/CO + H2O/H2 + Ar
- 실리콘기판 : Si (식각대상) + CHF3/CF4 (식각제) + O2 + Ar + C4F8
Figure 112006065195040-pat00006
SiF4 + CO2/CO + H2O/H2 + Ar + SiCxFy (카본성 폴리머)
상기 화학식을 보면, 화학식2에서 본 발명의 과도식각시 추가된 카본 부하 식각제에 의한 화학반응으로 카본성 폴리머가 생성이 되는데, 상기 카본성 폴리머는 과도식각시에 기판(31)의 식각반응을 방해하여 기판 손실을 최소화 하는 기능을 한다. 화학식1 의 CHF3 또는 CF4 식각제에 의한 화학 반응에 의해서도 카본성 폴리머가 생성이 되기는 하지만 미량만이 생성되어 과도식각에 따른 기판 손실이 증가하였다.
그러나, 화학식2 의 본 발명의 조건에서는 C4F8 이라는 카본 부하 식각가스를 추가하여 산화막(33)에의 식각 반응은 정상적으로 진행이 되고, 실리콘 기판(31)에서의 식각시에는 표면에 SiCxFy 형태의 카본성 폴리머가 생성되어 기판의 식각 반응을 방해하므로, 실리콘 기판의 손실(Loss)을 최소로 줄일 수 있다.
참고로, 산화막(33)의 식각 반응시에는 미량의 O2 만으로 완전 반응하여 식각되어서 화학반응식에는 O2 의 기재를 하지 않았다.
따라서, 도 2d의 A' 부분에서 보듯이 숄더 마진의 확보가 가능하고, 도 2d B' 부분에서 보이듯 카본성 폴리머로 인해 기판(31)의 손실이 줄어들게 된다.
본 발명의 조건에 따라 공정을 진행하게 되면 상기 기판(31)의 손실량은 100Å 미만이 되고 과도식각에 따른 기판의 손실량이 일정하게 유지되므로 반도체 메모리 소자의 리플레쉬 개선이 가능하게 된다.
이상에서 설명한 본 발명의 실시예는 게이트패턴 측벽에 형성되는 랜딩플러 그 형성에서 SAC 공정이 진행될때에 대한 설명으로서, 이 이외에 비트라인 측벽에 SAC 공정을 실시하는 경우 등에도 본 발명은 응용될 수 있다.
즉, 기판 상에 산화막이 형성되고, 상기 산화막 상에 SAC의 식각베리어로서 질화막이 형성된 다음, 상기 질화막과 상기 산화막을 연속적으로 식각하여야 하는 모든 공정에 본 발명의 적용이 가능하다.
이상에서 상세히 설명한 바와 같이 본 발명은 기판의 손실이 최소화 되고 과도식각에 따른 기판 손실이 일정하게 되어 소자의 리플레쉬 개선의 효과를 가지며, 또한 과도식각시 구조물의 손실량을 최소화함으로써 숄더 마진을 확보하여 브릿지 발생을 억제한다.
또한, 스페이서의 손실량이 최소화 되어 소자 전체의 스페이서 두께가 균일하게 형성할 수 있게 되는 효과를 가진다.
그리고, 공정 장치의 변경없이 동일 장치에서 식각 조건만을 변경하여 산화막 및 기판의 과도식각을 행하므로 추가되는 비용을 절감할 수 있는 효과가 있다.

Claims (3)

  1. 삭제
  2. 실리콘기판에 산화막을 형성하는 단계;
    상기 산화막 상에 SAC의 식각베리어로서 질화막을 형성하는 단계;
    상기 질화막을 상기 산화막이 드러나기 이전까지 제1식각제를 사용하여 식각하는 단계; 및
    상기 제1식각제에 카본 부하 제2식각제를 부가 주입하여 상기 산화막 및 상기 기판의 일부 표면을 과도식각하는 단계를 포함하며,
    상기 제1식각제는 CHF3 또는 CF4 이며, 상기 카본 부하 제2식각제는 C4F8, C5F8, 및 C4F6 중에서 선택된 어느하나인 것을 특징으로 하는 반도체소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 카본 부하 식각제의 주입량은 3 ~ 20 SCCM 으로 하는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1020040050183A 2004-06-30 2004-06-30 반도체 메모리 소자의 랜딩 플러그 콘택 형성 방법 KR100643567B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040050183A KR100643567B1 (ko) 2004-06-30 2004-06-30 반도체 메모리 소자의 랜딩 플러그 콘택 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040050183A KR100643567B1 (ko) 2004-06-30 2004-06-30 반도체 메모리 소자의 랜딩 플러그 콘택 형성 방법

Publications (2)

Publication Number Publication Date
KR20060001147A KR20060001147A (ko) 2006-01-06
KR100643567B1 true KR100643567B1 (ko) 2006-11-10

Family

ID=37104334

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040050183A KR100643567B1 (ko) 2004-06-30 2004-06-30 반도체 메모리 소자의 랜딩 플러그 콘택 형성 방법

Country Status (1)

Country Link
KR (1) KR100643567B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771808B1 (ko) 2006-07-05 2007-10-30 주식회사 하이닉스반도체 Ｓｏｎｏｓ 구조를 갖는 플래시 메모리 소자 및 그것의제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000036491A (ja) * 1998-05-15 2000-02-02 Fujitsu Ltd 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000036491A (ja) * 1998-05-15 2000-02-02 Fujitsu Ltd 半導体装置の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
12036491 *

Also Published As

Publication number Publication date
KR20060001147A (ko) 2006-01-06

Similar Documents

Publication Publication Date Title
JP2000049222A (ja) 半導体装置の製造方法及び半導体装置
KR20080060376A (ko) 반도체 소자의 제조방법
KR100772681B1 (ko) 반도체 소자의 스토리지노드콘택홀 형성 방법
US6660652B2 (en) Method for fabricating semiconductor device
KR100824995B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조 방법
US7371636B2 (en) Method for fabricating storage node contact hole of semiconductor device
KR100643567B1 (ko) 반도체 메모리 소자의 랜딩 플러그 콘택 형성 방법
KR100780629B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조 방법
US7332391B2 (en) Method for forming storage node contacts in semiconductor device
US7205242B2 (en) Method for forming isolation layer in semiconductor device
KR100680948B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
JP3523048B2 (ja) 半導体装置の製造方法及び半導体装置
KR100596277B1 (ko) 반도체 소자 및 그의 절연막 형성 방법
KR100326260B1 (ko) 다단계 식각을 사용한 반도체 소자의 전도라인 형성방법
KR100307968B1 (ko) 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법
KR100811258B1 (ko) 텅스텐실리사이드 게이트구조를 갖는 반도체소자의제조방법
KR100477827B1 (ko) 게이트와 플러그간의 축전용량을 감소시킨 반도체 소자의제조방법
KR100925026B1 (ko) 반도체 소자 제조방법
KR100745058B1 (ko) 반도체 소자의 셀프 얼라인 콘택홀 형성방법
KR100431815B1 (ko) 반도체소자의 제조방법
KR20030002623A (ko) 다마신 공정을 이용한 반도체 소자의 제조방법
KR100745051B1 (ko) 반도체 소자의 콘택 형성방법
KR100780614B1 (ko) 반도체 소자 제조방법
KR100792372B1 (ko) 반도체 소자 제조 방법
CN115528030A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee