KR100326260B1 - 다단계 식각을 사용한 반도체 소자의 전도라인 형성방법 - Google Patents
다단계 식각을 사용한 반도체 소자의 전도라인 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 기술에 관한 것으로, 반도체 소자 제조 공정 중 폴리실리콘 또는 폴리사이드 구조의 전도라인 패터닝 공정에 관한 것이며, 폴리실리콘(또는 폴리사이드) 구조의 전도라인 사이의 간극에서 후속 층간절연막의 보이드를 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명은 폴리실리콘(또는 폴리사이드)/마스크 절연막 구조의 전도라인 식각시 식각 프로파일(Etch Profile)이 84°∼88° 정도로 포지티브(Positive)하게 경사지도록 형성함으로써 후속 층간절연막 형성시 전도라인 사이의 간극에서 우수한 갭-필링 특성을 확보하고 보이드의 발생을 방지한다. 포지티브하게 경사진 전도라인의 식각 프로파일을 얻기 위해 본 발명에서는 폴리실리콘(또는 폴리사이드) 식각시 그 측벽에 폴리머가 패시베이션(passivation) 되도록 하여 폴리실리콘(또는 폴리사이드) 두께의 20%∼50%까지 경사지게 식각하고, 이후 통상의 버티컬(vertical) 식각 조건으로 식각을 수행하여 폴리실리콘(또는 폴리사이드)이 전체적으로 84°∼88°정도로 경사를 가지도록 한다
Description
본 발명은 반도체 기술에 관한 것으로, 반도체 소자 제조 공정 중 폴리실리콘이나 폴리사이드 구조를 사용한 전도라인 패터닝 공정에 관한 것이다.
통상적으로, 반도체 소자의 게이트 전극(워드라인), 비트라인과 같은 전도라인은 도핑된 폴리실리콘막이나 폴리실리콘/실리사이드 적층 구조인 폴리사이드 구조로 형성하고 있다.
첨부된 도면 도 1a 및 도 1b는 종래기술에 따른 반도체 소자 제조 공정도로서, 이하 이를 참조하여 종래기술을 살펴본다.
도 1a는 종래기술에 따라 실리콘 기판(10) 상에 게이트 산화막(11) 및 폴리실리콘 게이트 전극(12)이 형성된 상태에서 층간절연막(14)이 형성된 상태를 나타내고 있다. 이때, 폴리실리콘 게이트 전극(12)을 패터닝하기 위해서 통상적으로 마스크 절연막(13)이 사용된다. 마스크 절연막(13)은 자기정렬 콘택 형성을 위해서도 거의 필수적으로 사용되고 있는데, 이러한 마스크 절연막(13)의 사용은 게이트 구조의 단차비(a/b)를 증가시켜 후속 층간절연막(14)의 갭-필링(gap-filling) 특성을 저하시켜 게이트 사이의 간극을 효과적으로 매립할 수 없게 만드는 요인이 되고 있다. 이와 같은 층간절연막(14)의 갭-필링 특성의 저하는 보이드(A)를 유발하게 되고, 도 1b에 도시된 바와 같이 콘택홀 형성을 위한 후속 층간절연막(14) 식각시 보이드(A)가 발생된 부분의 콘택 바텀에 레지듀(Residue)(B)가 잔류하게 되는 원인이 된다. 이러한 레지듀(B)는 콘택 저항을 증가시키는 문제를 유발하게 된다. 또한, 보이드(A) 부분에 콘택이 형성되지 않는 경우에도 보이드(A)를 통한 브릿지(Bridge)가 발생할 우려가 있다.
본 발명은 폴리실리콘(또는 폴리사이드) 구조의 전도라인 사이의 간극에서후속 층간절연막의 보이드를 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자 제조 공정도.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 게이트 전극 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 게이트 산화막
22 : 폴리실리콘막 23 : 마스크 절연막
24 : 포토레지스트 패턴 25 : 폴리머
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자 제조방법은, 소정의 하부층이 형성된 기판 상에 폴리실리콘막을 포함하는 전도층 및 마스크 절연막을 형성하는 제1 단계; 상기 마스크 절연막 상에 전도라인 형성용 포토레지스트 패턴을 형성하는 제2 단계; 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 마스크 절연막을 선택 식각하는 제3 단계; 상기 제3 단계 수행 후 노출된 상기 전도층의 일부를 선택 식각하되, 식각되는 상기 전도층의 측벽에 폴리머가 패시베이션되어 경사 식각이 이루어지도록 하는 제4 단계; 잔류하는 상기 포토레지스트 패턴 및 상기 폴리머를 제거하는 제5 단계; 및 상기 마스크 절연막을 식각 마스크로 사용하여 상기 전도층의 나머지 부분을 버티컬 식각하는 제6 단계를 포함하여 이루어진다.
즉, 본 발명은 폴리실리콘(또는 폴리사이드)/마스크 절연막 구조의 전도라인 식각시 식각 프로파일(Etch Profile)이 84°∼88° 정도로 포지티브(Positive)하게 경사지도록 형성함으로써 후속 층간절연막 형성시 전도라인 사이의 간극에서 우수한 갭-필링 특성을 확보하고 보이드의 발생을 방지한다. 포지티브하게 경사진 전도라인의 식각 프로파일을 얻기 위해 본 발명에서는 폴리실리콘(또는 폴리사이드) 식각시 그 측벽에 폴리머가 패시베이션(passivation) 되도록 하여 폴리실리콘(또는폴리사이드) 두께의 20%∼50%까지 경사지게 식각하고, 이후 통상의 버티컬(vertical) 식각 조건으로 식각을 수행하여 폴리실리콘(또는 폴리사이드)이 전체적으로 84°∼88°정도로 경사를 가지도록 한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 게이트 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 공정은 우선, 도 2a에 도시된 바와 같이 게이트 산화막(21)이 형성된 실리콘 기판(20) 상에 게이트 전극(워드라인)용 폴리실리콘막(22) 및 마스크 절연막(23)을 차례로 증착하고, 게이트 전극 형성을 위한 포토레지스트 패턴(24)을 형성한 다음 이를 식각 마스크로 사용하여 마스크 절연막(23)을 선택 식각한다. 이때, CF4/Ar, CF4/CHF3/Ar, CF4/Ar/O2, CF4/CHF3/Ar/O2와 같은 CF계 가스 또는 CF계 가스 + O2가스를 이용하여 버티컬 에치를 실시한다.
다음으로, 도 2b에 도시된 바와 같이 후속 공정으로 Cl2/HBr/O2, Cl2/HBr/CHF3, Cl2/O2와 같은 혼합가스를 사용하여 하부층인 폴리실리콘막(22) 두께의 20∼50%까지 식각한다. 이때, 식각된 폴리실리콘막(22)의 측벽에 폴리머(Polymer)(25)가 패시베이션되도록 하여 경사진 측벽 프로파일을 얻는다. 여기서 폴리머(25)는 포토레지스트 패턴(24) 크기의 20∼40% 정도의 마스크 확장 효과를 가져온다.
계속하여, 도 2c에 도시된 바와 같이 연속 공정으로 O2가스 또는 O2/CF4가스를 사용하여 잔류하는 포토레지스트 패턴(24) 및 폴리머(25)를 제거한다.
이어서, 도 2d에 도시된 바와 같이 연속 공정으로 Cl2/HBr/O2, Cl2/O2등의 혼합가스를 사용하며, 마스크 절연막(23)을 식각 마스크로 사용하여 나머지 두께의 폴리실리콘막(22)을 버티컬 식각한다. 이때, 과도 식각을 고려한 정도로 식각할 경우, 도시된 바와 같이 84°∼88°의 식각 프로파일을 얻을 수 있다. 또한, 식각 프로파일의 각도 및 바텀 CD(critical dimension)는 과도식각의 정도에 따라 제어할 수 있다.
이상의 공정을 진행하게 되면, 폴리실리콘(또는 폴리사이드) 구조의 게이트 전극(워드라인) 또는 비트라인을 84°∼88° 정도 경사진 프로파일로 패터닝할 수 있으며, 이에 따라 후속 층간절연막 형성 공정시 층간절연막의 갭-필링 특성을 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 고집적 소자의 게이트 전극(워드라인) 또는 비트라인의 식각 프로파일을 최적화하여 후속 층간절연막의 갭-필링 특성을 향상시키는 효과가 있으며, 이에 따라 층간절연막의 보이드 발생 및 그에 의해 유발되는 레지듀를 방지하여 반도체 소자의 특성 개선 및 제조 수율 향상을 기대 할 수 있다.
Claims (8)
- 소정의 하부층이 형성된 기판 상에 폴리실리콘막을 포함하는 전도층 및 마스크 절연막을 형성하는 제1 단계;상기 마스크 절연막 상에 전도라인 형성용 포토레지스트 패턴을 형성하는 제2 단계;상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 마스크 절연막을 선택 식각하는 제3 단계;상기 제3 단계 수행 후 노출된 상기 전도층의 일부를 선택 식각하되, 식각되는 상기 전도층의 측벽에 폴리머가 패시베이션되어 경사 식각이 이루어지도록 하는 제4 단계;잔류하는 상기 포토레지스트 패턴 및 상기 폴리머를 제거하는 제5 단계; 및상기 마스크 절연막을 식각 마스크로 사용하여 상기 전도층의 나머지 부분을 버티컬 식각하는 제6 단계를 포함하여 이루어진 반도체 소자 제조방법.
- 제1항에 있어서,상기 전도층이,폴리실리콘막 단일층 또는 폴리실리콘막/실리사이드 적층 구조로 이루어진것을 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항 또는 제2항에 있어서,상기 제4 단계에서,상기 전도층 두께의 20∼50%를 식각하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항 또는 제2항에 있어서,상기 제4 단계에서,Cl2/HBr/O2, Cl2/HBr/CHF3, Cl2/O2혼합가스 중 어느 하나를 식각 소오스 가스로 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항 또는 제2항에 있어서,상기 제6 단계에서,Cl2/HBr/O2또는 Cl2/O2혼합가스를 소오스 가스로 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항 또는 제2항에 있어서,상기 제5 단계에서,O2가스 또는 O2/CF4가스를 사용하여 잔류하는 상기 포토레지스트 패턴 및 상기 폴리머를 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항 또는 제2항에 있어서,상기 제3 단계에서,CF4/Ar, CF4/CHF3/Ar, CF4/Ar/O2, CF4/CHF3/Ar/O2혼합가스 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항 또는 제2항에 있어서,상기 제6 단계를 마친 상기 전도층의 측벽 프로파일이,84°∼88°로 포지티브하게 경사진 것을 특징으로 하는 반도체 소자 제조방법.
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