KR100303997B1 - 금속 게이트전극 형성방법 - Google Patents
금속 게이트전극 형성방법 Download PDFInfo
- Publication number
- KR100303997B1 KR100303997B1 KR1019980059562A KR19980059562A KR100303997B1 KR 100303997 B1 KR100303997 B1 KR 100303997B1 KR 1019980059562 A KR1019980059562 A KR 1019980059562A KR 19980059562 A KR19980059562 A KR 19980059562A KR 100303997 B1 KR100303997 B1 KR 100303997B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- hard mask
- layer
- mask layer
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 56
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 32
- 239000002184 metal Substances 0.000 title claims abstract description 32
- 230000015572 biosynthetic process Effects 0.000 title description 2
- 239000010408 film Substances 0.000 claims abstract description 58
- 238000005530 etching Methods 0.000 claims abstract description 56
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 27
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 10
- 239000011737 fluorine Substances 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052801 chlorine Inorganic materials 0.000 claims abstract description 6
- 239000000460 chlorine Substances 0.000 claims abstract description 6
- 239000010409 thin film Substances 0.000 claims abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 229920000642 polymer Polymers 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 230000001052 transient effect Effects 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- -1 silicon oxide nitride Chemical class 0.000 claims 2
- 230000007547 defect Effects 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 4
- 239000006227 byproduct Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 74
- 238000000059 patterning Methods 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- LZQHZOIDAMYHSS-UHFFFAOYSA-N [F].[Ti] Chemical compound [F].[Ti] LZQHZOIDAMYHSS-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 금속 게이트전극 형성방법에 관한 것으로,
게이트전극용 금속박막이 증착된 적층구조 상부에 하드마스크층과 높은 식각선택비 차이를 갖는 텅스텐 실리사이드층을 형성하고 이를 식각정지층으로 하여 후속공정으로 텅스텐 실리사이드층 상부에 형성되는 하드마스크층을 게이트전극마스크를 이용하여 불소함유 식각가스로 식각하고 상기 텅스텐 실리사이드층과 게이트전극용 금속박막을 염소함유 식각가스로 식각한 다음, 도프드 다결정실리콘막을 식각함으로써 상기 게이트전극용 금속박막의 식각공정시 유발되는 식각부산물과 식각가스의 결합에 의한 패턴 불량을 방지하여 예정된 크기의 금속 게이트전극을 수직하고 균일하게 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 금속 게이트전극 형성방법에 관한 것으로, 특히 금속 게이트전극을 형성하기 위한 하드 마스크층의 식각공정에 있어서 예정된 크기의 균일한 하드 마스크층 패턴을 형성함으로써 이를 이용한 후속 식각공정으로 예정된 크기의 금속 게이트전극을 형성할 수 있도록 하는 기술에 관한 것이다.
일반적으로, 미세한 선폭을 갖는 워드라인의 패터닝공정시 후속공정인 자기정렬인 콘택 ( self aligned contact, 이하에서 SAC 이라 함 ) 공정의 마진을 확보하기 위하여 두께가 1500 - 5000 Å 인 하드마스크층을 적용하고 있다.
또한, 고집적화에 따른 0.15 ㎛ 이하의 라인/스페이스 ( line/space ) 로 인해 기존에 쓰이는 텅스텐 실리사이드층보다 저항이 작은 티타늄 실리사이드층이 적용되고 있는데, 티타늄 실리사이드의 게이트전극 라인 패터닝공정은 대표적으로 불소가스를 함유한 식각가스로 하드마스크층 식각공정과, 염소가스를 함유한 식각가스로 사용한 티타늄 실리사이드 식각공정으로 이루어 진다.
여기서, 하드 마스크층을 식각하는 공정은 단차를 극복하기 위한 과도식각시 티타늄 실리사이드의 계면에서 기존의 텅스텐 실리사이드의 경우와는 다른 금속계 폴리머가 다량 발생되고 있다.
이런 차이점은 식각공정후 발생되는 식각부산물, 폴리머의 성질과 관계가 있는데 하드마스크층 식각공정시 에천트 ( etchant ) 로 사용되는 불소 함유가스로 인한 티나늄 실리사이드의 티타늄과 텅스텐 실리사이드의 텅스텐 화합물의 녹는점, 끓는점 및 승화점의 차이로 설명이 된다.
그리고, 티타늄에 의한 폴리머의 발생은 라인 패터닝시 쇼트(short)성 패일(fail)이나 측벽(sidewall)과 프로파일(profile)에 좋지않은 영향을 끼치며 콘택홀 형성공정시 오픈 패일(open fail)을 유발할 수 있다.
도 1a 및 도 1b 는 종래기술에 따른 금속 게이트전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판(31) 상부에 게이트산화막(33), 도프드 다결정실리콘막(35), 티타늄 실리사이드층(37)이 순차적으로 증착된 반도체기판(31) 상부에 반사방지막인 실리콘산화질화막(39)과 질화막(41)의 적층구조로 하드마스크층을 형성한다.
그리고, 상기 하드마스크층 상부에 감광막패턴(43)을 형성한다. 이때, 상기 감광막패턴(43)은 전체표면상부에 감광막을 도포하고 이를 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 패터닝하여 형성한다. (도 1a)
그 다음에, 상기 감광막패턴(43)을 마스크로하여 상기 하드마스크층을 식각하여 패터닝한다.
이때, 상기 하드마스크층(13) 식각공정은 불소를 함유한 식각가스를 이용하여 실시하되, 단차를 완화시키기 위하여 50 퍼센트 이상 과도식각하여 실시한다.
그러나, 상기 실리콘산화질화막(39)의 측벽에 ⓐ 와 같이 티타늄-불소계의 폴리머가 유발되어 후속공정시 패턴 불량을 유발한다. (도 1b)
상기한 바와같이 종래기술에 따른 금속 게이트전극 형성방법은, 하드마스크층의 과도식각공정시 측벽에 폴리머를 유발시켜 후속공정으로 형성되는 게이트금 속의 패턴 불량을 발생시킴으로써 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 식각공정시 식각부산물에 의한 패턴 불량을 방지하며 수직하게 하층 마스크층을 형성할 수 있는 금속 게이트전극 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 금속 게이트전극 형성방법을 도시한 단면도.
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 금속 게이트전극 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31 : 반도체기판 13,33 : 게이트산화막
15,35 : 도프드 다결정실리콘막 17,37 : 티타늄 실리사이드층
19 : 텅스텐 실리사이드층 21,39 : 실리콘산화질화막
23,41 : 질화막 25,43 : 감광막패턴
ⓐ : 과도식각으로 인하여 폴리머가 유발되는 부분
이상의 목적을 달성하기 위해 본 발명에 따른 금속 게이트전극 형성방법은,
반도체기판 상에 게이트산화막, 도프드 다결정실리콘막 및 게이트전극용 금속박막인 티타늄 실리사이드층을 순차적으로 형성하는 공정과,
상기 티타늄 실리사이드층 상에 하드마스크층의 식각정지층인 텅스텐 실리사이드층을 형성하는 공정과,
상기 텅스텐 실리사이드층 상부에 하드마스크층을 형성하는 공정과,
상기 하드마스크층 상부에 게이트전극마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 마스크로하여 상기 하드마스크층을 불소함유된 식각가스로 식각하는 공정과,
상기 감광막패턴이나 하드마스크층을 마스크로하여 상기 텅스텐 실리사이드층과 티타늄 실리사이드층을 염소함유된 식각가스로 식각하는 공정과,
상기 하드마스크층을 마스크로하여 상기 도프드 다결정실리콘막을 식각하는 공정을 포함하는 것과,
상기 텅스텐 실리사이드층은 폴리머의 유발을 방지하기 위하여 100 - 600 Å 두께로 형성되는 것과,
상기 하드마스크층은 반사방지막인 실리콘산화질화막/질화막의 적층구조로 형성하는 것과,
상기 하드마스크층은 반사방지막인 실리콘산화질화막/산화막의 적층구조로 형성하되, 상기 실리콘산화질화막은 50 - 1000 Å 의 두께로 형성되고 상기 산화막이나 질화막은 100 - 2000 Å 두께로 형성되는 것과,
상기 하드마스크층은 실리콘산화질화막, 산화막 및 질화막 중에서 한가지로 형성되되, 상기 하드마스크층은 500 - 2000 Å 두께로 형성되는 것과,
상기 실리콘산화질화막은 반사방지막으로 사용되는 것과,
상기 하드마스크층 식각공정은, 하드마스크층과 텅스텐 실리사이드층의 식각선택비 차이가 3 - 10 인 조건으로 실시하는 것과,
상기 하드마스크층 식각공정은, 20 - 80 퍼센트의 과도식각이 수반되는 것을 특징으로 한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,
하드마스크층의 식각공정시 하드마스크층과 높은 식각선택비 차이를 갖는 텅스텐 실리사이드층을 하드마스크층 하부에 형성하고, 높은 식각선택비 차이를 이용하여 불소 함유된 식각가스로 하드마스크층을 식각한 다음, 후속공정으로 염소함유된 식각가스로 텅스텐 실리사이드와 게이트전극용 금속박막인 티타늄 실리사이드층을 식각함으로써 균일하고 수직한 예정된 크기의 금속 게이트전극을 형성하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 금속 게이트전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 비활성영역에 소자분리막(도시안됨)을 형성한다.
그리고, 전체표면상부에 게이트산화막(13), 도프드 다결정실리콘막(15), 티타늄 실리사이드층(17)이 순차적으로 증착된 반도체기판(11) 상부에 텅스텐 실리사이드층(19)을 형성하고 그 상부에 반사방지막인 실리콘산화질화막(21)과 질화막(23)의 적층구조로 하드마스크층을 형성한다.
이때, 상기 텅스텐 실리사이드층(19)은 상기 하드마스크층의 식각공정시 식각정지층으로 사용되며, 상기 식각공정시 티타늄과 불소계 폴리머가 유발되는 현상을 방지하기 위하여 100 - 600 Å 두께로 형성한다.
그리고, 상기 하드마스크층은 질화막(23) 대신에 산화막을 사용하여 실리콘산화질화막(21)과 산화막의 적층구조로 형성할 수도 있으며, 실리콘산화질화막(21)은 50 - 1000 Å 두께로 형성하고 산화막이나 질화막(23)은 100 - 2000 Å 두께로 형성한다.
또한, 상기 하드마스크층은 산화막, 질화막 또는 실리콘산화질화막의 단일층으로 형성할 수도 있으며, 후속 SAC 공정을 위하여 각각의 두께를 500 - 2000 Å 으로 한다.
그 다음, 상기 하드마스크층 상부에 감광막패턴(25)을 형성한다. 이때, 상기 감광막패턴(25)은 전체표면상부에 감광막을 도포하고 이를 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 패터닝하여 형성한다. (도 2a)
그 다음에, 상기 감광막패턴(25)을 마스크로하여 상기 하드마스크층을 식각하여 패터닝하되, 하부층 패터닝의 단차에 의한 식각 잔유물 발생을 방지하기 위하여 20 - 80 퍼센트의 과도식각을 수반한다.
이때, 상기 하드마스크층 식각공정은 불소를 함유한 식각가스를 이용하여 실시하되, 상기 텅스텐 실리사이드층(19)과의 식각선택비 차이가 3 - 10 정도가 되도록 실시함으로써 상기 텅스텐 실리사이드층(19)을 식각정지층을 사용한다. (도 2b)
그 다음에, 상기 감광막패턴(25)을 제거하거나 제거하지 않은 상태로 텅스텐 실리사이드층(15) 및 티타늄 실리사이드층(17)을 염소가 함유된 식각가스를 이용하여 식각한다.
그고, 도프드 다결정실리콘막(15)을 식각하고 남아 있는 감광막패턴(25)을 제거한다. (도 2c)
이상에서 설명한 바와같이 본 발명에 따른 금속 게이트전극 형성방법은, 하드마스크층 하부에 높은 식각선택비 차이를 갖는 텅스텐 실리사이드층을 형성하고 상기 하드마스크층을 불소함유된 식각가스를 이용하여 식각하되, 텅스텐 실리사이드층을 식각정지층으로 하여 실시한 다음, 상기 텅스텐 실리사이드층과 티타늄 실리사이드층을 염소함유된 식각가스로 식각하여 예정된 크기의 패턴크기를 수직하고 균일하게 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과가 있다.
Claims (11)
- 반도체기판 상에 게이트산화막, 도프드 다결정실리콘막 및 게이트전극용 금속박막인 티타늄 실리사이드층을 순차적으로 형성하는 공정과,상기 티타늄 실리사이드층 상에 하드마스크층의 식각정지층인 텅스텐 실리사이드층을 형성하는 공정과,상기 텅스텐 실리사이드층 상부에 하드마스크층을 형성하는 공정과,상기 하드마스크층 상부에 게이트전극마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과,상기 감광막패턴을 마스크로하여 상기 하드마스크층을 불소함유된 식각가스로 식각하는 공정과,상기 감광막패턴이나 하드마스크층을 마스크로하여 상기 텅스텐 실리사이드층과 티타늄 실리사이드층을 염소함유된 식각가스로 식각하는 공정과,상기 하드마스크층을 마스크로하여 상기 도프드 다결정실리콘막을 식각하는 공정을 포함하는 금속 게이트전극 형성방법.
- 제 1 항에 있어서,상기 텅스텐 실리사이드층은 폴리머의 유발을 방지하기 위하여 100 - 600 Å 두께로 형성되는 것을 특징으로하는 금속 게이트전극 형성방법.
- 제 1 항에 있어서,상기 하드마스크층은 반사방지막인 실리콘산화질화막/질화막의 적층구조로 형성하는 것을 특징으로하는 금속 게이트전극 형성방법.
- 제 1 항에 있어서,상기 하드마스크층은 반사방지막인 실리콘산화질화막/산화막의 적층구조로 형성하는 것을 특징으로하는 금속 게이트전극 형성방법.
- 제 1 항, 제 3 항 또는 제 4 항에 있어서,상기 실리콘산화질화막은 50 - 1000 Å 의 두께로 형성되는 것을 특징으로하는 금속 게이트전극 형성방법.
- 제 1항, 제 3 항 또는 제 4 항에 있어서,상기 산화막이나 질화막은 100 - 2000 Å 두께로 형성되는 것을 특징으로하는 금속 게이트전극 형성방법.
- 제 1 항에 있어서,상기 하드마스크층은 실리콘산화질화막, 산화막 및 질화막 중에서 한가지로 형성되는 것을 특징으로하는 금속 게이트전극 형성방법.
- 제 7 항에 있어서,상기 하드마스크층은 500 - 2000 Å 두께로 형성되는 것을 특징으로하는 금속 게이트전극 형성방법.
- 제 1 항 또는 제 7 항에 있어서,상기 실리콘산화질화막은 반사방지막으로 사용되는 것을 특징으로하는 금속 게이트전극 형성방법.
- 제 1 항에 있어서,상기 하드마스크층 식각공정은, 하드마스크층과 텅스텐 실리사이드층의 식각선택비 차이가 3 - 10 인 조건으로 실시하는 것을 특징으로하는 금속 게이트전극 형성방법.
- 제 1 항 또는 제 10 항에 있어서,상기 하드마스크층 식각공정은, 20 - 80 퍼센트의 과도식각이 수반되는 것을 특징으로하는 금속 게이트전극 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059562A KR100303997B1 (ko) | 1998-12-28 | 1998-12-28 | 금속 게이트전극 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059562A KR100303997B1 (ko) | 1998-12-28 | 1998-12-28 | 금속 게이트전극 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000043212A KR20000043212A (ko) | 2000-07-15 |
| KR100303997B1 true KR100303997B1 (ko) | 2001-11-02 |
Family
ID=19566467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980059562A KR100303997B1 (ko) | 1998-12-28 | 1998-12-28 | 금속 게이트전극 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100303997B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100956596B1 (ko) * | 2003-06-30 | 2010-05-11 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 게이트 형성방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402239B1 (ko) * | 2001-06-30 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체소자의 금속 게이트 형성방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128151A (ja) * | 1985-11-29 | 1987-06-10 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH01286445A (ja) * | 1988-05-13 | 1989-11-17 | Fuji Xerox Co Ltd | 半導体装置及びその製造方法 |
| KR950025868A (ko) * | 1994-02-07 | 1995-09-18 | 김주용 | 반도체 소자의 비트라인 형성방법 |
-
1998
- 1998-12-28 KR KR1019980059562A patent/KR100303997B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128151A (ja) * | 1985-11-29 | 1987-06-10 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH01286445A (ja) * | 1988-05-13 | 1989-11-17 | Fuji Xerox Co Ltd | 半導体装置及びその製造方法 |
| KR950025868A (ko) * | 1994-02-07 | 1995-09-18 | 김주용 | 반도체 소자의 비트라인 형성방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100956596B1 (ko) * | 2003-06-30 | 2010-05-11 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 게이트 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000043212A (ko) | 2000-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060124587A1 (en) | Method for fabricating semiconductor device using ArF photolithography capable of protecting tapered profile of hard mask | |
| KR20080086686A (ko) | 반도체 소자의 제조방법 | |
| KR100652791B1 (ko) | 반도체소자 제조 방법 | |
| KR100888200B1 (ko) | 반도체소자의 전도 패턴 형성 방법 | |
| KR100303997B1 (ko) | 금속 게이트전극 형성방법 | |
| KR100792409B1 (ko) | 텅스텐막을 희생 하드마스크로 이용하는 반도체소자 제조방법 | |
| KR100495909B1 (ko) | 하드마스크의 경사 프로파일을 방지할 수 있는 ＡｒＦ노광원을 이용한 반도체소자 제조 방법 | |
| KR20060122578A (ko) | 반도체 메모리 소자의 하드 마스크 형성방법 | |
| KR100326260B1 (ko) | 다단계 식각을 사용한 반도체 소자의 전도라인 형성방법 | |
| KR100835506B1 (ko) | 반도체소자의 제조방법 | |
| KR20050001104A (ko) | 반도체소자 제조 방법 | |
| US20070004105A1 (en) | Method for fabricating semiconductor device | |
| KR100205095B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR100701425B1 (ko) | 반도체소자 제조 방법 | |
| KR100301427B1 (ko) | 하드마스크를 갖는 반도체소자의 식각방법 | |
| KR100596835B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR100844935B1 (ko) | 랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법 | |
| KR100265853B1 (ko) | 반도체소자제조방법 | |
| KR20030001084A (ko) | 반도체소자의 패턴 형성 방법 | |
| KR20030059418A (ko) | 반도체 소자의 제조방법 | |
| KR20050116490A (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| KR20050068363A (ko) | 하드 마스크를 이용한 미세 패턴 형성 방법 | |
| KR20060029007A (ko) | 반도체 소자 제조 방법 | |
| KR20060036705A (ko) | 반도체 소자 제조 방법 | |
| KR20080038845A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |