KR20030059418A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 패턴 형성을 위한 식각시 마이크로로딩 효과에 의한 영향을 최소화할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명은 반도체 기판 상에 소정의 막을 형성하는 단계; 막 상부에 서로 다른 간격으로 배치된 패턴들로 이루어진 마스크 패턴을 형성하는 단계; 마스크 패턴을 식각 마스크로 하여 막을 제 1 식각하는 단계; 제 1 식각된 막의 패턴 사이의 간격이 상대적으로 넓은 제 1 영역에만 선택적으로 포토레지스트막을 형성하는 단계; 포토레지스트막 및 마스크 패턴을 식각 마스크로하여 제 1 영역보다 패턴 사이의 간격이 좁은 제 2 영역의 막을 제 1 영역의 막두께와 동일한 두께가 되도록 제 2 식각하는 단계; 포토레지스트막을 제거하는 단계; 및 마스크 패턴을 식각 마스크로하여 기판이 노출되도록 막을 제 3 식각하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 마이크로로딩효과 (micro-loading effect)에 의한 영향을 최소화할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 고집적화에 따른 낮은 면저항 및 빠른 동작속도를 확보하기 위하여, 폴리실리콘막 상부에 텅스텐(W) 또는 텅스텐실리사이드(WSix)을 적층하여 게이트를 형성한다. 이중 텅스텐을 이용하는 경우에는, 텅스텐의 증착특성에 의해 텅스텐막 내에 함유되는 불소(F) 및 수소(H) 원자의 확산에 의한 GOI(Gate Oxide Integrity) 특성 저하로 인하여, 최근에는 폴리실리콘막과 텅스텐막 사이에 텅스텐 질화막(WN)과 같은 배리어 금속막을 개재한 구조로 게이트를 형성한다.
이러한 구조로 이루어진 종래의 게이트 형성방법을 도 1a 내지 도 1c를 참조하여 설명한다.
도 1a를 참조하면, 반도체 기판(11) 상에 게이트 절연막(12)을 형성하고, 게이트 절연막(12) 상부에 폴리실리콘막(13)을 형성한다. 그 다음, 폴리실리콘막(13) 상부에 텅스텐질화막(WN)과 텅스텐막(W)을 순차적으로 적층하여 W/WN막(14)을 형성한 다음, W/WN막(14) 상부에 W/WN막(14)의 일부를 노출시키면서 서로 다른 간격으로 배치된 패턴들로 이루어진 하드 마스크(15)를 형성한다. 하드 마스크(15)는 산화막이나 질화막으로 형성한다.
도 1b를 참조하면, 하드 마스크(15)을 식각 마스크로하여 노출된 W/WN막(14)을 식각하여 하부의 폴리실리콘막(13)을 노출시킨다. 여기서, W/WN막의 식각은 CF4, NF3, SF6와 같은 불소기재(F-based) 플라즈마를 이용한 건식식각으로 수행한다.
도 1c를 참조하면, 노출된 폴리실리콘막(13)을 식각하여 W/WN/폴리실리콘막으로 이루어진 게이트를 형성한다. 여기서, 폴리실리콘막(13)의 식각은 Cl2 와같은 Cl 기재 플라즈마 또는 HBr과 같은 Br 기재 플라즈마를 이용한 건식식각으로 수행한다.
한편, 상술한 종래의 게이트 형성공정에 있어서는, 하부 폴리실리콘막(13) 식각시 W/WN막(14)이 전혀 식각되지 않는 것을 감안하여, W/WN막의 식각을 과도식각(over etch)으로 수행한다. 이때, 과도식각에 의해 하부의 폴리실리콘막(13)이 일부 손실되는데, 그 손실정도가 패턴 사이의 간격에 따라 다르게 발생한다.
즉, 도 1b에 도시된 바와 같이, 패턴 사이의 간격이 좁은 A 영역에서는 손실이 적은 반면, 패턴 사이의 간격이 넓은 B 영역에서는 손실이 크게 발생한다. 이는 패턴 사이의 간격에 따라 식각속도가 다르게 발생하는 마이크로로딩 효과 때문이다. 이러한 마이크로로딩 효과는 하부 폴리실리콘막(13)의 식각시에도 발생하여, 도 1c에 도시된 바와 같이, 패턴 사이의 간격이 넓은 B 영역에서는 게이트 절연막(12) 뿐만 아니라 기판(11)까지도 영향을 미치게 되어, 결국 기판(11)의 손상을 야기시킨다. 또한, 이러한 현상은 고집적화에 따라 감소되는 게이트 절연막(12) 두께에 의해 점점 더 크게 발생하게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 게이트와 같은 패턴 형성을 위한 식각시 마이크로로딩 효과에 의한 영향을 최소화할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23 : 폴리실리콘막 24 : W/WN막
25 : 하드 마스크 26 : 포토레지스트막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 소정의 막을 형성하는 단계; 막 상부에 서로 다른 간격으로 배치된 패턴들로 이루어진 마스크 패턴을 형성하는 단계; 마스크 패턴을 식각 마스크로 하여 막을 제 1 식각하는 단계; 제 1 식각된 막의 패턴 사이의 간격이 상대적으로 넓은 제 1 영역에만 선택적으로 포토레지스트막을 형성하는 단계; 포토레지스트막 및 마스크 패턴을 식각 마스크로하여 제 1 영역보다 패턴 사이의 간격이 좁은 제 2 영역의 막을 제 1 영역의 막두께와 동일한 두께가 되도록 제 2 식각하는 단계; 포토레지스트막을 제거하는 단계; 및 마스크 패턴을 식각 마스크로하여 기판이 노출되도록 막을 제 3 식각하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
여기서, 포토레지스트막을 형성하는 단계는 제 1 식각 후의 기판 전면 상에 포토레지스트막을 도포하는 단계; 및 포토레지스트막이 제 1 식각된 막의 패턴 사이의 간격이 상대적으로 넓은 제 1 영역에만 남도록 상기 포토레지스트막을 노광 및 현상하는 단계를 포함한다. 또한, 포토레지스트막은 O2 플라즈마를 이용하여 제거하거나, 황산을 함유한 혼합 케미컬을 이용한 습식식각으로 제거하거나, 또는 노광장비에서 다시 노광 및 현상처리를 수행하여 제거한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 상에 게이트 절연막(22)을 형성하고, 게이트 절연막(22) 상부에 게이트용 하부 물질막으로서 폴리실리콘막(23)을 형성한다. 그 다음, 폴리실리콘막(23) 상부에 게이트용 상부 물질막으로서 텅스텐질화막(WN)과 텅스텐막(W)을 순차적으로 적층한 W/WN막(24)을 형성한 다음, W/WN막(24) 상부에 W/WN막(24)의 일부를 노출시키면서 서로 다른 간격으로 배치된 패턴들로 이루어진 하드 마스크(25)를 형성한다. 여기서, W/WN막(24) 대신 텅스텐 실리사이드막(WSi)을 형성할 수도 있고, 하드 마스크(25)는 산화막이나 질화막으로 형성한다.
도 2b를 참조하면, 하드 마스크(25)를 식각 마스크로하여 노출된 W/WN막(24)을 식각하여 하부의 폴리실리콘막(23)을 노출시킨다. 이때, 식각은 종래와 마찬가지로 이후 폴리실리콘막(23) 식각시 W/WN막(24)이 전혀 식각되지 않는 것을 감안하여 과도식각으로 수행한다. 또한, W/WN막의 식각은 CF4, NF3, SF6와 같은 불소기재(F-based) 플라즈마를 이용한 건식식각으로 수행한다. 이때, 종래(도 1b)와 마찬가지로 패턴 사이의 간격이 좁은 A 영역에서는 폴리실리콘막(23)의 손실이 적은 반면, 패턴 사이의 간격이 넓은 B 영역에서는 폴리실리콘막(23)의 손실이 크게 발생한다.
도 2c를 참조하면, 패턴 사이의 간격이 모두 매립되도록 기판 전면 상에 포토레지스트막(26)을 도포한 후, 도 2d에 도시된 바와 같이, A 영역의폴리실리콘막(23)은 노출시키고, B 영역의 폴리실리콘막(23) 상부에만 포토레지스트막(26)이 소정 두께만큼 남도록, 포토레지스트막(26)의 노광 및 현상을 수행한다.
도 2e를 참조하면, 하드 마스크(25) 및 포토레지스트막(26)을 마스크로하여, B 영역의 잔존 폴리실리콘막(23) 두께와 동일한 두께가 되도록 노출된 A 영역의 폴리실리콘막(23)을 식각한다. 여기서, 폴리실리콘막(23)의 식각은 Cl2 와 같은 Cl 기재 플라즈마 또는 HBr과 같은 Br 기재 플라즈마를 이용한 건식식각으로 수행한다.
도 2f를 참조하면, 포토레지스트막(26) 만을 선택적으로 제거하여, B 영역의 폴리실리콘막(23)을 노출시킨다. 바람직하게, 포토레지스트막(26)은 O2 플라즈마를 이용하여 제거하거나, 황산을 함유한 혼합 케미컬을 이용한 습식식각으로 제거하거나, 또는 노광장비에서 다시 노광 및 현상처리를 수행하여 제거한다.
도 2g를 참조하면, 노출된 A 영역 및 B 영역의 폴리실리콘막(23)을 게이트 절연막(22)이 노출되도록 식각하여, W/WN/폴리실리콘막으로 이루어진 게이트를 형성한다. 여기서, 폴리실리콘막(23)의 식각은 Cl2 와 같은 Cl기재 플라즈마 또는 HBr과 같은 Br 기재 플라즈마를 이용한 건식식각으로 수행한다.
상기 실시예에 의하면, 패턴 사이의 간격이 넓은 영역에만 선택적으로 포토레지스트막을 형성한 후, 패턴 사이의 간격이 좁은 영역의 폴리실리콘막을 패턴 사이의 간격이 넓은 영역의 잔존 폴리실리콘막 두께와 동일하게 되도록 식각한 후, 포토레지스트막을 제거함으로써, 패턴 사이의 간격에 따라 식각속도가 다르게 발생하는 마이크로로딩 효과에 의한 기판 손상 등의 영향을 최소화할 수 있다.
한편, 상기 실시예에서는 패턴 사이의 간격이 다른 게이트 형성 공정에 한정하여 설명하였지만, 마이크로로딩 효과가 발생할 수 있는 공정, 예컨대 크기가 서로 다른 콘택홀 공정시에도 용이하게 적용하여 실시할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 게이트와 같은 패턴 형성을 위한 식각시, 마이크로로딩 효과에 의한 영향을 최소화함으로써 소자의 신뢰성을 향상시킬 수 있다.
Claims (8)
- 마이크로로딩 효과에 의한 영향을 최소화하기 위한 반도체 소자의 제조방법으로서,반도체 기판 상에 소정의 막을 형성하는 단계;상기 막 상부에 서로 다른 간격으로 배치된 패턴들로 이루어진 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각 마스크로 하여 상기 막을 제 1 식각하는 단계;상기 제 1 식각된 막의 패턴 사이의 간격이 상대적으로 넓은 제 1 영역에만 선택적으로 포토레지스트막을 형성하는 단계;상기 포토레지스트막 및 상기 마스크 패턴을 식각 마스크로하여 상기 제 1 영역보다 패턴 사이의 간격이 좁은 제 2 영역의 막을 상기 제 1 영역의 막두께와 동일한 두께가 되도록 제 2 식각하는 단계;상기 포토레지스트막을 제거하는 단계; 및상기 마스크 패턴을 식각 마스크로하여 상기 기판이 노출되도록 상기 막을 제 3 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 포토레지스트막을 형성하는 단계는상기 제 1 식각 후의 기판 전면 상에 포토레지스트막을 도포하는 단계; 및상기 포토레지스트막이 제 1 식각된 막의 패턴 사이의 간격이 상대적으로 넓은 제 1 영역에만 남도록 상기 포토레지스트막을 노광 및 현상하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 포토레지스트막은 O2 플라즈마를 이용하여 제거하거나, 황산을 함유한 혼합 케미컬을 이용한 습식식각으로 제거하거나, 또는 노광장비에서 다시 노광 및 현상처리를 수행하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트용 하부 물질막으로서 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 상부에 게이트용 상부 물질막을 형성하는 단계;상기 상부 물질막 상부에 서로 다른 간격으로 배치된 패턴들로 이루어진 하드 마스크를 형성하는 단계;상기 하드 마스크를 식각 마스크로하여 상기 폴리실리콘막 일부 식각되도록 상기 상부 물질막을 과도식각으로 제 1 식각하는 단계;상기 일부 식각된 폴리실리콘막의 패턴 사이의 간격이 상대적으로 넓은 제 1 영역에만 선택적으로 포토레지스트막을 형성하는 단계;상기 포토레지스트막 및 상기 하드 마스크를 식각 마스크로하여, 상기 제 1 영역보다 패턴 사이의 간격이 좁은 제 2 영역의 폴리실리콘막을 상기 제 1 영역의 폴리실리콘막 두께와 동일한 두께가 되도록 제 2 식각하는 단계;상기 포토레지스트막을 제거하는 단계; 및상기 하드 마스크를 식각 마스크로하여 상기 게이트 절연막이 노출되도록 상기 폴리실리콘막을 제 3 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 게이트용 상부 물질막은 텅스텐질화막과 텅스텐막이 순차적으로 적층된 막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 게이트용 상부 물질막은 텅스텐실리사이드막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 포토레지스트막을 형성하는 단계는상기 제 1 식각 후의 기판 전면 상에 포토레지스트막을 도포하는 단계; 및상기 포토레지스트막이 상기 일부 식각된 폴리실리콘막의 패턴 사이의 간격이 상대적으로 넓은 제 1 영역에만 남도록, 상기 포토레지스트막을 노광 및 현상하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항 또는 제 7 항에 있어서,상기 포토레지스트막은 O2 플라즈마를 이용하여 제거하거나, 황산을 함유한 혼합 케미컬을 이용한 습식식각으로 제거하거나, 또는 노광장비에서 다시 노광 및 현상처리를 수행하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (3)
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|---|---|---|---|---|
| KR100985282B1 (ko) * | 2008-08-21 | 2010-10-04 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 라인 형성방법 |
| KR20170013011A (ko) | 2015-07-27 | 2017-02-06 | 주식회사 네비엔 | 더블 월 피씨들의 접합 시공방법 및 이에 의한 접합구조 |
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-
2001
- 2001-12-29 KR KR1020010088278A patent/KR20030059418A/ko not_active Application Discontinuation
Cited By (4)
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|---|---|---|---|---|
| KR100985282B1 (ko) * | 2008-08-21 | 2010-10-04 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 라인 형성방법 |
| US8003508B2 (en) | 2008-08-21 | 2011-08-23 | Hynix Semiconductor Inc. | Method of forming gate line of semiconductor device |
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