KR100314738B1 - 반도체소자의게이트전극형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 트랜지스터 제조공정에서 게이트 전극을 형성시키는 방법에 관한 것으로, 폴리사이드 구조를 갖는 게이트 전극 형성시 식각제 (Etchant)에 의해 노출되는 팅스텐 실리사이드의 측면이 불안정하게 식각되어 이후 열처리 공정시 블로우-업 현상이 발생되는 것을 방지하기 위해 폴리실리콘 (Polysilicon) 및 TEOS를 순차적으로 증착하고 상기 TEOS층을 패터닝한 다음 상기 TEOS층의 식각된 부분에 선택적으로 텅스텐(selective-W)을 증착하고 그 상부에 TEOS층을 형성한 후 패터닝하여 게이트 전극을 형성시키므로써 게이트 전극의 텅스텐층을 식각제에 노출시키기 않고 형성할 수 있어 트랜지스터의 전기적 특성이 안정화될 수 있는 반도체 소자의 게이트 전극 형성방법에 관한 것이다.

Description

반도체 소자의 게이트 전극 형성방법

본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 특히 폴리실리콘(Polysilicon) 및 TEOS를 순차적으로 증착하고 상기 TEOS층을 패터닝한 다음상기 TEOS층의 식각된 부분에 선택적으로 텅스텐(selective-W)을 증착하고 그 상부에 TEOS층을 형성한 후 패터닝하여 게이트 전극을 형성시키므로써 트랜지스터의 전기적 특성이 안정화될 수 있는 반도체 소자의 게이트 전극 형성방법에 관한 것이다.

일반적으로 반도체 소자의 제조공정에서 전도도를 향상시키기 위해 폴리사이드(Polycide) 구조를 갖는 게이트 전극을 형성한다. 상기 폴리사이드 게이트 전극은 게이트 산화막 상부에 폴리실리콘 및 팅스텐 실리사이드(W-Si)를 순차적으로 증착한 후 고농도 불순물 이온주입(High impurity ion implantation)시 장벽(Barrier) 역할을 하는 TEOS를 증착하고 패터닝하므로써 형성되는데, 상기 패터닝시 식각제(Etchant)에 의해 노출되는 텅스텐 실리사이드의 측면이 불안정하게 된다. 이 불안정한 측면은 후속 열처리 공정시 블로우-업(Blow-up)현상을 유발시켜 트랜지스터의 전기적 특성을 저하시키는 원인이 된다. 그러면 종래 반도체 소자의 게이트 전극 형성 방법을 제 1A 내지 제 1C 도를 통해 설명하면 다음과 같다.

제 1A 내지 제 1C 도는 종래 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 소자의 단면도로서,

제 1A 도는 필드 산화막(2)이 형성된 실리콘 기판(1) 상부에 게이트 산화막(3)을 형성한 후 폴리사이드 구조를 형성시키기 위해 폴리실리콘층(4) 및 텅스텐 실리사이드층(W-Si)(5)을 순차적으로 형성시킨 후 TEOS를 증착하여 TEOS층(6)을 형성시킨 상태의 단면도이다.

제 1B 도는 감광막(도시안됨)은 도포한 후 게이트 전극용 마스크를 사용하여사진 및 식각공정에 의해 상기 TEOS막(6), 텅스텐 실리사이드층(5) 및 폴리실리콘층(4)을 순차적으로 식각하여 게이트 전극이 형성된 상태의 단면도인데, 상기 식각공정시 식각제(Etchant)에 노출된 텅스텐 실리사이드층(5)의 측면은 불안정하게 된다.

제 1C 도는 상기 게이트 전극 측벽에 산화막 스페이서(7)를 형성한 상태를 도시한 것으로, 상기 산화막 스페이서(7) 형성공정시 열처리 공정을 포함하게 되는데, 이와같이 열처리공정을 진행하게 되면 불안정한 텅스텐 실리사이드층(5) 측면부분에 블로우-업 현상이 발생되어(부호 A)이후 제조되는 트랜지스터의 전기적 특성을 저하시키게 된다.

따라서 본 발명은 폴리실리콘(Polysilicon) 및 TEOS를 순차적으로 증착하고 상기 TEOS층을 패터닝한 다음 상기 TEOS층의 식각된 부분에 선택적으로 팅스텐 (selective-W)을 증착하고 그 상부에 TEOS층을 형성한 후 패터닝하여 게이트 전극을 형성시키므로써 상기한 단점을 해소할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은 필드산화막(2)이 형성된 실리콘 기판(1) 상부에 게이트 산화막(3)을 형성한 후 폴리실리콘층(4) 및 TEOS막(6)을 순차적으로 형성시키는 단계와, 상기 단계로부터 상부전체면에 감광막(8A)을 도포한 후 마스크를 사용하여 사진 및 식각공정에 의해 상기 TEOS막(6)을 패터닝시키는 단계와, 상기 단계로부터 상기 감광막(8A)을 제거시키고 선택적으로 텅스텐(W)을 증착하여 상기 TEOS막(6)의 식각된 부분에 선택적 텅스텐 층(12)을 형성시키는 단계와,상기 단계로부터 TEOS를 얇게 증착하여 TEOS막(13)을 형성시키는 단계와, 상기 단계로부터 감광막(8B)을 도포한 후 게이트 전극용 마스크를 사용하여 사진 및 식각공정에 의해 상기 TEOS막(13 및 6) 및 폴리실리콘층(4)을 식각하여 상기 식각된 TEOS막(13 및 6)으로 둘러싸인 텅스텐층(12)과 폴리실리콘층(4)으로 게이트 전극을 형성한 후, 상기 감광막(8B)을 제거시키는 단계로 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제 2A 내지 제 2F 도는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도로서,

제 2A 도는 필드 산화막(2)이 형성된 실리콘 기판(1) 상부에 게이트 산화막(3)을 형성한 후 폴리실리콘층(4) 및 TEOS막(6)을 순차적으로 형성시킨 상태의 단면도이며, 제 2B도는 상부 전체면에 감광막(8A)을 도포한후 마스크를 사용하여 사진 및 식각공정에 의해 상기 TEOS막(6)이 패터닝된 상태의 단면도이다.

여기서 상기 TEOS막(6)의 두께는 후공정으로 형성될 텅스텐층의 두께를 결정한다.

제 2C 도는 상기 감광막(8A)을 제거시키고 선택적으로 텅스텐(W)을 증착하여 상기 TEOS막(6)의 식각된 부분에 선택적 텅스텐층(12)이 형성된 상태의 단면도이며, 제 2D 도는 제 2C 도의 상태에서 TEOS를 얇게 증착하여 TEOS막(13)을 형성시킨 상태의 단면도이다.

제 2E 도는 감광막(8B)을 도포한 후 게이트 전극용 마스크(도시안됨)를 사용하여 사진 및 식각공정에 의해 상기 TEOS막(13 및 6) 및 폴리실리콘층(4)을 식각한상태의 단면도이며, 제 2F 도는 상기 감광막(8B)을 제거하여 게이트 전극이 형성된 상태의 단면도인데, 상기 선택적 텅스텐층(12) 양측면에 TEOS막(6)이 잔류되기 때문에 상기 식각공정시 선택적 텅스텐층(12)의 측면이 보호되므로 블로우-업 현상의 발생이 방지된다.

제 3 도는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도로서,

상기 제 2A 내지 2C 도의 공정을 진행한 후 상기 제 2D 도의 TEOS막(13) 형성공정이 생략된 상태에서 상부전체면에 감광막(8B)을 도포하고 게이트 전극용 마스크를 사용하여 사진 및 식각공정에 의해 상기 TEOS막(6) 및 폴리실리콘층(4)을 식각한 후 상기 감광막(8B)을 제거하여 게이트 전극을 형성시킨 상태의 단면도이다.

상술한 바와같이 본 발명에 의하면 폴리실리콘(Polysilicon) 및 TEOS를 순차적으로 증착하고 상기 TEOS층을 패터닝한 다음 상기 TEOS층의 식각된 부분에 선택적으로 텅스텐(selective-W)을 종착하고 그 상부에 TEOS층을 형성한 후 패터닝하여 게이트 전극을 형성시키므로써 선택적 텅스텐층의 양측면이 TEOS막에 의해 보호되어 블로우-업 현상의 발생이 방지되므로 트랜지스터의 전기적 특성이 안정화될 수 있는 탁월한 효과가 있다.

제 1A 내지 제 1C 도는 종래 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 소자의 단면도.

제 2A 내지 제 2F 도는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도.

제 3 도는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1: 실리콘 기판 2: 필드 산화막

3: 게이트 산화막 4: 폴리실리콘층

5: 텅스텐 실리사이드층 6 및 13: TEOS 막

7: 산화막 스페이서 8A 및 8B: 감광막

12: 선택적 텅스텐층

Claims (2)

1. 필드 산화막(2)이 형성된 실리콘 기판(1) 상부에 게이트 산화막(3)을 형성한 후 폴리실리콘층(4) 및 TEOS막(6)을 순차적으로 형성시키는 단계와,

   상기의 단계로부터 상부 전체면에 감광막(8A)을 도포한 후 마스크를 사용하여 사진 및 식각공정에 의해 상기 TEOS막(6)을 패터닝시키는 단계와,

   상기 단계로부터 상기 감광막(8A)을 제거시키고 선택적으로 텅스텐(W)을 증착하여 상기 TEOS막(6)의 식각된 부분에 선택적 텅스텐 층(12)을 형성시키는 단계와,

   상기 단계로부터 상부 전체면에 TEOS막(13)을 형성시키는 단계와,

   상기 단계로부터 감광막(8B)을 도포한 후 게이트 전극용 마스크를 사용하여 사진 및 식각공정에 의해 상기 TEOS막(13 및 6) 및 폴리실리콘층(4)을 식각하여 상기 식각된 TEOS막(13 및 6)으로 둘러싸인 텅스텐층(12)과 폴리실리콘층(4)으로 게이트 전극을 형성한 후, 상기 감광막(8B)을 제거시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
2. 필드 산화막(2)이 형성된 실리콘 기판(1) 상부에 게이트 산화막(3)을 형성한 후 폴리실리콘층(4) 및 TEOS막(6)을 순차적으로 형성시키는 단계와,

   상기의 단계로부터 상부 전체면에 감광막(8A)을 도포한 후 마스크를 사용하여 사진 및 식각공정에 의해 상기 TEOS막(6)을 패터닝시키는 단계와,

   상기 단계로부터 상기 감광막(8A)을 제거시키고 선택적으로 텅스텐(W)을 증착하여 상기 TEOS막(6)의 식각된 부분에 선택적 텅스텐 층(12)을 형성시키는 단계와,

   상기 단계로부터 감광막(8B)을 도포한 후 게이트 전극용 마스크를 사용하여 사진 및 식각공정에 의해 상기 TEOS막(6) 및 폴리실리콘층(4)을 식각하여 상기 식각된 TEOS막(6)이 측벽에 형성된 텅스텐층(12)과 폴리실리콘층(4)으로 게이트 전극을 형성한 후, 상기 감광막(8B)을 제거시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.