KR100314810B1 - 대머신 게이트를 적용한 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 대머신(damascene) 게이트를 적용한 반도체 소자 제조방법에 관한 것이다. 본 발명은 텅스텐을 사용한 대머신 게이트를 적용함에 있어서, 후속 콘택홀 마스크 공정시 오정렬이 발생하더라도 단락을 방지할 수 있는 즉, 공정 마진을 증대시킬 수 있는 대머신 게이트를 적용한 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명의 특징적인 반도체 소자 제조방법은, 소정의 하부층이 형성된 실리콘 기판 상부의 제1 층간절연막에 매립된 텅스텐 대머신 게이트 구조를 형성하는 제1 단계; 상기 제1 단계 수행 후, 전체 구조 상부에 제2 층간절연막을 형성하는 제2 단계; 상기 제1 및 제2 층간절연막을 선택 식각하여 상기 실리콘 기판 및 상기 텅스텐 대머신 게이트 구조의 텅스텐막을 노출시키는 콘택홀을 형성하는 제3 단계; 노출된 상기 텅스텐막을 일정 두께만큼 산화시켜 WO3막을 형성하는 제4 단계; 상기 제4 단계에서 노출된 상기 실리콘 기판에 형성된 실리콘산화막을 선택적으로 제거하는 제5 단계; 및 상기 콘택홀에 콘택물질을 매립하는 제6 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 대머신(damascene) 게이트를 적용한 반도체 소자 제조방법에 관한 것이다.
일반적으로, 모스 트랜지스터의 게이트 전극을 형성함에 있어서, 도핑된 폴리실리콘(doped polysilicon)을 사용해 왔다. 그러나, 반도체 소자의 고집적화에 따라 소자를 이루는 패턴이 미세화 되고 있으며, 최근에는 0.15㎛ 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 통상적인 전극 형성시 사용되어 온 도핑된 폴리실리콘은 그 자체의 높은 비저항 특성으로 인하여 지연 시간이 길기 때문에 빠른 동작을 요구하는 반도체 소자에 적용하기가 어려운 문제점이 있었다.
이러한 문제점은 반도체 장치의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이를 개선하기 위하여 1기가 디램(DRAM)급 이상의 반도체 소자 제조시 전극 재료로서 비저항이 낮은 텅스텐(W)과 같은 금속계 물질의 적용이 유력시되고 있다.
그러나, 이와 같은 비저항이 낮은 금속계 물질을 사용하여 게이트 전극을 형성할 경우 다음과 같은 근본적인 문제를 안고 있다. 게이트 산화막(gate oxide) 상에 금속계 물질막을 포함하는 게이트 전극 물질을 증착하고, 게이트 전극 마스크를 이용하여 이들을 패터닝할 때 게이트 산화막의 열화가 발생하는데, 이를 보상하기 위하여 게이트 구조를 재산화시키게 된다. 그런데, 게이트 재산화 공정시 금속계 물질막의 이상산화 현상이 유발되어 부도체를 형성하고 패터닝된 게이트 전극의 프로파일을 열화시키는 문제점이 있었다.
대머신 게이트 기술은 이러한 문제점들을 해결할 수 있는 대안으로 부각되고있다. 또한, 대머신 게이트에는 고유전율 박막을 게이트 절연막으로 적용할 수 있어 향후 차세대 반도체 소자에의 적용이 유망하다.
첨부된 도면 도 1a 내지 도 1h는 종래기술에 따른 대머신 게이트형 모스 트랜지스터 제조 공정도로서, 더미(dummy) 게이트를 사용한 공정을 도시하고 있다.
종래기술에 따른 대머신 게이트형 모스 트랜지스터 제조 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 게이트 산화막(11)을 증착하고, 게이트 형성 영역에 폴리실리콘막을 사용하여 더미 게이트(12)를 형성한다.
다음으로, 도 1b에 도시된 바와 같이 더미 게이트(12) 형성을 위한 패터닝 시 더미 게이트(12) 및 게이트 산화막(11)이 받은 손상을 회복시키고, LDD(Lightly Doped Drain) 이온주입을 위하여 열산화막(13)을 노출된 더미 게이트(12) 표면에 형성한 후 LDD 이온주입(n-이온주입) 및 열처리를 실시한다.
다음으로, 도 1c에 도시된 바와 같이 열산화막(13)으로 둘러싸인 더미 게이트(12) 측벽에 질화막 스페이서(14)을 형성하고, 소오스/드레인 형성을 위한 이온주입(n+이온주입) 및 열처리를 실시한다.
계속하여, 도 1d에 도시된 바와 같이 전체 구조 상부에 제1층간절연막(15)를 증착하고, 화학적·기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 실시하여 더미 게이트(12)가 노출될 정도로 제1층간절연막(15)을 평탄화한다.
이어서, 도 1e에 도시된 바와 같이 더미 게이트(12)를 건식식각법 또는 습식식각법으로 제거한다.
계속하여, 도 1f에 도시된 바와 같이 노출된 게이트 산화막(16)을 제거한 후 전체 구조 표면을 따라 게이트 절연막(16)을 형성하고, 이어서 게이트 전극용 금속막(17)을 차례로 증착한다. 이때, 게이트 전극용 금속막(17)은 텅스텐(W)을 사용한다.
다음으로, 도 1g에 도시된 바와 같이 제1층간절연막(15)이 노출될 정도로 CMP 공정을 실시하여 평탄화를 이룬 후 전체 구조 상부에 비트라인 또는 금속배선 형성 등과 같은 후속 공정을 위한 제2층간절연막(18)을 형성한다.
다음으로, 도 1h에 도시된 바와 같이 제2층간절연막(18)을 선택식각하여 콘택홀을 형성한다.
그러나, 상기와 같이 더미 게이트를 이용한 종래기술은 도 1h에 도시된 바와 같이 반도체 소자의 고집적화에 따라 후속 공정을 위한 콘택홀 형성 시 포토리소그래피(Photolithograpy) 공정에서의 공정마진이 좁아지게 되어 도면부호 'B' 만큼의 오정렬(Misalign)이 발생할 경우 게이트 전극용 금속막(17)이 노출(A)되는 문제점이 발생하고 있다. 이는 후속 공정인 비트라인 또는 금속배선 형성 시 소자간의 전기적 단락(Short)으로 진행될 가능성이 높아지게 된다.
본 발명은 텅스텐을 사용한 대머신 게이트를 적용함에 있어서, 후속 콘택홀 마스크 공정시 오정렬이 발생하더라도 단락을 방지할 수 있는 즉, 공정 마진을 증대시킬 수 있는 대머신 게이트를 적용한 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 종래기술에 따른 대머신 게이트형 모스 트랜지스터 제조 공정도.
도 2a 내지 도 2j는 본 발명에 따른 일실시예인 대머신 게이트형 모스 트랜지스터 제조 공정도.
*도면의 주요부분에 대한 부호의 간단한 설명
20 : 실리콘 기판 21 : 게이트 산화막
24 : 질화막 스페이서 25 : 제1층간절연막
26 : 게이트 절연막 27 : 텅스텐막
28 : 제2층간절연막 29 : 텅스텐 산화막
상기 목적을 달성하기 위한 본 발명의 특징적인 반도체 소자 제조방법은, 소정의 하부층이 형성된 실리콘 기판 상부의 제1 층간절연막에 매립된 텅스텐 대머신 게이트 구조를 형성하는 제1 단계; 상기 제1 단계 수행 후, 전체 구조 상부에 제2 층간절연막을 형성하는 제2 단계; 상기 제1 및 제2 층간절연막을 선택 식각하여 상기 실리콘 기판 및 상기 텅스텐 대머신 게이트 구조의 텅스텐막을 노출시키는 콘택홀을 형성하는 제3 단계; 노출된 상기 텅스텐막을 일정 두께만큼 산화시켜 WO3막을 형성하는 제4 단계; 상기 제4 단계에서 노출된 상기 실리콘 기판에 형성된 실리콘산화막을 선택적으로 제거하는 제5 단계; 및 상기 콘택홀에 콘택물질을 매립하는 제6 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2j는 본 발명에 따른 일실시예인 대머신 게이트형 모스 트랜지스터 제조 공정도로서, 더미(dummy) 게이트를 사용한 공정을 도시하고 있다.
본 실시예는 먼저, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 게이트산화막(21)을 증착하고, 게이트 형성 영역에 도핑된 폴리실리콘막을 사용하여 2500~ 5000Å 정도의 두께를 가지는 더미 게이트(22) 패턴을 형성한다. 이때, 더미 게이트(22)는 비정질 실리콘을 사용하여 형성할 수도 있다.
다음으로, 도 2b에 도시된 바와 같이 더미 게이트(22) 형성을 위한 패터닝 시 더미 게이트(22) 및 게이트산화막(21)이 받은 손상을 회복시키고, LDD(Lightly Doped Drain) 이온주입(n-이온주입)을 위하여 열산화막(23)을 노출된 더미 게이트(22) 표면에 형성한 후 LDD 이온주입 및 열처리를 실시한다.
다음으로, 도 2c에 도시된 바와 같이 열산화막(23)으로 둘러싸인 더미 게이트(22) 측벽에 질화막 스페이서(24)을 형성하고, 소오스/드레인 형성을 위한 이온주입(n+이온주입) 및 열처리를 실시한다. 이때, 질화막 스페이서(24)는 산화막을 사용하여 형성할 수도 있다.
계속하여, 도 2d에 도시된 바와 같이 전체 구조 상부에 제1층간절연막(25)을 4000 ~ 7000Å 정도의 두께로 증착하고, 화학적·기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 실시하여 더미 게이트(22)가 노출될 정도로 제1층간절연막(25)을 평탄화한다.
이어서, 도 2e에 도시된 바와 같이 더미 게이트(22)를 건식식각법 또는 습식식각법으로 제거한다.
계속하여, 도 2f에 도시된 바와 같이 노출된 게이트 산화막(26)을 제거한 후 전체 구조 표면을 따라 게이트 절연막(26)을 형성하고, 이어서 게이트 전극용 금속막인 텅스텐막(27)을 차례로 증착한다. 이때, 텅스텐막(27)의 두께는 3000 ~ 7000Å 정도의 두께로 증착한다.
다음으로, 도 2g에 도시된 바와 같이 제1층간절연막(25)이 노출될 정도로 CMP 공정을 실시하여 텅스텐막(27)이 대머신 게이트용 홈 내에만 잔류하도록 평탄화를 이룬 후 전체 구조 상부에 후속 공정을 위한 제2층간절연막(28)을 형성한다.
다음으로, 도 2h에 도시된 바와 같이 제2층간절연막(28)을 선택식각하여 비트라인 또는 금속배선 형성을 위한 콘택홀을 형성한다. 이때, 포토리소그래피 공정에서의 오정렬이 발생할 경우 텅스텐막(27)이 노출되게 된다.
다음으로, 도 2i에 도시된 바와 같이 O2플라즈마 처리를 실시하여 노출된 텅스텐막(27) 표면에 텅스텐산화막(WO3, 29)을 형성시킨다. 이때, O2플라즈마 대신에 N2O, NO와 같은 산화 가스를 사용할 수 있으며, 이를 UV 오존 처리로 대신할 수 있다. 이때, 노출된 실리콘 기판(20) 상에는 실리콘 산화막(30)이 형성된다.
다음으로, 도 2j에 도시된 바와 같이 희석된 HF용액을 사용한 습식식각을 수행하여 실리콘 기판(20) 표면의 실리콘 산화막(30)을 제거한 후 전체 구조 상부에 비트라인 또는 금속배선용 전도막을 형성한다. 이때, 텅스텐산화막(29)은 HF용액 처리 시 제거되지 않고 보호가 되어 전기적인 단락을 방지할 수가 있게 된다.
이렇듯, 본 발명은 텅스텐 대머신 게이트를 적용하는 경우, 후속 공정인 비트라인 또는 금속배선을 위한 콘택홀 형성 시 공정마진을 크게 증대시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 텅스텐 대머신 게이트를 적용하는 반도체 소자 제조시 콘택홀 형성 공정마진을 확보하는 효과가 있으며, 소자의 고집적화에 유리하다.
Claims (3)
- 소정의 하부층이 형성된 실리콘 기판 상부의 제1 층간절연막에 매립된 텅스텐 대머신 게이트 구조를 형성하는 제1 단계;상기 제1 단계 수행 후, 전체 구조 상부에 제2 층간절연막을 형성하는 제2 단계;상기 제1 및 제2 층간절연막을 선택 식각하여 상기 실리콘 기판 및 상기 텅스텐 대머신 게이트 구조의 텅스텐막을 노출시키는 콘택홀을 형성하는 제3 단계;노출된 상기 텅스텐막을 일정 두께만큼 산화시켜 WO3막을 형성하는 제4 단계;상기 제4 단계에서 노출된 상기 실리콘 기판에 형성된 실리콘산화막을 선택적으로 제거하는 제5 단계; 및상기 콘택홀에 콘택물질을 매립하는 제6 단계를 포함하여 이루어진 반도체 소자 제조방법.
- 제1항에 있어서,상기 WO3막은,O2가스, N2O 가스, NO 가스, UV 오존(O3) 중 어느 하나를 사용한 플라즈마처리를 통해 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제2항에 있어서,상기 제5 단계에서,불산 용액을 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100596772B1 (ko) * | 2000-06-21 | 2006-07-04 | 주식회사 하이닉스반도체 | 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의제조방법 |
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1999
- 1999-12-30 KR KR1019990065880A patent/KR100314810B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100596772B1 (ko) * | 2000-06-21 | 2006-07-04 | 주식회사 하이닉스반도체 | 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의제조방법 |
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| Publication number | Publication date |
|---|---|
| KR20010058537A (ko) | 2001-07-06 |
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