KR100226790B1 - 커패시터의 제조방법 - Google Patents
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Abstract
본 발명은 커패시터 전극의 숏트 방지 및 용량을 증가시키도록 한 커패시터의 제조방법에 관한 것으로서, 본 발명에 의한 커패시터의 제조방법은 MOS 트랜지스터 및 비트 라인이 형성된 반도체 기판을 준비하는 단계와, 상기 반도체 기판의 전면에 층간절연막, 제 1 질화막, 제 1 산화막, 제 2 질화막, 버퍼산화막을 차례로 형성하는 단계와, 상기 버퍼산화막, 제 2 질화막, 제 1 산화막, 제 1 질화막, 층간절연막을 선택적으로 제거하여 반도체 기판의 표면이 소정부분 노출되도록 콘택홀을 형성하는 단계와, 상기 콘택홀 내부 및 그에 인접한 버퍼산화막상에 제 1 비정질 실리콘 패턴 및 제 2 산화막 패턴을 형성하는 단계와, 상기 제 1 비정질 실리콘 패턴 및 제 2 산화막 패턴의 양측면에 제 2 비정질 실리콘 측벽을 형성하는 단계와, 상기 제 2 산화막 패턴 및 버퍼산화막 그리고 제 2 질화막을 제거하는 단계와, 상기 제 1 비정질 실리콘 패턴 및 제 2 비정질 실리콘 측벽의 표면에 HSG층을 형성하는 단계와, 그리고 상기 제 1 산화막을 제거하고 상기 HSG층을 포함한 반도체 기판의 전면에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로 특히, 커패시터의 제조방법에 관한 것이다.
일반적으로 커패시터의 용량을 증가시키는 방법에는 커패시터 하부전극의 표면에 굴곡을 갖는 폴리 실리콘층을 형성하여(예를 들면 HSG 실리콘 : HemiSperical Grained Si 등) 그 하부전극의 표면적을 증대시키어 커패시터의 용량을 증대시키는 방법을 사용하고 있다.
이하, 첨부된 도면을 참고하여 종래의 커패시터의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 커패시터의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와같이 MOS(Metal Oxide Semiconductor)트랜지스터 및 비트 라인(도면에 도시하지 않음)이 형성된 반도체 기판(11)의 전면에 버퍼(Buffer) 산화막(12)을 형성하고, 상기 버퍼 산화막(12)상에 식각 스톱층(Etch Stop Layer)으로 질화막(13)을 형성한다.
이어, 상기 질화막(13)상에 평탄화층으로 제 1 산화막(14)을 형성하고, 상기 제 1 산화막(14)상에 제 1 포토레지스트(Photo Resist)(15)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(15)를 패터닝한다.
그리고 상기 패터닝된 제 1 포토레지스트(15)를 마스크로 이용하여 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 제 1 산화막(14) 및 질화막(13) 그리고 버퍼 산화막(12)을 선택적으로 제거하여 콘택홀(Contact Hole)(16)을 형성한다.
도 1b에 도시한 바와같이 상기 제 1 포토레지스트(15)를 제거하고, 상기 콘택홀(16)을 포함한 반도체 기판(11)의 전면에 제 1 폴리 실리콘(17)을 형성한다.
이어, 상기 제 1 폴리 실리콘(17)상에 제 2 산화막(18)을 형성하고, 상기 제 2 산화막(18)상에 제 2 포토레지스트(19)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(19)를 패터닝한다.
도 1c에 도시한 바와같이 상기 패터닝된 제 2 포토레지스트(19)를 마스크로 이용하여 상기 제 2 산화막(18) 및 제 1 폴리 실리콘(17)을 선택적으로 제거하여 제 2 산화막 패턴(18a) 및 제 1 폴리 실리콘 패턴(17a)을 형성한다.
도 1d에 도시한 바와같이 상기 제 2 포토레지스트(19)를 제거하고, 상기 제 2 산화막 패턴(18a)을 포함한 반도체 기판(11)의 전면에 제 2 폴리 실리콘을 형성한 후, 에치백(Etch Back) 공정을 실시하여 상기 제 2 산화막 패턴(18a) 및 제 1 실리콘 패턴(17a)의 양측면에 제 2 폴리 실리콘 측벽(20)을 형성한다.
도 1e에 도시한 바와같이 상기 제 2 산화막 패턴(18a) 및 제 1 산화막(14)을 제거하고, 상기 제 1 폴리 실리콘 패턴(17a)과 제 2 폴리 실리콘 측벽(20)이 형성된 반도체 기판(11)을 고진공(High Vacuum)장비에서 Si2H6가스를 조사시켜 시드(Seed)를 형성하고, 600 ~ 650℃ 정도에서 어닐(Anneal)공정을 실시하여 상기 제 1 폴리 실리콘 패턴(17a)과 제 2 폴리 실리콘 측벽(20)의 표면에 HSG층(21)을 형성한다.
여기서 상기 HSG층(21)은 시드를 결정핵으로 사용하여 상기 제 1 폴리 실리콘 패턴(17a)과 제 2 폴리 실리콘 측벽(20)에 있는 실리콘 원자가 Si2H6시드로의 이동을 통해 표면이 불규칙한 HSG층(21)이 형성되는데 상기 질화막(13)의 표면에도 HSG층(21)이 형성된다.
도 1f에 도시한 바와같이 상기 HSG층(21)을 포함한 반도체 기판(11)의 전면에 유전체막(22)을 형성하고, 상기 유전체막(22)상에 플레이트 전극용 제 3 폴리 실리콘(23)을 형성함으로써 커패시터를 형성한다.
그러나 이와 같은 종래의 커패시터의 제조방법에 있어서 HSG층 형성시 식각저지막을 사용된 질화막의 표면에도 HSG층이 형성되어 전극간의 숏트(Short)를 유발시키는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 전극간의 숏트를 방지하도록 한 커패시터의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 커패시터의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명에 의한 커패시터의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 층간 절연막
33 : 제 1 질화막 34 : 제 1 산화막
35 : 제 2 질화막 36 : 버퍼 산화막
37 : 제1 포토레지스트 38 : 콘택홀
39 : 제 1 비정질 실리콘 40 : 제 2 산화막
41 : 제 2 포토레지스트 42 : 제 2 비정질 실리콘 측벽
43 : HSG층 44 : 유전체막
45 : 플레이트 전극
상기와 같은 목적을 달성하기 위한 본 발명에 의한 커패시터의 제조방법은 MOS 트랜지스터 및 비트 라인이 형성된 반도체 기판을 준비하는 단계와, 상기 반도체 기판의 전면에 층간절연막, 제 1 질화막, 제 1 산화막, 제 2 질화막, 버퍼산화막을 차례로 형성하는 단계와, 상기 버퍼산화막, 제 2 질화막, 제 1 산화막, 제 1 질화막, 층간절연막을 선택적으로 제거하여 반도체 기판의 표면이 소정부분 노출되도록 콘택홀을 형성하는 단계와, 상기 콘택홀 내부 및 그에 인접한 버퍼산화막상에 제 1 비정질 실리콘 패턴 및 제 2 산화막 패턴을 형성하는 단계와, 상기 제 1 비정질 실리콘 패턴 및 제 2 산화막 패턴의 양측면에 제 2 비정질 실리콘 측벽을 형성하는 단계와, 상기 제 2 산화막 패턴 및 버퍼산화막 그리고 제 2 질화막을 제거하는 단계와, 상기 제 1 비정질 실리콘 패턴 및 제 2 비정질 실리콘 측벽의 표면에 HSG층을 형성하는 단계와, 그리고 상기 제 1 산화막을 제거하고 상기 HSG층을 포함한 반도체 기판의 전면에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 커패시터의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 커패시터의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와같이 MOS 트랜지스터 및 비트 라인(도면에 도시하지 않음)이 형성된 반도체 기판(31)의 전면에 층간 절연막(32)을 형성한다.
이어, 상기 층간 절연막(32)상에 이상 산화방지를 위해 제 1 질화막(33)을 형성하고, 상기 제 1 질화막(33)상에 제 1 산화막(34)을 형성하고, 상기 제 1 산화막(34)상에 식각스톱층으로 제 2 질화막(35)을 형성한다.
그리고 상기 제 2 질화막(35)상에 이후 식각공정에서 식각 플라즈마(Etch Plasma)에 대한 손상(Damage) 방지를 위한 버퍼(Buffer) 산화막(36)을 형성한다.
여기서 식각시 플라즈마 손상을 방지할 수 있는 상기 버퍼 산화막(36)의 존재로 상기 제 2 질화막(35)의 플라즈마 에택크(Attack)을 방지하여 제 2 질화막(35)의 두께를 최소화 할 수 있다.
도 2b에 도시한 바와같이 상기 버퍼 산화막(36)상에 제 1 포토레지스트(37)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(37)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(37)를 마스크로 이용하여 상기 버퍼 산화막(36), 제 2 질화막(35), 제 1 산화막(34), 제 1 질화막(33), 그리고 층간절연막(32)을 반도체 기판(31)의 표면이 소정부분 노출되도록 선택적으로 제거하여 콘택홀(38)을 형성한다.
도 2c에 도시한 바와같이 상기 제 1 포토레지스트(37)를 제거하고, 상기 콘택홀(38)을 포함한 반도체 기판(31)의 전면에 제 1 비정질 실리콘(39)을 형성하며, 상기 제 1 비정질 실리콘(39)상에 제 2 산화막(40)을 형성한다.
이어, 상기 제 2 산화막(40)상에 제 2 포토레지스트(41)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(41)를 패터닝한다.
도 2d에 도시한 바와같이 상기 패터닝된 제 2 포토레지스트(41)를 마스크로 이용하여 상기 제 2 산화막(40) 및 제 1 비정질 실리콘(39)을 선택적으로 제거하여 제 2 산화막 패턴(40a)과 제 1 비정질 실리콘 패턴(39a)을 형성한다.
그리고 상기 제 2 포토레지스트(41)를 제거하고, 제 2 산화막 패턴(40a)을 포함한 반도체 기판(31)의 전면에 제 2 비정질 실리콘을 형성한 후, 에치백 공정을 실시하여 상기 제 2 산화막 패턴(40a) 및 제 1 비정질 실리콘 패턴(39a)의 양측면에 제 2 비정질 실리콘 측벽(42)을 형성한다.
도 2e에 도시한 바와같이 상기 제 2 산화막 패턴(40a) 및 버퍼 산화막(36)을 습식식각(Wet Etch)으로 제거하고, 상기 제 2 질화막(35)을 H3PO4용액을 이용하여 제거한다.
여기서 상기 H3PO4용액으로 상기 제 2 질화막(35)을 제거할 때 그 하부의 제 1 산화막(34)이 5Å/5min정도 제거되는데 상기 제 2 질화막(Si3N4)(35) : 제 1 산화막(SiO2)(34)의 식각비율은 40 : 1이다.
그리고 상기 제 1 비정질 실리콘 패턴(39a)과 제 2 비정질 실리콘 측벽(42)이 형성된 반도체 기판(31)을 고진공(High Vacuum)장비에서 Si2H6가스를 조사시켜 시드(Seed)를 형성하고, 600 ~ 650℃ 정도에서 어닐(Anneal)공정을 실시하여 상기 제 1 비정질 실리콘 패턴(39a)과 제 2 비정질 실리콘 측벽(42)의 표면에 HSG층(43)을 형성한다.
여기서 상기 HSG층(43)은 시드를 결정핵으로 사용하여 상기 제 1 비정질 실리콘 패턴(39a)과 제 2 비정질 실리콘 측벽(42)에 있는 실리콘 원자가 Si2H6시드로의 이동을 통해 표면이 불규칙한 HSG층(43)을 형성한다.
도 2f에 도시한 바와같이 상기 제 1 산화막(34)을 습식식각으로 제거하고, 상기 제 1 비정질 실리콘 패턴(39a) 및 제 2 비정질 실리콘 측벽(42)의 표면에 형성된 HSG층(43)을 포함한 반도체 기판(31)의 전면에 유전체막(44) 및 플레이트 전극(45)을 형성한다.
이상에서 설명한 바와같이 본 발명에 의한 커패시터의 제조방법에 있어서 식각저지막으로 사용되는 질화막을 제거함으로써 전극간의 숏트를 방지하며, 전극의 상부 및 하부 모두에 HSG층을 형성함으로써 커패시터의 용량을 증가시킬 수 있는 효과가 있다.
Claims (6)
- MOS 트랜지스터 및 비트 라인이 형성된 반도체 기판을 준비하는 단계;상기 반도체 기판의 전면에 층간절연막, 제 1 질화막, 제 1 산화막, 제 2 질화막, 버퍼산화막을 차례로 형성하는 단계;상기 버퍼산화막, 제 2 질화막, 제 1 산화막, 제 1 질화막, 층간절연막을 선택적으로 제거하여 반도체 기판의 표면이 소정부분 노출되도록 콘택홀을 형성하는 단계;상기 콘택홀 내부 및 그에 인접한 버퍼산화막상에 제 1 비정질 실리콘 패턴 및 제 2 산화막 패턴을 형성하는 단계;상기 제 1 비정질 실리콘 패턴 및 제 2 산화막 패턴의 양측면에 제 2 비정질 실리콘 측벽을 형성하는 단계;상기 제 2 산화막 패턴 및 버퍼산화막 그리고 제 2 질화막을 제거하는 단계;상기 제 1 비정질 실리콘 패턴 및 제 2 비정질 실리콘 측벽의 표면에 HSG층을 형성하는 단계;상기 제 1 산화막을 제거하고 상기 HSG층을 포함한 반도체 기판의 전면에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 커패시터의 제조방법.
- 제 1 항에 있어서,상기 제 2 산화막, 버퍼산화막 그리고 제 1 산화막은 습식식각으로 제거함을 특징으로 하는 커패시터의 제조방법
- 제 1 항에 있어서,상기 제 2 질화막은 H3PO4용액으로 제거함을 특징으로 하는 커패시터의 제조방법.
- 제 1 항에 있어서,상기 제 1 질화막은 이상 산화현상을 방지하기 위하여 형성함을 특징으로 하는 커패시터의 제조방법
- 제 1 항에 있어서,상기 제 2 질화막은 식각공정에서 식각 스톱층으로 형성함을 특징으로 하는 커패시터의 제조방법.
- 제 1 항에 있어서,상기 제 2 질화막과 제 1 산화막의 식각비는 40 : 1로 형성함을 특징으로 하는 커패시터의 제조방법.
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