KR100399966B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
비교적 간단한 공정으로 인접 전극간의 단락을 방지하면서 콘택홀의 공정 여유도를 확보할 수 있는 반도체 소자 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
반도체 기판상의 층간절연막상에 상호간에 소정의 식각선택비를 갖는 제1 및 제2 희생막을 차례로 형성하고, 소정의 마스크를 사용하여 상기 제2 희생막을 식각한 후, 상기 제2 희생막을 식각마스크로한 등방성 식각 공정에 의해 제1 희생막을 식각하고, 상기 제2 희생막을 식각마스크로한 비등방성 식각 공정에 의해 상기 층간절연막을 식각한 다음, 전체구조 상부에 패드용 물질막을 형성하고, 상기 제1 희생막이 노출될 때까지 상기 패드용 물질막 및 제2 희생막을 연마하여 콘택홀 패드를 형성하는 것을 특징으로 하는 반도체 소자 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 소자 제조 공정 중 콘택홀 형성 공정에 이용됨.

Description

반도체 소자 제조방법
본 발명은 반도체 소자 제조 공정 중 전하저장전극 콘택홀 형성 공정시 마스크 오정렬에 의해 발생할 수 있는 소자간의 단락을 방지하기 위한 COB(Capacitor On Bitline) 구조의 반도체 소자 제조방법에 관한 것으로, 특히 콘택홀 패드 형성방법에 관한 것이다.
일반적으로, 디램(DRAM)을 비롯한 범용의 반도체 소자가 고집적화되어감에 따라 단위소자의 면적이 축소되어 소자간 간격이 점점 작아지고 있으며, 이에 따라 소자간 연결을 위한 콘택 형성 공정시 마스크 공정의 오정렬에 의해 발생할 수 있는 인접 전극간의 단락 문제를 해결하고, 콘택홀 형성시에 좀 더 큰 공정 여유도를 확보하기 위해 콘택 패드 형성 공정을 진행하고 있다.
도1A내지 도1C는 종래기술에 따른 반도체 소자 제조 공정 단면도이다.
먼저, 도1A는 반도체 기판(1)의 일부를 열산화하여 소자분리 산화막(도시하지 않음)을 형성하고, 전체구조 상부에 게이트 산화막 및 게이트 전극용 폴리실리콘막의 형성 및 게이트 전극용 마스크를 이용한 식각 공정에 의해 게이트 전극(2)을 형성한 후, 전체구조 상부에 층간 절연막(3)을 형성한 다음, 전체구조 상부에 제1 포토레지스트를 도포하고, 전하저장전극 콘택홀 형성용 마스크를 사용한 노광·현상공정에 의해 제1 포토레지스트 패턴(5)을 형성한 것을 도시한 것이다.
이어서, 도1B는 상기 제1 포토레지스트 패턴(5)을 식각마스크로 상기 층간 절연막(3)을 선택식각하여 소정부위의 반도체 기판(1)이 노출되는 전하저장전극 콘택홀을 형성한 후, 상기 제1 포토레지스트 패턴(5)을 제거하고, 전체구조 상부에 패드용 물질막인 폴리실리콘막(4)을 형성한 다음, 전체구조 상부에 제2 포토레지스트를 도포하고, 패드 마스크를 사용한 노광 · 현상 공정에 의해 제2 포토레지스트패턴(6)을 형성한 것을 도시한 것이다.
마지막으로, 도1C는 상기 제2 포토레지스트 패턴(6)을 식각마스크로 상기 패드용 물질막인 폴리실리콘막(4)을 식각하여 콘택홀 패드를 형성한 다음, 상기 제2 포토레지스트 패턴(6)을 제거한 것이다.
그러나, 상기와 같은 일련의 공정에 의해 콘택홀 패드 형성 공정을 진행하게 될 경우 콘택홀 패드용 물질막인 폴리실리콘막의 패턴 형성을 위한 마스킹 공정을 추가해야 하므로 공정이 복잡해지는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 비교적 간단한 공정으로 인접 전극간의 단락을 방지하면서 콘택홀의 공정 여유도를 확보할 수 있는 콘택홀 패드를 형성하기 위한 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도1A 내지 도1C는 종래기술에 따른 반도체 소자 제조 공정 단면도,
도2A 내지 도2C는 본 발명의 일실시예에 따른 반도체 소자 제조 공정 단면도,
도3A 내지 도3C는 본 발명의 다른 실시예에 따른 반도체 소자 제조 공정 단면도,
도4A 내지 도4C는 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 21, 31 : 반도체 기판 12, 22, 32 : 게이트 전극
13, 23, 33 : 층간 절연막 14, 34 : 질화막
15, 16, 26, 35, 36 : 폴리실리콘막
17, 27, 37 : 포토레지스트 패턴
상기 목적을 달성하기 위하여 본 발명은 소정의 하부층이 기형성된 반도체 기판상에 층간 절연막을 형성하는 단계; 상기 층간 절연막상에 상기 층간 절연막과 소정의 식각선택비를 갖는 제1 희생막을 형성하는 단계; 상기 제1 희생막 상부에 상기 제1 희생막과 소정의 식각선택비를 갖는 제2 희생막을 형성하는 단계; 소정의 콘택홀 마스크를 사용하여 상기 제2 희생막을 식각하는 단계; 상기 제2 희생막을 식각 마스크로 상기 제1 희생막을 등방성 식각하여 상기 제2 희생막에 비해 소정치만큼 작은 크기로 패터닝하는 단계; 상기 제2 희생막을 식각마스크로 상기 층간 절연막을 비등방성 식각하여 소정부위의 반도체 기판이 노출되는 콘택홀을 형성하는단계; 전체구조 상부에 패드용 물질막을 형성하고, 화학적 기계적 연마 공정에 의해 상기 제1 희생막이 노출될때까지 상기 패드용 물질막 및 제2 희생막을 연마하여 제거하는 단계; 및 상기 제1 희생막을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 소정의 하부층이 기형성된 반도체 기판상에 층간 절연막을 형성하는 단계; 소정의 콘택홀 마스크를 사용하여 소정두께의 상기 층간 절연막을 등방성 식각하여 상기 콘택홀 마스크에 비해 소정치만큼 작은 크기로 패터닝하는 단계; 상기 콘택홀 마스크를 사용하여 잔류두께의 상기 층간 절연막을 비등방성 식각하여 소정부위의 반도체 기판이 노출되는 콘택홀을 형성하는 단계; 및 전체구조 상부에 패드용 물질막을 형성하고, 화학적 기계적 연마 공정에 의해 상기 층간 절연막이 노출될때까지 연마하여 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 소정의 하부층이 기형성된 반도체 기판상에 층간 절연막을 형성하는 단계; 상기 층간 절연막상에 희생막을 형성하는 단계; 소정의 콘택홀 마스크를 사용하여 상기 희생막 및 층간 절연막을 식각하여 소정부위의 반도체 기판이 노출되는 콘택홀을 형성하는 단계; 전체구조 상부에 제1 패드용 물질막을 형성하고, 화학적 기계적 연마 공정에 의해 상기 희생막이 노출될때까지 상기 패드용 물질막을 연마하여 제거하는 단계; 상기 희생막을 제거하는 단계; 및 전체구조 상부에 제2 패드용 물질막을 형성하고, 마스크없이 전면식각하여 상기 제1 패드용 물질막 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도2A 내지 도2C는 본 발명의 일실시예에 따른 반도체 소자 제조 공정 단면도이다.
먼저, 도2A는 반도체 기판(11)의 일부를 열산화하여 소자분리 산화막(도시하지 않음)을 형성하고, 전체구조 상부에 게이트 산화막 및 게이트 전극용 폴리실리콘막의 형성 및 게이트 전극용 마스크를 이용한 식각 공정에 의해 게이트 전극(12)을 형성한 후, 전체구조 상부에 충간 절연막(13)을 형성하고, 상기 층간 절연막(13) 상부에 500Å 내지 2000Å 정도 두께의 실리콘 질화막(14) 및 500Å 내지 2000Å 정도 두께의 제1 폴리실리콘막(15)을 차례로 형성한 다음, 전체구조 상부에 포토레지스트를 도포하고, 전하저장전극 콘택홀 형성용 마스크를 사용한 노광· 현상 공정에 의해 포토레지스트 패턴(17)을 형성한 것을 도시한 것이다.
이어서, 도2B는 상기 포토레지스트 패턴(17)을 식각마스크로 상기 제1 폴리실리콘막(15)을 식각하고, 상기 포토레지스트 패턴(17)을 제거한 후, 상기 제1 폴리실리콘막(15)을 식각마스크로 상기 실리콘 질화막(14)을 등방성 식각하여 상기 제1 폴리실리콘막(15) 보다 소정치만큼 작게 패터닝한 다음, 상기 제1 폴리실리콘막(15)을 식각마스크로 상기 층간 절연막(13)을 비등방성 식각하여 소정부위의 반도체 기판(11)이 노출되는 전하저장전극 콘택홀을 형성한 것을 도시한 것이다.
마지막으로, 도2C는 전체구조 상부에 패드용 물질막인 제2 폴리실리콘막(16)을 형성하고, 화학적 기계적 연마(Chemical Mechanical Polishing) 공정에 의해 상기 실리콘 질화막(14)이 노출될때까지 상기 제1 및 제2 폴리실리콘막(15, 16)을 연마하여 제거하여 콘택홀 패드를 형성한 다음, 상기 실리콘 질화막(14)을 제거한 것을 도시한 것이다.
도3A 내지 도3C는 본 발명의 다른 실시예에 따른 반도체 소자 제조 공정 단면도이다.
먼저, 도3A는 반도체 기판(21)의 일부를 열산화하여 소자분리 산화막(도시하지 않음)을 형성하고, 전체구조 상부에 게이트 산화막 및 게이트 전극용 폴리실리콘막의 형성 및 게이트 전극용 마스크를 이용한 식각 공정에 의해 게이트 전극(22)을 형성한 후, 전체구조 상부에 층간 절연막(23)을 형성한 다음, 전체구조 상부에 포토레지스트를 도포하고, 전하저장전극 콘택홀 형성용 마스크를 사용한 노광 · 현상 공정에 의해 포토레지스트 패턴(27)을 형성한 것을 도시한 것이다.
이어서, 도3B는 상기 포토레지스트 패턴(27)을 식각마스크로 500Å 내지 2000Å 정도 두께의 층간 절연막(23)을 등방성 식각한 후, 상기 포토레지스트 패턴(27)을 식각마스크로 잔류두께의 층간 절연막을 비등방성 식각하여 소정부위의 반도체 기판(21)이 노출되는 전하저장전극 콘택홀을 형성한 다음, 상기 포토레지스트 패턴(27)을 제거한 것을 도시한 것이다.
마지막으로, 도3C는 전체구조 상부에 패드용 물질막인 폴리실리콘막(26)을 형성하고, 화학적 기계적 연마(Chemical Mechanical Polishing) 공정에 의해 상기 층간 절연막(23)이 노출될때까지 상기 폴리실리콘막(26)을 연마하여 콘택홀 패드를 형성한 것을 도시한 것이다.
도4A 내지 도4C는 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 공정 단면도이다.
먼저, 도4A는 반도체 기판(31)의 일부를 열산화하여 소자분리 산화막(도시하지 않음)을 형성하고, 전체구조 상부에 게이트 산화막 및 게이트 전극용 폴리실리콘막의 형성 및 게이트 전극용 마스크를 이용한 식각 공정에 의해 게이트 전극(32)을 형성한 후, 전체구조 상부에 층간 절연막(33)을 형성하고, 상기 층간 절연막(33) 상부에 500Å 내지 2000Å 정도 두께의 실리콘 질화막(34)을 형성한 다음, 전체구조 상부에 포토레지스트를 도포하고, 전하저장전극 콘택홀 형성용 마스크를 사용한 노광 · 현상 공정에 의해 포토레지스트 패턴(37)을 형성한 것을 도시한 것이다.
이어서, 도4B는 상기 포토레지스트 패턴(37)을 식각마스크로 상기 실리콘 질화막(34) 및 층간 절연막(33)을 비등방성 식각하여 소정부위의 반도체 기판(31)이 노출되는 전하저장전극 콘택홀을 형성하고, 상기 포토레지스트 패턴(37)을 제거한 후, 전체구조 상부에 패드용 물질막으로 제1 폴리실리콘막(35)을 형성하고, 화학적 기계적 연마(Chemical Mechanical Polishing) 공정에 의해 상기 실리콘 질화막(34)이 노출될때까지 상기 제1 폴리실리콘막(35)을 연마하여 제거한 다음, 상기 실리콘 질화막(34)을 제거한 것을 도시한 것이다.
마지막으로, 도4C는 전체구조 상분에 패드용 물질막으로 제2 폴리실리콘막(36)을 형성한 후, 마스크없이 전면 식각 공정에 의해 상기 제1 폴리실리콘막(35) 측벽에 스페이서 형태로 잔류시켜 콘택홀 패드를 형성한 것을 도시한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 콘택홀 패드 형성을 위한 마스킹 공정을 생략하고도, 전하저장전극 콘택홀 형성 공정시 마스크 오정렬에 의해 발생할 수 있는 소자간의 단락을 방지하면서 콘택홀 공정 여유도를 확보할 수 있는 콘택홀 패드를 형성할 수 있어 공정 단순화로 인한 소자의 생산성 향상을 기대할 수 있다.

Claims (16)

  1. 소정의 하부층이 기형성된 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막상에 상기 층간 절연막과 소정의 식각선택비를 갖는 제1 희생막을 형성하는 단계;
    상기 제1 희생막 상부에 상기 제1 희생막과 소정의 식각선택비를 갖는 제2 희생막을 형성하는 단계;
    소정의 콘택홀 마스크를 사용하여 상기 제2 희생막을 식각하는 단계;
    상기 제2 희생막을 식각마스크로 상기 제1 희생막을 등방성 식각하여 상기 제2 희생막에 비해 소정치만큼 작은 크기로 패터닝하는 단계;
    상기 제2 희생막을 식각마스크로 상기 층간 절연막을 비등방성 식각하여 소정부위의 반도체 기판이 노출되는 콘택홀을 형성하는 단계;
    전체구조 상부에 패드용 물질막을 형성하고, 상기 제1 희생막이 노출될때까지 상기 패드용 물질막 및 제2 희생막을 전면 식각하는 단계; 및
    상기 제1 희생막을 제거하는 단계를 포함해서 이루어진 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 제1 희생막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제2항에 있어서,
    상기 제2 희생막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제3항에 있어서,
    상기 패드용 물질막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제2항에 있어서,
    상기 실리콘 질화막은 500Å 내지 2000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제5항에 있어서,
    상기 제2 희생막인 폴리실리콘막은 500Å 내지 2000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제1항에 있어서,
    상기 패드용 물질막 및 제2 희생막의 전면 식각은 화학적 기계적 연마 공정에 의해 진행되는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 소정의 하부층이 기형성된 반도체 기판상에 층간 절연막을 형성하는 단계;
    소정의 콘택홀 마스크를 사용하여 소정두께의 상기 층간 절연막을 등방성 식각하여 상기 콘택홀 마스크에 비해 소정치만큼 작은 크기로 패터닝하는 단계;
    상기 콘택홀 마스크를 사용하여 잔류두께의 상기 층간 절연막을 비등방성 식각하여 소정부위의 반도체 기판이 노출되는 콘택홀을 형성하는 단계; 및
    전체구조 상부에 패드용 물질막을 형성하고, 상기 층간 절연막이 노출될때까지 전면 식각하는 단계를 포함해서 이루어진 반도체 소자 제조방법.
  9. 제8항에 있어서,
    상기 층간 절연막의 등방성 식각 타겟은 500Å 내지 2000Å인 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제8항에 있어서,
    상기 패드용 물질막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제8항에 있어서,
    상기 패드용 물질막의 전면 식각은 화학적 기계적 연마 공정에 의해 진행되는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 소정의 하부층이 기형성된 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막상에 희생막을 형성하는 단계;
    소정의 콘택홀 마스크를 사용하여 상기 희생막 및 층간 절연막을 식각하여 소정부위의 반도체 기판이 노출되는 콘택홀을 형성하는 단계;
    전체구조 상부에 제1 패드용 물질막을 형성하고, 상기 희생막이 노출될때까지 상기 제1 패드용 물질막을 전면 식각하는 단계;
    상기 희생막을 제거하는 단계; 및
    전체구조 상부에 제2 패드용 물질막을 형성하고, 마스크없이 전면식각하여 상기 제1 패드용 물질막 측벽에 스페이서를 형성하는 단계를 포함해서 이루어진 반도체 소자 제조방법.
  13. 제12항에 있어서,
    상기 희생막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자 제조방법.
  14. 제12항에 있어서,
    상기 제1 및 제2 패드용 물질막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자 제조방법.
  15. 제13항에 있어서,
    상기 실리콘 질화막은 500Å 내지 2000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  16. 제13항에 있어서,
    상기 제1 패드용 물질막의 전면 식각은 화학적 기계적 연마 공정에 의해 진행되는 것을 특징으로 하는 반도체 소자 제조방법.
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* Cited by examiner, † Cited by third party
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JPH04293233A (ja) * 1991-03-22 1992-10-16 Sony Corp メタルプラグの形成方法
KR930022477A (ko) * 1992-04-21 1993-11-24 김광호 반도체 장치에 제조방법
KR940022712A (ko) * 1993-03-24 1994-10-21 발도르프, 피켄셔 비아홀(via hole) 제조방법
KR960015741A (ko) * 1994-10-31 1996-05-22 김주용 반도체소자의 콘택홀 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04293233A (ja) * 1991-03-22 1992-10-16 Sony Corp メタルプラグの形成方法
KR930022477A (ko) * 1992-04-21 1993-11-24 김광호 반도체 장치에 제조방법
KR940022712A (ko) * 1993-03-24 1994-10-21 발도르프, 피켄셔 비아홀(via hole) 제조방법
KR960015741A (ko) * 1994-10-31 1996-05-22 김주용 반도체소자의 콘택홀 형성방법

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