KR100223766B1 - 반도체 장치의 콘택홀 형성방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치의 콘택 형성방법
2. 발명이 해결하려고 하는 기술적 과제
반도체 장치의 콘택 형성방법. 특히 전도층에 대한 고밀도 플라즈마를 사용한 콘택식각으로 전도층이 손상되어 전기적 특성을 저하시켜 소자의 신뢰성을 감소시키는 문제점이 있었음.
3. 발명의 해결방법의 요지
실리콘기판에 대한 콘택식각을 1 번의 습식식각으로 하부 전도층에 대한 콘텍식각으로 기판 손상을 최대한으로 방지하고자 하는 방법을 제공함.
4. 발명의 중용한 용도
미세 콘택식각하며 소자 특성을 향상시킬 수 있는 방법에 이용됨.
Description
제1a도 및 제1b도는 종래의 반도체 장치의 콘택홀 형성 공정 단면도,
제2a도 내지 제2c도는 본 발명의 반도체 장치의 콘택홀 형성 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 층간절연막
23 : 포토레지스트 24 : 질화막 스페이서
25 : 폴리실리콘막
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히, 콘택식각에 따른 접합면의 손상을 방지하고자 하는 반도체 장치의 콘택홀 형성방법에 관한 것이다.
일반적으로, 반도체 장치의 집적도가 증가함에 따라 소자의 최소설계 한계는 급격히 감소하고 미세콘택을 형성하는 공정은 점차 고난이도 공정으로 부각되었다.
특히, 다이나믹 램(Dynamic RAM)의 스토리지 노드(Storage Node) 콘택홀 형성공정시, 1 MHz 이상의 주파수를 이용한 고밀도 플라즈마(High Density Plasma) 식각에서 이온에 의한 접합(Junction)영역 손상으로 접합 브레이크다운(Breakdown) 및 접합 누설전류가 유발되어 리프레쉬(Refresh) 특성이 저하되는 문제점이 있다.
제1a도 및 제1b도는 종래기술에 따른 반도체 장치의 콘택홀 형성 공정 단면도로서, 다이내믹 램(Dynamic RAM)의 스토리지 노드 콘택 형성을 예로써 설명하고 있다.
먼저, 제1a도는 실리콘기판(11) 상에 형성된 소정의 층간절연막(12) 상에 스토리지 노드 콘택식각용 포토레지스터(13) 패턴을 형성하고, 층간절연막(12)을 고밀도 플라즈마로 식각하여 실리콘 기판의 소정부위를 노출한 것을 도시한 것이다.
이어서, 제1b도는 상기 포토레지스터(13) 패턴을 제거하고 전체구조 상에 소정 산화막을 형성한 후, 고밀도 플라즈마를 사용한 비등방성 건식식각으로 콘택영역 내부에 스페이서(14)를 형성한 것을 도시한 것이다. 이때, 상기 스페이서(14)는 인접 소자간의 쇼트(Short)를 방지하며 포토공정시, 분해능 한계에 따른 포토레지스트 패턴에 대해 미세콘택홀을 형성하기 위함이다.
그러나, 상기와 같이 스토리지 노드 콘택홀 형성시 실리콘 기판상의 접합 영역에 2회의 고밀도 플라즈마 식각에 의한 손상이 일어나, 리프레쉬 시간의 감소 등 소자의 전기적 특성 및 소자의 신뢰성을 저하시키는 문제점이 있다. 이때, 상기 실리콘 기판은 기판 상의 소정영역에 위치한 전도막이 될 수도 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 하부 전도층에 대해 콘택홀 형성에 따른 접합 손상을 방지할 수 있는 반도체 장치의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 형성된 층간절연막 상에 콘택홀 형성 영역을 오픈시키는 포토레지스트 패턴을 형성하는 제1 단계; 노출된 상기 층간절연막을 고밀도 플라즈마로 식각하여 개구부를 형성하되, 상기 개구부 저면에 상기 층간절연막의 일부를 잔류시키는 제2 단계; 상기 포토레지스트 패턴을 제거하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 질화막을 형성하는 제4 단계; 상기 질화막을 전면식각하여 상기 개구부 측벽에 질화막 스페이서를 형성하는 제5 단계; 및 상기 개구부 저면에 잔류된 상기 층간절연막을 습식식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 제6 단계를 포함하는 반도체 장치의 콘택홀 형성 방법을 제공한다.
첨부된, 제2a도 내지 제2c도를 참조하여 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성 방법을 상세히 설명한다.
이하에서 설명되는 본 발명의 일실시예는 다이내믹 램(Dynamic RAM) 셀 제조공정 중 스토리지 노드 콘택홀 형성 방법에 적용하였음을 언급한다.
먼저, 제2a도에 도시한 바와 같이 실리콘 기판(21) 상에 소정의 층간절연막(22)을 형성하고, 층간절연막(22) 상에 스토리지 노드콘택용 포토레지스트(23) 패턴을 형성하고, 상기 포토레지스트 패턴을 식각장벽으로 고밀도 플라즈마 식각을 실시하여 기판의 소정부위를 노출시키는 개구부를 형성한다. 이때, 상기 콘택식각은 실리콘기판(21)이 완전히 노출되지 않도록 상기 개구부 저면에 층간절연막(22)을 약 500Å이하의 두께로 잔류하는 져스트에치(Just Etching)방법으로 한다.
이어서, 제2b도에 도시한 바와 같이 상기 포토레지스트 패턴을 제거하고 상기 콘택식각한 영역의 전체 구조상에 소정두께로 질화막을 형성한 다음, 전면식각(Blanket Etch)하여 상기 개구부 측벽에 질화막 스페이서(24)를 형성한다.
다음으로, 제2c도에 도시한 바와 같이 상기 질화막 스페이서(24)가 형성된 개구부 저면에 상기 져스트에칭으로 남은 층간절연막을 BOE(Buffered Oxide Etcher)를 사용한 습식식각으로 제거하여 콘택홀을 형성한다. 이어서, 상기 전체 구조상에 스토리지 노드용 전도막인 폴리실리콘막(25)을 형성한다.
상기와 같이 이루어지는 본 발명은, 종래의 고밀도 플라즈마식각으로 2회 실시하는 실리콘기판에 대한 콘택식각을 1회의 습식식각으로 하부 전도층인 반도체기판에 스토리지 노드 콘택홀을 형성할 수 있기 때문에, 기존의 콘택식각에 대한 기판 손상을 최대한으로 방지하여 리프레쉬 시간 증가 등의 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다. 또한, 본 발명은 상기 하부전도층인 반도체 기판에 콘택홀을 형성하는 대신에 다층구조의 위치한 전도층에 대한 콘택홀 형성 방법에도 사용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (3)
- (정정) 반도체 소자의 콘택홀 형성 방법에 있어서, 반도체 기판 상에 형성된 층간절연막 상에 콘택홀 형성 영역을 오픈시키는 포토레지스트 패턴을 형성하는 제1 단계; 노출된 상기 층간절연막을 고밀도 플라즈마로 식각하여 개구부를 형성하되, 상기 개구부 저면에 상기 층간절연막의 일부를 잔류시키는 제2 단계; 상기 포토레지스트 패턴을 제거하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 질화막을 형성하는 제4 단계; 상기 질화막을 전면식각하여 상기 개구부 측벽에 질화막 스페이서를 형성하는 제5 단계; 및 상기 개구부 저면에 잔류된 상기 층간절연막을 습식식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 제6 단계를 포함하는 반도체 장치의 콘택홀 형성 방법.
- (정정) 제1항에 있어서, 상기 제2 단계에서 상기 개구부 저면에 상기 층간절연막을 500Å이 넘지 않는 두께로 잔류시키는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
- (정정) 제2항에 있어서, 상기 제6 단계에서, 상기 습식식각은 완충산화식각제(BOE)를 이용하여 실시하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
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