KR19980026089A - 반도체 소자의 자기정합 콘택홀 형성방법 - Google Patents

반도체 소자의 자기정합 콘택홀 형성방법 Download PDF

Info

Publication number
KR19980026089A
KR19980026089A KR1019960044414A KR19960044414A KR19980026089A KR 19980026089 A KR19980026089 A KR 19980026089A KR 1019960044414 A KR1019960044414 A KR 1019960044414A KR 19960044414 A KR19960044414 A KR 19960044414A KR 19980026089 A KR19980026089 A KR 19980026089A
Authority
KR
South Korea
Prior art keywords
insulating film
forming
contact hole
etch stop
stop layer
Prior art date
Application number
KR1019960044414A
Other languages
English (en)
Inventor
노준용
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019960044414A priority Critical patent/KR19980026089A/ko
Publication of KR19980026089A publication Critical patent/KR19980026089A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 소자의 자기정합 콘택홀 형성방법에 대해 기재되어 있다. 이는, 제1 절연막이 캡핑된 트랜지스터의 게이트가 형성되어 있는 결과물 기판 전면에 제2 절연막을 형성하는 공정, 제2 절연막의 전표면에 식각 스톱층을 형성하는 공정, 식각 스톱층 상에 제3 절연막을 형성한 후 사진식각 공정을 행하여 랜딩 패드 형성을 위한 제3 절연막 패턴을 형성하는 공정 및 제3 절연막 패턴을 마스크로하여 식각 스톱층을 식각하고, 계속해서 제2 절연막을 이방성식각함으로써 트랜지스터의 소오스 및 드레인 영역을 노출시키는 자기정합 콘택홀을 형성하는 공정을 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 랜딩 패드와 트랜지스터의 게이트 사이에 쇼트가 발생하지 않도록 할 수 있다.

Description

반도체 소자의 자기정합 콘택홀 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 트랜지스터의 자기정합 콘택홀을 형성하는 방법에 관한 것이다.
DRAM (Dynamic Random Access Memory)의 고집적화에 따른 셀 사이즈(cell size)의 감소는 공정에서의 마아진(margin) 감소를 초래하게 된다. 이에 따라 셀 내 접촉창 형성 시 얼라인 이슈(align issue)가 발생하게 되고, 이를 극복하기 위하여 셀프 얼라인 콘택(Self Align Contact; 이하, SAC라 칭함)이라는 공정이 도입되게 되었다.
현재 사용되고 있는 SAC 공정은, 통상의 방법으로 트랜지스터를 형성한 후 트랜지스터의 게이트의 측벽에 랜딩 패드와의 절연을 위하여 스페이서를 형성하는 공정, 트랜지스터와 비트 라인과의 절연을 위한 제2 절연막을 적층한 후 랜딩 패드 형성을 위하여 상기한 제2 절연막을 사진식각 공정을 이용하여 패턴을 형성하는 공정, 이방성식각 (즉, SAC 식각)을 행하여 트랜지스터의 소오스, 드레인 영역을 오픈하는 공정 및 오픈된 영역을 도전물질로 필링(filling)시키는 공정으로 진행함으로써 이후 공정에서의 콘택 미스얼라인(mis-align) 마아진을 개선하게 된다.
그러나, 상기의 공정을 진행하게 되면, 랜딩 패드와 트랜지스터와의 절연을 위한 스페이서가 상기 SAC 식각 시 과식각(over etch)되어 트랜지스터와 랜딩 패드 간의 쇼트(short)가 발생하게 된다는 단점이 있다.
본 발명의 목적은 랜딩 패드와 트랜지스터의 게이트가 쇼트(short)되는 것을 방지할 수 있는 반도체 소자의 자기정합 콘택홀 형성방법을 제공하는데 있다.
도 1 내지 도 5는 본 발명에 의한 반도체 소자의 자기정합 콘택홀 형성방법을 공정순서별로 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 자기정합 콘택홀 형성방법은, 제1 절연막이 캡핑된 트랜지스터의 게이트가 형성되어 있는 결과물 기판 전면에 제2 절연막을 형성하는 공정; 상기 제2 절연막의 전표면에 식각 스톱층을 형성하는 공정; 상기 식각 스톱층 상에 제3 절연막을 형성한 후 사진식각 공정을 행하여 랜딩 패드 형성을 위한 제3 절연막 패턴을 형성하는 공정; 및 상기 제3 절연막 패턴을 마스크로하여 상기 식각 스톱층을 식각하고, 계속해서 상기 제2 절연막을 이방성식각함으로써 트랜지스터의 소오스 및 드레인 영역을 노출시키는 자기정합 콘택홀을 형성하는 공정을 구비하는 것을 특징으로 한다.
이때, 상기 제1 절연막, 제2 절연막 및 제3 절연막은 질화물로 형성하고, 상기 식각 스톱층은 산화물로 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
도 1 내지 도 5는 본 발명에 의한 반도체 소자의 자기정합 콘택홀 형성방법을 공정순서별로 설명하기 위한 단면도들이다.
먼저, 도 1은 트랜지스터의 게이트를 형성한 후의 단면도를 도시한 것으로서, 이는, 반도체 기판(10)에 소자 분리막(12)를 형성한 후, 게이트 산화막(14)을 형성하는 공정 및 상기 게이트 산화막(14) 상에 불순물이 도우프된 다결정실리콘층(16)과 실리사이드층(18) 및 제1 절연막(20)을 차례대로 형성한 후 패터닝함으로써 상기 불순물이 도우프된 다결정실리콘층(16)과 실리사이드층(18)으로 된 게이트 전극(G)을 형성하는 공정으로 형성한다.
이때, 상기 제1 절연막(20)은, 예컨대 실리콘 질화물(Si3N4)와 같은 질화물로 형성한다.
도 2는 트랜지스터의 게이트(G)가 형성되어 있는 결과물 기판 전면에, 예컨대 실리콘 질화물과 같은 질화물을 도포하여 제2 절연막(22)을 형성하고, 이어서, 상기 제2 절연막(22) 상에, 예컨대 이산화 실리콘(SiO2)과 같은 산화물을 도포하여 식각 스톱층(24)을 형성한 후의 단면도이다.
도 3은 랜딩 패드 형성을 위한 제3 절연막 패턴(26)을 형성한 후의 단면도를 도시한 것으로서, 이는, 상기 식각 스톱층(24)이 형성되어 있는 결과물 기판 전면에, 예컨대 실리콘 질화물과 같은 질화물을 도포하여 제3 절연막을 형성하는 공정 및 상기 제3 절연막을 패터닝함으로써 각 셀을 분리시키는 모양의 랜딩 패드 형성을 위한 상기 제3 절연막 패턴(26)을 형성하는 공정으로 형성한다.
도 4는 상기 제3 절연막 패턴(26)을 마스크로하여 상기 식각 스톱층(도 3의 도면부호 24)을 식각하여 패턴화된 식각 스톱층(24a)을 형성한 후, 계속해서, 상기 제2 절연막(도 3의 도면부호 22)을 이방성식각함으로써 소오스 및 드레인 영역을 노출시키는 상기 자기정합 콘택홀(SAC)을 형성한 후의 단면도이다.
도 5는 자기 정합 콘택홀이 형성되어 있는 결과물 기판 전면에, 예컨대 불순물이 도우프된 다결정실리콘을 증착하고, 상기 제3 절연막 패턴(26)이 노출될 때 까지 상기 다결정실리콘을 에치백(etch back) 또는 화학 물리적 폴리슁(Chemical Mechanical Polishing; CMP)함으로써 상기 소오스 및 드레인과 각각 접속하는 랜딩 패드(28)를 형성한 후의 단면도이다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
따라서, 본 발명에 의한 반도체 소자의 자기정합 콘택홀 형성방법에 의하면, 랜딩 패드와 트랜지스터의 게이트 사이에 쇼트가 발생하지 않도록 할 수 있다.

Claims (2)

  1. 제1 절연막이 캡핑된 트랜지스터의 게이트가 형성되어 있는 결과물 기판 전면에 제2 절연막을 형성하는 공정;
    상기 제2 절연막의 전표면에 식각 스톱층을 형성하는 공정;
    상기 식각 스톱층 상에 제3 절연막을 형성한 후 사진식각 공정을 행하여 랜딩 패드 형성을 위한 제3 절연막 패턴을 형성하는 공정; 및
    상기 제3 절연막 패턴을 마스크로하여 상기 식각 스톱층을 식각하고, 계속해서 상기 제2 절연막을 이방성식각함으로써 트랜지스터의 소오스 및 드레인 영역을 노출시키는 자기정합 콘택홀을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 자기정합 콘택홀 형성방법.
  2. 제1항에 있어서, 상기 제1 절연막, 제2 절연막 및 제3 절연막은 질화물로 형성하고, 상기 식각 스톱층은 산화물로 형성하는 것을 특징으로 하는 반도체 소자의 자기정합 콘택홀 형성방법.
KR1019960044414A 1996-10-07 1996-10-07 반도체 소자의 자기정합 콘택홀 형성방법 KR19980026089A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960044414A KR19980026089A (ko) 1996-10-07 1996-10-07 반도체 소자의 자기정합 콘택홀 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960044414A KR19980026089A (ko) 1996-10-07 1996-10-07 반도체 소자의 자기정합 콘택홀 형성방법

Publications (1)

Publication Number Publication Date
KR19980026089A true KR19980026089A (ko) 1998-07-15

Family

ID=66325564

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960044414A KR19980026089A (ko) 1996-10-07 1996-10-07 반도체 소자의 자기정합 콘택홀 형성방법

Country Status (1)

Country Link
KR (1) KR19980026089A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100324935B1 (ko) * 1999-06-23 2002-02-28 박종섭 반도체 소자의 배선 형성방법
KR100351890B1 (ko) * 1999-05-08 2002-09-12 주식회사 하이닉스반도체 반도체 소자의 플러그층 형성 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100351890B1 (ko) * 1999-05-08 2002-09-12 주식회사 하이닉스반도체 반도체 소자의 플러그층 형성 방법
KR100324935B1 (ko) * 1999-06-23 2002-02-28 박종섭 반도체 소자의 배선 형성방법

Similar Documents

Publication Publication Date Title
KR100382727B1 (ko) 셀프 얼라인 콘택 식각 공정을 채용할 경우 보이드 없이패드를 형성할 수 있는 반도체 소자의 제조방법
US6566236B1 (en) Gate structures with increased etch margin for self-aligned contact and the method of forming the same
KR100721185B1 (ko) 반도체 소자의 비트라인 형성방법
KR100471410B1 (ko) 반도체소자의 비트라인 콘택 형성방법
KR19980026089A (ko) 반도체 소자의 자기정합 콘택홀 형성방법
KR100244426B1 (ko) 반도체 장치의 콘택홀 형성 방법
KR100345069B1 (ko) 반도체 소자의 폴리실리콘 플러그 형성방법
KR100277905B1 (ko) 반도체 메모리 소자의 제조 방법
KR100333539B1 (ko) 반도체소자의미세콘택홀형성방법
US6825088B2 (en) E-RAM with cobalt silicide layer over source/drain of memory cell part and over source/drain and gate wiring of logic part
KR0140733B1 (ko) 반도체소자의 미세콘택 형성방법
KR100524928B1 (ko) 다마신 공정을 이용한 금속배선 형성방법
KR0141949B1 (ko) 반도체소자의 제조방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
US6277734B1 (en) Semiconductor device fabrication method
KR100612554B1 (ko) 반도체소자의 캐패시터 및 그의 제조방법
KR100235960B1 (ko) 반도체소자의 도전 라인 형성방법
KR950009935B1 (ko) 반도체장치의 제조방법
KR0166031B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100413042B1 (ko) 반도체소자의미세콘택홀형성방법
KR100480573B1 (ko) 반도체메모리소자의비트라인형성방법
KR100277883B1 (ko) 반도체 소자의 제조 방법
KR100399966B1 (ko) 반도체 소자 제조방법
KR20020024840A (ko) 반도체장치의 콘택플러그 형성방법
KR20020048266A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid