KR100351890B1 - 반도체 소자의 플러그층 형성 방법 - Google Patents

Abstract

본 발명은 플러그층의 리세스를 줄이고 오버레이 마진을 충분히 확보할 수 있도록한 반도체 소자의 플러그층 형성 방법에 관한 것으로, 반도체 기판상에 셀 트랜지스터를 형성하고 상기 셀트랜지스터의 게이트 전극상부 및 측면에 질화 측벽을 형성하는 공정;전면에 ILD 산화막층을 형성하고 플로잉 공정으로 부분적으로 평탄화하는 공정;상기 ILD 산화막을 선택적으로 식각하여 반도체 기판의 일부를 노출시키는 공정;전면에 플러그 형성용 폴리층을 형성하고 상기 플러그 형성용 폴리층 및 ILD 산화막의 일부를 동시에 제거하여 평탄화하는 공정;플러그 리버스 마스크를 사용하여 포토 공정을 진행하여 노출된 플러그 형성용 폴리층을 선택적으로 건식각하여 비트라인 플러그층,스토리지 노드 콘택 플러그층을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자의 플러그층 형성 방법{Method for forming plug of semiconductor device}

본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 플러그층의 리세스를 줄이고 오버레이 마진을 충분히 확보할 수 있도록한 반도체 소자의 플러그층 형성 방법에 관한 것이다.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 플러그층 형성 공정에 관하여 설명하면 다음과 같다.

도 1a내지 도 1f는 종래 기술의 반도체 소자의 플러그층 형성 공정 단면도이다.

먼저, 도 1a에서와 같이, 반도체 기판(1)상에 셀 트랜지스터(소오스/드레인 영역 도시하지 않음)를 형성하고 상기 셀트랜지스터의 게이트 전극(2)상부 및 측면에 질화 측벽(3)을 형성한다.

그리고 도 1b에서와 같이, ILD(Inter Layer Dielectric) 산화막층(4)을 형성한다.

이어, 도 1c에서와 같이, 상기 ILD 산화막층(4)을 CMP(Chemical Mechanical Polishing)공정으로 평탄화한다.

그리고 도 1d에서와 같이, 평탄화된 ILD 산화막층(4)상에 포토레지스트(5)를 도포하고 선택적으로 패터닝한다.

이어, 상기 패터닝된 포토레지스트(5)를 마스크로하여 노출된 ILD 산화막층(4)을 선택적으로 식각하여 콘택홀(6)들을 형성한다.

그리고 도 1e에서와 같이, 콘택홀(6)들을 포함하는 전면에 플러그 형성용 폴리층(7)을 형성한다.

이어, 도 1f에서와 같이, 상기 플러그 형성용 폴리층(7)을 에치백하여 비트라인 플러그층(7a),스토리지 노드 콘택 플러그층(7b)를 형성한다.

그리고 도면에 도시하지 않았지만, 다시 ILD층을 형성하고 패터닝하여 비트라인콘택 영역을 정의한다.

이와같은 종래 기술의 반도체 소자의 플러그층 형성 공정은 에치백 공정으로 비트라인 콘택 플러그층과 스토리지 노드 콘택 플러그층을 동시에 형성하지만, 도 1f의 ⓐ부분에서와 같은 폴리층의 리세스로 인하여 홀 크기가 감소하는 것을 알 수 있다.

이와 같은 종래 기술의 플러그층 형성 방법은 다음과 같은 문제가 있다.

플러그층을 형성하기 위한 에치백 공정시에 약 1000Å의 손실이 발생하여 콘택홀 크기를 감소시킨다.

이와 같은 콘택홀 크기 감소는 비트라인 플러그 콘택 공정시에 공정 마진 부족과 콘택 면적 감소로 인한 콘택 저항 증가의 문제가 발생한다.

이와 같은 공정 마진의 축소는 공정 진행을 어렵게 하고 수율을 저하시킬 수 있다.

그리고 콘택 저항의 증가는 소자의 동작 속도에 영향을 미쳐 신뢰성을 저하시킨다.

본 발명은 이와 같은 종래 기술의 반도체 소자의 플러그층 형성 방법의 문제를 해결하기 위한 것으로, 플러그층의 리세스를 줄이고, 오버레이 마진을 충분히 확보할 수 있도록한 반도체 소자의 플러그층 형성 방법을 제공하는데 그 목적이 있다.

도 1a내지 도 1f는 종래 기술의 반도체 소자의 플러그층 형성 공정 단면도

도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 플러그층 형성을 위한 공정 단면도

도 3a와 도 3b는 리버스 포토 공정후 및 플러그층을 형성하기 위한 폴리 건식각후의 평면 구성도

도면의 주요 부분에 대한 부호의 설명

21. 반도체 기판 22. 게이트 전극

23. 질화 측벽 24. ILD 산화막

25. 포토레지스트 26. 플러그 형성용 폴리층

26a. 비트라인 플러그층 26b. 스토리지 노드 콘택 플러그층

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 플러그층 형성 방법은 반도체 기판상에 셀 트랜지스터를 형성하고 상기 셀트랜지스터의 게이트 전극상부 및 측면에 질화 측벽을 형성하는 공정; 전면에 ILD 산화막층을 형성하고 플로잉 공정으로 부분적으로 평탄화하는 공정; 상기 ILD 산화막을 선택적으로 식각하여 반도체 기판의 일부를 노출시키는 공정; 전면에 플러그 형성용 폴리층을 형성하고 상기 플러그 형성용 폴리층 및 ILD 산화막의 일부를 동시에 제거하여 평탄화하는 공정; 플러그 리버스 마스크를 사용하여 포토 공정을 진행하여 노출된 플러그 형성용 폴리층을 선택적으로 건식각하여 비트라인 플러그층,스토리지 노드 콘택 플러그층을 형성하는 공정; 다시 ILD층을 형성하고 패터닝하여 비트라인콘택 영역을 정의하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 플러그층 형성 방법에 관하여 상세히 설명하면 다음과 같다.

도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 플러그층 형성을 위한 공정 단면도이고, 도 3a와 도 3b는 리버스 포토 공정후 및 플러그층을 형성하기 위한 폴리 건식각후의 평면 구성도이다.

본 발명은 디바이스의 고집적화에 따른 비트라인 콘택공정시 포토 공정 진행상의 오버레이 마진 확보와 플러그 폴리 리세스 감소를 위하여, 비트 라인 콘택 플러그와 커패시터 콘택 플러그층을 한번의 CMP 공정으로 용이하게 형성하기 위한 것이다.

먼저, 도 2a에서와 같이, 반도체 기판(21)상에 셀 트랜지스터(소오스/드레인 영역 도시하지 않음)를 형성하고 상기 셀트랜지스터의 게이트 전극(22)상부 및 측면에 질화 측벽(23)을 형성한다.

그리고 도 2b에서와 같이, ILD(Inter Layer Dielectric) 산화막(24)을 후속되는 폴리싱 두께를 고려하여 8000Å이상의 두께로 형성하고 전면 평탄화가 아닌 부분적으로 평탄화를 확보한다.

비트라인 플러그층과 스토리지 노드 콘택 플러그층은 셀 영역에만 형성되므로 전체 평탄화가 아닌 부분적인 평탄화만 확보한다.

즉, ILD 산화막(24)은 셀프 플로잉 특성을 갖거나 어닐(Anneal) 또는 큐링(Curing)에 의한 플로잉 특성을 갖고 있어 에치백에 의한 전체 평탄화가 아닌 플로잉 공정으로 부분 평탄화를 이룬다.

이어, 도 2c에서와 같이, 부분적으로 평탄화된 ILD 산화막(24)상에 포토레지스트(25)를 도포하고 FG(First Gate)포토 공정으로 선택적으로 패터닝한다.

여기서, 포토레지스트(25)를 FG 포토 공정으로 패터닝하므로 패터닝된 포토레지스트(25)를 마스크로 ILD 산화막(24)을 식각하는 경우 ILD 산화막(24)은 FG상에 동일 너비로 남게된다.

그리고 도 2d에서와 같이, 상기 패터닝된 포토레지스트(24)를 마스크로 ILD 산화막(24)을 선택적으로 식각하여 반도체 기판(21)을 선택적으로 노출시킨다.

이어, 도 2e에서와 같이, 상기 ILD 산화막(24)의 선택적 식각 공정으로형성된 콘택홀들을 포함하는 전면에 플러그 형성용 폴리층(26)을 형성한다.

그리고 도 2f에서와 같이, CMP 공정으로 상기 플러그 형성용 폴리층(26) 및 ILD 산화막(24)의 일부를 제거하여 평탄화 공정을 진행한다.

이어, 플러그 리버스 마스크(플러그층이 형성되지 않는 부분이 오픈되는 마스크)를 사용하여 포토 공정을 진행한다.

여기서, 비트라인 플러그층,스토리지 노드 콘택 플러그층으로 사용되는 폴리층을 제외한 부분이 노광되어 오픈된다.

즉, 도 3a에서와 같이, 포토레지스트(25a)가 패터닝된다.

그리고 패터닝된 포토레지스트(25a)를 이용하여 노출된 플러그 형성용 폴리층(26)을 선택적으로 건식각하여 비트라인 플러그층(26a),스토리지 노드 콘택 플러그층(26b)을 형성한다.

이때, 비트라인 플러그층(26a),스토리지 노드 콘택 플러그층(26b)은 홀 형태가 아닌 직사각 형태가 되고, 플러그 형성용 폴리층(26),ILD 산화막(24),질화 측벽(23)의 식각 선택비는 1:15:15 이상이다.

그리고 도면에 도시하지 않았지만, 다시 ILD층을 형성하고 패터닝하여 비트라인콘택 영역을 정의한다.

이와 같이 다시 형성된 ILD층이 도 3b의 공간(플러그 형성용 폴리층이 제거되어 생긴)(27)을 매립하게 된다.

이와 같은 본 발명의 플러그층 형성 공정에서 ILD 산화막(24)의 식각 공정시의 질화 측벽(23)과의 식각 선택비는 1:17 이상이므로 식각 공정에 따른 기판 또는게이트에 가해지는 데미지(damage)는 없다.

그리고 도 2f에서 CMP 공정으로 상기 플러그 형성용 폴리층(26) 및 ILD 산화막(24)의 일부를 제거하는 평탄화 공정에서 플러그 형성용 폴리층(26)와 ILD 산화막(24)의 폴리싱 선택비가 1:1인 케미칼(Chemical)을 슬러리로 사용하므로 약 1000Å정도 발생하는 폴리의 리세스는 없다.

이와 같은 본 발명에 따른 반도체 소자의 플러그층 형성 방법은 다음과 같은 효과가 있다.

ILD 산화막과 플러그 형성용 폴리를 동시에 CMP 공정으로 식각하고 리버스 포토 공정으로 플러그층을 형성하여 폴리 리세스를 감소시키고 넓은 패드 형태의 플러그 콘택면을 확보하여 저항감소에 따른 디바이스 특성 향상 효과가 있다.

또한, 오버레이 마진을 충분히 확보할 수 있으므로 수율 향상에도 크게 기여한다.

Claims (5)

1. 반도체 기판상에 셀 트랜지스터를 형성하고 상기 셀트랜지스터의 게이트 전극상부 및 측면에 질화 측벽을 형성하는 공정;

   전면에 ILD 산화막층을 형성하고 플로잉 공정으로 부분적으로 평탄화하는 공정;

   상기 ILD 산화막을 선택적으로 식각하여 반도체 기판의 일부를 노출시키는 공정;

   전면에 플러그 형성용 폴리층을 형성하고 상기 플러그 형성용 폴리층 및 ILD 산화막의 일부를 동시에 제거하여 평탄화하는 공정;

   플러그 리버스 마스크를 사용하여 포토 공정을 진행하여 노출된 플러그 형성용 폴리층을 선택적으로 건식각하여 비트라인 플러그층,스토리지 노드 콘택 플러그층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 플러그층 형성 방법.
2. 제 1 항에 있어서, ILD 산화막층을 폴리싱되는 두께를 포함하여 8000Å이상의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 플러그층 형성 방법.
3. 제 1 항에 있어서, ILD 산화막층의 부분 평탄화를 셀프 플로잉 또는 어닐(Anneal) 또는 큐링(Curing)에 의해 진행하는 것을 특징으로 하는 반도체소자의 플러그층 형성 방법.
4. 제 1 항에 있어서, 플러그 형성용 폴리층 및 ILD 산화막의 일부를 동시에 제거하여 평탄화하는 공정을 CMP 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 플러그층 형성 방법.
5. 제 4 항에 있어서, CMP 공정시에 플러그 형성용 폴리층과 ILD 산화막의 폴리싱 선택비가 1:1인 케미칼(Chemical)을 슬러리로 사용하는 것을 특징으로 하는 반도체 소자의 플러그층 형성 방법.