JPH0955359A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0955359A JPH0955359A JP7208690A JP20869095A JPH0955359A JP H0955359 A JPH0955359 A JP H0955359A JP 7208690 A JP7208690 A JP 7208690A JP 20869095 A JP20869095 A JP 20869095A JP H0955359 A JPH0955359 A JP H0955359A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】
【課題】 微細なMOSトランジスタのポリシリコン・
シリサイドゲート電極形成法で、下層のポリシリコンを
平坦化し、シリサイド膜表面の凸凹をなくす方法に関連
し、ポリシリコン平坦化時の過剰エッチングを防ぐ。 【解決手段】 素子分離酸化膜3より基板1からの高さ
が高い終点検出用酸化膜4が設けられており、少なくと
もゲート電極のポリシリコンが素子分離酸化膜3より高
く、終点検出用酸化膜4以下の位置で平坦化されてい
る。
シリサイドゲート電極形成法で、下層のポリシリコンを
平坦化し、シリサイド膜表面の凸凹をなくす方法に関連
し、ポリシリコン平坦化時の過剰エッチングを防ぐ。 【解決手段】 素子分離酸化膜3より基板1からの高さ
が高い終点検出用酸化膜4が設けられており、少なくと
もゲート電極のポリシリコンが素子分離酸化膜3より高
く、終点検出用酸化膜4以下の位置で平坦化されてい
る。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にDRAMなどMOSトランジスタを用い
られ、基板上に素子分離酸化膜、ゲート酸化膜、ポリシ
リコンとシリサイドの2層からなるゲート電極を有する
半導体装置のゲート電極の形成方法に関する。
法に関し、特にDRAMなどMOSトランジスタを用い
られ、基板上に素子分離酸化膜、ゲート酸化膜、ポリシ
リコンとシリサイドの2層からなるゲート電極を有する
半導体装置のゲート電極の形成方法に関する。
【0002】
【従来の技術】現在のMOSトランジスタを用いた半導
体装置では、選択した領域を熱酸化して素子分離酸化膜
を形成し、ポリシリコンとタングステンシリサイドなど
のシリサイド膜とを2層にしたポリサイドゲート電極を
用いることが一般的に行われている。
体装置では、選択した領域を熱酸化して素子分離酸化膜
を形成し、ポリシリコンとタングステンシリサイドなど
のシリサイド膜とを2層にしたポリサイドゲート電極を
用いることが一般的に行われている。
【0003】そのなかでも、高度に微細化・集積化の進
んだ256MbDRAMでは、素子分離幅が0.25μ
m、素子領域幅が0.25μm、素子分離酸化膜厚が
0.3μm、ゲート電極幅が0.25μmの超微細構造
を形成する。このような微細なパターンを形成するため
には、KrFエキシマレーザーなどの短波長光を光源と
するフォトリソグラフィーが用いられる。
んだ256MbDRAMでは、素子分離幅が0.25μ
m、素子領域幅が0.25μm、素子分離酸化膜厚が
0.3μm、ゲート電極幅が0.25μmの超微細構造
を形成する。このような微細なパターンを形成するため
には、KrFエキシマレーザーなどの短波長光を光源と
するフォトリソグラフィーが用いられる。
【0004】図6(a)に示したのは、ゲート電極のレ
ジストマスク7−1を形成しているところを表してい
る。ゲートポリシリコン5とゲートシリサイド6は、素
子分離酸化膜3の段差を反映して、その表面は凸凹して
いる。
ジストマスク7−1を形成しているところを表してい
る。ゲートポリシリコン5とゲートシリサイド6は、素
子分離酸化膜3の段差を反映して、その表面は凸凹して
いる。
【0005】このようなところに、ゲート電極のレジス
トマスクを形成しようとすると、ゲートシリサイド6表
面の角部で反射された入射光が遮光マスク18に侵入
し、素子領域上でフォトレジスト7−1がマスク寸法に
比べて細くなるという現象が起きてしまう(図6
(b))。
トマスクを形成しようとすると、ゲートシリサイド6表
面の角部で反射された入射光が遮光マスク18に侵入
し、素子領域上でフォトレジスト7−1がマスク寸法に
比べて細くなるという現象が起きてしまう(図6
(b))。
【0006】その問題を解決する方法として、USP−
5346587に示されている方法がある。
5346587に示されている方法がある。
【0007】図7は、その方法を説明するための半導体
装置の略断面図である。図7(a)のように、基板1に
既知の方法により、素子分離酸化膜3、ゲート酸化膜2
を形成し、ゲートポリシリコン5を厚く堆積する。ポリ
シリコンは、通常、減圧化学気相成長法によることが多
く、段差被覆性に優れているため、その表面形状は、素
子分離酸化膜3の段差をそのまま反映する。
装置の略断面図である。図7(a)のように、基板1に
既知の方法により、素子分離酸化膜3、ゲート酸化膜2
を形成し、ゲートポリシリコン5を厚く堆積する。ポリ
シリコンは、通常、減圧化学気相成長法によることが多
く、段差被覆性に優れているため、その表面形状は、素
子分離酸化膜3の段差をそのまま反映する。
【0008】続いて、図7(b)のように、ポリシリコ
ン5−1を平坦にし、タングステンシリサイドなどのゲ
ートシリサイド6を堆積する。ゲートシリサイド6の表
面は、下層のポリシリコン5−1表面のように平坦とな
る。その後、KrFエキシマレーザー光などにより、ゲ
ート電極8のパターンをフォトレジスト7−2で形成す
る。
ン5−1を平坦にし、タングステンシリサイドなどのゲ
ートシリサイド6を堆積する。ゲートシリサイド6の表
面は、下層のポリシリコン5−1表面のように平坦とな
る。その後、KrFエキシマレーザー光などにより、ゲ
ート電極8のパターンをフォトレジスト7−2で形成す
る。
【0009】エキシマレーザー光の反射は、ゲートシリ
サイド6表面でおこるが、このような平坦な表面におけ
る露光では、図6(a)に示したような乱反射がない。
したがって、マスク寸法通りのフォトレジスト7を形成
することができる。
サイド6表面でおこるが、このような平坦な表面におけ
る露光では、図6(a)に示したような乱反射がない。
したがって、マスク寸法通りのフォトレジスト7を形成
することができる。
【0010】
【発明が解決しようとする課題】上述した従来の方法
は、以下のような問題がある。すなわち、ポリシリコン
を平坦化する際、そのエッチング量は経験的時間制御に
よるものであり、ゲートポリシリコン膜厚のその場観察
は困難である。ポリシリコンを過剰にエッチングしてし
まうと、図7(d)に示したように、ゲート酸化膜2や
基板1が露出してしまう。
は、以下のような問題がある。すなわち、ポリシリコン
を平坦化する際、そのエッチング量は経験的時間制御に
よるものであり、ゲートポリシリコン膜厚のその場観察
は困難である。ポリシリコンを過剰にエッチングしてし
まうと、図7(d)に示したように、ゲート酸化膜2や
基板1が露出してしまう。
【0011】ゲート酸化膜2が露出したところにシリサ
イド膜が直接接触すると、シリサイドと基板1の仕事関
数差によりトランジスタのしきい値が変動する。また、
ゲート電極を加工する際、ゲートポリシリコン5の膜厚
が薄いと、上層のゲートシリサイド6をエッチングして
いる時に、ゲート酸化膜2がエッチングされてしまい、
基板1までエッチングされてしまう可能性がある。
イド膜が直接接触すると、シリサイドと基板1の仕事関
数差によりトランジスタのしきい値が変動する。また、
ゲート電極を加工する際、ゲートポリシリコン5の膜厚
が薄いと、上層のゲートシリサイド6をエッチングして
いる時に、ゲート酸化膜2がエッチングされてしまい、
基板1までエッチングされてしまう可能性がある。
【0012】そこで、ポリシリコンの過剰エッチングを
防ぐため、エッチング終点検出マークを設ける方法が考
えられる。しかしながら、終点検出マークを別工程で形
成するのは、製造工程数が大幅に増加するため好ましく
ない。
防ぐため、エッチング終点検出マークを設ける方法が考
えられる。しかしながら、終点検出マークを別工程で形
成するのは、製造工程数が大幅に増加するため好ましく
ない。
【0013】本発明の目的は、工程数を大幅に増加させ
ることなく、マスク寸法通りのゲート電極を安定して得
られる半導体装置およびその製造方法を提供することに
ある。
ることなく、マスク寸法通りのゲート電極を安定して得
られる半導体装置およびその製造方法を提供することに
ある。
【0014】
【課題を解決するための手段】本発明の半導体装置は、
素子分離酸化膜より基板からの高さが高い酸化膜が設け
られており、少なくともゲート電極のポリシリコンが素
子分離酸化膜より高く、酸化膜以下の位置で平坦化され
ている。
素子分離酸化膜より基板からの高さが高い酸化膜が設け
られており、少なくともゲート電極のポリシリコンが素
子分離酸化膜より高く、酸化膜以下の位置で平坦化され
ている。
【0015】本発明の半導体装置の製造方法は、基板上
に周辺領域より掘り下げた領域を形成する工程と、選択
的に素子分離酸化膜を形成する工程と、ゲート酸化膜を
形成し、ポリシリコンを堆積する工程と、周辺領域の素
子分離酸化膜表面が露出したところでポリシリコンの平
坦化を終了する工程と、平坦になったポリシリコン膜上
にシリサイド膜を堆積する工程を有する。
に周辺領域より掘り下げた領域を形成する工程と、選択
的に素子分離酸化膜を形成する工程と、ゲート酸化膜を
形成し、ポリシリコンを堆積する工程と、周辺領域の素
子分離酸化膜表面が露出したところでポリシリコンの平
坦化を終了する工程と、平坦になったポリシリコン膜上
にシリサイド膜を堆積する工程を有する。
【0016】本発明の他の、半導体装置の製造方法は、
基板上に酸化膜、ポリシリコン、シリコン窒化膜を順次
堆積する工程と、素子領域を形成するところ以外のシリ
コン窒化膜をエッチングする工程と、周辺領域以外のポ
リシリコン、酸化膜を除去し、基板をエッチングする工
程と、残留したポリシリコンと前記基板を酸化し、周辺
領域の素子分離酸化膜が、その他の領域における素子分
離酸化膜より高くなるようにする工程と、ゲート酸化膜
を形成し、ポリシリコンを堆積する工程と、周辺領域の
素子分離酸化膜表面が露出したところでポリシリコンの
平坦化を終了する工程と、平坦になったポリシリコン膜
上にシリサイド膜を堆積する工程を有する。
基板上に酸化膜、ポリシリコン、シリコン窒化膜を順次
堆積する工程と、素子領域を形成するところ以外のシリ
コン窒化膜をエッチングする工程と、周辺領域以外のポ
リシリコン、酸化膜を除去し、基板をエッチングする工
程と、残留したポリシリコンと前記基板を酸化し、周辺
領域の素子分離酸化膜が、その他の領域における素子分
離酸化膜より高くなるようにする工程と、ゲート酸化膜
を形成し、ポリシリコンを堆積する工程と、周辺領域の
素子分離酸化膜表面が露出したところでポリシリコンの
平坦化を終了する工程と、平坦になったポリシリコン膜
上にシリサイド膜を堆積する工程を有する。
【0017】
【発明の実施の形態】終点検出用酸化膜は素子分離酸化
膜より高いので、デバイス領域のポリシリコンの過剰エ
ッチングを防止することができる。また、ゲートポリシ
リコン平坦化時の終点検出用酸化膜形成を素子分離酸化
膜形成時に行うので、終点検出用酸化膜を別工程で形成
する必要はなく、製造工程数が増加することがない。
膜より高いので、デバイス領域のポリシリコンの過剰エ
ッチングを防止することができる。また、ゲートポリシ
リコン平坦化時の終点検出用酸化膜形成を素子分離酸化
膜形成時に行うので、終点検出用酸化膜を別工程で形成
する必要はなく、製造工程数が増加することがない。
【0018】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 (第1の実施例)図1は本発明の第1の実施例の半導体
装置の製造方法を説明するための略断面図である。図1
(a)は基板1上に素子分離酸化膜3、ゲート酸化膜2
を形成し、ゲートポリシリコン5を厚く堆積したところ
を表している。
て説明する。 (第1の実施例)図1は本発明の第1の実施例の半導体
装置の製造方法を説明するための略断面図である。図1
(a)は基板1上に素子分離酸化膜3、ゲート酸化膜2
を形成し、ゲートポリシリコン5を厚く堆積したところ
を表している。
【0019】本実施例では、デバイス領域周辺部に素子
分離酸化膜3より基板表面からの高さがHだけ高い終点
検出用酸化膜4を設けることを特徴とする。この段階で
は、ゲートポリシリコン5の表面形状は、素子分離酸化
膜3の段差により、表面が凸凹になる。次に、図1
(b)に示したように、ゲートポリシリコン5−1の表
面を平坦にする。平坦化する方法は、等方性のエッチン
グや化学機械的研磨(CMP)法などを用いる。平坦化
は、終点検出用酸化膜4の表面が露出した段階で終了さ
せる。終点は、等方性のドライエッチングを用いる場合
には、酸化膜が露出することによるプラズマ発光の違い
により検出できる。また、CMPを用いる場合には、酸
化膜が露出することによる摩擦係数の違いなどを検出す
る。
分離酸化膜3より基板表面からの高さがHだけ高い終点
検出用酸化膜4を設けることを特徴とする。この段階で
は、ゲートポリシリコン5の表面形状は、素子分離酸化
膜3の段差により、表面が凸凹になる。次に、図1
(b)に示したように、ゲートポリシリコン5−1の表
面を平坦にする。平坦化する方法は、等方性のエッチン
グや化学機械的研磨(CMP)法などを用いる。平坦化
は、終点検出用酸化膜4の表面が露出した段階で終了さ
せる。終点は、等方性のドライエッチングを用いる場合
には、酸化膜が露出することによるプラズマ発光の違い
により検出できる。また、CMPを用いる場合には、酸
化膜が露出することによる摩擦係数の違いなどを検出す
る。
【0020】終点検出用酸化膜4は素子分離酸化膜3よ
り高いので、デバイス領域のポリシリコン5−1の過剰
エッチングを防止することができる。その後、図1
(c)に示したように、ゲートシリサイド6を堆積し、
ゲートパターンのレジスト7を形成する。エキシマレー
ザー光の反射は、シリサイド6表面でおこるが、このよ
うな平坦な表面における露光では、図6(a)に示した
ような乱反射がない。したがって、マスク寸法通りのフ
ォトレジストマスク7を形成することができる。続い
て、既知の方法により、ゲートシリサイド6とゲートポ
リシリコン7をエッチングし、ゲート電極8を形成する
(図1(d))。
り高いので、デバイス領域のポリシリコン5−1の過剰
エッチングを防止することができる。その後、図1
(c)に示したように、ゲートシリサイド6を堆積し、
ゲートパターンのレジスト7を形成する。エキシマレー
ザー光の反射は、シリサイド6表面でおこるが、このよ
うな平坦な表面における露光では、図6(a)に示した
ような乱反射がない。したがって、マスク寸法通りのフ
ォトレジストマスク7を形成することができる。続い
て、既知の方法により、ゲートシリサイド6とゲートポ
リシリコン7をエッチングし、ゲート電極8を形成する
(図1(d))。
【0021】先にも述べたように、終点検出酸化膜4を
全く別工程で形成することは、製造工程数が大幅に増加
するため好ましくない。
全く別工程で形成することは、製造工程数が大幅に増加
するため好ましくない。
【0022】終点検出酸化膜4の形成方法については、
第2、3の実施例で詳しく説明する。 (第2の実施例)図2、図3は終点検出用酸化膜4の形
成方法の一例について説明するための略断面図である。
第2の実施例では、デバイス領域を掘り下げることによ
り、周辺領域の素子分離酸化膜表面が高くなるように
し、それをゲートポリシリコン平坦化時の終点検出用酸
化膜とすることを特徴とする。
第2、3の実施例で詳しく説明する。 (第2の実施例)図2、図3は終点検出用酸化膜4の形
成方法の一例について説明するための略断面図である。
第2の実施例では、デバイス領域を掘り下げることによ
り、周辺領域の素子分離酸化膜表面が高くなるように
し、それをゲートポリシリコン平坦化時の終点検出用酸
化膜とすることを特徴とする。
【0023】図2(a)に示したように、基板1上にパ
ッド酸化膜9、窒化膜10を形成し、デバイス領域の窒
化膜10をエッチングする。次に、図2(b)に示した
ように、基板1を酸化する。周辺領域には、窒化膜10
が残っているので、基板1の酸化はデバイス領域でのみ
進行する。続いて、窒化膜10と酸化膜12を除去す
る。
ッド酸化膜9、窒化膜10を形成し、デバイス領域の窒
化膜10をエッチングする。次に、図2(b)に示した
ように、基板1を酸化する。周辺領域には、窒化膜10
が残っているので、基板1の酸化はデバイス領域でのみ
進行する。続いて、窒化膜10と酸化膜12を除去す
る。
【0024】以上のプロセスにより、デバイス領域を掘
り下げた形を形成することができる。デバイス領域の窒
化膜10を除去するリソグラフィーは、基板1へのイオ
ン注入のリソグラフィーと兼用すれば、製造工程数の大
幅増加にはならない。
り下げた形を形成することができる。デバイス領域の窒
化膜10を除去するリソグラフィーは、基板1へのイオ
ン注入のリソグラフィーと兼用すれば、製造工程数の大
幅増加にはならない。
【0025】また、DRAMなどの記憶素子の場合、素
子分離間隔の狭いメモリセル部のみ掘り下げればよい。
子分離間隔の狭いメモリセル部のみ掘り下げればよい。
【0026】DRAMにおいて、メモリセル部だけ掘り
下げ、蓄積容量部などの段差を緩和する方法が、’88
VLSIシンポジウム・ダイジェスト pp.17−
18などに記載されている。この場合、蓄積容量部の段
差を緩和することが目的であるので、掘り下げ量は、5
000Å程度必要となる。
下げ、蓄積容量部などの段差を緩和する方法が、’88
VLSIシンポジウム・ダイジェスト pp.17−
18などに記載されている。この場合、蓄積容量部の段
差を緩和することが目的であるので、掘り下げ量は、5
000Å程度必要となる。
【0027】しかしながら、本発明の目的は、ゲートポ
リシリコンの平坦化にあるので、掘り下げ量Hは、ゲー
トポリシリコン膜厚分の500〜1500Å程度でよ
い。
リシリコンの平坦化にあるので、掘り下げ量Hは、ゲー
トポリシリコン膜厚分の500〜1500Å程度でよ
い。
【0028】本実施例では、選択的に酸化することによ
り、デバイス領域を掘り下げたが、レジスト11をマス
クにし、直接基板1をエッチングすることにより掘り下
げてもよい。
り、デバイス領域を掘り下げたが、レジスト11をマス
クにし、直接基板1をエッチングすることにより掘り下
げてもよい。
【0029】続いて、図2(c),(d)に示したよう
に、既知の選択酸化法により、素子分離酸化膜3を形成
する。素子分離酸化膜3を形成した段階で、周辺領域と
デバイス領域の素子分離表面の段差Hが最終的なゲート
ポリシリコン膜5−1厚程度(500〜1500Å)に
なるようにする。次に、図3(a)のように、ゲートポ
リシリコン5を厚く堆積し、図3(b)のように平坦化
する。平坦化の終点検出は、周辺部の素子分離酸化膜3
が露出した時点で行うことができる。平坦になったゲー
トポリシリコン5−1に図3(c)のようにゲートシリ
サイド6を堆積する。
に、既知の選択酸化法により、素子分離酸化膜3を形成
する。素子分離酸化膜3を形成した段階で、周辺領域と
デバイス領域の素子分離表面の段差Hが最終的なゲート
ポリシリコン膜5−1厚程度(500〜1500Å)に
なるようにする。次に、図3(a)のように、ゲートポ
リシリコン5を厚く堆積し、図3(b)のように平坦化
する。平坦化の終点検出は、周辺部の素子分離酸化膜3
が露出した時点で行うことができる。平坦になったゲー
トポリシリコン5−1に図3(c)のようにゲートシリ
サイド6を堆積する。
【0030】DRAMのメモリセル部だけ掘り下げるよ
うな場合、周辺回路部では、素子分離酸化膜の表面が露
出しているので、周辺回路部における素子間のゲート電
極8の接続は、このゲートシリサイド6単層で行う。
うな場合、周辺回路部では、素子分離酸化膜の表面が露
出しているので、周辺回路部における素子間のゲート電
極8の接続は、このゲートシリサイド6単層で行う。
【0031】ゲート電極8の形成は、ゲートシリサイド
6が平坦であるので、入射光の乱反射もなく、マスク寸
法通りにレジストマスク7を形成することができる。
6が平坦であるので、入射光の乱反射もなく、マスク寸
法通りにレジストマスク7を形成することができる。
【0032】本実施例によれば、ゲートポリシリコン平
坦化時の終点検出用酸化膜形成を素子分離酸化膜3の形
成時に行うので、終点検出用酸化膜を別工程で形成する
必要はない。
坦化時の終点検出用酸化膜形成を素子分離酸化膜3の形
成時に行うので、終点検出用酸化膜を別工程で形成する
必要はない。
【0033】また、デバイス領域を掘り下げるためのリ
ソグラフィーをn型やp型のウェルを形成するためのリ
ソグラフィーと兼用することにより、製造工程数が大幅
に増加することはない。 (第3の実施例)図4、図5は終点検出用酸化膜形成方
法の一例について説明するための略断面図である。第3
の実施例では、素子分離酸化膜形成方法を変化させるこ
とにより、周辺部の素子分離酸化膜をデバイス領域より
高くし、それをポリシリコン平坦化時の終点検出用酸化
膜として用いることを特徴とする。
ソグラフィーをn型やp型のウェルを形成するためのリ
ソグラフィーと兼用することにより、製造工程数が大幅
に増加することはない。 (第3の実施例)図4、図5は終点検出用酸化膜形成方
法の一例について説明するための略断面図である。第3
の実施例では、素子分離酸化膜形成方法を変化させるこ
とにより、周辺部の素子分離酸化膜をデバイス領域より
高くし、それをポリシリコン平坦化時の終点検出用酸化
膜として用いることを特徴とする。
【0034】図4(a)のように、基板1に酸化膜1
5、ポリシリコン16、窒化膜17を堆積する。それぞ
れの膜厚は、酸化膜15が50〜300Å、ポリシリコ
ン16が500〜1000Å、窒化膜17が1500〜
2500Å程度とする。続いて、図4(b)のように、
素子領域を形成する部分にだけ窒化膜18−1を残留さ
せる。次に、デバイス領域のポリシリコン16と酸化膜
15をエッチングし、それをマスクに基板1をエッチン
グする。基板1のエッチング量は、200〜800Åと
する。レジスト11を剥離し、酸化することにより素子
分離酸化膜3を形成する。このとき、基板1をエッチン
グした領域では、基板1の酸化が進行し、ポリシリコン
16を残留した領域では、ポリシリコン16から酸化が
進行するので、両者の素子分離酸化膜3の表面高さは異
なる。
5、ポリシリコン16、窒化膜17を堆積する。それぞ
れの膜厚は、酸化膜15が50〜300Å、ポリシリコ
ン16が500〜1000Å、窒化膜17が1500〜
2500Å程度とする。続いて、図4(b)のように、
素子領域を形成する部分にだけ窒化膜18−1を残留さ
せる。次に、デバイス領域のポリシリコン16と酸化膜
15をエッチングし、それをマスクに基板1をエッチン
グする。基板1のエッチング量は、200〜800Åと
する。レジスト11を剥離し、酸化することにより素子
分離酸化膜3を形成する。このとき、基板1をエッチン
グした領域では、基板1の酸化が進行し、ポリシリコン
16を残留した領域では、ポリシリコン16から酸化が
進行するので、両者の素子分離酸化膜3の表面高さは異
なる。
【0035】この高さの差Hは、基板1のエッチング量
とポリシリコン16の膜厚、酸化量によって変化するこ
とが知られている。本実施例の場合、Hがゲートポリシ
リコン膜厚程度(500〜1500Å)になるよう設定
する。
とポリシリコン16の膜厚、酸化量によって変化するこ
とが知られている。本実施例の場合、Hがゲートポリシ
リコン膜厚程度(500〜1500Å)になるよう設定
する。
【0036】次に、図5(a)のように、ゲートポリシ
リコン5を厚く堆積し、図5(b)のように平坦化す
る。平坦化の終点検出は、周辺部の素子分離酸化膜3が
露出した時点で行うことができる。
リコン5を厚く堆積し、図5(b)のように平坦化す
る。平坦化の終点検出は、周辺部の素子分離酸化膜3が
露出した時点で行うことができる。
【0037】平坦になったポリシリコン5−1にゲート
シリサイド6を堆積し、ゲート電極8を形成する方法
は、第2の実施例と同じである。
シリサイド6を堆積し、ゲート電極8を形成する方法
は、第2の実施例と同じである。
【0038】本実施例によれば、第2の実施例と同様
に、ゲートポリシリコン平坦化時の終点検出用酸化膜形
成を素子分離酸化膜3の形成時に行うので、終点検出用
酸化膜を別工程で形成する必要はない。さらに、デバイ
ス領域だけのポリシリコン16、酸化膜15、基板1を
エッチングするためのリソグラフィーをn型やp型のウ
ェルを形成するためのリソグラフィーと兼用することに
より、製造工程数が大幅に増加することはない。
に、ゲートポリシリコン平坦化時の終点検出用酸化膜形
成を素子分離酸化膜3の形成時に行うので、終点検出用
酸化膜を別工程で形成する必要はない。さらに、デバイ
ス領域だけのポリシリコン16、酸化膜15、基板1を
エッチングするためのリソグラフィーをn型やp型のウ
ェルを形成するためのリソグラフィーと兼用することに
より、製造工程数が大幅に増加することはない。
【0039】また、基板1をエッチングして形成された
素子分離酸化膜3−1は、表面形状が比較的平坦であ
り、ゲート電極8の形成は、さらに容易になる。
素子分離酸化膜3−1は、表面形状が比較的平坦であ
り、ゲート電極8の形成は、さらに容易になる。
【0040】
【発明の効果】以上説明したように、本発明によれば、
製造工程数を大幅に増大させることなくマスク寸法通り
の微細なゲート電極を安定して得ることができる。
製造工程数を大幅に増大させることなくマスク寸法通り
の微細なゲート電極を安定して得ることができる。
【図1】本発明の第1の実施例を説明するための略断面
図である。
図である。
【図2】本発明の第2の実施例を説明するための略断面
図である。
図である。
【図3】本発明の第2の実施例を説明するための略断面
図である。
図である。
【図4】本発明の第3の実施例を説明するための略断面
図である。
図である。
【図5】本発明の第3の実施例を説明するための略断面
図である。
図である。
【図6】従来の方法を説明した略断面図と平面図であ
る。
る。
【図7】従来の方法を工程順に説明した略断面図であ
る。
る。
1 基板 2 ゲート酸化膜 3,3−1 素子分離酸化膜 4 終点検出用酸化膜 5,5−1 ゲートポリシリコン 6 ゲートシリサイド 7,7−1 フォトレジスト 8 ゲート電極 9 パッド酸化膜 10 窒化膜 11 レジスト 12 酸化膜 13 酸化膜 14 窒化膜 15 酸化膜 16 ポリシリコン 17 窒化膜 18 遮光マスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/78 301M
Claims (4)
- 【請求項1】 基板上に素子分離酸化膜、ゲート酸化
膜、ポリシリコンとシリサイドの2層からなるゲート電
極を有する半導体装置において、前記素子分離酸化膜よ
り基板からの高さが高い酸化膜が設けられており、少な
くともゲート電極のポリシリコンが前記素子分離酸化膜
より高く、前記酸化膜以下の位置で平坦化されているこ
とを特徴とする半導体装置。 - 【請求項2】 前記素子分離酸化膜と前記酸化膜との高
さの差が500Å以上である請求項1記載の半導体装
置。 - 【請求項3】 基板上に周辺領域より掘り下げた領域を
形成する工程と、選択的に前記素子分離酸化膜を形成す
る工程と、前記ゲート酸化膜を形成し、前記ポリシリコ
ンを堆積する工程と、周辺領域の素子分離酸化膜表面が
露出したところで前記ポリシリコンの平坦化を終了する
工程と、平坦になったポリシリコン膜上にシリサイド膜
を堆積する工程を有する請求項1または2記載の半導体
装置の製造方法。 - 【請求項4】 前記基板上に前記酸化膜、前記ポリシリ
コン、前記シリコン窒化膜を順次堆積する工程と、素子
領域を形成するところ以外の前記シリコン窒化膜をエッ
チングする工程と、周辺領域以外の前記ポリシリコン、
前記酸化膜を除去し、前記基板をエッチングする工程
と、残留した前記ポリシリコンと前記基板を酸化し、周
辺領域の前記素子分離酸化膜が、その他の領域における
素子分離酸化膜より高くなるようにする工程と、前記ゲ
ート酸化膜を形成し、前記ポリシリコンを堆積する工程
と、周辺領域の素子分離酸化膜表面が露出したところで
前記ポリシリコンの平坦化を終了する工程と、平坦にな
ったポリシリコン膜上にシリサイド膜を堆積する工程を
有する請求項1または2記載の半導体装置の製造方法。
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CN96109306A CN1088913C (zh) | 1995-08-16 | 1996-08-16 | 半导体器件及其制造方法 |
US09/292,020 US6133115A (en) | 1995-08-16 | 1999-04-15 | Formation of gate electrode |
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JP2790084B2 JP2790084B2 (ja) | 1998-08-27 |
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WO2003038893A2 (de) * | 2001-10-26 | 2003-05-08 | Infineon Technologies Ag | Halbleiterstruktur und verfahren zum herstellen derselben |
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US8872339B2 (en) * | 2012-02-10 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductors structure with elements having different widths and methods of making the same |
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KR910009739B1 (ko) * | 1988-07-13 | 1991-11-29 | 삼성전자 주식회사 | 반도체장치의 제조방법 |
US4868135A (en) * | 1988-12-21 | 1989-09-19 | International Business Machines Corporation | Method for manufacturing a Bi-CMOS device |
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-
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- 1995-08-16 JP JP7208690A patent/JP2790084B2/ja not_active Expired - Fee Related
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- 1996-08-06 KR KR1019960032773A patent/KR100215524B1/ko not_active IP Right Cessation
- 1996-08-16 CN CN96109306A patent/CN1088913C/zh not_active Expired - Fee Related
-
1999
- 1999-04-15 US US09/292,020 patent/US6133115A/en not_active Expired - Fee Related
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JPH05226334A (ja) * | 1992-02-13 | 1993-09-03 | Mitsubishi Electric Corp | 半導体装置,およびその製造方法 |
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CN1147691A (zh) | 1997-04-16 |
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CN1088913C (zh) | 2002-08-07 |
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