JPH10256498A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH10256498A JPH10256498A JP9051514A JP5151497A JPH10256498A JP H10256498 A JPH10256498 A JP H10256498A JP 9051514 A JP9051514 A JP 9051514A JP 5151497 A JP5151497 A JP 5151497A JP H10256498 A JPH10256498 A JP H10256498A
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Abstract
(57)【要約】
【課題】半導体基板の表面上に局所的に凹凸が形成され
ていても下地の加工が困難とならないこと。 【解決手段】局所的に凸部１ａ及び凹部１ｂが形成され
た基板１上に第１のマスク材となる反射防止膜２が形成
されて平坦化が行われる。この反射防止膜２上にレジス
ト３によるパターニングが行われた後、レジスト開口部
３ａに於いて、凸部１ａの上面が露出されるように反射
防止膜２が加工される。続いて、凹部１ｂに残置された
反射防止膜２とレジスト３がマスク材となって、凸部１
ａの加工が行われた後、反射防止膜２及びレジスト３を
除去して、自己整合的に加工された基板１を得る。
ていても下地の加工が困難とならないこと。 【解決手段】局所的に凸部１ａ及び凹部１ｂが形成され
た基板１上に第１のマスク材となる反射防止膜２が形成
されて平坦化が行われる。この反射防止膜２上にレジス
ト３によるパターニングが行われた後、レジスト開口部
３ａに於いて、凸部１ａの上面が露出されるように反射
防止膜２が加工される。続いて、凹部１ｂに残置された
反射防止膜２とレジスト３がマスク材となって、凸部１
ａの加工が行われた後、反射防止膜２及びレジスト３を
除去して、自己整合的に加工された基板１を得る。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置及
びその製造方法に係わり、特にダイナミック型の半導体
記憶装置（ＤＲＡＭ）及びその製造方法に関する。
びその製造方法に係わり、特にダイナミック型の半導体
記憶装置（ＤＲＡＭ）及びその製造方法に関する。
【０００２】
【従来の技術】フォトリソグラフィー工程に於いて、下
地からの反射を防ぎ、高精度な寸法制御を行うため、従
来から種々の反射防止膜を使用したプロセスが提案され
ている。中でも、塗布型の反射防止膜は、形成プロセス
が簡易なことから、今後広く使用される可能性がある。
地からの反射を防ぎ、高精度な寸法制御を行うため、従
来から種々の反射防止膜を使用したプロセスが提案され
ている。中でも、塗布型の反射防止膜は、形成プロセス
が簡易なことから、今後広く使用される可能性がある。
【０００３】一方、下地となる半導体基板表面は必ずし
も平坦とは限らず、工程上の必要性から、局所的な凹凸
上でパターニングが行われることがある。例えば、図１
０（ａ）に示されるように、従来のトレンチキャパシタ
を有したＤＲＡＭの形成工程に於いては、周知の製法に
より基板１０１にトレンチキャパシタ１０２が形成され
た後、反射防止膜１０３が塗布される。この場合、トレ
ンチキャパシタが形成された基板表面部分が凹部１０
４、そして凹部１０４の間が凸部１０５となり、反射防
止膜１０３は下地の基板１０１表面の凹凸、すなわちト
レンチキャパシタ１０２上部の段差に応じて塗布され
る。
も平坦とは限らず、工程上の必要性から、局所的な凹凸
上でパターニングが行われることがある。例えば、図１
０（ａ）に示されるように、従来のトレンチキャパシタ
を有したＤＲＡＭの形成工程に於いては、周知の製法に
より基板１０１にトレンチキャパシタ１０２が形成され
た後、反射防止膜１０３が塗布される。この場合、トレ
ンチキャパシタが形成された基板表面部分が凹部１０
４、そして凹部１０４の間が凸部１０５となり、反射防
止膜１０３は下地の基板１０１表面の凹凸、すなわちト
レンチキャパシタ１０２上部の段差に応じて塗布され
る。
【０００４】その後、素子分離層形成のためのレジスト
加工が行われ、更にこのレジストパターン１０６がマス
クとされて、マスク材１０７及び基板１０１が、エッチ
ングレートの差を利用してエッチング等により加工され
る。そして、この加工された部分に、図１０（ｂ）に示
されるように、素子分離用絶縁膜１０８が堆積される。
加工が行われ、更にこのレジストパターン１０６がマス
クとされて、マスク材１０７及び基板１０１が、エッチ
ングレートの差を利用してエッチング等により加工され
る。そして、この加工された部分に、図１０（ｂ）に示
されるように、素子分離用絶縁膜１０８が堆積される。
【０００５】
【発明が解決しようとする課題】しかしながら、基板１
０１の表面に形成されたトレンチキャパシタ上部の段差
による凹凸（すなわち凹部１０４と凸部１０５）形状に
応じて、トレンチキャパシタ上は、本来のマスク材とな
るレジスト層がより厚く形成されてしまう。このため、
パターン解像度が劣化、すなわち素子分離パターンの寸
法制御性が劣化してしまうという問題を有していた。
０１の表面に形成されたトレンチキャパシタ上部の段差
による凹凸（すなわち凹部１０４と凸部１０５）形状に
応じて、トレンチキャパシタ上は、本来のマスク材とな
るレジスト層がより厚く形成されてしまう。このため、
パターン解像度が劣化、すなわち素子分離パターンの寸
法制御性が劣化してしまうという問題を有していた。
【０００６】また、反射防止膜の材質によっては、トレ
ンチキャパシタ上部に形成される段差部で該反射防止膜
が厚膜となってしまう。このため、厚膜となった反射防
止膜を加工するためには、レジストがより消費されるこ
とになる。したがって、下地の加工が煩わしいものとな
っていた。そして、この傾向は、素子寸法の微細化に伴
なって顕著になる。
ンチキャパシタ上部に形成される段差部で該反射防止膜
が厚膜となってしまう。このため、厚膜となった反射防
止膜を加工するためには、レジストがより消費されるこ
とになる。したがって、下地の加工が煩わしいものとな
っていた。そして、この傾向は、素子寸法の微細化に伴
なって顕著になる。
【０００７】この発明は上記実状に鑑みてなされたもの
であり、素子分離パターンの寸法制御性が劣化してしま
うことなく、半導体基板の表面上に局所的に凹凸が形成
されていても下地の加工が困難になることのない半導体
記憶装置及びその製造方法を提供することを目的とす
る。
であり、素子分離パターンの寸法制御性が劣化してしま
うことなく、半導体基板の表面上に局所的に凹凸が形成
されていても下地の加工が困難になることのない半導体
記憶装置及びその製造方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】すなわちこの発明は、局
所的な凹凸部を有する基板表面に第１のマスク層を形成
して平坦化する工程と、上記基板の凸部上に形成された
上記第１のマスク層を除去する工程と、上記基板の凹部
に残置された第１のマスク層を第２のマスクとして、上
記凸部に選択的に加工を行う工程とを具備することを特
徴とする。
所的な凹凸部を有する基板表面に第１のマスク層を形成
して平坦化する工程と、上記基板の凸部上に形成された
上記第１のマスク層を除去する工程と、上記基板の凹部
に残置された第１のマスク層を第２のマスクとして、上
記凸部に選択的に加工を行う工程とを具備することを特
徴とする。
【０００９】またこの発明は、基板上に加工されたマス
ク材によりトレンチが形成され、このトレンチ下部に拡
散層が形成され、上記トレンチの内壁に第１の充填層が
デポジットされ、上記トレンチの上部に酸化膜及び第２
の充填層がデポジットされ、上記第２の充填層及び酸化
膜上に第３の充填層がデポジットされたトレンチ型キャ
パシタを有したメモリセル構造の半導体記憶装置の製造
方法に於いて、上記トレンチ内に形成された上記第１乃
至第３の充填層に対して、自己整合的に素子分離層を形
成する工程を具備することを特徴とする。
ク材によりトレンチが形成され、このトレンチ下部に拡
散層が形成され、上記トレンチの内壁に第１の充填層が
デポジットされ、上記トレンチの上部に酸化膜及び第２
の充填層がデポジットされ、上記第２の充填層及び酸化
膜上に第３の充填層がデポジットされたトレンチ型キャ
パシタを有したメモリセル構造の半導体記憶装置の製造
方法に於いて、上記トレンチ内に形成された上記第１乃
至第３の充填層に対して、自己整合的に素子分離層を形
成する工程を具備することを特徴とする。
【００１０】更にこの発明は、基板上に加工されたマス
ク材により形成されたトレンチと、このトレンチ下部に
のみ酸化膜層が残置され熱が加えられて上記基板に形成
される拡散層と、上記トレンチの内壁にデポジットされ
る第１の充填層と、上記トレンチの上部に形成される酸
化膜と、上記トレンチの上部で且つ上記酸化膜の内側に
デポジットされる第２の充填層と、上記酸化膜及び第２
の充填層上にデポジットされる第３の充填層とを備える
トレンチ型キャパシタを有したメモリセル構造の半導体
記憶装置に於いて、上記トレンチ内に形成された上記第
１乃至第３の充填層に対して、自己整合的に形成された
素子分離層を有することを特徴とする。
ク材により形成されたトレンチと、このトレンチ下部に
のみ酸化膜層が残置され熱が加えられて上記基板に形成
される拡散層と、上記トレンチの内壁にデポジットされ
る第１の充填層と、上記トレンチの上部に形成される酸
化膜と、上記トレンチの上部で且つ上記酸化膜の内側に
デポジットされる第２の充填層と、上記酸化膜及び第２
の充填層上にデポジットされる第３の充填層とを備える
トレンチ型キャパシタを有したメモリセル構造の半導体
記憶装置に於いて、上記トレンチ内に形成された上記第
１乃至第３の充填層に対して、自己整合的に形成された
素子分離層を有することを特徴とする。
【００１１】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１は、この発明の第１の実施
の形態による半導体記憶装置のプロセスを示した図であ
る。
実施の形態を説明する。図１は、この発明の第１の実施
の形態による半導体記憶装置のプロセスを示した図であ
る。
【００１２】図１（ａ）に於いて、半導体記憶装置の基
板（Ｓｉ）１の表面上には、局所的に凸部１ａ及び凹部
１ｂが形成されている。これら凹凸の形成された基板１
上に、第１のパターニングによって、第１のマスク材と
なる有機系の塗布膜による反射防止膜２が形成され、こ
れにより平坦化が行われる。この際、凸部１ａ上の膜厚
は、例えば３０〜１００ｎｍである。
板（Ｓｉ）１の表面上には、局所的に凸部１ａ及び凹部
１ｂが形成されている。これら凹凸の形成された基板１
上に、第１のパターニングによって、第１のマスク材と
なる有機系の塗布膜による反射防止膜２が形成され、こ
れにより平坦化が行われる。この際、凸部１ａ上の膜厚
は、例えば３０〜１００ｎｍである。
【００１３】次に、図１（ｂ）に示されるように、反射
防止膜２上にレジスト開口部３ａを設けるべくレジスト
３によるパターニングが行われる。この場合、少なくと
も開口部３ａは基板１の凸部１ａを含むように形成され
る。
防止膜２上にレジスト開口部３ａを設けるべくレジスト
３によるパターニングが行われる。この場合、少なくと
も開口部３ａは基板１の凸部１ａを含むように形成され
る。
【００１４】そして、図１（ｃ）に示されるように、レ
ジスト開口部３ａに於いて、基板１の凸部１ａの上面が
露出されるように反射防止膜（第１のマスク材）２が加
工される。
ジスト開口部３ａに於いて、基板１の凸部１ａの上面が
露出されるように反射防止膜（第１のマスク材）２が加
工される。
【００１５】続いて、図１（ｄ）に示されるように、基
板１の凹部１ｂに残置された反射防止膜２とレジスト３
がマスク材となって、露出されている基板１の凸部１ａ
のエッチング加工が行われる。この後、図１（ｅ）に示
されるように、第１のマスク材としての反射防止膜２及
びレジスト３を除去することにより、図示の如く加工さ
れた基板１を得ることができる。
板１の凹部１ｂに残置された反射防止膜２とレジスト３
がマスク材となって、露出されている基板１の凸部１ａ
のエッチング加工が行われる。この後、図１（ｅ）に示
されるように、第１のマスク材としての反射防止膜２及
びレジスト３を除去することにより、図示の如く加工さ
れた基板１を得ることができる。
【００１６】以上のプロセスの結果、元の基板１上の凹
部１ｂに対して、凸部１ａを自己整合的に掘り下げるこ
とが可能になる。これは、基板（Ｓｉ）１と有機系塗布
膜である反射防止膜２とのエッチングレートが、例えば
１０倍以上の選択比（エッチングレート）を得ることが
可能なために、上述したプロセスの加工が可能になって
いる。このように、逆の選択比を有する条件の下にマス
ク材とレジストを選択すれば、上述したように自己整合
的に凸部を掘り下げることができる。
部１ｂに対して、凸部１ａを自己整合的に掘り下げるこ
とが可能になる。これは、基板（Ｓｉ）１と有機系塗布
膜である反射防止膜２とのエッチングレートが、例えば
１０倍以上の選択比（エッチングレート）を得ることが
可能なために、上述したプロセスの加工が可能になって
いる。このように、逆の選択比を有する条件の下にマス
ク材とレジストを選択すれば、上述したように自己整合
的に凸部を掘り下げることができる。
【００１７】図２は、上述した第１の実施の形態の第１
の変形例を示した図である。上述した第１の実施の形態
では、第１のマスク材としての反射防止膜は基板１の上
面全てに形成されるようにしていた。しかしながら、図
２に示されるように、反射防止膜５は基板１の上面全て
ではなく、凹部１ｂにのみ埋込まれるように形成されて
もよい。この第１の変形例によっても、上述した第１の
実施の形態と同様の効果を得ることができる。
の変形例を示した図である。上述した第１の実施の形態
では、第１のマスク材としての反射防止膜は基板１の上
面全てに形成されるようにしていた。しかしながら、図
２に示されるように、反射防止膜５は基板１の上面全て
ではなく、凹部１ｂにのみ埋込まれるように形成されて
もよい。この第１の変形例によっても、上述した第１の
実施の形態と同様の効果を得ることができる。
【００１８】また、第１のマスク材の材質としては、有
機系塗布膜に限られずに、ＳＯＧ等の無機系塗布膜や、
カーボン等でもかまわない。図３は、第１の実施の形態
の第２の変形例を示したものである。
機系塗布膜に限られずに、ＳＯＧ等の無機系塗布膜や、
カーボン等でもかまわない。図３は、第１の実施の形態
の第２の変形例を示したものである。
【００１９】第１のマスク材の膜厚差を利用すること
で、第２のマスク材（レジスト）なしでも、凹部の反転
パターンを加工することが可能である。すなわち、図３
（ａ）に示されるように、基板６の表面上には局所的に
凸部６ａ及び凹部６ｂが形成されている。そして、図３
（ｂ）に示されるように、上記へ基板６上に、マスク材
となる反射防止膜７が塗布されて平坦化が行われる。
で、第２のマスク材（レジスト）なしでも、凹部の反転
パターンを加工することが可能である。すなわち、図３
（ａ）に示されるように、基板６の表面上には局所的に
凸部６ａ及び凹部６ｂが形成されている。そして、図３
（ｂ）に示されるように、上記へ基板６上に、マスク材
となる反射防止膜７が塗布されて平坦化が行われる。
【００２０】次に、反射防止膜７に於ける基板６上の凸
部６ａと凹部６ｂの膜圧差が利用されて、図３（ｃ）に
示されるように、基板６の凸部６ａの上面が露出される
ように反射防止膜７が加工される。反射防止膜７と基板
６とのエッチングレートの差により、基板６上の反射防
止膜７の厚さが薄い凸部６ａが露出される。
部６ａと凹部６ｂの膜圧差が利用されて、図３（ｃ）に
示されるように、基板６の凸部６ａの上面が露出される
ように反射防止膜７が加工される。反射防止膜７と基板
６とのエッチングレートの差により、基板６上の反射防
止膜７の厚さが薄い凸部６ａが露出される。
【００２１】その後、図３（ｄ）に示されるように、基
板６の凹部６ｂに残置された反射防止膜７がマスク材と
なって、基板６の凹部６ｂ以外の部分に対して加工が行
われる。このようにして、図示の如く加工された基板６
を得ることができる。
板６の凹部６ｂに残置された反射防止膜７がマスク材と
なって、基板６の凹部６ｂ以外の部分に対して加工が行
われる。このようにして、図示の如く加工された基板６
を得ることができる。
【００２２】上述したプロセスを、例えば、ＤＲＡＭセ
ルの素子領域形成に適用すれば、トレンチキャパシタに
対し、素子領域パターンを自己整合的に形成することが
でき、メモリセルの微細化が可能になる。
ルの素子領域形成に適用すれば、トレンチキャパシタに
対し、素子領域パターンを自己整合的に形成することが
でき、メモリセルの微細化が可能になる。
【００２３】次に、この発明の第２の実施の形態につい
て説明する。この第２の実施の形態は、上述した第１の
実施の形態で示したプロセス原理をトレンチキャパシタ
を有したＤＲＡＭプロセスの素子分離層形成に用いた例
である。
て説明する。この第２の実施の形態は、上述した第１の
実施の形態で示したプロセス原理をトレンチキャパシタ
を有したＤＲＡＭプロセスの素子分離層形成に用いた例
である。
【００２４】図４はその平面図であり、図５は該ＤＲＡ
Ｍのトレンチキャパシタの形成工程を示した断面図、図
６は図４のＡ−Ａ′線に沿ったものでトレンチキャパシ
タ形成後の断面図である。
Ｍのトレンチキャパシタの形成工程を示した断面図、図
６は図４のＡ−Ａ′線に沿ったものでトレンチキャパシ
タ形成後の断面図である。
【００２５】図４に於いて、トレンチキャパシタ１０上
には、図示の如く素子領域１１が形成されている。ま
た、素子領域１１の所定位置にはゲート電極１２が設け
られる。
には、図示の如く素子領域１１が形成されている。ま
た、素子領域１１の所定位置にはゲート電極１２が設け
られる。
【００２６】ここで、図５を参照して、トレンチキャパ
シタの形成工程について説明する。尚、このトレンチキ
ャパシタの形成工程は周知の技術であり、例えば、ＩＥ
ＤＭ′９４及びＶＬＳＩ ｓｙｍｐｏ ′９５等に記載
されている。
シタの形成工程について説明する。尚、このトレンチキ
ャパシタの形成工程は周知の技術であり、例えば、ＩＥ
ＤＭ′９４及びＶＬＳＩ ｓｙｍｐｏ ′９５等に記載
されている。
【００２７】先ず、図５（ａ）に於いて、例えばｐ- の
基板１３上にレジストパターンによってマスク材１４
（ハードマスク；例えばＳｉＮ等による）が加工され
る。その後、このマスク材１４がマスクとして、周知の
ＲＩＥ法により基板１３に図示形状のトレンチ１５が形
成される。
基板１３上にレジストパターンによってマスク材１４
（ハードマスク；例えばＳｉＮ等による）が加工され
る。その後、このマスク材１４がマスクとして、周知の
ＲＩＥ法により基板１３に図示形状のトレンチ１５が形
成される。
【００２８】次いで、図５（ｂ）に示されるように、キ
ャパシタによるトレンチ下部にのみ選択的にＡｓやＰが
含有された酸化膜層（ＡｓガラスまたはＰガラス）１６
が残置され、熱工程が加えられることで基板１３にプレ
ートとなるｎ（ｎ+ またはｎ- ）型拡散層１７が形成さ
れる。その後、固相拡散源が除去される。
ャパシタによるトレンチ下部にのみ選択的にＡｓやＰが
含有された酸化膜層（ＡｓガラスまたはＰガラス）１６
が残置され、熱工程が加えられることで基板１３にプレ
ートとなるｎ（ｎ+ またはｎ- ）型拡散層１７が形成さ
れる。その後、固相拡散源が除去される。
【００２９】そして、図５（ｃ）に示されるように、Ｎ
Ｏ膜等によるキャパシタ絶縁膜１９がトレンチ１５の内
壁に形成された後、第１の充填層（ｎ+ poly等）２０が
デポジットされる。その後、エッチバックされて基板１
３の表面より下方に、図中矢印Ｂで示されるように下げ
られる。
Ｏ膜等によるキャパシタ絶縁膜１９がトレンチ１５の内
壁に形成された後、第１の充填層（ｎ+ poly等）２０が
デポジットされる。その後、エッチバックされて基板１
３の表面より下方に、図中矢印Ｂで示されるように下げ
られる。
【００３０】図５（ｄ）では、寄生トランジスタ形成を
防止するために、トレンチ１５の上部に、側壁残し工程
により酸化膜２１が形成される。次いで、図５（ｅ）に
於いて、第２の充填層（ｎ+ poly等）２２がデポジット
され、上記第１の充填層２０と同様の工程で、その表面
高さが基板１３の表面よりも下方に下げられる。そし
て、上記第２の充填層２２がマスクとされて、ウェット
エッチング等により側壁の酸化膜上部が除去される。
防止するために、トレンチ１５の上部に、側壁残し工程
により酸化膜２１が形成される。次いで、図５（ｅ）に
於いて、第２の充填層（ｎ+ poly等）２２がデポジット
され、上記第１の充填層２０と同様の工程で、その表面
高さが基板１３の表面よりも下方に下げられる。そし
て、上記第２の充填層２２がマスクとされて、ウェット
エッチング等により側壁の酸化膜上部が除去される。
【００３１】更に、図５（ｆ）にて、第３の充填層（ｎ
+ poly等）２３がデポジットされ、上述した第１及び第
２の充填層２０、２２と同様の工程により、その表面が
基板１３の表面よりも下方に下げられる（図示矢印Ｃの
段差）。
+ poly等）２３がデポジットされ、上述した第１及び第
２の充填層２０、２２と同様の工程により、その表面が
基板１３の表面よりも下方に下げられる（図示矢印Ｃの
段差）。
【００３２】結果として、拡散層１７が蓄積電極に、第
３の充填層２３は転送トランジスタの接続電極に、そし
て第２の充填層２２と上記第１の充填層２０はプレート
電極になる。
３の充填層２３は転送トランジスタの接続電極に、そし
て第２の充填層２２と上記第１の充填層２０はプレート
電極になる。
【００３３】こうして作成されたトレンチキャパシタを
有したＤＲＡＭプロセスの素子分離層形成について、図
６を参照して説明する。図６（ａ）に示されるように、
トレンチキャパシタ１０内部の第３の充填層２３と加工
時のマスク材２４の間に、図中矢印Ｃで示される段差が
生じている。この段差Ｃが、第１のマスク材である反射
防止膜１４を埋込み、平坦化された時に、少なくとも図
示トレンチキャパシタ１０の間の凸部を含む開口部分
に、レジスト２５のパターニングが行われる。
有したＤＲＡＭプロセスの素子分離層形成について、図
６を参照して説明する。図６（ａ）に示されるように、
トレンチキャパシタ１０内部の第３の充填層２３と加工
時のマスク材２４の間に、図中矢印Ｃで示される段差が
生じている。この段差Ｃが、第１のマスク材である反射
防止膜１４を埋込み、平坦化された時に、少なくとも図
示トレンチキャパシタ１０の間の凸部を含む開口部分
に、レジスト２５のパターニングが行われる。
【００３４】次いで、図６（ｂ）に示されるように、マ
スク材２４の上面が露出するように、反射防止膜１４が
マスク材２４に対して選択的にエッチング加工される。
そして、図６（ｃ）に示されるように、トレンチキャパ
シタ１０上部に残置された第１のマスク材（反射防止
膜）１４がマスクとされて、トレンチキャパシタ１０間
のマスク材２４の加工が、続いて図６（ｄ）に示される
ように、基板１３の加工が行われる。この基板１３の加
工は、素子分離のためのエッチング加工であり、反射防
止膜１４に対して選択比を有しているＳｉエッチングで
ある。
スク材２４の上面が露出するように、反射防止膜１４が
マスク材２４に対して選択的にエッチング加工される。
そして、図６（ｃ）に示されるように、トレンチキャパ
シタ１０上部に残置された第１のマスク材（反射防止
膜）１４がマスクとされて、トレンチキャパシタ１０間
のマスク材２４の加工が、続いて図６（ｄ）に示される
ように、基板１３の加工が行われる。この基板１３の加
工は、素子分離のためのエッチング加工であり、反射防
止膜１４に対して選択比を有しているＳｉエッチングで
ある。
【００３５】こうして、レジスト２５及び第１のマスク
材１４が除去された後、図６（ｅ）に示されるように、
上述したプロセスで加工された部分に素子分離用の絶縁
膜（ＣＶＤ絶縁膜）２６が堆積される。これは、例えば
ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ）等により平坦化が行われることで、凹
部に素子分離用の絶縁膜２６が残置される。
材１４が除去された後、図６（ｅ）に示されるように、
上述したプロセスで加工された部分に素子分離用の絶縁
膜（ＣＶＤ絶縁膜）２６が堆積される。これは、例えば
ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ）等により平坦化が行われることで、凹
部に素子分離用の絶縁膜２６が残置される。
【００３６】このプロセスによれば、エッチングレート
が異なる反射防止膜１４がトレンチ上で厚膜化するた
め、トレンチ上部は、素子分離層（素子分離用絶縁膜）
２６がトレンチキャパシタ１０対して、自動的に（自己
整合的に）保護される。このため、図７（ａ）、（ｂ）
に示されるように、トレンチキャパシタ１０に対して、
素子分離パターン１１の合わせずれが生じた場合にも、
トレンチ形状は一定に保たれる。尚、図中矢印Ｄは合わ
せマージンを表し、矢印Ｅは合わせずれの方向を表して
いる。
が異なる反射防止膜１４がトレンチ上で厚膜化するた
め、トレンチ上部は、素子分離層（素子分離用絶縁膜）
２６がトレンチキャパシタ１０対して、自動的に（自己
整合的に）保護される。このため、図７（ａ）、（ｂ）
に示されるように、トレンチキャパシタ１０に対して、
素子分離パターン１１の合わせずれが生じた場合にも、
トレンチ形状は一定に保たれる。尚、図中矢印Ｄは合わ
せマージンを表し、矢印Ｅは合わせずれの方向を表して
いる。
【００３７】また、合わせマージンを見込む必要がなく
なるため、メモリセルの微細化が可能となる。次に、こ
の発明の第３の実施の形態について説明する。
なるため、メモリセルの微細化が可能となる。次に、こ
の発明の第３の実施の形態について説明する。
【００３８】図８は、上述したプロセスを配線工程に適
用した例を示す工程図である。先ず、図８（ａ）に示さ
れるように、層間絶縁膜２７中にコンタクト孔２８が形
成された後、上述した第１及び第２の実施の形態と同様
に、第１のマスク材２９が用いられて充填平坦化が行わ
れる。次いで、配線パターン（抜きパターン）がレジス
ト３０で形成される。このとき、開口部は図６（ａ）に
示されるコンタクト孔２８の左側エッジよりも内側、す
なわち上記開口部は少なくともコンタクト孔２８を含む
位置に設けられている。
用した例を示す工程図である。先ず、図８（ａ）に示さ
れるように、層間絶縁膜２７中にコンタクト孔２８が形
成された後、上述した第１及び第２の実施の形態と同様
に、第１のマスク材２９が用いられて充填平坦化が行わ
れる。次いで、配線パターン（抜きパターン）がレジス
ト３０で形成される。このとき、開口部は図６（ａ）に
示されるコンタクト孔２８の左側エッジよりも内側、す
なわち上記開口部は少なくともコンタクト孔２８を含む
位置に設けられている。
【００３９】次いで、図８（ｂ）に示されるように、層
間絶縁膜２７の上面と、コンタクト孔に埋込まれたマス
ク材２９が露出するように第１のマスク材２９の加工が
行われる。更に、図８（ｃ）に示されるように、上記第
１のマスク材２９及びレジスト３０がマスクとされて、
第１のマスク材２９及び基板２７の加工が行われる。
間絶縁膜２７の上面と、コンタクト孔に埋込まれたマス
ク材２９が露出するように第１のマスク材２９の加工が
行われる。更に、図８（ｃ）に示されるように、上記第
１のマスク材２９及びレジスト３０がマスクとされて、
第１のマスク材２９及び基板２７の加工が行われる。
【００４０】この後、レジスト３０及び第１のマスク材
２９が除去されて、図８（ｄ）に示されるように、図８
（ａ）〜（ｃ）に示されるプロセスで加工された部分に
配線パターン３２が形成される。最終的には、第１のマ
スク材２９及びレジスト３０が除去されて、これらが除
去された凹部に配線材３２が埋込まれることにより完成
する。
２９が除去されて、図８（ｄ）に示されるように、図８
（ａ）〜（ｃ）に示されるプロセスで加工された部分に
配線パターン３２が形成される。最終的には、第１のマ
スク材２９及びレジスト３０が除去されて、これらが除
去された凹部に配線材３２が埋込まれることにより完成
する。
【００４１】この第３の実施の形態では、先に形成され
た孔パターン２８内部を保護しつつ、マスクずれによる
コンタクト孔２８の左エッジのオーバエッチングを防止
することができ、配線パターンを形成することができ
る。
た孔パターン２８内部を保護しつつ、マスクずれによる
コンタクト孔２８の左エッジのオーバエッチングを防止
することができ、配線パターンを形成することができ
る。
【００４２】図９は、第３の実施の形態の変形例を示し
たものである。図９に於いては、コンタクト孔３３は、
予め反射防止膜とは別種の埋込み材で充填しておいても
良い。この際、材料としては、ＳＯＧ、カーボン等を使
用することも可能である。
たものである。図９に於いては、コンタクト孔３３は、
予め反射防止膜とは別種の埋込み材で充填しておいても
良い。この際、材料としては、ＳＯＧ、カーボン等を使
用することも可能である。
【００４３】
【発明の効果】以上のようにこの発明によれば、下地基
板の凸部上のマスク材を除去した後、該下地基板の凹部
に埋込まれたマスク材とのエッチングレートを利用して
下地を加工するため、レジストパターンの薄膜化が可能
となり、より微細なパターン形成が可能になる。
板の凸部上のマスク材を除去した後、該下地基板の凹部
に埋込まれたマスク材とのエッチングレートを利用して
下地を加工するため、レジストパターンの薄膜化が可能
となり、より微細なパターン形成が可能になる。
【００４４】また、下地基板の凹部に対してエッチング
レートの異なる凸部を自己整合的に加工できるため、よ
り高密度なパターン形成が可能である。更に、トレンチ
キャパシタを有したメモリセルに適用した場合、トレン
チキャパシタ構造に対して、自己整合的に素子分離層の
形成が可能となり、メモリセルの高密度化が可能とな
る。また、トレンチパターンと素子分離パターンの合わ
せずれによらずに、トレンチ充填構造を一定に保てるた
め、高い製造歩留りを得ることができる。
レートの異なる凸部を自己整合的に加工できるため、よ
り高密度なパターン形成が可能である。更に、トレンチ
キャパシタを有したメモリセルに適用した場合、トレン
チキャパシタ構造に対して、自己整合的に素子分離層の
形成が可能となり、メモリセルの高密度化が可能とな
る。また、トレンチパターンと素子分離パターンの合わ
せずれによらずに、トレンチ充填構造を一定に保てるた
め、高い製造歩留りを得ることができる。
【図１】この発明の第１の実施の形態による半導体記憶
装置のプロセスを示した図である。
装置のプロセスを示した図である。
【図２】第１の実施の形態の第１の変形例を示した図で
ある。
ある。
【図３】第１の実施の形態の第２の変形例を示した図で
ある。
ある。
【図４】この発明の第２の実施の形態を示したもので、
第１の実施の形態で示したプロセス原理をトレンチキャ
パシタを有したＤＲＡＭプロセスの素子分離層形成に用
いた例を示した平面図である。
第１の実施の形態で示したプロセス原理をトレンチキャ
パシタを有したＤＲＡＭプロセスの素子分離層形成に用
いた例を示した平面図である。
【図５】図４のＤＲＡＭのトレンチキャパシタの形成工
程を示した断面図である。
程を示した断面図である。
【図６】図４のＡ−Ａ′線に沿ったものでトレンチキャ
パシタ形成後の断面図である。
パシタ形成後の断面図である。
【図７】トレンチキャパシタに対する合わせずれを説明
する図である。
する図である。
【図８】この発明の第３の実施の形態を示すもので、プ
ロセスを配線工程に適用した例を示す工程図である。
ロセスを配線工程に適用した例を示す工程図である。
【図９】第３の実施の形態の変形例を示した図である。
【図１０】従来のトレンチキャパシタを有したＤＲＡＭ
の形成工程の一例を示した断面図である。
の形成工程の一例を示した断面図である。
１、６ 基板、 １ａ、６ａ 凸部、 １ｂ、６ｂ 凹部、 ２ 第１のマスク材（反射防止膜）、 ３ レジスト、 ３ａ レジスト開口部、 ５、７ 反射防止膜、 １０ トレンチキャパシタ、 １１ 素子領域、 １２ ゲート電極、 １４、２４ マスク材（反射防止膜）、 ２０ 第１の充填層、 ２１ 酸化膜、 ２２ 第２の充填層、 ２３ 第３の充填層、 ２５ レジスト、 ２６ 絶縁膜。
Claims (5)
- 【請求項１】 局所的な凹凸部を有する基板表面に第１
のマスク層を形成して平坦化する工程と、 上記基板の凸部上に形成された上記第１のマスク層を除
去する工程と、 上記基板の凹部に残置された第１のマスク層を第２のマ
スクとして、上記凸部に選択的にエッチング加工を行う
工程とを具備することを特徴とする半導体記憶装置の製
造方法。 - 【請求項２】 上記平坦化する工程は、少なくとも上記
基板の凹部に上記第１のマスク層を形成することを特徴
とする請求項１に記載の半導体記憶装置の製造方法。 - 【請求項３】 上記第１のマスク層は反射防止膜で構成
されることを特徴とする請求項２に記載の半導体記憶装
置の製造方法。 - 【請求項４】 基板上に加工されたマスク材によりトレ
ンチが形成され、このトレンチ下部に拡散層が形成さ
れ、上記トレンチの内壁に第１の充填層がデポジットさ
れ、上記トレンチの上部に酸化膜及び第２の充填層がデ
ポジットされ、上記第２の充填層及び酸化膜上に第３の
充填層がデポジットされたトレンチ型キャパシタを有し
たメモリセル構造の半導体記憶装置の製造方法に於い
て、 上記トレンチ内に形成された上記第１乃至第３の充填層
に対して、自己整合的に素子分離層を形成する工程を具
備することを特徴とする半導体記憶装置の製造方法。 - 【請求項５】 基板上に加工されたマスク材により形成
されたトレンチと、このトレンチ下部にのみ酸化膜層が
残置され熱が加えられて上記基板に形成される拡散層
と、上記トレンチの内壁にデポジットされる第１の充填
層と、上記トレンチの上部に形成される酸化膜と、上記
トレンチの上部で且つ上記酸化膜の内側にデポジットさ
れる第２の充填層と、上記酸化膜及び第２の充填層上に
デポジットされる第３の充填層とを備えるトレンチ型キ
ャパシタを有したメモリセル構造の半導体記憶装置に於
いて、 上記トレンチ内に形成された上記第１乃至第３の充填層
に対して、自己整合的に形成された素子分離層を有する
ことを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9051514A JPH10256498A (ja) | 1997-03-06 | 1997-03-06 | 半導体記憶装置及びその製造方法 |
| US09/017,723 US6337241B1 (en) | 1997-03-06 | 1998-02-05 | Manufacturing method of a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9051514A JPH10256498A (ja) | 1997-03-06 | 1997-03-06 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256498A true JPH10256498A (ja) | 1998-09-25 |
Family
ID=12889125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9051514A Pending JPH10256498A (ja) | 1997-03-06 | 1997-03-06 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6337241B1 (ja) |
| JP (1) | JPH10256498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1039534A2 (en) * | 1999-03-24 | 2000-09-27 | Infineon Technologies North America Corp. | Dynamic random access memory |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495920B1 (ko) * | 2003-06-25 | 2005-06-17 | 주식회사 하이닉스반도체 | 반도체 장치의 웨이퍼 정렬용 정렬 마크 |
| US7402520B2 (en) * | 2004-11-26 | 2008-07-22 | Applied Materials, Inc. | Edge removal of silicon-on-insulator transfer wafer |
| KR100688056B1 (ko) * | 2005-01-31 | 2007-03-02 | 주식회사 하이닉스반도체 | 오메가 게이트를 갖는 반도체소자 및 그의 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4597164A (en) * | 1984-08-31 | 1986-07-01 | Texas Instruments Incorporated | Trench isolation process for integrated circuit devices |
| US6066526A (en) * | 1998-01-22 | 2000-05-23 | International Business Machines Corporation | Method of making trench DRAM |
| US6034359A (en) * | 1998-02-05 | 2000-03-07 | Busch; William J. | Electrical resistance cooking apparatus with electronic control |
-
1997
- 1997-03-06 JP JP9051514A patent/JPH10256498A/ja active Pending
-
1998
- 1998-02-05 US US09/017,723 patent/US6337241B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1039534A2 (en) * | 1999-03-24 | 2000-09-27 | Infineon Technologies North America Corp. | Dynamic random access memory |
| JP2000323684A (ja) * | 1999-03-24 | 2000-11-24 | Infineon Technol North America Corp | ダイナミックランダムアクセスメモリの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6337241B1 (en) | 2002-01-08 |
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