JP2002217128A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Abstract
(57)【要約】
【課題】 セルフアラインコンタクトエッチング工程を
採用し、ボイドのないパッドを形成しうる半導体素子の
製造方法を提供する。 【解決手段】 層間絶縁膜上にマスクパターンとしてポ
リシリコン膜を形成した後、マスクパターンをエッチン
グマスクとして層間絶縁膜をセルフアラインコンタクト
エッチングして半導体基板を露出するコンタクトホール
を有する層間絶縁膜パターン２２ａを形成する。以後、
層間絶縁膜パターン及びマスクパターンの両側壁に保護
膜スペーサ３２ａを形成した後、コンタクトホールに埋
め込むようにパッド用導電膜３４を形成する。これによ
り、パッド用導電膜の形成前に行う洗浄工程で保護膜ス
ペーサによって層間絶縁膜パターンとマスクパターンと
の界面にアンダーカットが発生せず、パッド用導電膜の
蒸着時に導電膜内にボイドが形成されない。
採用し、ボイドのないパッドを形成しうる半導体素子の
製造方法を提供する。 【解決手段】 層間絶縁膜上にマスクパターンとしてポ
リシリコン膜を形成した後、マスクパターンをエッチン
グマスクとして層間絶縁膜をセルフアラインコンタクト
エッチングして半導体基板を露出するコンタクトホール
を有する層間絶縁膜パターン２２ａを形成する。以後、
層間絶縁膜パターン及びマスクパターンの両側壁に保護
膜スペーサ３２ａを形成した後、コンタクトホールに埋
め込むようにパッド用導電膜３４を形成する。これによ
り、パッド用導電膜の形成前に行う洗浄工程で保護膜ス
ペーサによって層間絶縁膜パターンとマスクパターンと
の界面にアンダーカットが発生せず、パッド用導電膜の
蒸着時に導電膜内にボイドが形成されない。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特にセルフアラインコンタクトエッチング工
程を採用した半導体素子の製造方法に関する。
法に係り、特にセルフアラインコンタクトエッチング工
程を採用した半導体素子の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体素子が微細化されるにつ
れ、導電ライン幅と導電ラインとの間隔が徐々に縮まっ
て、半導体素子の製造過程中のエッチング工程が難しく
なっている。
れ、導電ライン幅と導電ラインとの間隔が徐々に縮まっ
て、半導体素子の製造過程中のエッチング工程が難しく
なっている。
【０００３】このため、ＤＲＡＭのようにキャパシタを
含む半導体素子の場合、ソース／ドレーン領域とキャパ
シタの下部電極を電気的に連結するための埋没コンタク
ト（ＢＣ、ｂｕｒｉｅｄ ｃｏｎｔａｃｔ）パッドと、
アクティブ領域とビットラインとを連結するためのダイ
レクトコンタクト（ＤＣ、ｄｉｒｅｃｔ ｃｏｎｔａｃ
ｔ）パッドを形成するパッド工程が導入された。
含む半導体素子の場合、ソース／ドレーン領域とキャパ
シタの下部電極を電気的に連結するための埋没コンタク
ト（ＢＣ、ｂｕｒｉｅｄ ｃｏｎｔａｃｔ）パッドと、
アクティブ領域とビットラインとを連結するためのダイ
レクトコンタクト（ＤＣ、ｄｉｒｅｃｔ ｃｏｎｔａｃ
ｔ）パッドを形成するパッド工程が導入された。
【０００４】前記パッド工程は、まず、マスクパターン
をエッチングマスクとしてセルフアラインコンタクトエ
ッチング工程を用いてＢＣコンタクトホール及びＤＣコ
ンタクトホールを形成する。次いで、前記ＢＣコンタク
トホール及びＤＣコンタクトホールを埋め込むように導
電膜、例えばポリシリコン膜を塗布した後、前記導電膜
を化学機械的研磨してセル別に分離させてＢＣパッドと
ＤＣパッドとを形成している。
をエッチングマスクとしてセルフアラインコンタクトエ
ッチング工程を用いてＢＣコンタクトホール及びＤＣコ
ンタクトホールを形成する。次いで、前記ＢＣコンタク
トホール及びＤＣコンタクトホールを埋め込むように導
電膜、例えばポリシリコン膜を塗布した後、前記導電膜
を化学機械的研磨してセル別に分離させてＢＣパッドと
ＤＣパッドとを形成している。
【０００５】ところで、前記パッド工程中にセルフアラ
インコンタクトエッチング工程後に行う洗浄工程によっ
て、マスクパターンと層間絶縁膜との界面でアンダーカ
ットが発生する問題点がある。また、前記パッド工程中
にＢＣ及びＤＣパッド用ポリシリコン膜を蒸着する際
に、ポリシリコン膜内にボイドが発生する問題点があ
る。
インコンタクトエッチング工程後に行う洗浄工程によっ
て、マスクパターンと層間絶縁膜との界面でアンダーカ
ットが発生する問題点がある。また、前記パッド工程中
にＢＣ及びＤＣパッド用ポリシリコン膜を蒸着する際
に、ポリシリコン膜内にボイドが発生する問題点があ
る。
【０００６】
【発明が解決しようとする課題】本発明は、前記問題点
を解決するために案出されたものであって、本発明の技
術的課題は、層間絶縁膜パターンとマスクパターンとの
界面にアンダーカットが発生せず、また、ボイドが形成
されないセルフアラインコンタクトエッチング工程を採
用した半導体素子の製造方法を提供することである。
を解決するために案出されたものであって、本発明の技
術的課題は、層間絶縁膜パターンとマスクパターンとの
界面にアンダーカットが発生せず、また、ボイドが形成
されないセルフアラインコンタクトエッチング工程を採
用した半導体素子の製造方法を提供することである。
【０００７】
【課題を解決するための手段】前記技術的課題を達成す
るために本発明は、半導体基板上に導電パターンを形成
する。前記導電パターンはゲートパターンまたはビット
ラインパターンで有り得る。前記導電パターンはキャッ
ピング膜を含むことができる。次いで、前記導電パター
ン上に層間絶縁膜を形成する。前記層間絶縁膜はシリコ
ン酸化膜やポリシラザンよりなる。前記層間絶縁膜上に
導電性物質よりなるマスクパターンを形成する。前記マ
スクパターンは前記層間絶縁膜とエッチング選択比の高
いポリシリコン膜よりなりうる。前記マスクパターンを
エッチングマスクとして前記層間絶縁膜をセルフアライ
ンコンタクトエッチングして前記半導体基板を露出する
コンタクトホールを有する層間絶縁膜パターンを形成す
る。次いで、前記マスクパターンと層間絶縁膜パターン
との両側壁に保護膜スペーサを形成する。前記保護膜ス
ペーサはシリコン酸化膜またはシリコン窒化膜よりなり
うる。前記保護膜スペーサは後続するパッド用導電膜の
形成前に行う洗浄工程で前記マスクパターン及び層間絶
縁膜パターンを保護する役割を行う。前記保護膜スペー
サが形成された半導体基板の全面に前記コンタクトホー
ルを埋め込むようにパッド用導電膜を形成した後、前記
パッド用導電膜を平坦化して前記層間絶縁膜の上部表面
領域が露出されるようにマスクパターンが除去され前記
コンタクトホールに埋め込まれるパッドを形成する。
るために本発明は、半導体基板上に導電パターンを形成
する。前記導電パターンはゲートパターンまたはビット
ラインパターンで有り得る。前記導電パターンはキャッ
ピング膜を含むことができる。次いで、前記導電パター
ン上に層間絶縁膜を形成する。前記層間絶縁膜はシリコ
ン酸化膜やポリシラザンよりなる。前記層間絶縁膜上に
導電性物質よりなるマスクパターンを形成する。前記マ
スクパターンは前記層間絶縁膜とエッチング選択比の高
いポリシリコン膜よりなりうる。前記マスクパターンを
エッチングマスクとして前記層間絶縁膜をセルフアライ
ンコンタクトエッチングして前記半導体基板を露出する
コンタクトホールを有する層間絶縁膜パターンを形成す
る。次いで、前記マスクパターンと層間絶縁膜パターン
との両側壁に保護膜スペーサを形成する。前記保護膜ス
ペーサはシリコン酸化膜またはシリコン窒化膜よりなり
うる。前記保護膜スペーサは後続するパッド用導電膜の
形成前に行う洗浄工程で前記マスクパターン及び層間絶
縁膜パターンを保護する役割を行う。前記保護膜スペー
サが形成された半導体基板の全面に前記コンタクトホー
ルを埋め込むようにパッド用導電膜を形成した後、前記
パッド用導電膜を平坦化して前記層間絶縁膜の上部表面
領域が露出されるようにマスクパターンが除去され前記
コンタクトホールに埋め込まれるパッドを形成する。
【０００８】前記層間絶縁膜パターンを形成する段階後
に前記半導体基板をさらにエッチングする２次エッチン
グを行える。前記保護膜スペーサを形成する段階後に前
記半導体基板をさらにエッチングする２次エッチングを
行っても良い。前記保護膜スペーサは前記マスクパター
ンと層間絶縁膜パターンとが形成された半導体基板の全
面に保護膜を形成した後、異方性エッチングして形成し
うる。前記保護膜スペーサを形成するために異方性エッ
チングを行う時、前記半導体基板をさらにエッチングす
る２次エッチングを同時に行っても良い。
に前記半導体基板をさらにエッチングする２次エッチン
グを行える。前記保護膜スペーサを形成する段階後に前
記半導体基板をさらにエッチングする２次エッチングを
行っても良い。前記保護膜スペーサは前記マスクパター
ンと層間絶縁膜パターンとが形成された半導体基板の全
面に保護膜を形成した後、異方性エッチングして形成し
うる。前記保護膜スペーサを形成するために異方性エッ
チングを行う時、前記半導体基板をさらにエッチングす
る２次エッチングを同時に行っても良い。
【０００９】
【発明の実施の形態】以下、添付した図面に基づいて本
発明の実施の形態を詳しく説明する。ただし、本発明の
実施の形態は多様な形に変形でき、本発明の範囲が後述
する実施の形態に限定されるものではない。本発明の実
施の形態は当業者に本発明をさらに完全に説明するため
に提供されるものである。図面において、膜または領域
の大きさまたは厚さは明細書の明確性のために誇張され
たものである。また、ある膜が他の膜または基板の
“上”にあると記載された場合、前記何れの膜が前記他
の膜の上に直接存在しても、その間に第３の他の膜が介
在されても良い。
発明の実施の形態を詳しく説明する。ただし、本発明の
実施の形態は多様な形に変形でき、本発明の範囲が後述
する実施の形態に限定されるものではない。本発明の実
施の形態は当業者に本発明をさらに完全に説明するため
に提供されるものである。図面において、膜または領域
の大きさまたは厚さは明細書の明確性のために誇張され
たものである。また、ある膜が他の膜または基板の
“上”にあると記載された場合、前記何れの膜が前記他
の膜の上に直接存在しても、その間に第３の他の膜が介
在されても良い。
【００１０】図１は本発明によってセルフアラインコン
タクトエッチング工程を採用して半導体素子を製造する
場合の半導体素子のレイアウト図であり、図２、図３、
および図４〜図７の各Ａ図は図１のａ−ａ線に沿う半導
体素子の製造方法を説明するための断面図であり、図４
〜図７の各Ｂ図は図１のｂ−ｂ線に沿う半導体素子の製
造方法を説明するための断面図である。
タクトエッチング工程を採用して半導体素子を製造する
場合の半導体素子のレイアウト図であり、図２、図３、
および図４〜図７の各Ａ図は図１のａ−ａ線に沿う半導
体素子の製造方法を説明するための断面図であり、図４
〜図７の各Ｂ図は図１のｂ−ｂ線に沿う半導体素子の製
造方法を説明するための断面図である。
【００１１】図１及び図２を参照すれば、活性領域（図
１のＡＲ）及びその他の非活性領域が限定された半導体
基板１０上にゲートパターン１８を形成する。なお、半
導体基板１０は、例えばシリコン基板である。
１のＡＲ）及びその他の非活性領域が限定された半導体
基板１０上にゲートパターン１８を形成する。なお、半
導体基板１０は、例えばシリコン基板である。
【００１２】ゲートパターン１８はゲート絶縁膜１２、
ゲート電極１４及びキャッピング膜１６で構成する。ゲ
ート絶縁膜１２はシリコン酸化膜を用いて形成し、ゲー
ト電極１４はポリシリコン膜、またはポリシリコン膜と
金属シリサイド（例えばタングステンシリサイド膜）の
二重膜で形成し、前記キャッピング膜１６はシリコン窒
化膜を用いて形成する。
ゲート電極１４及びキャッピング膜１６で構成する。ゲ
ート絶縁膜１２はシリコン酸化膜を用いて形成し、ゲー
ト電極１４はポリシリコン膜、またはポリシリコン膜と
金属シリサイド（例えばタングステンシリサイド膜）の
二重膜で形成し、前記キャッピング膜１６はシリコン窒
化膜を用いて形成する。
【００１３】図２において、部材番号１１は非活性領域
であって、トレンチ酸化膜を示す。
であって、トレンチ酸化膜を示す。
【００１４】なお、本実施の形態では本発明の思想を表
現するために導電パターンの例としてゲートパターン１
８を用いて説明するが、ビットラインパターン等にも同
一に適用しうる。
現するために導電パターンの例としてゲートパターン１
８を用いて説明するが、ビットラインパターン等にも同
一に適用しうる。
【００１５】次いで、前記ゲートパターン１８の両側壁
にゲートスペーサ２０を形成する。ゲートスペーサ２０
はシリコン窒化膜を用いて形成する。
にゲートスペーサ２０を形成する。ゲートスペーサ２０
はシリコン窒化膜を用いて形成する。
【００１６】次に、図３に示すように、前記ゲートパタ
ーン１８及びゲートスペーサ２０が形成された半導体基
板１０の全面に層間絶縁膜２２を形成する。
ーン１８及びゲートスペーサ２０が形成された半導体基
板１０の全面に層間絶縁膜２２を形成する。
【００１７】層間絶縁膜２２はシリコン酸化膜やＳＯＧ
（ｓｐｉｎ ｏｎ ｇｌａｓｓ）系のポリシラザン（ｐ
ｏｌｙｓｉｌａｚａｎｅ）を用いて形成する。
（ｓｐｉｎ ｏｎ ｇｌａｓｓ）系のポリシラザン（ｐ
ｏｌｙｓｉｌａｚａｎｅ）を用いて形成する。
【００１８】次いで、前記層間絶縁膜２２上にマスク膜
２４を形成する。マスク膜２４は後続工程で前記半導体
基板１０の活性領域をオープンするコンタクトホール、
例えばＢＣ及びＤＣコンタクトホールを形成するために
形成する。
２４を形成する。マスク膜２４は後続工程で前記半導体
基板１０の活性領域をオープンするコンタクトホール、
例えばＢＣ及びＤＣコンタクトホールを形成するために
形成する。
【００１９】そして、このマスク膜２４は後続するセル
フアラインコンタクトエッチング工程でエッチングプロ
ファイルを改善し、キャッピング膜１６やゲートスペー
サ２０として用いられるシリコン窒化膜とのエッチング
選択比を高めるためにポリシリコン膜で形成する。
フアラインコンタクトエッチング工程でエッチングプロ
ファイルを改善し、キャッピング膜１６やゲートスペー
サ２０として用いられるシリコン窒化膜とのエッチング
選択比を高めるためにポリシリコン膜で形成する。
【００２０】図１、図４Ａ及び図４Ｂを参照すれば、前
記マスク膜２４をフォトリソグラフィーおよびエッチン
グ工程によりパターニングして、マスクパターン２４ａ
を形成する。
記マスク膜２４をフォトリソグラフィーおよびエッチン
グ工程によりパターニングして、マスクパターン２４ａ
を形成する。
【００２１】次いで、前記マスクパターン２４ａをエッ
チングマスクとして前記層間絶縁膜２２をセルフアライ
ンコンタクトエッチングして前記半導体基板１０の活性
領域をオープンするコンタクトホール（図４Ａの２８
ａ、図４Ｂの２８ｂ）を有する層間絶縁膜パターン２２
ａを形成する。
チングマスクとして前記層間絶縁膜２２をセルフアライ
ンコンタクトエッチングして前記半導体基板１０の活性
領域をオープンするコンタクトホール（図４Ａの２８
ａ、図４Ｂの２８ｂ）を有する層間絶縁膜パターン２２
ａを形成する。
【００２２】図４Ａのコンタクトホール２８ａはＤＣコ
ンタクトホールとなり、図４Ｂのコンタクトホール２８
ｂはＢＣコンタクトホールとなる。図１、図４Ａ及び図
４Ｂにおいては、２６は層間絶縁膜パターン２２ａとマ
スクパターン２４ａとが積層されている状態を示す。
ンタクトホールとなり、図４Ｂのコンタクトホール２８
ｂはＢＣコンタクトホールとなる。図１、図４Ａ及び図
４Ｂにおいては、２６は層間絶縁膜パターン２２ａとマ
スクパターン２４ａとが積層されている状態を示す。
【００２３】次いで、前記コンタクトホール２８ａ、２
８ｂの形成時、前記半導体基板１０上に残っている異物
を除去して後続工程でパッドと半導体基板１０との電気
的コンタクトを容易にするために前記半導体基板１０の
表面、すなわちシリコン基板の表面をさらにエッチング
する２次エッチングを行う。
８ｂの形成時、前記半導体基板１０上に残っている異物
を除去して後続工程でパッドと半導体基板１０との電気
的コンタクトを容易にするために前記半導体基板１０の
表面、すなわちシリコン基板の表面をさらにエッチング
する２次エッチングを行う。
【００２４】次いで、図５Ａ及び図５Ｂに示すように、
前記マスクパターン２４ａ及び層間絶縁膜パターン２２
ａが形成された半導体基板１０の全面に保護膜３２を形
成する。保護膜３２はシリコン酸化膜やシリコン窒化膜
を用いて形成する。
前記マスクパターン２４ａ及び層間絶縁膜パターン２２
ａが形成された半導体基板１０の全面に保護膜３２を形
成する。保護膜３２はシリコン酸化膜やシリコン窒化膜
を用いて形成する。
【００２５】この保護膜３２は後続のパッド、例えばポ
リシリコンパッドの形成前に行う洗浄工程で前記マスク
パターン２４ａ及び層間絶縁膜パターン２２ａを保護す
る役割を行う。
リシリコンパッドの形成前に行う洗浄工程で前記マスク
パターン２４ａ及び層間絶縁膜パターン２２ａを保護す
る役割を行う。
【００２６】次いで、図６Ａ及び図６Ｂに示すように、
前記保護膜３２を異方性エッチングして前記層間絶縁膜
パターン２２ａ及びマスクパターン２４ａの両側壁に保
護膜スペーサ３２ａを形成する。
前記保護膜３２を異方性エッチングして前記層間絶縁膜
パターン２２ａ及びマスクパターン２４ａの両側壁に保
護膜スペーサ３２ａを形成する。
【００２７】次いで、後続するパッドの形成前に半導体
基板１０上に残っている異物を除去するために洗浄工程
を実施する。前記洗浄工程はＮＨ4ＯＨ、Ｈ2Ｏ2、Ｈ2Ｏ
の混合液とＨＦ溶液を混合した洗浄液を用いて行う。
基板１０上に残っている異物を除去するために洗浄工程
を実施する。前記洗浄工程はＮＨ4ＯＨ、Ｈ2Ｏ2、Ｈ2Ｏ
の混合液とＨＦ溶液を混合した洗浄液を用いて行う。
【００２８】本発明では後述するように、この洗浄工程
においては、前記保護膜スペーサ３２ａによって前記マ
スクパターン２４ａと層間絶縁膜パターン２２ａとの界
面が露出されず、アンダーカットが発生しないのであ
る。
においては、前記保護膜スペーサ３２ａによって前記マ
スクパターン２４ａと層間絶縁膜パターン２２ａとの界
面が露出されず、アンダーカットが発生しないのであ
る。
【００２９】次いで、前記層間絶縁膜パターン２２ａ、
マスクパターン２４ａ及び保護膜スペーサ３２ａが形成
された半導体基板１０の全面にパッド用導電膜３４を形
成する。パッド用導電膜３４はポリシリコン膜を用いて
形成する。この際、本発明のパッド用導電膜３４内には
後述するようにボイドが形成されない。
マスクパターン２４ａ及び保護膜スペーサ３２ａが形成
された半導体基板１０の全面にパッド用導電膜３４を形
成する。パッド用導電膜３４はポリシリコン膜を用いて
形成する。この際、本発明のパッド用導電膜３４内には
後述するようにボイドが形成されない。
【００３０】次いで、図７Ａ及び図７Ｂに示すように、
前記層間絶縁膜パターン２２ａをエッチング阻止点とし
て前記パッド用導電膜３４、マスクパターン２４ａ及び
保護膜スペーサ３２ａをエッチングして前記層間絶縁膜
パターン２２ａによって電気的に分離されるパッド３４
ａ、３４ｂを形成する。すなわち、パッド用導電膜３４
は平坦化される。図７Ａのパッド３４ａはＤＣパッドで
あり、図７Ｂのパッド３４ｂはＢＣパッドである。
前記層間絶縁膜パターン２２ａをエッチング阻止点とし
て前記パッド用導電膜３４、マスクパターン２４ａ及び
保護膜スペーサ３２ａをエッチングして前記層間絶縁膜
パターン２２ａによって電気的に分離されるパッド３４
ａ、３４ｂを形成する。すなわち、パッド用導電膜３４
は平坦化される。図７Ａのパッド３４ａはＤＣパッドで
あり、図７Ｂのパッド３４ｂはＢＣパッドである。
【００３１】以後の製造工程は通常の半導体素子の製造
工程に従う。
工程に従う。
【００３２】なお、本実施の形態ではセルフアラインコ
ンタクトエッチングの後に２次エッチングを行ったが、
これに限らず、例えば保護膜スペーサ３２ａを形成した
後に２次エッチングを行ったり、前記保護膜スペーサ３
２ａを形成するための異方性エッチング工程と共に２次
エッチングを行ってもよい。
ンタクトエッチングの後に２次エッチングを行ったが、
これに限らず、例えば保護膜スペーサ３２ａを形成した
後に２次エッチングを行ったり、前記保護膜スペーサ３
２ａを形成するための異方性エッチング工程と共に２次
エッチングを行ってもよい。
【００３３】図８Ａ及び図８Ｂは前記図６Ｂに対応する
製造段階で保護膜スペーサの有無による半導体素子の拡
大断面図である。
製造段階で保護膜スペーサの有無による半導体素子の拡
大断面図である。
【００３４】具体的には、図８Ａは図６Ｂに対応する製
造段階で保護膜スペーサ３２ａがない場合であり、図８
Ｂは図６Ｂの対応する製造段階で保護膜スペーサ３２ａ
がある場合である。
造段階で保護膜スペーサ３２ａがない場合であり、図８
Ｂは図６Ｂの対応する製造段階で保護膜スペーサ３２ａ
がある場合である。
【００３５】図８Ａに示されたように保護膜スペーサ３
２ａが存在しない場合、パッド用導電膜３４の形成前に
行う洗浄段階でマスクパターン２４ａと層間絶縁膜パタ
ーン２２ａのエッチング速度差によってマスクパターン
２４ａと層間絶縁膜パターン２２ａとの界面にアンダー
カットが生じる。そして、パッド用導電膜３４が下地
膜、すなわち層間絶縁膜パターン２２ａとマスクパター
ン２４ａの物質差によって蒸着速度を変えるためにパッ
ド用導電膜３４内にボイド３６が発生する。
２ａが存在しない場合、パッド用導電膜３４の形成前に
行う洗浄段階でマスクパターン２４ａと層間絶縁膜パタ
ーン２２ａのエッチング速度差によってマスクパターン
２４ａと層間絶縁膜パターン２２ａとの界面にアンダー
カットが生じる。そして、パッド用導電膜３４が下地
膜、すなわち層間絶縁膜パターン２２ａとマスクパター
ン２４ａの物質差によって蒸着速度を変えるためにパッ
ド用導電膜３４内にボイド３６が発生する。
【００３６】しかし、保護膜スペーサ３２ａが存在する
場合、図８Ｂに示されたようにパッド用導電膜３４の形
成前に行う洗浄段階で保護膜スペーサ３２ａによってマ
スクパターン２４ａと層間絶縁膜パターン２２ａとの界
面にアンダーカットが発生しない。そして、パッド用導
電膜３４の形成時、パッド用導電膜３４が下地膜、すな
わち保護膜スペーサ３２ａ上で均一に成長するのでパッ
ド用導電膜３４内にボイドが発生しない。
場合、図８Ｂに示されたようにパッド用導電膜３４の形
成前に行う洗浄段階で保護膜スペーサ３２ａによってマ
スクパターン２４ａと層間絶縁膜パターン２２ａとの界
面にアンダーカットが発生しない。そして、パッド用導
電膜３４の形成時、パッド用導電膜３４が下地膜、すな
わち保護膜スペーサ３２ａ上で均一に成長するのでパッ
ド用導電膜３４内にボイドが発生しない。
【００３７】前述したように本発明のセルフアラインコ
ンタクトエッチング工程を採用した半導体素子の製造方
法は、層間絶縁膜上にマスクパターンとしてポリシリコ
ン膜を形成した後、前記マスクパターンをエッチングマ
スクとして層間絶縁膜をセルフアラインコンタクトエッ
チングして半導体基板を露出するコンタクトホールを有
する層間絶縁膜パターンを形成し、以後、前記層間絶縁
膜パターン及びマスクパターンの両側壁に保護膜スペー
サを形成した後、前記コンタクトホールに埋め込むよう
にパッド用導電膜を形成するものであり、これにより、
層間絶縁膜パターン２２ａとの界面にアンダーカットが
発生せず、かつ、パッド用導電膜３４の形成時、パッド
用導電膜３４が下地膜である保護膜スペーサ３２ａ上で
均一に成長するのでパッド用導電膜３４内にボイドを抑
えることができる。
ンタクトエッチング工程を採用した半導体素子の製造方
法は、層間絶縁膜上にマスクパターンとしてポリシリコ
ン膜を形成した後、前記マスクパターンをエッチングマ
スクとして層間絶縁膜をセルフアラインコンタクトエッ
チングして半導体基板を露出するコンタクトホールを有
する層間絶縁膜パターンを形成し、以後、前記層間絶縁
膜パターン及びマスクパターンの両側壁に保護膜スペー
サを形成した後、前記コンタクトホールに埋め込むよう
にパッド用導電膜を形成するものであり、これにより、
層間絶縁膜パターン２２ａとの界面にアンダーカットが
発生せず、かつ、パッド用導電膜３４の形成時、パッド
用導電膜３４が下地膜である保護膜スペーサ３２ａ上で
均一に成長するのでパッド用導電膜３４内にボイドを抑
えることができる。
【００３８】
【発明の効果】本発明のセルフアラインコンタクトエッ
チング工程を採用した半導体素子の製造方法によれば、
前記パッド用導電膜の形成前に行う洗浄工程で前記保護
膜スペーサによって層間絶縁膜パターンとマスクパター
ンとの界面にアンダーカットが発生せず、パッド用導電
膜の蒸着時に導電膜内にボイドが形成されない。
チング工程を採用した半導体素子の製造方法によれば、
前記パッド用導電膜の形成前に行う洗浄工程で前記保護
膜スペーサによって層間絶縁膜パターンとマスクパター
ンとの界面にアンダーカットが発生せず、パッド用導電
膜の蒸着時に導電膜内にボイドが形成されない。
【図１】 本発明によってセルフアラインコンタクトエ
ッチング工程を採用して半導体素子を製造する際の半導
体素子のレイアウト図である。
ッチング工程を採用して半導体素子を製造する際の半導
体素子のレイアウト図である。
【図２】 図１のａ−ａ線に沿って見た半導体素子の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図３】 図２に続く、図１のａ−ａ線に沿って見た半
導体素子の製造方法を説明するための断面図である。
導体素子の製造方法を説明するための断面図である。
【図４】 図３に続く、半導体素子の製造方法を説明す
るための図面で、図４は図１のａ−ａ線に沿って見た断
面図であり、図４Ｂは図１のｂ−ｂ線に沿って見た断面
図である。
るための図面で、図４は図１のａ−ａ線に沿って見た断
面図であり、図４Ｂは図１のｂ−ｂ線に沿って見た断面
図である。
【図５】 図４に続く、半導体素子の製造方法を説明す
るための図面で、図５Ａは図１のａ−ａ線に沿って見た
断面図であり、図５Ｂは図１のｂ−ｂ線に沿って見た断
面図である。
るための図面で、図５Ａは図１のａ−ａ線に沿って見た
断面図であり、図５Ｂは図１のｂ−ｂ線に沿って見た断
面図である。
【図６】 図５に続く、半導体素子の製造方法を説明す
るための図面で、図６Ａは図１のａ−ａ線に沿って見た
断面図であり、図６Ｂは図１のｂ−ｂ線に沿って見た断
面図である。
るための図面で、図６Ａは図１のａ−ａ線に沿って見た
断面図であり、図６Ｂは図１のｂ−ｂ線に沿って見た断
面図である。
【図７】 図６に続く、半導体素子の製造方法を説明す
るための図面で、図７Ａは図１のａ−ａ線に沿って見た
断面図であり、図４Ｂは図１のｂ−ｂ線に沿って見た断
面図である。
るための図面で、図７Ａは図１のａ−ａ線に沿って見た
断面図であり、図４Ｂは図１のｂ−ｂ線に沿って見た断
面図である。
【図８】 前記図６Ｂに対応する製造段階で、保護膜ス
ペーサの有無による半導体素子の拡大断面図である。
ペーサの有無による半導体素子の拡大断面図である。
１０ 半導体基板 １１ 非活性領域 １２ ゲート絶縁膜 １４ ゲート電極 １６ キャッピング膜 １８ ゲートパターン ２０ ゲートスペーサ
フロントページの続き (72)発明者 朴 玩 哉 大韓民国京畿道水原市勧善区細柳１洞270 番地 大韓 大宇アパート102棟303号 (72)発明者 池 京 求 大韓民国ソウル特別市江南区大峙洞503番 地 宇成アパート７棟1103号 Ｆターム(参考） 4M104 AA01 BB01 CC01 CC05 DD02 DD04 DD16 DD19 DD22 DD63 DD66 DD71 EE03 EE05 EE09 EE16 EE17 FF30 GG09 GG16 HH14 HH16 HH20 5F033 HH04 HH25 HH28 JJ04 KK01 NN29 QQ08 QQ09 QQ16 QQ27 QQ37 QQ92 RR04 RR06 RR09 TT07 TT08 VV06 VV16 XX00 XX09
Claims (11)
- 【請求項１】 半導体基板上に導電パターンを形成する
段階と、 前記導電パターン上に層間絶縁膜を形成する段階と、 前記層間絶縁膜上に導電性物質よりなるマスクパターン
を形成する段階と、 前記マスクパターンをエッチングマスクとして前記層間
絶縁膜をセルフアラインコンタクトエッチングして前記
半導体基板を露出するコンタクトホールを有する層間絶
縁膜パターンを形成する段階と、 前記マスクパターンと層間絶縁膜パターンとの両側壁に
保護膜スペーサを形成する段階と、 前記保護膜スペーサが形成された半導体基板の全面に前
記コンタクトホールを埋め込むようにパッド用導電膜を
形成する段階と、 前記パッド用導電膜を平坦化して前記層間絶縁膜の上部
表面領域が露出されるようにマスクパターンが除去され
前記コンタクトホールに埋め込まれるパッドを形成する
段階と、を有することを特徴とする半導体素子の製造方
法。 - 【請求項２】 前記導電パターンは、ゲートパターンま
たはビットラインパターンであることを特徴とする請求
項１に記載の半導体素子の製造方法。 - 【請求項３】 前記導電パターンは、キャッピング膜を
含んで形成することを特徴とする請求項１に記載の半導
体素子の製造方法。 - 【請求項４】 前記層間絶縁膜は、シリコン酸化膜やポ
リシラザンよりなることを特徴とする請求項１に記載の
半導体素子の製造方法。 - 【請求項５】 前記保護膜スペーサは、シリコン酸化膜
またはシリコン窒化膜よりなることを特徴とする請求項
１に記載の半導体素子の製造方法。 - 【請求項６】 前記保護膜スペーサを形成する段階後
に、前記半導体基板上の異物を除去するための洗浄工程
を有することを特徴とする請求項１に記載の半導体素子
の製造方法。 - 【請求項７】 前記マスクパターンは、前記層間絶縁膜
とエッチング選択比の高いポリシリコン膜よりなること
を特徴とする請求項１に記載の半導体素子の製造方法。 - 【請求項８】 前記層間絶縁膜パターンを形成する段階
後に、前記半導体基板をさらにエッチングする２次エッ
チングを行う工程を有することを特徴とする請求項１に
記載の半導体素子の製造方法。 - 【請求項９】 前記保護膜スペーサを形成する段階後
に、前記半導体基板をさらにエッチングする２次エッチ
ングを行う工程を有することを特徴とする請求項１に記
載の半導体素子の製造方法。 - 【請求項１０】 前記保護膜スペーサを形成する段階
は、前記マスクパターンと層間絶縁膜パターンとが形成
された半導体基板の全面に保護膜を形成した後、異方性
エッチングして形成することを特徴とする請求項１に記
載の半導体素子の製造方法。 - 【請求項１１】 前記保護膜スペーサを形成するための
異方性エッチング時、前記半導体基板をさらにエッチン
グする２次エッチングを同時に行うことを特徴とする請
求項１０に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-074317 | 2000-12-07 | ||
| KR10-2000-0074317A KR100382727B1 (ko) | 2000-12-07 | 2000-12-07 | 셀프 얼라인 콘택 식각 공정을 채용할 경우 보이드 없이패드를 형성할 수 있는 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002217128A true JP2002217128A (ja) | 2002-08-02 |
Family
ID=19702800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001359547A Withdrawn JP2002217128A (ja) | 2000-12-07 | 2001-11-26 | 半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020090808A1 (ja) |
| JP (1) | JP2002217128A (ja) |
| KR (1) | KR100382727B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197632A (ja) * | 2003-12-30 | 2005-07-21 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100882116B1 (ko) * | 2002-12-30 | 2009-02-05 | 주식회사 하이닉스반도체 | 반도체 공정의 도전체 손상 방지 방법 |
| KR100557997B1 (ko) | 2003-01-29 | 2006-03-06 | 삼성전자주식회사 | 랜딩 패드를 포함하는 반도체 장치의 제조방법 |
| KR100513801B1 (ko) * | 2003-07-24 | 2005-09-13 | 주식회사 하이닉스반도체 | 갭필을 위한 유동성 절연막을 구비하는 반도체 소자의제조 방법 |
| US7365389B1 (en) | 2004-12-10 | 2008-04-29 | Spansion Llc | Memory cell having enhanced high-K dielectric |
| US7863128B1 (en) | 2005-02-04 | 2011-01-04 | Spansion Llc | Non-volatile memory device with improved erase speed |
| US7492001B2 (en) * | 2005-03-23 | 2009-02-17 | Spansion Llc | High K stack for non-volatile memory |
| US7294547B1 (en) * | 2005-05-13 | 2007-11-13 | Advanced Micro Devices, Inc. | SONOS memory cell having a graded high-K dielectric |
| KR100877107B1 (ko) * | 2007-06-28 | 2009-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 층간절연막 형성방법 |
| JP2016115698A (ja) * | 2014-12-11 | 2016-06-23 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| US9755030B2 (en) * | 2015-12-17 | 2017-09-05 | International Business Machines Corporation | Method for reduced source and drain contact to gate stack capacitance |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04134858A (ja) * | 1990-09-27 | 1992-05-08 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| KR950007100A (ko) * | 1993-08-25 | 1995-03-21 | 김주용 | 자기정렬 콘택 형성 방법 |
-
2000
- 2000-12-07 KR KR10-2000-0074317A patent/KR100382727B1/ko not_active IP Right Cessation
-
2001
- 2001-11-26 JP JP2001359547A patent/JP2002217128A/ja not_active Withdrawn
- 2001-12-03 US US09/998,928 patent/US20020090808A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197632A (ja) * | 2003-12-30 | 2005-07-21 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP4642388B2 (ja) * | 2003-12-30 | 2011-03-02 | 株式会社ハイニックスセミコンダクター | 半導体素子の製造方法 |
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| Publication number | Publication date |
|---|---|
| US20020090808A1 (en) | 2002-07-11 |
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| KR20020045028A (ko) | 2002-06-19 |
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