JP4642388B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

Info

Publication number
JP4642388B2
JP4642388B2 JP2004182198A JP2004182198A JP4642388B2 JP 4642388 B2 JP4642388 B2 JP 4642388B2 JP 2004182198 A JP2004182198 A JP 2004182198A JP 2004182198 A JP2004182198 A JP 2004182198A JP 4642388 B2 JP4642388 B2 JP 4642388B2
Authority
JP
Japan
Prior art keywords
insulating film
manufacturing
semiconductor device
forming
spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004182198A
Other languages
English (en)
Other versions
JP2005197632A (ja
Inventor
弼 根 宋
相 ▲ウク▼ 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2005197632A publication Critical patent/JP2005197632A/ja
Application granted granted Critical
Publication of JP4642388B2 publication Critical patent/JP4642388B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Description

本発明は、半導体素子の製造方法に係り、特に、絶縁膜の埋め込み特性を向上させることが可能な半導体素子の製造方法に関する。
半導体素子の集積度を高めるためにデザインルールが減少するにつれて、ゲートチャネル長さ（Gate channel length）が減少しゲート間隔（Gate Pitch）も減少する。ゲート間隔が狭くなると、ゲート間の空間のアスペクト比（Aspect ratio）が増加する。
このようにゲート間の空間のアスペクト比が高くなると、層間絶縁膜を形成するための絶縁膜蒸着時にゲート間への埋め込み特性が低下するという問題点が生ずる。
従って、本発明は、半導体基板上に形成されたゲートラインの側壁に絶縁膜スペーサを目標の厚さより厚く形成した後、ウェットエッチング工程で絶縁膜スペーサの厚さを調節してゲートライン間の空間のアスペクト比を低めながら接合領域の露出幅を調節することにより、ゲートライン間の区間で絶縁膜の埋め込み特性を向上させ、接合領域の開放幅を自由に調節して工程の信頼性及び素子の電気的特性を向上させることが可能な半導体素子の製造方法を提供することを目的としている。
上記目的を達成するための本発明に係る半導体素子の製造方法は、半導体基板が提供される段階と、前記半導体基板上に、第１間隔及び前記第１間隔よりも狭い第２間隔でそれぞれ配列された複数のゲートラインを形成する段階と、前記第１間隔を持つゲートライン相互間の前記半導体基板上には第１接合領域を形成し、前記第２間隔を持つゲートライン相互間の前記半導体基板上には第２接合領域を形成する段階と、前記第１接合領域の一部は露出され、前記第２接合領域は露出されないように前記ゲートラインの側壁に絶縁膜スペーサを形成する段階と、前記第１接合領域の露出幅を増加させるために、前記絶縁膜スペーサをエッチングする段階と、前記ゲートラインを含んだ全体構造上に層間絶縁膜を形成する段階とを含むことを特徴とする。
前記において、絶縁膜スペーサはシリコン酸化膜で形成される。
エッチング工程は、ウェットエッチング工程で行われることが好ましく、ウェットエッチング工程の際には、希釈されたフッ酸領域又はＢＯＥ（Buffered Oxide Etchant）が使用できる。
エッチング工程の進行時間は、絶縁膜スペーサのエッチング率を考慮して絶縁膜スペーサの厚さが目標の厚さとなるように調節することが好ましく、エッチング工程は、絶縁膜スペーサとしての機能を発揮しながら接合領域の露出幅が最大となれるように、絶縁膜スペーサをエッチングする。この際、エッチング工程は、接合領域の露出幅が１０ｎｍ〜１０００ｎｍ増加するように、絶縁膜スペーサをエッチングすることができる。
層間絶縁膜を形成する前に、ゲートラインを含んだ全体構造上にボーダレスコンタクト（Borderless contact）を形成するための窒化膜を形成する段階をさらに含むことができる。
層間絶縁膜はＢＰＳＧ（Boron Phosphorous Silicate Glass）で形成することが好ましく、ＢＰＳＧに含まれたボロンとリンの割合をそれぞれ４.５ｗｔ％以下と４.０ｗｔ％以下にすることが一般的である。
層間絶縁膜を形成した後に、層間絶縁膜の流動性を増加させるために急速熱処理を行う段階をさらに含むことができる。
本発明は、半導体基板上に形成されたゲートラインの側壁に絶縁膜スペーサを目標の厚さより厚く形成した後、ウェットエッチング工程で絶縁膜スペーサの厚さを調節してゲートライン間の空間のアスペクト比を低めながら接合領域の露出幅を調節することにより、ゲートライン間の空間で絶縁膜の埋め込め特性を向上させ、接合領域の開放幅を自由に調節して工程の信頼性及び素子の電気的特性を向上させることができる。
以下添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面における各層の厚さ又は大きさは説明の便宜及び明確性のために誇張されることもある。図面上において、同一の符号は同一の要素を意味する。
図１及び図２は本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図、図３は絶縁膜スペーサをエッチングしていない状態の断面ＳＥＭ（Scanning Electron Microscope；走査型電子顕微鏡）写真、図４は絶縁膜スペーサを所定の厚さだけエッチングした状態の断面ＳＥＭ写真、図５及び図６は絶縁膜スペーサのエッチング如何による層間絶縁膜の埋め込み特性を比較するための断面ＳＥＭ写真である。
図１（ａ）及び図３を参照すると、半導体基板１０１上に所定のパターンでゲートライン１０２を形成する。ゲートライン１０２は、ゲート酸化膜１０２ａ、ポリシリコン層１０２ｂ、シリサイド層１０２ｃ及びハードマスク１０２ｄが積層された構造で形成することができる。
次に、半導体基板１０１の所定の領域に接合領域１０３を形成する。接合領域１０３はイオン注入工程で形成することができ、トランジスタ又はメモリセルのソース／ドレインの役割を果たす。
その後、ゲートライン１０２の側壁に絶縁膜スペーサ１０４を形成する。この際、絶縁膜スペーサ１０４はシリコン酸化膜で形成し、後続の工程でエッチングされることを考慮して目標の厚さより厚く形成する。
このようにゲートライン１０２の幅ＧＷは一定であるが、絶縁膜スペーサ１０４の厚さＳＷが厚いため、接合領域１０３の露出幅ＪＷは相対的に狭くなる。
図１（ｂ）及び図４を参照すると、絶縁膜スペーサ１０４の厚さＳＷが目標の厚さとなるように、エッチング工程で絶縁膜スペーサ１０４を所定の厚さだけエッチングする。
エッチング工程はウェットエッチング工程で行うことが好ましく、エッチング溶液として、希釈されたフッ酸溶液を使用することが好ましい。この際、希釈されたフッ酸溶液はフッ酸溶液とＤＩウォータ（Deionized Water）を混合して１０倍〜１００倍程度薄く希釈した溶液を使用する。一方、エッチング溶液としてＢＯＥ（Buffered Oxide Etchant）を使用することもできる。また、絶縁膜スペーサ１０４のエッチング率を考慮して、絶縁膜スペーサ１０４の厚さＳＷが目標の厚さとなるようにエッチング工程時間（進行時間）を調節することが好ましい。例えば、ゲートライン１０２の幅ＧＷは一定であるため、絶縁膜スペーサ１０４の厚さＳＷが減少すると、接合領域１０３の露出幅ＪＷは増加する。したがって、絶縁膜スペーサ１０４としての機能を発揮しながら接合領域１０３の露出幅ＪＷが最大となるように絶縁膜スペーサ１０４の目標厚さを設定し、これにより絶縁膜スペーサ１０４の厚さＳＷが目標の厚さとなるようにエッチング工程時間を調節する。この際、接合領域１０３の露出幅ＪＷが１０ｎｍ〜１０００ｎｍ程度増加するように絶縁膜スペーサ１０４のエッチング量を調節することができる。このため、ゲートライン１０２間の空間のアスペクト比が減少する。
図１（ｃ）を参照すると、ボーダレスコンタクトを形成するために、ゲートライン１０２を含んだ全体構造上に窒化膜１０５を形成する。
図２を参照すると、ゲートライン１０２を含んだ全体構造上に層間絶縁膜１０６を形成する。層間絶縁膜１０６はゲートライン１０２間の空間のアスペクト比が減少した状態で形成されるため、ゲートライン１０２の間でボイドが発生することを防止することができる。
前記において、層間絶縁膜１０６は、高密度プラズマ酸化物（High Density Plasma Oxide）又はＢＰＳＧ（Boron Phosphorous Silicate Glass）で形成することができ、流動性の良いＢＰＳＧで形成することが好ましい。この際、ＢＰＳＧはボロンＢとリンＰの割合をそれぞれ４.５ｗｔ％以下と４.０ｗｔ％以下に調節することが好ましい。これは、ボロンの割合があまり増加すると、蒸着時にパーティクル（Particle）又は欠陥（Defect）の増加を誘発し、リンの割合が増加すると、コンタクト形成後伝導物質の埋め込み時に侵食（Corrosion）の可能性があるためである。
層間絶縁膜１０６を形成した後には、流動性を増加させ且つ埋め込み特性をよりさらに向上させるために、急速熱処理工程を行うことができる。
これにより、ゲートライン１０２の間にボイドが発生することを防止するとともに層間絶縁膜１０６を形成することができる。
図５及び図６は絶縁膜スペーサのエッチング如何による層間絶縁膜の埋め込み特性を比較するための断面ＳＥＭ写真である。
図５を参照すると、絶縁膜スペーサ１０４をエッチングしないためゲートライン１０２間の空間を充分確保していない状態で層間絶縁膜１０６を形成する場合には、ゲートライン１０２間の空間にボイド１０６ａが発生することが分かる。
図６を参照すると、本発明のように絶縁膜スペーサ１０４を所定の厚さだけエッチングしてゲートライン１０２間の空間を広めた状態で層間絶縁膜１０６を形成する場合には、ゲートライン１０２間の空間に絶縁物質が良好に埋め込まれてボイドが発生しないことが分かる。
本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図である。 本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図である。 絶縁膜スペーサをエッチングしていない状態の断面ＳＥＭ写真である。 絶縁膜スペーサを所定の厚さだけエッチングした状態の断面ＳＥＭ写真である。 絶縁膜スペーサのエッチング如何による層間絶縁膜の埋め込み特性を比較するための断面ＳＥＭ写真である。 絶縁膜スペーサのエッチング如何による層間絶縁膜の埋め込み特性を比較するための断面ＳＥＭ写真である。
１０１ 半導体基板
１０２ ゲートライン
１０２ａ ゲート酸化膜
１０２ｂ ポリシリコン層
１０２ｃ シリサイド層
１０２ｄ ハードマスク
１０３ 接合領域
１０４ 絶縁膜スペーサ
１０５ 窒化膜
１０６ 層間絶縁膜
１０６ａ ボイド

Claims (11)

  1. 半導体基板が提供される段階と、
    前記半導体基板上に、第１間隔及び前記第１間隔よりも狭い第２間隔でそれぞれ配列された複数のゲートラインを形成する段階と、
    前記第１間隔を持つゲートライン相互間の前記半導体基板上には第１接合領域を形成し、前記第２間隔を持つゲートライン相互間の前記半導体基板上には第２接合領域を形成する段階と、
    前記第１接合領域の一部は露出され、前記第２接合領域は露出されないように前記ゲートラインの側壁に絶縁膜スペーサを形成する段階と、
    前記第１接合領域の露出幅を増加させるために、前記絶縁膜スペーサをエッチングする段階と、
    前記ゲートラインを含んだ全体構造上に層間絶縁膜を形成する段階と、
    を含む半導体素子の製造方法。
  2. 前記絶縁膜スペーサがシリコン酸化膜で形成される請求項１記載の半導体素子の製造方法。
  3. 前記エッチング工程がウェットエッチング工程で行われる請求項１記載の半導体素子の製造方法。
  4. 前記ウェットエッチング工程の際に、希釈されたフッ酸溶液又はＢＯＥが使用される請求項３記載の半導体素子の製造方法。
  5. 前記エッチング工程の進行時間は、前記絶縁膜スペーサのエッチング率を考慮して前記絶縁膜スペーサの厚さが目標の厚さとなるように調節する請求項１記載の半導体素子の製造方法。
  6. 前記エッチング工程は、前記絶縁膜スペーサとしての機能を発揮しながら前記接合領域の露出幅が最大となれるように、前記絶縁膜スペーサをエッチングする請求項１記載の半導体素子の製造方法。
  7. 前記エッチング工程は、前記接合領域の露出幅が１０ｎｍ〜１０００ｎｍ増加するように、前記絶縁膜スペーサをエッチングする請求項１記載の半導体素子の製造方法。
  8. 前記層間絶縁膜を形成する前に、前記ゲートラインを含んだ全体構造上にボーダレスコンタクトを形成するための窒化膜を形成する段階をさらに含む請求項１記載の半導体素子の製造方法。
  9. 前記層間絶縁膜がＢＰＳＧで形成される請求項１記載の半導体素子の製造方法。
  10. 前記ＢＰＳＧに含まれたボロンとリンの割合がそれぞれ４.５ｗｔ％以下と４.０ｗｔ％以下である請求項９記載の半導体素子の製造方法。
  11. 前記層間絶縁膜を形成した後に、前記層間絶縁膜の流動性を増加させるために急速熱処理を行う段階をさらに含む請求項１記載の半導体素子の製造方法。
JP2004182198A 2003-12-30 2004-06-21 半導体素子の製造方法 Expired - Fee Related JP4642388B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030100171A KR100567529B1 (ko) 2003-12-30 2003-12-30 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
JP2005197632A JP2005197632A (ja) 2005-07-21
JP4642388B2 true JP4642388B2 (ja) 2011-03-02

Family

ID=34698744

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004182198A Expired - Fee Related JP4642388B2 (ja) 2003-12-30 2004-06-21 半導体素子の製造方法

Country Status (4)

Country Link
US (1) US6967151B2 (ja)
JP (1) JP4642388B2 (ja)
KR (1) KR100567529B1 (ja)
TW (1) TWI257143B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500448B1 (ko) * 2003-02-06 2005-07-14 삼성전자주식회사 선택적 디스포저블 스페이서 기술을 사용하는 반도체집적회로의 제조방법 및 그에 의해 제조된 반도체 집적회로
KR100695487B1 (ko) * 2006-03-20 2007-03-16 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP5746881B2 (ja) * 2011-02-22 2015-07-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
FI126449B (fi) 2014-06-11 2016-12-15 Janesko Oy Menetelmä ja sovitelma prosessinesteestä otetun erillisnäytteen mittauksen yhteydessä
CN108091562B (zh) * 2017-12-21 2020-06-16 上海华力微电子有限公司 Sonos存储器的ono刻蚀方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000188378A (ja) * 1998-12-21 2000-07-04 Toshiba Corp 半導体装置及びその製造方法
JP2002217128A (ja) * 2000-12-07 2002-08-02 Samsung Electronics Co Ltd 半導体素子の製造方法
JP2003282706A (ja) * 2002-03-27 2003-10-03 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0456318B1 (en) * 1990-05-11 2001-08-22 Koninklijke Philips Electronics N.V. CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain transistors
US5238872A (en) * 1990-12-11 1993-08-24 Samsung Semiconductor, Inc. Barrier metal contact architecture
TW227628B (ja) * 1992-12-10 1994-08-01 Samsung Electronics Co Ltd
JP2663900B2 (ja) * 1995-02-28 1997-10-15 日本電気株式会社 半導体装置の製造方法
JP2850833B2 (ja) * 1996-02-23 1999-01-27 日本電気株式会社 半導体装置の製造方法
JPH10214795A (ja) * 1997-01-28 1998-08-11 Fujitsu Ltd 半導体装置及びその製造方法
US6350665B1 (en) * 2000-04-28 2002-02-26 Cypress Semiconductor Corporation Semiconductor structure and method of making contacts and source and/or drain junctions in a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000188378A (ja) * 1998-12-21 2000-07-04 Toshiba Corp 半導体装置及びその製造方法
JP2002217128A (ja) * 2000-12-07 2002-08-02 Samsung Electronics Co Ltd 半導体素子の製造方法
JP2003282706A (ja) * 2002-03-27 2003-10-03 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20050068583A (ko) 2005-07-05
KR100567529B1 (ko) 2006-04-03
US6967151B2 (en) 2005-11-22
US20050142711A1 (en) 2005-06-30
JP2005197632A (ja) 2005-07-21
TW200522254A (en) 2005-07-01
TWI257143B (en) 2006-06-21

Similar Documents

Publication Publication Date Title
JP2005064500A (ja) マルチ構造のシリコンフィンおよび製造方法
JP2008311613A (ja) 半導体素子の製造方法
JP2005064506A (ja) 自己整列型１ビットｓｏｎｏｓセル及びその形成方法
JP5522907B2 (ja) ＳｉＣ膜の加工方法、半導体装置およびその製造方法
CN101211820B (zh) 用于制造半导体器件的方法
JP4642388B2 (ja) 半導体素子の製造方法
JP4834304B2 (ja) 半導体素子の製造方法
TWI471904B (zh) 在製造一半導體裝置期間使用之方法、用於形成非對稱半導體裝置特徵之方法及包括該半導體裝置之結構
WO2019007335A1 (zh) 半导体器件及其制备方法
JP2008010817A (ja) ナンドフラッシュメモリ素子の製造方法
JP2005026655A (ja) 半導体素子の製造方法
JP2008244108A (ja) 半導体装置および半導体装置の製造方法
JP2021082689A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US6673715B2 (en) Methods of forming conductive contacts
JP2007311547A (ja) 半導体装置の製造方法
KR20110126301A (ko) 소자 분리막 형성 방법, 소자 분리막을 갖는 반도체 장치 및 그 제조 방법
US20100308440A1 (en) Semiconductor structures and methods for stabilizing silicon-comprising structures on a silicon oxide layer of a semiconductor substrate
US6809038B2 (en) Method of manufacturing semiconductor device
US7498221B2 (en) Method of forming gate of semiconductor device
JP2005072597A (ja) 蝕刻選択比の大きいバッファ層を利用した自己整列強誘電体ゲートトランジスタの製造方法
JP5253460B2 (ja) 半導体装置の製造方法
KR101002519B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR20080000980A (ko) 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법
TWI336111B (en) Method for in-situ repairing plasma damage on substrate and method for fabricating transistor device
JP2006202928A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090901

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101116

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101201

R150 Certificate of patent or registration of utility model

Ref document number: 4642388

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131210

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees