JP2007311547A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】コンタクトホールを形成する際、高いパターニング精度を得られ、加えて高い信頼性のゲート酸化膜を形成できるトレンチゲート型半導体装置の製造方法を提供する。
【解決手段】2つの主面を有する第一導電型の半導体基板と、この半導体基板の一の主面側に形成されたトレンチと、このトレンチの内面に沿って設けられたゲート絶縁膜、及び少なくともこのゲート絶縁膜を介してトレンチ内に埋め込まれたゲート電極と、を有する半導体装置の製造方法において、前記トレンチを形成する工程Aと、このトレンチを形成した前記一の主面に、この面に略垂直の方向からイオンを注入する工程Bと、前記ゲート絶縁膜を形成する工程Cとをこの順に有し、前記一の主面及び前記トレンチの底部に絶縁膜が形成される半導体装置の製造方法とする。
【選択図】図1
【解決手段】2つの主面を有する第一導電型の半導体基板と、この半導体基板の一の主面側に形成されたトレンチと、このトレンチの内面に沿って設けられたゲート絶縁膜、及び少なくともこのゲート絶縁膜を介してトレンチ内に埋め込まれたゲート電極と、を有する半導体装置の製造方法において、前記トレンチを形成する工程Aと、このトレンチを形成した前記一の主面に、この面に略垂直の方向からイオンを注入する工程Bと、前記ゲート絶縁膜を形成する工程Cとをこの順に有し、前記一の主面及び前記トレンチの底部に絶縁膜が形成される半導体装置の製造方法とする。
【選択図】図1
Description
本発明は、トレンチ内に絶縁膜を介して埋め込まれた制御用のゲート電極を有する半導体装置、特にはMOSFET(金属−酸化膜−半導体構造のゲート電極を有する電界効果トランジスタ)、IGBT(絶縁ゲートバイポーラトランジスタ)、絶縁ゲートサイリスタ、およびそれらの集合体であるIPM(インテリジェントパワーモジュール)などのトレンチゲート型半導体装置に関する。
図11は、従来のトレンチゲート型半導体装置の一例を示すMOSFET100の主要部の部分断面図である。n+型シリコン基板2の表面に、n−型エピタキシャル半導体層3、p型チャネル領域4が形成され、そのp型チャネル領域4の表面層にn+型ソース領域5が形成されている。n+型ソース領域5の表面からp型チャネル領域4を貫通してn−型エピタキシャル半導体層3に達するトレンチ7が形成され、そのトレンチ7の内部には、ゲート酸化膜8を介して多結晶シリコンからなるゲート電極9が充填されている。n+型ソース領域5の表面上には、追加p+型領域6の表面に共通に接触するソース電極11が、またn+型シリコン基板2の裏面にはドレイン電極12が設けられている。符号10はゲート電極9を覆う層間絶縁膜を示す。ゲート電極9に接触して設けられた図示されないゲートパッドに適当な電圧を印加することにより、トレンチ7の側壁に沿ったp型チャネル領域4の表面層に反転層(チャネル)を生じ、ドレイン電極12とソース電極11間が導通して電流が流れる。
このような、トレンチゲート構造を有する半導体装置100には、構造上の問題があった。
その一つは、トレンチ7内のゲート電極9の表面がシリコン基板表面より下に位置し段差を生じる結果、層間絶縁膜10のパターニングの際不具合が生じる問題である。この段差の大きさは図11に示すy1であり、基板(図ではソース領域5)表面からゲート電極9表面への落ち込み量である。段差y1はゲート電極となるポリシリシリコンをトレンチ7内に充填した後、層間絶縁膜10を形成する前にポリシリコンをエッチングする際、ウェハ面内の膜厚分布等を考慮して、オーバーエッチングをすることで生じる。その後の工程を考慮するとy1をできるだけ小さくすることが望ましいが、現状の技術ではポリシリコンの膜厚やエッチングの面内分布を小さくすることが難しく、y1を0.2μmより小さくすることは困難である。上述のとおりゲート電極9は層間絶縁膜で覆われるが、段差y1を残したまま層間絶縁膜10をトレンチ開口部に埋め込むとその表面に凹凸が残る(図11の破線の丸で囲んだ部分)。このため、ソース領域5へのコンタクトホール形成のパターニングの際にパターンぼけが発生しやすく、半導体基板表面と電極とのコンタクトが十分に確保できない問題が生じていた。微細化の要請から層間絶縁膜を薄くすると凹凸は大きくなり、パターニングはさらに難しくなると予想される。
その一つは、トレンチ7内のゲート電極9の表面がシリコン基板表面より下に位置し段差を生じる結果、層間絶縁膜10のパターニングの際不具合が生じる問題である。この段差の大きさは図11に示すy1であり、基板(図ではソース領域5)表面からゲート電極9表面への落ち込み量である。段差y1はゲート電極となるポリシリシリコンをトレンチ7内に充填した後、層間絶縁膜10を形成する前にポリシリコンをエッチングする際、ウェハ面内の膜厚分布等を考慮して、オーバーエッチングをすることで生じる。その後の工程を考慮するとy1をできるだけ小さくすることが望ましいが、現状の技術ではポリシリコンの膜厚やエッチングの面内分布を小さくすることが難しく、y1を0.2μmより小さくすることは困難である。上述のとおりゲート電極9は層間絶縁膜で覆われるが、段差y1を残したまま層間絶縁膜10をトレンチ開口部に埋め込むとその表面に凹凸が残る(図11の破線の丸で囲んだ部分)。このため、ソース領域5へのコンタクトホール形成のパターニングの際にパターンぼけが発生しやすく、半導体基板表面と電極とのコンタクトが十分に確保できない問題が生じていた。微細化の要請から層間絶縁膜を薄くすると凹凸は大きくなり、パターニングはさらに難しくなると予想される。
二つ目の問題は、トレンチ7の、特に底部周辺におけるゲート酸化膜8の信頼性の問題である。トレンチ7の側壁と底面とでは結晶方位が異なると共に、特に曲面からなる底面部にあっては、その底面周囲の角部分の結晶方位が相違する。特に、この底面の周囲角部分において酸化膜の成長が遅くなり、底面部の膜厚が側壁より薄くなる。さらに、トレンチ底面部のゲート酸化膜には、ドレイン動作電圧が集中するため、MOSトランジスタを構成するゲート酸化膜の信頼性が低下するのである。
第一の問題に対しては、層間絶縁膜形成後に、化学的機械的研磨(CMP: Chemical Mechanical Polishing)法により表面を研磨する技術や、リフロー性の層間絶縁膜を厚く形成して層間絶縁膜表面の凹凸を無くす技術が知られている。
第二の問題に関しては、特許文献1,2に開示されるように、トレンチの底部にイオン注入し、その酸化膜を厚くする技術が知られている。
特開平9−283535号公報
特開2002−314081号公報
第二の問題に関しては、特許文献1,2に開示されるように、トレンチの底部にイオン注入し、その酸化膜を厚くする技術が知られている。
しかしながら、これらの問題を同時に簡略な工程で解決する製造方法はこれまで知られていなかった。
特に第一の問題に対し公知のCMP法を適用すると、工程増に伴うコスト高を招き、また、膜厚の制御を時間で行うことからその管理が難しい。また、層間絶縁膜を厚くすればその表面の凹凸は減るが、コンタクトホールを形成する際のパターニングの精度を得られず、トレンチ等の微細化に対応することができない。すなわち、半導体装置の微細化の観点から、層間絶縁膜についてはその表面の凹凸を減らすことに加え、その厚さを従来より薄くすることが要求されており、前述の方法ではこれらの要求に応えられなかった。
特に第一の問題に対し公知のCMP法を適用すると、工程増に伴うコスト高を招き、また、膜厚の制御を時間で行うことからその管理が難しい。また、層間絶縁膜を厚くすればその表面の凹凸は減るが、コンタクトホールを形成する際のパターニングの精度を得られず、トレンチ等の微細化に対応することができない。すなわち、半導体装置の微細化の観点から、層間絶縁膜についてはその表面の凹凸を減らすことに加え、その厚さを従来より薄くすることが要求されており、前述の方法ではこれらの要求に応えられなかった。
本発明は、以上の問題点に鑑みてなされたものであり、コンタクトホールを形成する際、高いパターニング精度を得られ、加えて高い信頼性のゲート絶縁膜(酸化膜)を形成できるトレンチゲート型半導体装置の製造方法を提供することを課題とする。
上記の課題は、2つの主面を有する第一導電型の半導体基板と、この半導体基板の一の主面側に形成されたトレンチと、このトレンチの内面に沿って設けられたゲート絶縁膜、及び少なくともこのゲート絶縁膜を介してトレンチ内に埋め込まれたゲート電極と、を有する半導体装置の製造方法において、前記トレンチを形成する工程Aと、このトレンチを形成した前記一の主面に、この面に略垂直の方向からイオンを注入する工程Bと、前記ゲート絶縁膜を形成する工程Cとをこの順に有し、前記一の主面及び前記トレンチの底部に絶縁膜が形成される半導体装置の製造方法により解決される。
本発明は、工程Cにより前記一の主面及び前記トレンチの底部に絶縁膜が形成されることにより以下の効果を奏する。
本発明によれば、ゲート絶縁膜を形成する工程Cの前に、前記半導体基板の主面に対して略垂直にイオン注入を行い(工程B)、半導体基板表面とトレンチ底部の酸化速度を増加させる。この方法により、工程Cの際、基板表面に形成される絶縁膜が厚くなるため、ゲート電極となるポリシリコンをエッチバックする時に従来技術と同様にオーバーエッチングをしても、容易にポリシリコン表面を半導体基板表面と同じ高さに揃えることができる。この結果、層間絶縁膜形成後トレンチ開口部のその表面に凹凸が生じず、ソース電極用のコンタクトホールを形成する際のパターン欠損が防げ、また、層間絶縁膜を薄く形成することが可能になるため微細化が可能となる。加えて、同時にトレンチ内のゲート絶縁膜は底部において側壁部より厚くなり、トレンチ底部のゲート絶縁膜にドレイン動作電圧が集中することによるゲート絶縁膜の信頼性低下を解決できる。
これらの効果は、トレンチの側壁を基板の主面に対して略垂直とすると、側壁へのイオン注入が抑制されるため、一層顕著となる。
このように本発明によれば簡便な工程により、高いパターニング精度を得られ、加えて高い信頼性のゲート絶縁膜を形成できるトレンチゲート型半導体装置の製造方法を提供することができる。
このように本発明によれば簡便な工程により、高いパターニング精度を得られ、加えて高い信頼性のゲート絶縁膜を形成できるトレンチゲート型半導体装置の製造方法を提供することができる。
以下に添付図面を参照して、この発明の好適な実施の形態を説明する。なお、以下の説明および添付図面において、図11により説明した従来技術と同様の構成には同一の符号を付し、重複する説明を省略することがある。
図1は、本発明のトレンチゲート型半導体装置の一例を示す要部断面図で、ストライプ状トレンチの長手方向に垂直な断面の図ある。
図1は、本発明のトレンチゲート型半導体装置の一例を示す要部断面図で、ストライプ状トレンチの長手方向に垂直な断面の図ある。
この図1に例示する半導体装置1では、n+型シリコン基板2の上に、n?型ドリフト領域31、p型チャネル領域4、n+型ソース領域5、がこの順に形成されており、ソース領域5には、追加p+型領域6が選択的に形成されている。そして、n+型シリコン基板2上の積層構造に複数のストライプ状の溝が平行に形成され、トレンチ7が形成されている。トレンチ7の内面は、後述するn?型エピタキシャル半導体層3の主面に略垂直な側壁71とこれに連なる底部72を有する。トレンチ7の内面に沿ってゲート絶縁膜8が形成され、トレンチ側壁部のゲート絶縁膜よりトレンチ底部の絶縁膜81が厚くなっている。また、ゲート絶縁膜8を介してトレンチ7を埋め込むようにゲート電極9が形成されている。ゲート電極9のトレンチ開口部に露出する面は、n+型ソース領域5や追加p+型領域6等が選択的に形成されたn?型エピタキシャル半導体層3の表面とほぼ同じ高さにあり、ゲート電極9及びゲート絶縁膜8の上には、これらを覆うように層間絶縁膜10が形成されている。一方、ソース電極11が、n+型ソース領域5と、追加p+型領域6を介してp型チャネル領域4とに電気的に接触するよう設けられ、また、n+型シリコン基板2の裏面側には、ドレイン電極12が設けられている。
次に、上記構成を有する半導体装置1の製造方法について説明する。図2から図10は半導体装置1の製造工程を説明する要部断面模式図である。
図2は、2つの主面を有する第一導電型の半導体基板21を示す。半導体基板1は、面方位(100)、不純物濃度1020cm−3のn+型シリコン基板2の主面上に不純物濃度1×1016cm−3程度のn?型エピタキシャル層3を厚さが約10μmとなるように成長させて得られる。
図2は、2つの主面を有する第一導電型の半導体基板21を示す。半導体基板1は、面方位(100)、不純物濃度1020cm−3のn+型シリコン基板2の主面上に不純物濃度1×1016cm−3程度のn?型エピタキシャル層3を厚さが約10μmとなるように成長させて得られる。
次に図3に示すように、エピタキシャル層3の表面にp型の不純物、例えばボロン(B)を5×1013〜5×1015cm−2のドーズ量でイオン注入し、拡散させてp型チャネル領域4を選択的に形成する。次いで、エピタキシャル層3の表面に酸化膜を形成し、PEP(Photo-Engraving Process)技術により、レジストマスクを設け、例えばRIE(Reactive Ion Etching)により、エピタキシャル層3の表面に達するまでドライエッチングを行う。その後、レジストマスクを除去することによって酸化膜のトレンチマスクが形成される。次いで、そのトレンチマスクを用い、RIEによりドリフト領域31に達するまでドライエッチングを行う。こうして半導体基板21の一の主面側にトレンチ7を形成する。ドリフト領域31はn?型エピタキシャル層3のうち、チャネル領域4に隣接し、領域4とシリコン基板2に挟まれた領域である。また、トレンチ7の幅は0.5〜1.0μm、深さは2.0〜3.0μmである。そして、CDE(Chemical Dry Etching)および犠牲酸化等を用いてトレンチ7の内壁面およびその周囲の表面のエッチングダメージを除去して図3の状態に至る。トレンチ7の側壁が前記主面に略垂直となるようドライエッチングの条件を調整するとよい。
次に、図4に示すように、トレンチを形成した半導体基板21の一の主面に、この面に略垂直の方向から、酸化速度を増加させるためのイオン注入100を行う。イオンの注入方向とトレンチ7の側壁を略平行となるよう調整することで、イオンのほとんどが半導体基板21の表面およびトレンチ7の底部に注入される。このときのイオン種は、例えば不活性元素、好ましくはアルゴン等の希ガス元素がよい。アルゴンイオンを注入する場合のドーズ量は5×1015cm−2程度である。
次いで、図5に示すように熱酸化により半導体基板21の主面とトレンチ7の内面に沿って絶縁膜を形成する。熱酸化の温度は例えば1050℃である。上述のイオンを注入する工程と、熱酸化で絶縁膜を形成する工程とにより半導体基板表面とトレンチ底部は増速酸化され、トレンチ側壁より厚い絶縁膜(酸化膜)81,82が形成される。例えば、トレンチ底部と半導体基板表面の絶縁膜の厚さは150nmであり、トレンチ側壁では100nmである。トレンチ側壁の絶縁膜はゲート絶縁膜8となる。このようにトレンチ7の底部の絶縁膜81は側壁部のゲート絶縁膜8より厚くなり、トレンチ底部のゲート絶縁膜にドレイン動作電圧が集中することによる、ゲート絶縁膜の信頼性低下を解決できる。
次いで、図6に示すように、CVD(Chemical Vapor Deposition)法によりポリシリコンを堆積させ、トレンチ7内に埋め込みゲート電極9を形成する。ポリシリコンの堆積膜厚は500〜800nmが好ましい。
次いで、図7に示すように、CDE等の等方性エッチングによりポリシリコンをエッチバックする。このとき、半導体基板21上に150nm程度の厚みを有する絶縁膜82が形成されているので、従来技術と同様にウェハ面内のその膜厚分布等を考慮してオーバーエッチングしても、ゲート電極9のトレンチ開口部に露出する面の位置を、半導体基板21の表面とほぼ同じ高さにできる。ここで、例えば前記CDEではCF4、O2の混合ガスを用いるとよい。図7中のy(絶縁膜82の表面からゲート電極9の表面への高低差)が0.2μm程度となるようエッチバックすることにより半導体基板21とゲート電極9の表面はほぼ平坦になる(図8)。
次いで、図7に示すように、CDE等の等方性エッチングによりポリシリコンをエッチバックする。このとき、半導体基板21上に150nm程度の厚みを有する絶縁膜82が形成されているので、従来技術と同様にウェハ面内のその膜厚分布等を考慮してオーバーエッチングしても、ゲート電極9のトレンチ開口部に露出する面の位置を、半導体基板21の表面とほぼ同じ高さにできる。ここで、例えば前記CDEではCF4、O2の混合ガスを用いるとよい。図7中のy(絶縁膜82の表面からゲート電極9の表面への高低差)が0.2μm程度となるようエッチバックすることにより半導体基板21とゲート電極9の表面はほぼ平坦になる(図8)。
次いで、図8に示すように、半導体基板21上の絶縁膜82をエッチングにより除去し、半導体基板表面を露出させる。エッチングには、CHF3、CF4、Arの混合ガスを用いるとよい。
次に、図9に示すように、半導体基板21表面に厚さ50nm程度のスクリーン酸化膜13を形成する。図示しないパターニングおよびイオン注入を経て、ソース領域5と追加p+型領域6を選択的に形成する。続いて、層間絶縁膜10を形成する。トレンチ7の開口部の凹凸が小さく、基板21の表面はほぼ平坦なので(図8)、層間絶縁膜10も平坦に形成される。層間絶縁膜は常法によりスクリーン酸化膜13上にHTO(High Temperature Oxide)を200nm、BPSG(Boro-Phospho Silicate Glass)を800nm積層した後、リフローすることで形成される。
次に、図9に示すように、半導体基板21表面に厚さ50nm程度のスクリーン酸化膜13を形成する。図示しないパターニングおよびイオン注入を経て、ソース領域5と追加p+型領域6を選択的に形成する。続いて、層間絶縁膜10を形成する。トレンチ7の開口部の凹凸が小さく、基板21の表面はほぼ平坦なので(図8)、層間絶縁膜10も平坦に形成される。層間絶縁膜は常法によりスクリーン酸化膜13上にHTO(High Temperature Oxide)を200nm、BPSG(Boro-Phospho Silicate Glass)を800nm積層した後、リフローすることで形成される。
次いで、図10に示すように、図示しないパターニングおよびエッチングを経て、層間絶縁膜10にソース電極とのコンタクトホール14を形成する。以降のソース電極11、ドレイン電極12を形成する工程等は、従来技術と同じである。このようにして図1に示した半導体装置1が製造される。
以上説明した実施例では、トレンチ7を形成する工程(A)の後、このトレンチを形成した半導体基板の一の主面に、この面に略垂直の方向からイオンを注入する工程(B)と、ゲート絶縁膜8を形成する工程(C)とを、この順に実施する。この製造方法によれば、図8に示すように酸化膜を除去した後の半導体基板21の表面を平坦にすることができる。層間絶縁膜10を厚くしなくてもその表面を平坦にすることができ、コンタクトホール14形成時のパターン欠損が防げ、コンタクト不良が低減する。
以上説明した実施例では、トレンチ7を形成する工程(A)の後、このトレンチを形成した半導体基板の一の主面に、この面に略垂直の方向からイオンを注入する工程(B)と、ゲート絶縁膜8を形成する工程(C)とを、この順に実施する。この製造方法によれば、図8に示すように酸化膜を除去した後の半導体基板21の表面を平坦にすることができる。層間絶縁膜10を厚くしなくてもその表面を平坦にすることができ、コンタクトホール14形成時のパターン欠損が防げ、コンタクト不良が低減する。
なお、工程A,B,C及びこれ以外の工程の間には他の常法による工程を入れてもよい。例えば、洗浄工程や、トレンチ形成後のダメージを除去する上述した工程などである。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、上述した例は、MOSFETの例であるが、本発明は、IGBTにも適用可能である。IGBTの場合には、半導体基板と第二電極の間にP型の半導体層を形成する。例では、第一半導体領域をソース領域、第一電極をソース電極、及び第二電極をドレイン電極としたが、IGBTの場合には夫々エミッタ領域、エミッタ電極、及びコレクタ電極となる。さらに、上述した例では、第1導電型をN型、第2導電型をP型としたが、本発明は、第1導電型をP型とし、第2導電型をN型としても同様の効果が得られる。また、トレンチの形状をストライプ形状としたが、主面に略垂直な側壁とこれに連なる底部を有するものであれば公知のいずれの形状にしてもよい。なお、上記sccmは標準状態における体積流量(cm3/分)を表す。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、上述した例は、MOSFETの例であるが、本発明は、IGBTにも適用可能である。IGBTの場合には、半導体基板と第二電極の間にP型の半導体層を形成する。例では、第一半導体領域をソース領域、第一電極をソース電極、及び第二電極をドレイン電極としたが、IGBTの場合には夫々エミッタ領域、エミッタ電極、及びコレクタ電極となる。さらに、上述した例では、第1導電型をN型、第2導電型をP型としたが、本発明は、第1導電型をP型とし、第2導電型をN型としても同様の効果が得られる。また、トレンチの形状をストライプ形状としたが、主面に略垂直な側壁とこれに連なる底部を有するものであれば公知のいずれの形状にしてもよい。なお、上記sccmは標準状態における体積流量(cm3/分)を表す。
1 半導体装置
2 n+型シリコン基板
3 n−型エピタキシャル半導体層
4 p型チャネル領域
5 n+型ソース領域(第一半導体領域)
6 追加p+型領域
7 トレンチ
8 ゲート絶縁膜(ゲート酸化膜)
9 ゲート電極
10 層間絶縁膜
11 ソース電極(第一電極)
12 ドレイン電極(第二電極)
13 スクリーン酸化膜
14 コンタクトホール
21 半導体基板
31 ドリフト領域
71 トレンチの側壁
72 トレンチの底部
81,82 絶縁膜
100 イオン注入
2 n+型シリコン基板
3 n−型エピタキシャル半導体層
4 p型チャネル領域
5 n+型ソース領域(第一半導体領域)
6 追加p+型領域
7 トレンチ
8 ゲート絶縁膜(ゲート酸化膜)
9 ゲート電極
10 層間絶縁膜
11 ソース電極(第一電極)
12 ドレイン電極(第二電極)
13 スクリーン酸化膜
14 コンタクトホール
21 半導体基板
31 ドリフト領域
71 トレンチの側壁
72 トレンチの底部
81,82 絶縁膜
100 イオン注入
Claims (8)
- 2つの主面を有する第一導電型の半導体基板と、この半導体基板の一の主面側に形成されたトレンチと、このトレンチの内面に沿って設けられたゲート絶縁膜、及び少なくともこのゲート絶縁膜を介してトレンチ内に埋め込まれたゲート電極と、を有する半導体装置の製造方法において、
前記トレンチを形成する工程Aと、このトレンチを形成した前記一の主面に、この面に略垂直の方向からイオンを注入する工程Bと、前記ゲート絶縁膜を形成する工程Cとをこの順に有し、前記一の主面及び前記トレンチの底部に絶縁膜が形成される半導体装置の製造方法。 - 前記工程Aで、前記底部とこれに連なる前記一の主面に略垂直な側壁とを有するトレンチを形成する請求項1記載の半導体装置の製造方法。
- 前記工程Bで、少なくとも前記一の主面とトレンチの底部に対してイオンを注入する請求項1または2に記載の半導体装置の製造方法。
- 前記工程Cで、前記一の主面とトレンチの底部に、前記側壁に形成されるゲート絶縁膜よりも厚い絶縁膜が形成される請求項2または3に記載の半導体装置の製造方法。
- 前記イオンが希ガス元素のイオンである請求項1〜4のいずれか一項に記載の半導体装置の製造方法。
- 前記工程Cで、熱酸化によりゲート絶縁膜を形成する請求項1〜5のいずれか一項に記載の半導体装置の製造方法。
- 前記工程Cの後に、前記ゲート電極を形成する工程Dと、前記一の主面に形成された絶縁膜を除去する工程Eと、層間絶縁膜を形成する工程Fとをこの順に有する請求項1〜6のいずれか一項に記載の半導体装置の製造方法。
- 前記半導体装置が、前記半導体基板の一の主面に沿って選択的に設けられる第二導電型のチャネル領域と、このチャネル領域に隣接するドリフト領域と、前記チャネル領域内に選択的に設けられた第一導電型の第一半導体領域と、この第一半導体領域の表面から前記チャネル領域を貫通し前記ドリフト領域に達する前記トレンチと、前記第一半導体領域と前記チャネル領域との表面に共通に接触して設けられた第一電極と、前記半導体基板の他の主面側に設けられた第二電極とを有する請求項1〜7のいずれか一項に記載の半導体装置の製造方法。
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2006
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