JP2011216651A

JP2011216651A - 半導体装置の製造方法

Info

Publication number: JP2011216651A
Application number: JP2010083003A
Authority: JP
Inventors: Masaaki Kanazawa; 全彰金澤
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-03-31
Filing date: 2010-03-31
Publication date: 2011-10-27

Abstract

【課題】斜めイオン注入法やホトレジストをエッチングマスクとして用いることなくウェーハ全面に亘ってトレンチ底部に高精度の膜厚を有する絶縁膜を形成する。
【解決手段】半導体層に形成したトレンチの内壁上と半導体層上とに、第１の絶縁膜を形成し、第１のエッチャントに対するエッチングレートが第１の絶縁膜よりも小さい第２の絶縁膜をトレンチの内部を埋め込むようにＣＶＤ法により第１の絶縁膜上に形成する。第２の絶縁膜を残留し、半導体層上の第２の絶縁膜を除去し、第１の絶縁膜を半導体層の表面から所定の深さまで除去し、トレンチの上部内壁を露出しトレンチの内部に残留する第２絶縁膜を第１の絶縁膜に対するよりも第２の絶縁膜に対するエッチングレートが高い第２のエッチャントでエッチング除去する。トレンチの底部に第１の絶縁膜を残留しトレンチの内部にゲート電極を埋設する。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関して、特に、トレンチゲート構造を有する半導体装置の製造方法に関する。

トレンチゲート構造を有する半導体装置において、トレンチ内部に埋設されたゲート電極と、ドレイン領域との間の容量を低減させることを目的として、トレンチ底部に比較的厚い絶縁膜を設ける構成が知られている（特許文献１、２および３）。

例えば、特許文献１に係る半導体装置の製造方法は、トレンチ底部に厚い絶縁膜を設けた構成が記載されている。特許文献１に記載の半導体装置の製造方法について、図５および図６を参照しつつ説明する。

図５、図６は、関連する技術（特許文献１）に係る半導体装置の製造方法を示す工程説明図である。

図５（ａ）に示すように、シリコン基板１主面に、シリコン酸化膜およびシリコン窒化膜からなるエッチングマスク２を設けてエッチングを行い、所定の幅および所定の深さを有するトレンチ４を形成する。次に、図５（ｂ）に示すように、エッチングマスク２を除去する。その後、図５（ｃ）に示すように、シリコン基板１主面およびトレンチ４内部の全面にＣＶＤ法を用いてシリコン酸化膜３を形成する。

次に、図６（ｄ）に示すように、イオン注入装置によりシリコン酸化膜３にアルゴンイオンを斜めイオン注入する。このとき、シリコン酸化膜３のうち最終的に残留させたい膜部分にアルゴンイオンが注入されないように、斜めイオン注入の角度を調節する。この斜めイオン注入により、図６（ｅ）に示すように、シリコン基板１主面とトレンチ４側壁の開口部近傍のシリコン酸化膜３のみに注入ダメージ領域５が形成される。つまり、トレンチ４側壁の下部や底部のシリコン酸化膜３は未導入領域６となる。注入ダメージ領域５は、イオン注入によりシリコン酸化膜３の結晶構造にダメージが与えられた部分である。

その後、図６（ｆ）に示すように、シリコン酸化膜３の一部をエッチング除去する。注入ダメージ領域５は、フッ化水素系水溶液によるウェットエッチングにより選択的にエッチングされる。そして、最終的にトレンチ４側壁の下部と底部だけに、相対的に厚い酸化膜（残留酸化膜７）が形成される。

また、他の関連する技術として、特許文献２に半導体装置の製造方法が記載されている。特許文献２に係る半導体装置の製造方法について、図７を参照しつつ説明する。

図７は、関連する技術（特許文献２）の半導体装置の製造方法を示す工程説明図である。
図７において、ｎ⁻型半導体層３２、ｐ型半導体領域３３、ｎ型半導体領域３４、トレンチ３５が、ｎ型半導体基板３１に、それぞれ公知の製法により、形成される。

図７（ａ）に示すように、トレンチ３５内に第１熱酸化膜３６を形成した後に、ＣＶＤ法により、ＴＥＯＳ（テトラエチルオルソシリケート（traethylorthosilicate））膜３７を設ける。ＴＥＯＳ膜３７の表面に、レジスト４０を塗布し、露光および現像により、レジスト４０の上面がチャネル領域となるｐ型半導体領域３３の下面より下部に位置するように形成する。

次に、図７（ｂ）に示すように、レジスト４０をエッチングマスクとして、ＴＥＯＳ膜３７と第１熱酸化膜３６をエッチング除去する。その後、レジスト４０を剥離する。

その後、図７（ｃ）に示すように、熱酸化によりゲート酸化膜４１を形成する。次に、図７（ｄ）に示すように、トレンチ３５内部にゲート電極４２を形成した後、ゲート電極４２上に、絶縁膜４３を介してソース電極４４を形成する。これにより、底部に厚い絶縁膜を有するトレンチゲート構造の半導体装置が形成される。

さらに、他の関連する技術として、特許文献３に、レジストと下地との密着性について解決しようとする半導体の製造方法が、記載されている。

特許文献３に係る半導体の製造方法について、図８および図９を参照しつつ説明する。図８、図９は、関連する技術（特許文献３）のトレンチ内部に厚い絶縁膜を形成する方法を示す工程説明図である。

図８（ａ）に示すように、Ｐ型半導体基板５０の表面にエピタキシャル成長で、Ｎ^＋型半導体層５１およびＮ⁻型半導体層５２を形成する。次いで、Ｎ⁻型半導体層５２上に、ＣＶＤ法または熱酸化法により、シリコン酸化膜５３を形成する。さらに、シリコン酸化膜５３上に、所定のレジストマスク（不図示）を形成して、それをマスクとしてシリコン酸化膜５３をエッチングして、シリコン酸化膜５３に開口部５３Ｍを形成する。その後、レジストマスク（不図示）を除去した後、シリコン酸化膜５３をマスクとして、Ｎ⁻型半導体層５２をエッチングしてトレンチ５４を形成する。

次に、図８（ｂ）に示すように、熱酸化処理を行い、トレンチ５４内を含むＮ⁻型半導体層５２にシリコン酸化膜５５Ａを形成する。その後、図８（ｃ）に示すように、トレンチ５４内を含むシリコン酸化膜５５Ａ上に、ＣＶＤ法により、ホトレジスト補強膜５６を形成する。

ホトレジスト補強膜５６は、後述するウェットエッチング工程において、ホトレジスト層Ｒ２とシリコン酸化膜５５Ａとの界面にエッチング溶液が侵入して、残留させるべき箇所のシリコン酸化膜５５Ａが欠損することを防ぐものである。このホトレジスト補強膜５６は、例えばシリコン窒化膜からなり、その厚さは、約６０ｎｍである。

次に、図８（ｄ）に示すように、トレンチ５４内を含むホトレジスト補強膜５６上に、ホトレジスト層Ｒ２を形成する。その後、図９（ｅ）に示すように、ホトレジスト層Ｒ２およびホトレジスト補強膜５６の一部を、エッチングバックして除去する。これにより、ホトレジスト層Ｒ２およびホトレジスト補強膜５６は、トレンチ５４内のみに残留され、トレンチ５４の端部から外側にかけてシリコン酸化膜５５Ａを露出させる。

次に、図９（ｆ）に示すように、ホトレジスト層Ｒ２およびホトレジスト補強膜５６をマスクとして、露出されたシリコン酸化膜５５Ａに対してエッチングを行う。このエッチングは、フッ酸系のエッチング溶液を用いたウェットエッチングであり、これにより、Ｎ⁻型半導体層５２の表面およびトレンチ５４の側壁の上方（トレンチ５４の開口部の近い領域）からトレンチ５４の外側にかけて、シリコン酸化膜５５Ａが除去され、Ｎ⁻型半導体層５２が露出する。トレンチ５４内で除去されるシリコン酸化膜５５Ａの領域は、トレンチ５４の開口部から底部へ向って約６００ｎｍ〜１μｍである。

その後、図９（ｇ）に示すように、ホトレジスト層Ｒ２およびホトレジスト補強膜５６を除去する。次に、図９（ｈ）に示すように、熱酸化処理を行うことにより、トレンチ５４の側壁の上方からトレンチ５４の外側にかけて、トレンチ５４の底部のシリコン酸化膜５５Ａよりも薄いシリコン酸化膜５５Ｂを形成する。

上記の特許文献３の製造方法を、図１０を参照しつつさらに説明する。
図１０は、図９（ｅ）に示すエッチバック工程を詳細な段階に分割して示す説明図である。

特許文献３に係る半導体の製造方法における、図９（ｅ）の工程で、まず、ホトレジスト層Ｒ２がエッチバック除去される際に、上述したように、ウェーハ面内には、無視できない一定のレジスト膜厚差や収縮差などがあるため、例えば、図１０（ａ）に示すように、ホトレジスト層Ｒ２の上面位置が所定の位置（図１０（ａ）中、破線Ｌ１で示す。）よりも深い位置になるものがある。

この場合、引き続き行なわれるホトレジスト補強膜５６（窒化膜）のエッチバックの際に、ホトレジスト補強膜５６の上部が、ホトレジスト層Ｒ２から露出した状態でエッチバックされる。このため、図１０（ｂ）に示すように、その上面位置が所定の位置（図１０（ｂ）中、破線Ｌ２で示す。）よりも深い位置までエッチング除去されることになる。

その結果、図１０（ｃ）に示すように、エッチングマスクとなるホトレジスト補強膜５６（窒化膜）が所定位置よりも深いために、それに伴って、トレンチ５４底部に残留させるシリコン酸化膜５５Ａの上面位置が所定の位置（図１０（ｃ）中、破線Ｌ３で示す。）よりも深くエッチング除去されることになる。

特開２００６−２０３００７号公報特開２００８−２７０６０６号公報特開２００９−０８８１８８号公報

しかしながら、発明者は、上記の半導体装置の製造方法には、改善すべき点があると考えた。特許文献1に係る半導体装置の製造方法は、斜めイオン注入による選択的注入を行う方法であり、残留酸化膜７の形成領域の寸法精度を精度よくコントロールするのは技術的に困難であるという問題があった。

特に、トレンチ４の深さが深い場合や、トレンチ４の開口幅が狭い場合には、斜めイオン注入の際に、注入イオンがトレンチ４内で乱反射を起こし、注入ダメージ領域５の境界が安定して明瞭にならず、その結果、残留酸化膜７の形成領域の寸法にばらつきが生じることになる。

また、エッチングマスクを用いることなく、注入ダメージ領域と非注入ダメージ領域とのエッチング速度差だけを利用したウェットエッチングを行うため、非注入ダメージ領域全面に対して、エッチングが同時進行する。このため、エッチング条件のばらつきが直接、残留酸化膜７の寸法精度に影響を与え、所定の膜厚を安定して得ることは困難であるという問題点があった。

また、特許文献２に係る半導体の製造方法は、トレンチ３５内部をレジスト４０で埋め込み、それをエッチングマスクとして、第１熱酸化膜３６とＴＥＯＳ膜３７との積層膜をエッチングする方法であり、以下の問題点を有していた。

第１点として、レジスト４０はポストベークなどの際に収縮性が大きいため、下地（ＴＥＯＳ膜３７）との密着性が悪くなり、下地との間に隙間が生じ、エッチャントがその隙間から侵入して下地を浸食するおそれが生じていた。

第２点として、ウェーハにレジスト４０を回転塗布する際に、レジストの有する粘性のために、ウェーハの中央部と外周部とで膜厚差が生じ、ウェーハ面内の膜厚分布を安定して均一にするには限界があるという問題があった。

第３点として、露光／現像の条件制御だけで、レジスト４０の上面位置を所定の位置にウェーハ全面に亘って均一かつ精度よく制御することは技術的に困難であった。さらに、レジストの耐エッチング性向上のために行うポストベークやＵＶキュアリングで膜厚減少が生じるため、所定のレジスト膜厚を得ることは困難であるという問題があった。

さらに、特許文献３に係る半導体の製造方法は、ホトレジスト補強膜５６を設けて下地５５Ａとの密着性を改善したものであるが、上記の第２の問題点である、ウェーハの中央部と外周部とで膜厚差が生じ、ウェーハ面内の膜厚分布の不均一化を解決することはできなかった。

すなわち、ホトレジストをエッチングマスクとして用いて、かつ、そのホトレジストの膜厚を基準にして残留絶縁膜の膜厚を、ウェーハ全面に亘って均一で寸法精度よく得ることは困難であった。

さらに、エッチングマスクとして、ホトレジスト層とホトレジスト補強膜の積層膜（２層）でトレンチ内部を埋め込むため、レジストの塗布工程、露光／現像工程、キュア工程、レジスト剥離工程などの工程数を増やす必要があった。

上述のように、関連する技術にかかる半導体装置の製造方法では、収縮性が大きく、かつ、ウェーハ面内の膜厚分布に一定の差異（ばらつき）が生じてしまうホトレジストをエッチングマスクおよび寸法基準として使用する限り、ウェーハ全面に亘って、均一で高精度な膜厚の絶縁膜を得ることができなかった。

本発明に係る半導体装置の製造方法は、半導体層に所定の深さのトレンチを形成し、前記トレンチの内壁上と前記半導体層上とに、第１の絶縁膜を形成し、第１のエッチャントに対するエッチングレートが、前記第１の絶縁膜よりも小さい第２の絶縁膜を、前記トレンチの内部を埋め込むように、ＣＶＤ法により前記第１の絶縁膜上に形成し、前記トレンチの内部に前記第２の絶縁膜を残留し、前記半導体層上の第２の絶縁膜を除去し、前記第２の絶縁膜をエッチングマスクとして、前記第１のエッチャントにより、前記第１の絶縁膜をエッチバックして、前記第１の絶縁膜を前記半導体層の表面から所定の深さまで除去し、前記トレンチの上部内壁を露出し、前記トレンチの内部に残留する前記第２絶縁膜を、前記第１の絶縁膜に対するよりも前記第２の絶縁膜に対するエッチングレートが高い第２のエッチャントでエッチング除去し、前記トレンチの底部に第１の絶縁膜を残留し、前記露出した前記トレンチの内壁に、ゲート絶縁膜を形成し、前記トレンチの内部に、ゲート電極を埋設する。

このような構成にすることにより、第２絶縁膜をＣＶＤ法で形成することで、第１絶縁膜のエッチングに際しても耐えられる十分な密着性が確保でき、製造工数を低減するとともに、トレンチ底部に高精度の膜厚を有する絶縁膜を形成することが可能である。

本発明によれば、斜めイオン注入法や、ホトレジストをエッチングマスクとして用いることなく、ウェーハ全面に亘って、トレンチ底部に高精度の膜厚を有する絶縁膜を形成することができる。

本発明の実施の形態１に係る半導体の製造方法を示す工程説明図である。本発明の実施の形態１に係る半導体の製造方法を示す工程説明図である。本発明の実施の形態１に係る半導体の製造方法を示す工程説明図である。本発明の実施の形態に係る半導体の製造方法の説明図である。関連する技術（特許文献１）の半導体装置の製造方法を示す工程説明図である。関連する技術（特許文献１）の半導体装置の製造方法を示す工程説明図である。関連する技術（特許文献２）の半導体装置の製造方法を示す工程説明図である。関連する技術（特許文献２）の半導体装置の製造方法を示す工程説明図である。関連する技術（特許文献３）の半導体装置の製造方法を示す工程説明図である。図９（ｅ）に示すエッチバック工程を詳細な段階に分割して示す説明図である。

以下、本発明の実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載および図面は、適宜、省略、および簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。

（実施の形態１）
本発明の半導体装置の製造方法の一例を、図１〜図３を参照して説明する。
図１〜図３は、本発明の実施の形態１に係る半導体の製造方法を示す工程説明図である。

図１（ａ）に示すように、Ｎ^＋型のシリコン基板１０１上に、Ｎ⁻型のエピタキシャル層１０２を成長させてドレイン領域を形成した後、イオン注入等により、Ｐ⁻型のベース領域１０３およびＮ^＋型のソース領域１０４をそれぞれ形成する。
なお、Ｐ⁻型のベース領域１０３はエピタキシャル成長法で形成してもよい。あるいは、Ｐ⁻型のベース領域１０３およびＮ＋型のソース領域１０４の形成方法は、気相拡散法や塗布拡散法であってもよい。

次いで、図１（ｂ）に示すように、基板表面上にシリコン酸化膜１０５ａおよびシリコン窒化膜１０５ｂからなる酸化膜マスク１０５を形成する。

次に、図１（ｃ）に示すように、酸化膜マスク１０５をエッチングマスクとして、Ｎ⁻型のエピタキシャル層１０２に達するようにトレンチ１０６を形成する。

次に、図２（ｄ）に示すように、酸化膜マスク１０５を除去した後、基板表面上およびトレンチ１０６内部にＣＶＤ法を用いてＮＳＧ膜（Non-Doped-Silicate Glass）１０７（第１絶縁膜）を形成する。このように、第１絶縁膜についてＣＶＤ法を用いて形成することにより、比較的少ない熱負荷（７００〜８００℃程度）で、ウェーハ面内の膜厚分布が良く、かつトレンチ内部の被覆性のよい成膜ができる。
ここで、ＮＳＧ膜１０７（第１絶縁膜）は、トレンチ１０６内部を完全に埋め込まない程度の膜厚で形成される。例えば、トレンチ幅０．４μｍの場合、ＮＳＧ膜の膜厚を０．１μｍ程度とし、トレンチ幅トレンチ幅０．６μｍの場合、ＮＳＧ膜の膜厚を０．２μｍ程度とする。

次に、図２（ｅ）に示すように、基板主面およびトレンチ１０６内部のＮＳＧ膜１０７（第１絶縁膜）の上に、トレンチ１０６内部を完全に埋め込むように、ＣＶＤ法により形成される。これにより、第１絶縁膜のウェットエッチングに際しても耐えられる十分な密着性が確保できる。
特に、減圧化学気相成長法ＬＰ−ＣＶＤ法（Low Pressure−Chemical Vapor Deposition法）を用いてＳｉＮ膜１０８（第２絶縁膜）を形成すると、ウェーハ面内の膜厚ばらつきが少ない上、トレンチ内部の埋め込み性がよく、かつＮＳＧ膜との密着性がよくエッチャントの侵入を防止できる。

次に、図２（ｆ）に示すように、ＳｉＮ膜１０８（第２絶縁膜）を異方性エッチング法でエッチバックして、基板表面上のＳｉＮ膜１０８（第２絶縁膜）を除去し、ＳｉＮ膜１０８（第２絶縁膜）をトレンチ１６内部だけ残留させる。

次に、図３（ｇ）に示すように、ＮＳＧ膜１０７（第１絶縁膜）をフルオロカーボン系ガス（例えば、ＣＦ_４、ＣＨＦ_３、Ｈｅの混合ガスをエッチャント（第１のエッチャント）とするプラズマエッチング法でエッチバックして、基板主面上のＮＳＧ膜１０７（第１絶縁膜）を除去し、さらにトレンチ１０６内部のＮＳＧ膜１０７（第１絶縁膜）を基板表面から所定の深さｄ１まで除去する。これにより、トレンチ１０６の上部側壁を露出させる。

ここで、所定の深さｄ１は、ベース層深さｄ２よりも深く（ｄ１＞ｄ２）、かつ、トレンチ１０６底部に所定の膜厚のＮＳＧ膜１０７（第１絶縁膜）が残留するような深さとする。前者のｄ１＞ｄ２とする理由は、後工程で形成予定のゲート電極と対向するチャネル領域の酸化膜が厚くなるとゲート電圧によるチャネルの形成が不十分となりオン抵抗が上昇するためである。また、後者の深さとする理由は、ゲート−ドレイン間の寄生容量を低減するためである。
但し、ベース層深さより深さｄ１が深くなりすぎると、ドレイン・ゲート間の容量が増加してしまうため、ベース層深さとの差が少なくなる様にｄ１の深さにコントロールすることが好ましい。

すなわち、エッチング量（エッチング深さ）を安定して、コントロールしやすいプラズマエッチング法を用いて、ＮＳＧ膜１０７（第１絶縁膜）をエッチバックすることで高い寸法精度の残留膜１０７を得る。

次に、図３（ｈ）に示すように、トレンチ１０６内部に残留するＳｉＮ膜１０８（第２絶縁膜）を、熱リン酸（第２のエッチャント）を用いたウェットエッチングで完全に除去する。

この時、熱リン酸（第２のエッチャント）に対するＳｉＮ膜１０８（第２絶縁膜）のエッチングレートは、ＮＳＧ膜１０７（第１絶縁膜）のエッチングレートよりも大きいため、トレンチ１０６底部にＮＳＧ膜１０７（第１絶縁膜）のみを残留させることができる。

次いで、図３（ｉ）に示すように、基板表面上および露出したトレンチ１０６側壁に熱酸化法を用いて、シリコン酸化膜１０９（ゲー絶縁膜）を形成する。

ここで、シリコン酸化膜１０９の膜厚は、例えば、数十ｎｍ程度、具体的には、２０〜５０ｎｍが好ましい。この範囲内では、所定のゲート耐圧が得られるとともに、低電圧（ＶＧＳ）駆動が可能になるという効果が得られる。なお、これは、ＮＳＧ膜１０７（第１絶縁膜）の膜厚（1μｍ程度）と比べて薄い膜厚である。

その後、基板表面上およびトレンチ１０６内部に、ポリシリコン膜を形成した後、所定のエッチングマスク（図示せず）を用いてエッチバックして、トレンチ１０６内部に埋設されたゲート電極１２０が形成される。ゲート電極１２０上は層間膜（不図示）で被覆され、トレンチゲート構造が形成される。

このようなトレンチゲート構造によれば、トレンチ１０６内に比較的厚いＮＳＧ膜１０７（第１絶縁膜）を設けているので、厚い絶縁膜を設けない場合と比較して、ゲート−ドレイン間容量を小さくでき、その結果、スイッチングスピードを速くすることができる。また、本発明に係る製造方法によると、斜めイオン注入法やホトレジストをエッチングマスクとして用いることがない。さらに、下地との密着性がよく、ウェーハ全面に亘って安定して均一な膜厚が得られやすいＳｉＮ膜をエッチングマスクとして採用し、かつ、エッチング量を精度よく制御しやすい異方性エッチング法でＳｉＮ膜のエッチバックを行うため、高い寸法精度のエッチングマスク（ＳｉＮ膜）を得ることができ、その結果、トレンチ底部に高い寸法精度の膜厚を有する絶縁膜を残留形成できる。

さらに、エッチングマスクとして、ホトレジスト層Ｒ２とホトレジスト補強膜５６の積層膜（２層）でトレンチ内部を埋め込むのに対して（特許文献３参照）、本発明においては、ＳｉＮ膜１０８の単層でトレンチを埋め込むため、レジストの塗布工程、露光／現像工程、キュア工程、レジスト剥離工程などが不要となり、その分、工程数を削減できる。

本実施の形態においては、第１絶縁膜としてＣＶＤ法で形成したＮＳＧ膜１０７、第２絶縁膜としてＳｉＮ膜１０８を採用したが、これに何ら限定されるものではない。例えば、第１絶縁膜としてＮＳＧ膜１０７の代わりに、熱酸化法で形成したシリコン酸化膜を形成してもよい。この場合には、ＳｉＮ膜（第２絶縁膜）をエッチングマスクとして熱酸化膜（第１絶縁膜）をエッチバックする工程は、フッ酸（ＨＦ）を含む溶液（第１のエッチャント）を用いたウェットエッチングでもよい。

その理由としては、熱酸化膜は緻密であるためウェットエッチングにおけるエッチング速度が比較的遅くエッチング量（深さ）が制御しやすいからである。

また、集積化が進み、益々、トレンチのアスペクト比が大きくなり、図２（ｅ）の工程で、ＳｉＮ膜１０８を堆積する際に、図４に示すように、内部ボイドＶが生じたとしても、エッチングマスクとしての機能上、問題とならない。つまり、内部ボイドＶの発生を考慮する必要はなく、その分、ＬＰ−ＣＶＤ法の設定条件範囲の自由度は大きくなる。

尚、以上の半導体装置の構成は一例であり、本発明の趣旨を逸脱しない範囲で種々の変形が可能である。

１シリコン基板
２エッチングマスク
３シリコン酸化膜
４トレンチ
５注入ダメージ領域
６未導入領域
７残留酸化膜
３１ｎ型半導体基板
３２ｎ^-型半導体層
３３ｐ型半導体領域
３４ｎ型半導体領域
３５トレンチ
３６第１熱酸化膜
３７ＴＥＯＳ膜
４０レジスト
４１ゲート酸化膜
４２ゲート電極
４３絶縁膜
４４ソース電極
５０Ｐ型半導体基板
５１Ｎ⁺型半導体層
５２Ｎ^-型半導体層
５３シリコン酸化膜
５３Ｍ開口部
５４トレンチ
５５Ａシリコン酸化膜
５５Ｂシリコン酸化膜
５６ホトレジスト補強膜
Ｒ２ホトレジスト層
１０１Ｎ^＋型シリコン基板
１０２Ｎ^-型エピタキシャル層
１０３Ｐ^-型ベース領域
１０４Ｎ^＋型ソース領域
１０５酸化膜マスク
１０５ａシリコン酸化膜
１０５ｂシリコン窒化膜
１０６トレンチ
１０７ＮＳＧ膜（第１絶縁膜）
１０８ＳｉＮ膜（第２絶縁膜）
１０９シリコン酸化膜
１２０ゲート電極

Claims

半導体層に所定の深さのトレンチを形成し、
前記トレンチの内壁上と前記半導体層上とに、第１の絶縁膜を形成し、
第１のエッチャントに対するエッチングレートが、前記第１の絶縁膜よりも小さい第２の絶縁膜を、前記トレンチの内部を埋め込むように、ＣＶＤ法により前記第１の絶縁膜上に形成し、
前記トレンチの内部に前記第２の絶縁膜を残留し、前記半導体層上の第２の絶縁膜を除去し、
前記第２の絶縁膜をエッチングマスクとして、前記第１のエッチャントにより、前記第１の絶縁膜をエッチバックして、前記第１の絶縁膜を前記半導体層の表面から所定の深さまで除去し、前記トレンチの上部内壁を露出し、
前記トレンチの内部に残留する前記第２絶縁膜を、前記第１の絶縁膜に対するよりも前記第２の絶縁膜に対するエッチングレートが高い第２のエッチャントでエッチング除去し、前記トレンチの底部に第１の絶縁膜を残留し、
前記露出した前記トレンチの内壁に、ゲート絶縁膜を形成し、
前記トレンチの内部に、ゲート電極を埋設する、半導体装置の製造方法。
前記第１の絶縁膜をエッチバックして、前記第１の絶縁膜を前記半導体層の表面から所定の深さまで除去する工程において、
前記所定の深さは、ベース領域の深さより深いことを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１の絶縁膜がＮＳＧ膜から形成され、前記第２の絶縁膜がＳｉＮ膜から形成される場合、第１のエッチャントとしてフルオロカーボン系ガスを用いたプラズマエッチング法を用いることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記第１の絶縁膜が熱酸化膜から形成され、前記第２の絶縁膜がＳｉＮ膜から形成される場合、前記第１のエッチャントとしてフッ酸（ＨＦ）を含む溶液を用いたウェットエッチング法を用いることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記第２の絶縁膜がＳｉＮ膜から形成される場合、前記第２のエッチャントは熱リン酸であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
前記第２の絶縁膜は、ＬＰ−ＣＶＤ法を用いて形成されることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。