KR20080039111A - Ｐｓｏｉ구조를 갖는 반도체소자의 제조 방법 - Google Patents

Ｐｓｏｉ구조를 갖는 반도체소자의 제조 방법 Download PDF

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Abstract

본 발명은 PSOI 구조 형성시 패턴깨짐 및 갭필물질의 보이드를 동시에 방지할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 기판 상부에 패드층을 형성하는 단계; 상기 패드층 상에 카본성분이 함유된 하드마스크를 형성하는 단계; 상기 하드마스크 상에 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각장벽으로 상기 하드마스크, 패드층 및 기판을 식각하여 상기 기판에 트렌치를 형성하는 단계; 상기 식각시 생성된 폴리머를 일부 식각하여 상기 트렌치의 바닥면을 노출시키는 단계; 상기 폴리머를 식각장벽으로 상기 트렌치의 하부영역을 등방성식각하여 리세스를 형성하는 단계; 및 상기 하드마스크를 제거하는 단계를 포함하고, 상술한 본 발명은 PSOI 기판의 형성 공정에 있어서, 공정을 단순화하고 갭필물질의 보이드, 실리콘격자 방향성 식각에 따른 패턴깨짐(pattern broken) 현상을 방지할 수 있는 효과가 있다.
PSOI, 리세스, 등방성식각, 보이드, 갭필, 측면식각

Description

ＰＳＯＩ구조를 갖는 반도체소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH PARTIAL SILICON ON INSULATOR STRUCTURE}
도 1a 내지 도 1c는 종래기술에 따른 PSOI 구조의 형성 방법을 도시한 공정 단면도.
도 2는 종래기술에 따른 패턴깨짐 현상을 나타낸 사진.
도 3은 종래기술에 따른 PSOI 구조에서의 보이드를 나타낸 사진.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22: 패드층
23 : 비정질카본층 24 : SiON
27 : 트렌치 28 : 활성영역
29, 29A, 29B : 폴리머 32A : SOD막
33 : 고밀도플라즈마산화막
101 : 리세스
본 발명은 반도체소자 제조 기술에 관한 것으로, 특히 반도체소자의 제조 방법에 관한 것이다.
반도체소자의 디자인룰이 감소함에 따라 채널의 도핑농도가 증가하여 숏채널효과(Short channel effect), 누설전류 증가, 전계 증가가 발생함에 따라 소자의 리프레시 특성은 저하된다.
따라서, 이러한 현상을 개선하기 위한 방법으로 활성영역(active region)을 형성한 후 활성영역의 하부만을 선택적으로 측면식각(lateral etch)하여 측면식각된 부분에 소자분리막을 매립하는 부분 SOI(Partial Silicon On Insulator, 이하 'PSOI 구조'라 약칭함) 구조를 형성하는 방법이 등장하였다.
도 1a 내지 도 1c는 종래기술에 따른 PSOI 구조의 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 패드층(12)을 형성한 후, 패드층(12)을 선택적으로 식각하고, 연속해서 기판(11)을 일정 깊이로 식각하여 트렌치(13)를 형성한다. 이러한 트렌치(13)에 의해 활성영역(14)이 정의된다. 이때, 패드층(12)은 패드산화막과 패드질화막의 적층이다.
도 1b에 도시된 바와 같이, 패드층(12)을 포함한 전면에 스페이서물질을 증착한 후 전면식각을 이용한 스페이서식각을 진행하여 패드층(12)과 트렌치(13)의 측벽에 스페이서(spacer, 15)를 형성한다. 이때, 스페이서물질은 질화막을 사용한다.
도 1c에 도시된 바와 같이, 스페이서(15) 및 패드층(12)을 식각장벽으로 하여 700℃ 이상의 고온에서 HCl 가스를 사용하여 측면식각을 진행한다. 이러한 측면식각에 의해 활성영역(14)의 양측 트렌치(13) 측면으로 파고드는 형태의 리세스(Recess, 16)가 형성되고, 이 리세스(16)에 의해 측면식각된 형태를 갖는 활성영역(14A)은 'T'자 형태의 기둥이 된다.
도시하지 않았지만, 리세스(16)와 트렌치(13) 내부에 산화막으로 된 소자분리막을 매립하여 PSOI 구조를 완성한다.
상술한 종래기술은 스페이서(15)로 사용되는 스페이서물질로 질화막(nitride)을 사용하므로 질화막에 의한 활성영역의 스트레스를 방지해야 한다. 이를 위해 종래기술은 측벽산화막(Wall oxide)을 먼저 형성한 후, 질화막 증착 및 스페이서식각을 진행하여 스페이서(15)를 형성해야만 하고, 이후, 고온 조건에서 HCl 가스를 이용한 측면식각을 진행한다.
그러나, 종래기술은 측면식각시 사용하는 고온의 HCl 가스에 대한 내성을 지닌 질화막을 스페이서(15)로 이용하기 위해, 상술한 바와 같은 복잡한 과정을 거쳐야 하며, 또한 스페이서식각, 측면식각을 진행하기 위한 에처(etcher)를 각각 필요로 하는 등 공정의 복잡함이 존재한다. 가장 큰 문제점으로 고온의 HCl 가스를 이용하는 경우, 실리콘 격자 방향으로 측면식각이 진행됨으로써, 라운딩(rounding)이 존재하지 않아 후속 세정(cleaning) 및 열(themal) 공정을 거치면서, 측면식각이 많이 진행된 부분이 깨지는 패턴 깨짐(Pattern broken) 현상이 발생하게 된다.
도 2는 종래기술에 따른 패턴깨짐 현상을 나타낸 사진이다.
또한, PSOI 구조는 일반적인 고밀도플라즈마산화막(HDP oxide)을 갭필물질로 적용할 경우, 보이드(void)가 발생하게 되는 현상이 존재한다.
도 3은 종래기술에 따른 PSOI 구조에서의 보이드를 나타낸 사진이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, PSOI 구조 형성시 패턴깨짐 및 갭필물질의 보이드를 동시에 방지할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 기판 상부에 패드층을 형성하는 단계; 상기 패드층 상에 카본성분이 함유된 하드마스크를 형성하는 단계; 상기 하드마스크 상에 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각장벽으로 상기 하드마스크, 패드층 및 기판을 식각하여 상기 기판에 트렌치를 형성하는 단계; 상기 식각시 생성된 폴리머를 일부 식각하여 상기 트렌치의 바닥면을 노출시키는 단계; 상기 폴리머를 식각장벽으로 상기 트렌치의 하부영역을 등방성식각하여 리세스를 형성하는 단계; 및 상기 하드마스크를 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 하드마스크를 제거하는 단계후에, BOE(Buffered oxide etchant)가 포함된 세정(cleaning)을 실시하는 단계; 상기 트렌치 및 리세스 표면의 큐어링(curing) 및 라운딩(rounding)을 위한 식각을 진행하는 단계; 상기 리세스를 모두 갭필하고 상기 트렌치를 일부 갭필하는 제1절연막을 형성하는 단계; 상기 제1절연막 상에 상기 트렌치의 나머지를 모두 갭필하는 제2절연막을 형성하는 단계; 및 상기 패드층을 연마정지막으로 하여 상기 제2절연막을 평탄화시키는 단계를 더 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 실리콘기판과 같은 기판(21) 상에 패드층(22)을 형성한다. 여기서, 패드층(22)은 트렌치 형성을 위한 식각장벽 역할을 하며, 패드층(22)은 패드산화막(pad oxide, 22A)과 패드질화막(pad nitride, 22B)의 순서로 적층하여 형성한다.
이어서, 패드층(22) 상에 비정질카본층(amorphous carbon, 23), SiON(24) 및 BARC(Bottom Anti Reflective Cocating, 25)을 순차적으로 적층한다. 여기서, 비정질카본층(23)은 후속 기판(21)의 식각시 사용될 하드마스크의 역할을 하고, SiON(24)는 비정질카본층(23)의 식각시 하드마스크 역할을 하며, BARC(25)는 포토 리소그래피 공정시 난반사를 방지하는 반사방지막 역할을 한다.
이어서, BARC(25) 상에 감광막(26)을 도포(PR coating) 후, 패터닝을 실시한다.
위와 같이, 종래와 다르게 패드층(22)에 비정질카본층(23)을 적층하므로써 후속 트렌치 형성을 위한 STI 식각 공정이 폴리머(Polymer)를 다량 발생시키는 공정(Polymer rich STI)이 된다.
상기 패드층(22) 상에 비정질카본층(23)을 이용하는 이유는 카본(carbon) 성분이 일반적인 감광막마스크(PR mask)만으로 STI 식각을 진행했을 경우보다 폴리머를 더 많이 생성시키기 때문이다.
또한, 디자인룰(design rule)이 작아지면서, 감광막마진(PR margin)이 부족하여 패터닝의 어려움 등이 있으므로, 비정질카본층(23)을 하드마스크로 사용할 경우, 감광막마진의 부족을 해결하고 폴리머가 다량 생성되는 공정 조건을 동시에 확보하는데 장점이 있다.
바람직하게, 패드층(22)에서 패드산화막(22A)은 50∼300Å, 패드질화막(22B)은 400∼700Å 두께로 형성한다.
그리고, 비정질카본층(23)은 1000∼2500Å, SiON(24)과 BARC(25)는 각각 200∼600Å의 두께로 형성한다.
도 4b에 도시된 바와 같이, 감광막(26)을 식각장벽으로 하여 BARC(25), SiON(24), 비정질카본층(23), 패드층(22) 및 기판(21)을 식각하는 STI 식각공정을 진행한다.
상기한 STI 식각 공정은 아래와 같은 조건에서 진행한다. STI 식각 공정은 탑파워(top power)와 바텀파워(bottom power)가 있는 TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma) 형태의 플라즈마에처(plasma etcher)에서 인시튜(In-situ) 또는 엑시튜(Ex-situ)로 실시한다.
STI 식각 진행조건은, 압력은 5mT∼30mT 조건으로 하고, 탑파워는 300∼1000W, 바텀파워는 50∼500W 조건에서, CF4, CHF3, CH2F2, Cl2, HBr, O2 및 N2가 혼합된 혼합가스를 이용하여 BARC(25), SiON(24), 비정질카본층(23), 패드질화막(22B), 패드산화막(22A) 및 기판(21)을 순차적으로 인시튜(insitu) 또는 엑시튜 식각을 실시한다. 여기서, 기판(21)은 1000∼4000Å 깊이로 식각하여 트렌치(27)를 형성하며, 트렌치(27) 측벽의 프로파일 각도는 70∼90°가 되도록 한다.
기판(21)의 식각진행시 HBr, CHF3, CH2F2 또는 CH4 중에 선택된 어느 하나의 폴리머 생성 유도 가스를 사용하고, 상기 폴리머 생성 유도가스에 Cl2/O2 또는 Cl2/O2/N2의 혼합가스를 혼합한다.
위와 같은 조건에 의한 식각이 완료된 결과를 살펴보면, 상부에 존재하는 감광막(26)은 비정질카본층(23) 식각시에 소모되어 잔류하지 않으며, 비정질카본층(23) 상부에 있는 SiON(24)은 패드질화막(22B) 식각시에 제거된다.
따라서, 기판(21)의 식각까지 실시하여 트렌치(27)를 형성하면, 트렌치(27)에 의해 정의되는 활성영역(28)의 상부에는 패드산화막(22A), 패드질화막(22B) 및 비정질카본층(23)의 순서로 적층된 적층 패턴(100)만이 잔류한다.
상술한 바와 같은 인시튜 STI 식각공정을 진행하는 경우, 활성영역(28)과 적층패턴(100)의 측벽에는 폴리머(29)가 다량 부착되며, 이러한 폴리머(29)는 트렌치(27)의 바닥면보다는 측면 및 적층패턴(100)의 측벽에서 다량으로 존재하게 된다.
따라서, 폴리머(29)를 PSOI 구조를 형성하기 위한 스페이서로 이용할 수가 있다.
그러므로, 인시튜 STI 식각 공정을 진행하고 인시튜로 PSOI 공정을 진행할 수가 있다.
도 4c에 도시된 바와 같이, 감광막스트립으로 비정질카본층(23)을 제거하지 않고, 바로 인시튜로 PSOI 구조를 형성한다.
이때, 필드영역이 되는 트렌치(27)의 바닥면에 소량 존재하는 폴리머(29)를 제거하기 위해, 브레이크쓰루(break through, BT) 단계를 실시하여, 트렌치(27)의 바닥면에 존재하는 폴리머(29)를 제거한다. 이와 같은 폴리머의 식각공정을 스페이서식각이라고도 한다.
따라서, 남아있는 폴리머(29A)는 적층패턴(100)의 측벽 및 상부면, 그리고 트렌치(27)의 측면에만 잔류한다.
트렌치(27)의 바닥면에 존재하는 폴리머(29)를 제거하기 위한 스페이서식각공정은 트렌치(27) 형성을 위한 기판(21) 식각후 인시튜로 수직방향의 식각이 되도록 레시피를 설정하여 진행한다. 예컨대, 수직방향의 식각을 위한 레피시는, 식각 가스는 CF4/O2의 혼합가스를 이용하며, 압력은 5∼20mT 범위를 사용하고, 탑파워는 500∼1000W, 바텀파워는 50∼200W을 인가한다. 바람직하게, 폴리머(29)의 식각은, CF4, CHF3 또는 O2 중에서 선택된 적어도 어느 하나의 가스를 단독 또는 혼합하여 인시튜로 진행한다.
위와 같이 수직방향의 레시피를 이용하여 식각하면, 트렌치(27)의 측벽 및 적층패턴(100)의 측벽에 다량 존재하는 폴리머(29)는 제거되지 않는다.
도 4d에 도시된 바와 같이, 남아있는 폴리머(29A)를 식각장벽(barrier)으로 하여, PSOI 구조 형성을 위해 등방성식각(isotropic etch)을 진행한다.
이때, 등방성식각시, 압력은 20∼60mT 범위로 하고, 식각가스는 Cl2/HBr/O2/CF4 중에서 선택된 적어도 둘 이상의 혼합 가스를 단독 또는 혼합하여 사용하며, 탑파워는 300∼1000W, 바텀파워는 0∼100W로 인가한다.
등방성식각에 의해 활성영역(28)의 양측으로 침투해 들어오는 리세스(101)가 형성된다. 여기서, 리세스(101)의 모양은 라운드 형상을 갖고, 리세스(101)의 깊이는 트렌치(27)보다 더 깊어지는 것이 아니라, 트렌치(27)의 하부영역이 등방성식각되어 리세스(101)가 형성됨 알 수 있다. 이와 같이, 트렌치(27)의 하부영역이 식각되는 것은 트렌치(27)의 하부영역의 측벽에서는 폴리머(29A)가 상대적으로 매우 얇기 때문에 폴리머(29A)의 일부 식각이 수반되고, 이에 따라 트렌치(27)의 하부영역이 식각된다.
위와 같은 등방성식각후에 남아있는 폴리머(29B)는 적층패턴(100)의 측벽과 트렌치(27)의 측벽에만 존재한다.
도 4e에 도시된 바와 같이, O2/N2의 혼합가스를 이용하여 스트립퍼(stripper)에서 비정질카본층(23)을 제거한다.
이어서, BOE(Buffered oxide etchant)가 포함된 세정(cleaning)을 실시한다.
세정까지 진행된 후의 결과를 살펴보면, 트렌치(27)와 리세스(101)로 이루어진 패턴이 형성된다.
이어서, 트렌치(27) 및 리세스(101) 내 기판(21) 표면의 큐어링(Si surface curing) 및 라운딩(rounding)을 실시하기 위하여, CF4/O2의 혼합가스에서 LET(Light Etch Treatment)를 실시한다. 바람직하게, LET 공정은, 다운스트림(downstream) 방식의 플라즈마 에처에서, CF4/O2의 혼합가스로 진행하며, 표면손상을 큐어링함과 동시에 프로파일의 라운딩효과를 준다. 이와 같이 라운딩효과를 주면, 후속 갭필이 용이하다.
도 4f에 도시된 바와 같이, 측벽산화막(30)과 라이너막(liner, 31)을 순차적으로 형성한다. 이때, 측벽산화막(30)은 측벽산화(Wall oxidation)를 통해 트렌치 및 리세스의 표면에 형성하며, 라이너막(31)은 라이너질화막(liner nitride)과 라이너산화막(liner oxidation)을 순차적으로 형성한 것이다.
이어서, 라이너막(31) 상에 트렌치(27)와 리세스(101)의 내부를 갭필하도록 갭필절연막을 형성한다. 이때, 갭필절연막은 SOD(Spin On Dielectric)막(32)을 이용하여 형성한다.
리세스(101)가 형성된 부위에는 일반적인 고밀도플라즈마산화막(HDP oxide)으로는 갭필이 불가능하여 보이드가 발생하게 되므로 이를 방지하기 위해, 본 발명은 플로우필(flowfill)하여 갭필 특성이 우수한 SOD막(32)으로 1차 갭필을 실시한다.
바람직하게, SOD막(32)은 도포(Coating)법을 이용하여 형성하는데, 도포후에 베이킹(baking)과 큐어링(curing)을 적어도 300℃ 이상에서 100분 이상 실시하고, 적어도 900℃ 이상의 N2 조건에서 적어도 20분이상 어닐(anneal)을 실시하여 막질을 치밀화시킨다.
도 4g에 도시된 바와 같이, 불산(HF) 케미컬을 이용한 습식 에치백(Wet etchback)을 통하여 SOD막(32)을 패드질화막(22B) 상부 기준으로 500∼1500Å 타겟으로 제거한다. 이로써, SOD막(32A)은 트렌치(27) 및 리세스(101)의 내부에만 갭필이 된다.
도 4h에 도시된 바와 같이, 나머지 부분을 갭필하도록 고밀도플라즈마산화막(HDP oxide, 33)을 형성한다. 따라서, 트렌치(27)와 리세스(101) 내부에 SOD막(32A)과 고밀도플라즈마산화막(33)이 갭필된 PSOI 구조가 완성된다.
도시하지 않았지만, 후속공정으로, 패드질화막(22B)을 연마정지막으로 이용한 CMP 공정을 진행하여 트렌치(27)와 리세스(101) 내부에 SOD막(32A)과 고밀도플라즈마산화막(33)이 갭필된 PSOI 구조를 완성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 PSOI 구조의 형성 공정에 있어서, 공정을 단순화하고 갭필물질의 보이드, 실리콘격자 방향성 식각에 따른 패턴깨짐(pattern broken) 현상을 방지할 수 있는 효과가 있다.

Claims (17)

  1. 기판 상부에 패드층을 형성하는 단계;
    상기 패드층 상에 카본성분이 함유된 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각장벽으로 상기 하드마스크, 패드층 및 기판을 식각하여 상기 기판에 트렌치를 형성하는 단계;
    상기 식각시 생성된 폴리머를 일부 식각하여 상기 트렌치의 바닥면을 노출시키는 단계;
    상기 폴리머를 식각장벽으로 상기 트렌치의 하부영역을 등방성식각하여 리세스를 형성하는 단계; 및
    상기 하드마스크를 제거하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 하드마스크는, 비정질카본층인 반도체소자의 제조 방법.
  3. 제1항에 있어서,
    상기 기판에 트렌치를 형성하는 단계는,
    탑파워(top power)와 바텀파워(bottom power)가 있는 TCP(Transformer Coupled Plasma) 또는 ICP(Inductively Coupled Plasma) 형태의 플라즈마에처(plasma etcher)에서 인시튜(In-situ) 또는 엑시튜(Ex-situ)로 실시하는 반도체소자의 제조 방법.
  4. 제3항에 있어서,
    상기 식각시, 압력은 5mT∼30mT 조건으로 하고, 탑파워는 300∼1000W, 바텀파워는 50∼500W 조건으로 하는 반도체소자의 제조 방법.
  5. 제3항에 있어서,
    상기 기판의 식각시,
    HBr, CHF3, CH2F2 또는 CH4 중에 선택된 어느 하나의 폴리머 생성 유도 가스를 사용하고, 상기 폴리머 생성 유도가스에 Cl2/O2 또는 Cl2/O2/N2의 혼합가스를 혼합하여 진행하는 반도체소자의 제조 방법.
  6. 제3항에 있어서,
    상기 트렌치의 깊이는 1000∼4000Å 깊이로 하며, 상기 트렌치 측벽의 프로파일 각도는 70∼90°가 되도록 하는 반도체소자의 제조 방법.
  7. 제1항에 있어서,
    상기 트렌치의 바닥면을 노출시키는 단계는,
    상기 기판 식각후 인시튜로 수직방향의 식각이 되도록 레시피를 설정하여 진행하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 수직 방향의 식각을 위한 레피시는,
    식각가스는 CF4, CHF3 또는 O2 중에서 선택된 적어도 어느 하나의 가스를 단독 또는 혼합하여 사용하며, 압력은 5∼20mT 범위를 사용하고, 탑파워는 500∼1000W, 바텀파워는 50∼200W을 인가하는 반도체소자의 제조 방법.
  9. 제1항에 있어서,
    상기 트렌치를 등방성식각하여 리세스를 형성하는 단계는,
    압력은 20∼60mT 범위로 하고, 식각가스는 Cl2/HBr/O2/CF4 중에서 선택된 적어도 둘 이상의 혼합 가스를 단독 또는 혼합하여, 탑파워는 300∼1000W, 바텀파워는 0∼100W로 인가하여 진행하는 반도체소자의 제조 방법.
  10. 제1항에 있어서,
    상기 하드마스크를 제거하는 단계는,
    O2/N2의 혼합가스를 이용하여 스트립퍼에서 진행하는 반도체소자의 제조 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 하드마스크를 제거하는 단계후에,
    BOE(Buffered oxide etchant)가 포함된 세정(cleaning)을 실시하는 단계;
    상기 트렌치 및 리세스 표면의 큐어링(curing) 및 라운딩(rounding)을 위한 식각을 진행하는 단계;
    상기 리세스를 모두 갭필하고 상기 트렌치를 일부 갭필하는 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 상기 트렌치의 나머지를 모두 갭필하는 제2절연막을 형성하는 단계; 및
    상기 패드층을 연마정지막으로 하여 상기 제2절연막을 평탄화시키는 단계
    를 더 포함하는 반도체소자의 제조 방법.
  12. 제11항에 있어서,
    상기 큐어링 및 라운딩을 위한 식각은,
    다운스트림(downstream) 방식의 플라즈마 에처에서, CF4/O2의 혼합가스로 진행하는 반도체소자의 제조 방법.
  13. 제11항에 있어서,
    상기 제1절연막은 SOD(Spin On Dieletric)막이고, 상기 제2절연막은 고밀도플라즈마산화막(HDP oxide)인 반도체소자의 제조 방법.
  14. 제13항에 있어서,
    상기 리세스를 모두 갭필하고 상기 트렌치를 일부 갭필하는 단계는,
    상기 리세스 및 트렌치를 모두 갭필하는 SOD막을 도포하는 단계; 및
    상기 SOD막을 선택적으로 에치백하는 단계
    를 포함하는 반도체소자의 제조 방법.
  15. 제14항에 있어서,
    상기 에치백은, 불산케미컬을 이용한 습식에치백을 통해 500∼1500Å 타겟으로 에치백하는 반도체소자의 제조 방법.
  16. 제14항에 있어서,
    상기 SOD막을 도포하는 단계후에,
    베이킹(baking)과 큐어링(curing)을 실시하고, 적어도 900℃ 이상의 N2 조건에서 어닐(anneal)을 실시하는 반도체소자의 제조 방법.
  17. 제11항에 있어서,
    상기 제1절연막을 형성하기 전에,
    상기 트렌치 및 리세스의 표면을 산화시켜 측벽산화막을 형성하는 단계; 및
    상기 측벽산화막 상에 라이너질화막과 라이너산화막을 차례로 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
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