KR100681212B1 - 반도체 소자의 트렌치형 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 트렌치 소자분리 공정에 관한 것이다. 본 발명은 양산 적용성 및 생산성을 갖추면서 트렌치 매립 산화막의 갭필 특성을 확보할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 트렌치를 갭필함에 있어서, 스텝 커버리지가 우수한 O3-TEOS(USG) 증착 방식과 NF3 식각 스텝을 결합하여 트렌치 갭필 특성을 확보한다. O3-TEOS(USG) 증착 방식의 단점인 생산성 문제는 셀 영역의 좁은 트렌치가 매립될 정도로 O3-TEOS막의 증착 두께를 제한하는 것으로 극복하였고, NF3 식각을 통해 갭필이 용이한 프로파일을 확보한 후, 생산성을 확보할 수 있는 기존의 HDP 산화막으로 갭필을 완료한다. 이 경우, O3-TEOS(USG) 증착 방식에 수반되는 생산성 저하를 최소화하면서 트렌치 갭필 특성을 확보할 수 있다.
트렌치 소자분리, 갭필, O₃-TEOS막, NF₃ 식각, 고밀도플라즈마 산화막

Description

반도체 소자의 트렌치형 소자분리막 형성방법{METHOD FOR FORMING TRENCH TYPE ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
도 1 내지 도 3은 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10: 실리콘 기판
11: 패드 산화막
12: 패드 질화막
13: O3-TEOS막
14: 고밀도플라즈마(HDP) 산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 트렌치 소자분리 공정에 관한 것이다.
전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 고집적 반도체 소자에 적용하기 어렵게 되었다.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 현재는 물론 향후의 초고집적 반도체 소자 제조 공정까지 적용이 유망한 기술이다.
종래기술에 따른 STI 공정은, 우선 실리콘 기판 상에 110Å 두께의 패드 산화막 및 600Å 두께의 패드 질화막을 형성하고, 소자분리 마스크를 사용한 사진 및 식각 공정을 통해 패드 질화막 및 패드 산화막을 패터닝하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 베리어로 사용하여 노출된 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 열산화 공정을 실시하여 트렌치 내부에 80Å 두께의 측벽 산화막을 형성한다.
다음으로, 전체 구조 표면을 따라 50Å 두께의 라이너 질화막(liner nitride) 및 80Å 두께의 라이너 산화막을 증착한 후, 전체 구조 상부에 4500Å 두께의 고밀도플라즈마(high density plasma, HDP) 산화막을 증착하여 트렌치를 매립하고, HDP 산화막에 대한 어닐링을 실시하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 HDP 산화막을 평탄화시킨다.
계속하여, 인산 용액(H3PO4)을 사용하여 패드 질화막을 습식 제거하고, BOE 용액 또는 HF 용액을 사용하여 잔류하는 패드 산화막을 습식 제거하여 트렌치 소자 분리 공정을 완료한다.
일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막을 적용하고 있다. 라이너 질화막은 후속 산화 분위기에서의 열공정(예컨대, 게이트 산화 공정)에 의해 활성 영역과 소자분리 영역의 경계면의 실리콘 기판이 산화됨에 따른 스트레스를 감소시키고, 소자분리막과 실리콘 기판 간의 도펀트(특히 붕소) 확산을 억제함으로써 소자의 동작 특성, 특히 DRAM의 경우에는 리프레시 특성을 개선하는데 기여한다. 실제적으로, 라이너 질화막 적용시 접합 누설 등을 줄임으로써 비적용시에 비해 30ms의 리프레시 시간의 증가를 가져오고 있다. 한편, 이러한 리프레시 특성은 DRAM의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막의 사용은 거의 불가피한 것으로 보고되고 있다.
한편, 라이너 질화막은 질화막 특유의 인장성 응력 때문에 후속 트렌치 매립 절연막의 열화 및 결함을 유발하기도 하는데, 이러한 문제점을 고려하여 라이너 질화막 상에 응력 버퍼층으로 라이너 산화막을 추가로 증착하고 있다. 한편, 라이너 산화막은 현재 트렌치 매립 절연막으로 사용되고 있는 HDP 산화막 증착시 라이너 질화막의 산화나 손상을 방지하는 역할을 수행하기도 한다.
반도체 소자의 고집적화가 계속되고 있고, 최근에는 70nm 급 이하의 기술이 적용되고 있다. 반도체 소자의 고집적화는 셀 사이즈 축소 및 소자분리 영역의 축 소를 수반하게 되며, 이는 결국 HDP 산화막을 사용한 트렌치 갭필의 어려움으로 나타나고 있다.
이는 트렌치 스페이스의 감소와 트렌치 높이 증가에 따른 트렌치 갭필시의 종횡비 증가에 기인한 것으로, 현재의 He 가스를 이용한 싱글 스텝 HDP 산화막 매립 방식으로는 종횡비가 4~5 : 1 수준까지 갭필이 가능하나, 향후 초고집적 소자에서는 7 : 1 이상의 종횡비가 요구되고 있는 바, 트렌치 갭필 한계에 직면하고 있다고 하겠다.
더구나, DRAM 소자의 경우에는 리프레시 특성 개선을 위하여 라이너 질화막, 라이너 산화막의 증착이 불가피하기 때문에 트렌치 갭필 특성을 더욱 열악하게 만드는 요인이 되고 있다.
상기와 같은 종래의 He 가스를 이용한 싱글 스텝 HDP 산화막 갭필 방식의 한계를 극복하기 위하여 NF3 가스를 적용한 식각 스텝을 추가하는 방식, NF3 기반 HDP 산화막 증착 방식 등이 개발되고 있으나, 이들은 모두 다단계 방식으로 양산에 적용하는데 어려움이 따른다.
한편, 최근에는 높은 O3 유량비 및 TEOS 램핑 방식의 O3-TEOS 증착방식(USG, undoped silicate glass)이 대두되고 있다. 이 방식은 스텝 커버리지가 우수하여 트렌치 갭필 한계에 대한 극복 가능성을 보여주고 있으나, TEOS 램핑 및 높은 O3 유량으로 인하여 증착 속도가 떨어지기 때문에 생산성 측면에서 큰 단점을 가지고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 양산 적용성 및 생산성을 갖추면서 트렌치 매립 산화막의 갭필 특성을 확보할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 전체 구조 상부에 TEOS 램핑 방식으로 O3-TEOS막을 증착하는 단계; NF3 식각을 실시하여 상기 O3-TEOS막을 리세스 시키는 단계; 상기 O3-TEOS막이 리세스된 전체 구조 상부에 고밀도플라즈마 산화막을 증착하는 단계; 상기 트렌치 마스크 패턴이 노출되도록 평탄화 공정을 수행하는 단계; 및 상기 트렌치 마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
본 발명에서는 트렌치를 갭필함에 있어서, 스텝 커버리지가 우수한 O3-TEOS(USG) 증착 방식과 NF3 식각 스텝을 결합하여 트렌치 갭필 특성을 확보한다. O3-TEOS(USG) 증착 방식의 단점인 생산성 문제는 셀 영역의 좁은 트렌치가 매립될 정도로 O3-TEOS막의 증착 두께를 제한하는 것으로 극복하였고, NF3 식각을 통해 갭필이 용이한 프로파일을 확보한 후, 생산성을 확보할 수 있는 기존의 HDP 산화막으로 갭필을 완료한다. 이 경우, O3-TEOS(USG) 증착 방식에 수반되는 생산성 저하를 최소화하면서 트렌치 갭필 특성을 확보할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도이다. 각 도면의 (a)는 셀 영역을, (b)는 주변회로 영역을 각각 나타낸 것이다.
본 실시예에 따른 STI 공정은 우선, 도 1에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 형성하고, 소자분리 마스크를 사용한 사진 및 식각 공정을 통해 패드 질화막(12) 및 패드 산화막(11)을 패터닝하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 식각 베리어로 사용하여 노출된 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 전체 구조 상부에 O3-TEOS USG막(13)을 증착한다. 이때, O3-TEOS USG막(13)은 TEOS 램핑 방식을 적용하여 증착하며, 셀 영역의 좁은 트렌치가 매립될 정도의 두께로 증착한다. 예컨대, 셀 영역의 트렌치 사이즈가 70nm인 경우라면, 최소한 350Å의 산화막을 증착해야 갭필이 이루어지므로 500Å 정도면 셀 영역의 좁은 트렌치에서는 충분한 매립이 가능한 다. 한편, O3-TEOS USG막(13) 증착시 증착 시간을 줄이기 위해서는 TEOS 램핑 속도를 증가시키고, O3 유량을 감소시켜야 한다.
다음으로, 도 2에 도시된 바와 같이 NF3 식각을 실시하여 O3-TEOS USG막(13)을 리세스 시킨다. NF3 식각은 트렌치 갭필이 완전히 이루어지지 않은 주변회로 영역의 트렌치를 매립하고 있는 O3-TEOS USG막(13)이 매립이 용이한 프로파일을 가지도록 하기 위한 것으로, HDP 증착 장비에서 바이어스 파워를 인가하면서 진행하는 것이 바람직하며, 식각 과정에서 패드 질화막(12)이 노출되지 않도록 해야 한다. 도면 부호 '13a'는 NF3 식각을 마친 O3-TEOS USG막을 나타낸 것이다.
계속하여, 도 3에 도시된 바와 같이 전체 구조 상부에 고밀도플라즈마(HDP) 산화막(14)을 증착하여 주변회로 영역의 트렌치까지 완전히 매립되도록 한다.
이후, 패드 질화막(12)을 연마 정지막으로 하여 화학·기계적 연마(CMP) 공정을 실시하고, 인산 용액을 사용한 습식 식각을 통해 패드 질화막(12)을 제거한 후, HF 용액 또는 BOE 용액을 사용한 습식 식각을 실시하여 패드 산화막(11)을 제거함으로써 STI 공정을 완료한다.
전술한 실시예에 따르면, 스텝 커버리지가 우수한 O3-TEOS USG막으로 셀 영역의 좁은 트렌치를 갭필하기 때문에 갭필 특성을 확보할 수 있으며, O3-TEOS USG막의 열악한 생산성을 고려하여 O3-TEOS USG막의 증착 두께를 셀 영역의 트렌치가 매립될 정도로 제한하였다. 한편, 넓은 트렌치에 대해서는 추가적인 HDP 산화막 증착을 통해 갭필을 수행하는 바, 추가적인 HDP 산화막 증착 전에 수행되는 NF3 식각은 HDP 산화막 증착시 갭필 특성을 확보할 수 있도록 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 측벽 산화막, 라이너 질화막, 라이너 산화막 등을 적용하지 않은 경우를 일례로 들어 설명하였으나, 이들을 적용 여부와 관계 없이 본 발명은 적용된다.
전술한 본 발명은 트렌치 갭필시 보이드 발생을 억제하는 효과가 있으며, 이로 인하여 반도체 소자의 전기적 특성 및 수율을 개선하는 효과가 있다.

Claims (4)

  1. 삭제
  2. 삭제
  3. 실리콘 기판 상에 트렌치 마스크 패턴을 형성하는 단계;
    노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 전체 구조 상부에 TEOS 램핑 방식으로 O3-TEOS막을 증착하는 단계;
    NF3 식각을 실시하여 상기 O3-TEOS막을 리세스 시키는 단계;
    상기 O3-TEOS막이 리세스된 전체 구조 상부에 고밀도플라즈마 산화막을 증착하는 단계;
    상기 트렌치 마스크 패턴이 노출되도록 평탄화 공정을 수행하는 단계; 및
    상기 트렌치 마스크 패턴을 제거하는 단계를 포함하며,
    상기 O3-TEOS막을 증착하는 단계에서,
    상기 O3-TEOS막은 셀 영역의 트렌치가 매립될 정도의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  4. 제3항에 있어서,
    상기 NF3 식각은 상기 트렌치 마스크 패턴이 노출되지 않을 정도의 타겟으로 진행하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
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