KR100875346B1 - 셀로우 트렌치 소자분리막의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자에서 소자간 분리를 위한 셀로우 트렌치 소자분리막의 제조방법에 관한 것이다.

본 발명의 셀로우 트렌치 소자분리막의 제조방법은 반도체 기판 상부에 패드 산화막을 형성한 후 실리콘질화막, 실리콘산화막을 순차로 증착하고나서 반도체 소자의 활성 영역과 필드 영역을 정의하기 위한 감광막을 패터닝하는 제1 단계; 식각 공정을 진행하여 상기 실리콘산화막, 실리콘질화막, 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 제2 단계; 열산화 공정을 진행하여 트렌치 내부의 반도체 기판의 표면에 라이너 산화막을 형성하는 제3 단계; 상기 라이너 산화막을 하드 마스크로 사용하여 반도체 기판을 식각하여 딥 트렌치를 형성하는 제4 단계; 불산 용액과 인산 용액으로 상기 실리콘산화막, 패드 산화막 및 실리콘질화막을 제거하는 제5 단계; 라이너 질화막 및 갭필 절연막을 증착하여 상기 딥 트렌치를 매립하는 제6 단계; 그리고 상기 라이너 질화막을 연마 정지막으로 하여 CMP 공정을 진행하고나서 인산 용액으로 활성영역에 존재하는 라이너 질화막을 제거하는 제7 단계;를 포함하여 이루어진 것을 특징으로 한다.

본 발명에 따른 셀로우 트렌치 소자분리막의 제조방법에 의하면 라이너 산화막 형성 후 식각공정을 진행함으로써 딥 트렌치를 구현하고 라이너 질화막을 사용함으로써 갭필 특성을 향상시켜 보이드 발생을 방지할 수 있는 효과가 있다.

STI(Shallow Trench Isolation), 라이너 산화막(liner oxide), 실리콘질화막

Description

셀로우 트렌치 소자분리막의 제조방법{Manufacturing method of Shallow Trench Isolation}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자에서 소자간 분리를 위한 셀로우 트렌치 소자분리막(STI : Shallow Trench Isolation)의 제조방법에 관한 것이다.

주지하는 바와 같이 반도체 소자에는 트랜지스터, 커패시터, 저항 등의 단위 소자가 고밀도로 집적되는데, 이러한 소자들의 전기적으로 독립적인 특성을 위하여 소자 분리기술이 요구된다.

일반적으로 반도체 소자의 제조 공정에 있어서 소자 분리 기술은 크게 LOCOS(LOCal Oxidation of Silicon, 이하 'LOCOS'라 한다) 공정과 STI(Shallow Trench Isolation, 이하 'STI'라 한다) 공정으로 나눌 수 있다.

상기 LOCOS 공정은 반도체 기판에 형성된 패드 산화막과 질화막을 패터닝한 후 선택적 산화 공정에 의하여 소자분리막을 형성하는 공정을 말하며, 상기 STI 공정은 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고나서 상기 트렌치에 절연 물질을 매립시킨 후 화학적기계적연마(chemical mechanical polishing, 이하 'CMP'라 한다) 공정에 의해 매립된 부분을 제외한 절연 물질을 제거함으로써 소자 분리막을 형성하는 공정을 말한다.

상기 LOCOS 공정은 장시간 고온 산화로 인하여 채널 저지 이온의 측면 확산 및 측면 산화에 의해 소자의 전기적인 특성을 저하시키는 원인으로 작용하는 버즈 빅(Bird's Beak)이 발생하여 약 0.25㎛ 이하의 공정에는 적용의 한계가 있다.

이러한 LOCOS 공정의 문제점을 해결하기 위해 현재 0.25㎛ 이하의 미세 공정에서는 소자 분리막 형성 방법으로 STI 공정이 많이 사용되고 있다. 상기 STI 공정 적용시에는 LOCOS 공정의 단점인 버즈 빅은 발생하지 않으므로 반도체 소자의 스케일링(scaling)에 유리하고 절연 특성이 양호하다는 장점이 있다.

특히 STI 공정은 LOCOS 공정에서 문제가 되는 펀치쓰루(punchthrough) 현상과 소자분리막의 두께 감소 등의 문제점이 유발되지 않는다는 장점이 있다.

도 1a 내지 도 1e는 종래 기술에 의한 셀로우 트렌치 소자분리막의 제조방법을 설명하기 위한 반도체 소자의 단면도이다.

첨부된 도 1a에 도시된 바와 같이, 반도체기판(10) 상부에 패드 산화막(11)을 형성한 후 실리콘질화막(12) 및 실리콘산화막(13)을 증착한다. 이후 반도체 소자의 활성 영역(active region)과 필드 영역(field region)을 정의하기 위한 감광막(14)을 패터닝한다.

첨부된 도 1b에 도시된 바와 같이, 식각 공정을 진행하여 실리콘산화막(13), 실리콘질화막(12), 패드 산화막(11) 및 반도체 기판(10)을 소정 깊이로 식각하여 트렌치(T)를 형성한다.

첨부된 도 1c에 도시된 바와 같이, 열산화(thermal oxidation) 공정을 진행하여 트렌치(T) 내측면에 라이너 산화막(15)을 형성한다. 이때, 라이너 산화막(15)은 후속 공정에서 트렌치에 갭필(gap fill)되는 절연막과 반도체 기판(10) 사이의 접착성을 향상시키는 역할을 한다.

첨부된 도 1d에 도시된 바와 같이, 갭필 절연막(16)을 증착하여 트렌치(T)를 완전히 매립한다.

첨부된 도 1e에 도시된 바와 같이, 상기 실리콘질화막(12)을 연마 정지막으로 사용한 CMP 공정을 수행한다. 이후 뜨거운 인산(hot phosphoric acid) 용액으로 상기 실리콘질화막(12)을 제거하고나서 세정 공정으로 패드 산화막(11)을 제거하여 종래 기술에 의한 셀로우 트렌치 소자분리막의 제조 공정을 완료한다.

그러나 반도체 소자의 크기가 작아짐에 따라 STI 영역의 선폭도 함께 줄어들어서 딥 트렌치(Deep Trench) 구현에 어려움이 있으며, 후속되는 캡필 절연막 증착 공정에서도 보이드(void)가 발생하는 문제점이 있다.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 라이너 산화막 형성 후 식각공정을 진행함으로써 딥 트렌치를 구현하고 라이너 질화막을 사용함으로써 갭필 특성을 향상시켜 보이드 발생을 방지할 수 있는 셀로우 트렌치 소자분리막의 제조방법을 제공함에 그 목적이 있다.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 셀로우 트렌치 소자분리막의 제조방법은 반도체 기판 상부에 패드 산화막을 형성한 후 실리콘질화막, 실리콘산화막을 순차로 증착하고나서 반도체 소자의 활성 영역과 필드 영역을 정의하기 위한 감광막을 패터닝하는 제1 단계; 식각 공정을 진행하여 상기 실리콘산화막, 실리콘질화막, 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 제2 단계; 열산화 공정을 진행하여 트렌치 내부의 반도체 기판의 표면에 라이너 산화막을 형성하는 제3 단계; 상기 라이너 산화막을 하드 마스크로 사용하여 반도체 기판을 식각하여 딥 트렌치를 형성하는 제4 단계; 불산 용액과 인산 용액으로 상기 실리콘산화막, 패드 산화막 및 실리콘질화막을 제거하는 제5 단계; 라이너 질화막 및 갭필 절연막을 증착하여 상기 딥 트렌치를 매립하는 제6 단계; 그리고 상기 라이너 질화막을 연마 정지막으로 하여 CMP 공정을 진행하고나서 인산 용액으로 활성영역에 존재하는 라이너 질화막을 제거하는 제7 단계;를 포함하여 이루어진 것을 특징으로 한다.

또한, 제6 단계는 화학기상 증착 방식에 의하여 라이너 질화막을 증착하는 것을 특징으로 한다.

또한, 제6 단계는 고밀도 플라즈마 공정으로 증착한 USG막을 갭필 절연막으로 하는 것을 특징으로 한다.

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 셀로우 트렌치 소자분리막의 제조방법에 의하면 라이너 산화막 형성 후 식각공정을 진행함으로써 딥 트렌치를 구현하고 라이너 질화막을 사용함으로써 갭필 특성을 향상시켜 보이드 발생을 방지할 수 있는 효과가 있다.

본 발명의 일실시예에 따른 셀로우 트렌치 소자분리막의 제조방법은 제1 단계 내지 제7 단계를 포함하여 이루어져 있다.

상기 제1 단계는 반도체 기판 상부에 패드 산화막을 형성한 후 실리콘질화막, 실리콘산화막을 순차로 증착하고나서 반도체 소자의 활성 영역과 필드 영역을 정의하기 위한 감광막을 패터닝하는 단계이다.

상기 제2 단계는 식각 공정을 진행하여 상기 실리콘산화막, 실리콘질화막, 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계이다.

상기 제3 단계는 열산화 공정을 진행하여 트렌치 내부의 반도체 기판의 표면에 라이너 산화막을 형성하는 단계이다.

상기 제4 단계는 상기 라이너 산화막을 하드 마스크로 사용하여 반도체 기판을 식각하여 딥 트렌치를 형성하는 단계이다.

상기 제5 단계는 불산 용액과 인산 용액으로 상기 실리콘산화막, 패드 산화막 및 실리콘질화막을 제거하는 단계이다.

상기 제6 단계는 라이너 질화막 및 갭필 절연막을 증착하여 상기 딥 트렌치를 매립하는 단계이다.

상기 제7 단계는 상기 라이너 질화막을 연마 정지막으로 하여 CMP 공정을 진행하고나서 인산 용액으로 활성영역에 존재하는 라이너 질화막을 제거하는 단계이다.

본 발명의 다른 일실시예에 따른 셀로우 트렌치 소자분리막의 제조방법에서, 상기 제6 단계는 화학기상 증착 방식에 의하여 라이너 질화막을 증착하는 것이 바람직하다.

본 발명의 또 다른 일실시예에 따른 셀로우 트렌치 소자분리막의 제조방법에서, 제6 단계는 고밀도 플라즈마 공정으로 증착한 USG막을 갭필 절연막으로 사용하는 것이 바람직하다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 소자의 셀로우 트렌치 분리막 형성 방법을 설명하기 위한 반도체 소자의 단면도이다.

도 2a를 참조하면, 소자간 분리를 위한 트렌치를 형성하고자 하는 반도체 기판(10) 상에 패드 산화막(11)을 형성하며, 상기 패드 산화막(11) 상에 실리콘질화막(12) 및 실리콘산화막(13)을 적층한다. 이후 포토리쏘그래피 공정을 진행하여 감광막(14)을 패터닝한다.

여기서, 패드 산화막(11)은 열산화막으로 900~1000℃ 온도 사이에서 형성하고, 그 두께는 40∼50Å으로 형성하며, 실리콘질화막(12)은 LPCVD(low pressure chemical vapor deposition) 기법을 이용하여 1000∼1200Å의 두께로 형성하며, 실리콘산화막(13)은 TEOS(tetra-ethyl-ortho-silicate)막을 1000∼1200Å의 두께로 형성한 후 1000℃ 온도에서 어닐링하는 것이 바람직하다.

도 2b를 참조하면, 상기 감광막(14)을 식각 마스크로 하여 상기 실리콘산화막(13), 실리콘질화막(12), 패드 산화막(11)을 반도체 기판(10)이 노출될 때까지 선택적으로 건식 식각하며, 이후 반도체 기판(10)의 노출 부분을 소정 두께로 건식 식각하여 트렌치(T)를 형성한다.

도 2c를 참조하면, 라이너 산화(Liner Oxidation) 공정, 즉 열공정을 통해 트렌치(T)의 표면에 실리콘산화막을 성장시켜 라이너 산화막(15)을 형성한다. 이러 한 산화공정 중 반도체 기판의 일부가 반응을 일으켜 트렌치의 상부에 형성되는 라이너 산화막은 두껍게 형성된다. 반면에 트렌치의 하부에 형성되는 라이너 산화막은 얇게 형성된다. 이것은 비등방성 반응에 의해 실리콘 표면이 산화되는 공정이므로 트렌치 상부의 가장자리 부분은 측면으로 넓게 산화되고, 깊이 방향으로 갈수록 얇게 산화되기 때문이다.

도 2d를 참조하면, 상기 라이너 산화막(15)을 하드 마스크(hard mask)로 사용하여 추가적으로 반도체 기판(10)을 건식 식각하여 딥 트렌치(deep trench)를 형성한다. 이 과정에서 트렌치의 측면에 형성된 라이너 산화막(15)은 측면 방향으로의 식각을 최소화하여 폭이 좁고 깊은 트렌치의 형성이 가능한 것이다.

도 2e 내지 도 2f를 참조하면, 완충된 불산용액 또는 인산용액 등으로 상기 실리콘산화막(13), 패드 산화막(11) 및 실리콘질화막(12)을 제거한다. 그리고나서 열 화학증착법(thermal CVD) 방식으로 라이너 질화막(17)을 증착한 후 갭필 절연막(16)을 증착하여 상기 딥 트렌치를 매립한다.

여기서 상기 라이너 질화막(17)은 화학기상 증착 방식에 의하여 증착하고, 상기 갭필 절연막(16)은 고밀도 플라즈마(high density plasma) 공정으로 증착한 USG(undoped silicate glass)막을 사용하는 것이 바람직하다.

도 2g를 참조하면, 상기 라이너 질화막(17)을 연마 정지막(stopping layer)으로 하여 CMP 공정을 진행한다. 이후 뜨거운 인산 용액(hot phosphoric acid)으로 활성영역에 존재하는 라이너 질화막(17a)을 제거한다. 여기서 필드영역에 잔존하는 라이너 질화막(17b)은 압축 스트레스 감소(compressive stress reduction) 효과가 있으므로 반도체 소자의 누설전류(leakage current) 특성 개선에 효과적이다.

본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.

도 1a 내지 도 1e는 종래 기술에 의한 셀로우 트렌치 소자분리막의 제조방법을 설명하기 위한 반도체 소자의 단면도,

도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 소자의 셀로우 트렌치 분리막 형성 방법을 설명하기 위한 반도체 소자의 단면도.

*도면의 주요부분에 대한 부호의 설명*

10 : 반도체 기판 11 : 패드 산화막

12 : 실리콘질화막 13 : 실리콘산화막

14 : 감광막 15 : 라이너 산화막

16 : 갭필 절연막 17 : 라이너 질화막

Claims (3)

1. 반도체 기판 상부에 패드 산화막을 형성한 후 실리콘질화막, 실리콘산화막을 순차로 증착하고나서 반도체 소자의 활성 영역과 필드 영역을 정의하기 위한 감광막을 패터닝하는 제1 단계; 식각 공정을 진행하여 상기 실리콘산화막, 실리콘질화막, 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 제2 단계; 열산화 공정을 진행하여 트렌치 내부의 반도체 기판의 표면에 라이너 산화막을 형성하는 제3 단계; 상기 라이너 산화막을 하드 마스크로 사용하여 반도체 기판을 식각하여 딥 트렌치를 형성하는 제4 단계; 불산 용액과 인산 용액으로 상기 실리콘산화막, 패드 산화막 및 실리콘질화막을 제거하는 제5 단계; 화학기상 증착 방식에 의한 라이너 질화막 및 고밀도 플라즈마 공정으로 USG막을 증착하여 상기 딥 트렌치를 매립하는 제6 단계; 그리고 상기 라이너 질화막을 연마 정지막으로 하여 CMP 공정을 진행하고나서 인산 용액으로 활성영역에 존재하는 라이너 질화막을 제거하는 제7 단계;를 포함하여 이루어진 것을 특징으로 하는 셀로우 트렌치 소자분리막의 제조방법.
2. 삭제
3. 삭제

Images