JP4416527B2 - 半導体装置の製造方法 - Google Patents

Description

この発明は、半導体装置の製造方法に関し、特に、素子分離領域を有する半導体装置の製造方法に関する。

従来、バイポーラトランジスタなどの半導体装置の素子分離技術として、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法で形成したフィールド酸化膜による素子分離に加えて、基板中の高濃度不純物層を分離するための深い溝を形成する方法が知られている。このようなＬＯＣＯＳ法により形成したフィールド酸化膜では、表面の平坦性が悪いとともに、バーズビークに起因する素子分離領域の面積の増大によりさらなる微細化を図るのが困難であるという不都合がある。

そこで、近年、ＬＯＣＯＳ法に代えて、平坦性に優れ、かつ、より微細化が可能なＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いた素子分離技術が提案されている（たとえば、特許文献１参照）。

図１７〜図２７は、従来のＳＴＩ法による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。図１７〜図２７を参照して、以下に、従来の半導体装置の製造プロセスについて説明する。

まず、図１７に示すように、Ｐ型シリコン基板１０１の主表面に、Ｎ^＋型埋め込み層１０２を形成する。Ｎ^＋型埋め込み層１０２上に、Ｎ型エピタキシャルシリコン層１０３を形成する。Ｎ型エピタキシャルシリコン層１０３上に、熱酸化法を用いてシリコン酸化膜（ＳｉＯ_２膜）１０４を形成する。シリコン酸化膜１０４上に、後述するＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程でのストッパ膜となるＳｉ_３Ｎ_４膜１０５を形成する。そして、Ｓｉ_３Ｎ_４膜１０５上の所定領域に、レジスト膜１０６を形成する。

この後、レジスト膜１０６をマスクとして、Ｓｉ_３Ｎ_４膜１０５およびシリコン酸化膜１０４をドライエッチングによってエッチングした後、エピタキシャルシリコン層１０３の一部をエッチングすることによって、図１８に示すような、素子形成領域１５０を囲むように、浅い溝（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ）１２０を形成する。この後、レジスト膜１０６を除去する。

次に、図１９に示すように、全面に、高密度プラズマＣＶＤ法（ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法）を用いて、埋め込み特性に優れたＨＤＰ−ＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１０７を形成する。この後、Ｓｉ_３Ｎ_４膜１０５をストッパ膜として、ＣＭＰ法を用いて、ＨＤＰ−ＮＳＧ膜１０７の余分な堆積部分を研磨により除去することによって、図２０に示されるような、浅い溝１２０内に埋め込まれた平坦な上面を有するＨＤＰ−ＮＳＧ膜１０７が形成される。

次に、図２１に示すように、ＨＤＰ−ＮＳＧ膜１０７上およびＳｉ_３Ｎ_４膜１０５上に、後述するＣＭＰ工程でのストッパ膜となるＳｉ_３Ｎ_４膜１０８を形成する。そして、Ｓｉ_３Ｎ_４膜１０８上に、ＣＶＤ法を用いて、シリコン酸化膜（ＳｉＯ_２膜）１０９を形成する。シリコン酸化膜１０９上の所定領域に、レジスト膜１１０を形成する。

次に、図２２に示すように、レジスト膜１１０をマスクとして、シリコン酸化膜１０９、Ｓｉ_３Ｎ_４膜１０８およびＨＤＰ−ＮＳＧ膜１０７をエッチングすることによって、パターニングする。この後、レジスト膜１１０を除去することによって、図２３に示されるような形状が得られる。

次に、図２４に示すように、シリコン酸化膜１０９をハードマスクとして、Ｎ型エピタキシャルシリコン層１０３、Ｎ^＋型埋め込み層１０２およびＰ型シリコン基板１０１をエッチングすることによって、Ｎ^＋型埋め込み層１０２を分離するための深い溝１３０を形成する。この後、シリコン酸化膜１０９を除去することによって、図２５に示されるような形状が得られる。

次に、図２６に示すように、深い溝１３０を埋め込むとともに、Ｓｉ_３Ｎ_４膜１０８上に延びるように、ＣＶＤ法を用いてシリコン酸化膜（ＳｉＯ_２膜）１１１を形成する。この後、Ｓｉ_３Ｎ_４膜１０８をストッパ膜として、ＣＭＰ法を用いて、シリコン酸化膜１１１の余分な堆積部分を研磨により除去した後、Ｓｉ_３Ｎ_４膜１０８、Ｓｉ_３Ｎ_４膜１０５およびシリコン酸化膜１０４を除去する。このシリコン酸化膜１０４の除去の際に、ＨＤＰ−ＮＳＧ膜１０７の表面も削られるので、最終的に、図２７に示されるような平坦な上面を有する素子分離領域が形成される。

上記のようにして、従来のバイポーラトランジスタ（半導体装置）に用いられる素子分離領域が形成される。その後、素子形成領域１５０にバイポーラトランジスタ（図示せず）が形成される。
特開平９−８１１９号公報

しかしながら、図１７〜図２７に示した従来の素子分離領域を含む半導体装置の製造方法では、浅い溝１２０に埋め込まれるＨＤＰ−ＮＳＧ膜１０７の余分な堆積部分および深い溝１３０に埋め込まれるシリコン酸化膜１１１の余分な堆積部分を、それぞれ別々のＣＭＰ工程で研磨することにより除去しているため、製造プロセスが複雑化するという問題点があった。また、各ＣＭＰ工程で、ストッパ膜となるＳｉ_３Ｎ_４膜１０５およびＳｉ_３Ｎ_４膜１０８を形成する必要があるため、これによっても、製造プロセスが複雑化するという問題点があった。また、ＣＭＰ工程は、製造単価が高いため、２回のＣＭＰ工程によって、製造コストが上昇するという問題点もあった。

この発明は上記のような課題を解決するためになされたものであり、この発明の１つの目的は、研磨工程の回数を減少させることによって、製造プロセスを簡略化するとともに製造コストを低減することが可能な半導体装置の製造方法を提供することである。

この発明のもう１つの目的は、上記の半導体装置の製造方法において、研磨工程の回数を減少させた場合にも、深い溝の形成の際のエッチング時に、エッチング不良が発生するのを抑制することである。

課題を解決するための手段および発明の効果

この発明の一の局面による半導体装置の製造方法は、半導体基板の素子分離領域に、第１の溝を形成する工程と、第１の溝内を埋め込むように、絶縁膜からなる第１の膜を形成する工程と、第１の溝内に、第１の溝よりも深さの大きい第２の溝を形成する工程と、第２の溝内に埋め込み膜を形成する工程と、第１の膜の余分な堆積部分および埋め込み膜の余分な堆積部分を実質的に同時に研磨する工程とを備えている。

この一の局面による半導体装置の製造方法では、上記のように、第１の溝内を埋め込むように絶縁膜からなる第１の膜を形成するとともに、第２の溝内に埋め込み膜を形成した後、第１の膜の余分な堆積部分および埋め込み膜の余分な堆積部分を実質的に同時に研磨することによって、第１の膜の余分な堆積部分と埋め込み膜の余分な堆積部分とを別々の工程で研磨する場合に比べて、製造プロセスを簡略化することができる。また、研磨工程が１回でよいので、その分、製造コストを低減することができる。

上記一の局面による半導体装置の製造方法において、好ましくは、第１の膜上に、第１の膜よりも被覆性の良好な第２の膜を形成する工程をさらに備え、第２の溝を形成する工程は、第２の膜および第１の膜をマスクとして、半導体基板をエッチングすることによって、第１の溝内に、第１の溝よりも深さの大きい第２の溝を形成する工程を含む。このように構成すれば、第１の膜として被覆性の悪い膜を用いた場合にも、第２の膜により、第２の溝の形成の際のエッチング時に、第１の膜の半導体基板表面の段差部近傍の部分が削られて半導体基板の表面が露出するのを抑制することができる。これにより、第２の溝の形成の際のエッチング時に、第１の膜の段差部近傍の半導体基板の表面がエッチングされるのを抑制することができる。その結果、第２の溝の形成の際のエッチング時に、エッチング不良が発生するのを抑制することができる。

上記第２の膜を形成する工程を含む半導体装置の製造方法において、好ましくは、第２の膜は、ＨＴＯ膜である。このように構成すれば、容易に、被覆性の良好な膜を形成することができる。

上記第２の膜を形成する工程を含む半導体装置の製造方法において、好ましくは、第２の溝を形成する工程は、第２の膜上の所定領域にレジスト膜を形成した後、レジスト膜をマスクとして第２の膜および第１の膜をパターニングする工程と、レジスト膜を除去した後、パターニングされた第２の膜および第１の膜をマスクとして、半導体基板をエッチングすることによって、第１の溝内に、第１の溝よりも深さの大きい第２の溝を形成する工程とを含む。このように構成すれば、容易に、第２の膜および第１の膜をマスクとして、半導体基板をエッチングすることができる。

上記レジスト膜を除去した後、パターニングされた第２の膜および第１の膜をマスクとして半導体基板をエッチングする工程を含む半導体装置の製造方法において、好ましくは、第２の溝を形成する工程は、第２の膜を所定の厚み分残しながら、半導体基板をエッチングすることによって、第１の溝内に、第１の溝よりも深さの大きい第２の溝を形成する工程を含む。このように構成すれば、容易に、第２の溝の形成の際のエッチング時に、第１の膜の半導体基板表面の段差部近傍の部分が削られて半導体基板の表面が露出するのを抑制することができる。

上記第２の膜を形成する工程を含む半導体装置の製造方法において、好ましくは、第２の溝を形成する工程は、第２の膜上の所定領域にレジスト膜を形成した後、レジスト膜をマスクとして第２の膜および第１の膜をパターニングする工程と、レジスト膜、パターニングされた第２の膜および第１の膜をマスクとして、半導体基板をエッチングすることによって、第１の溝内に、第１の溝よりも深さの大きい第２の溝を形成する工程とを含む。このように形成すれば、半導体基板のエッチング時に第１の膜および第２の膜のみならず、レジスト膜もマスクにすることができるので、第２の膜の厚みを小さくすることができる。

上記第２の膜を形成する工程を含む半導体装置の製造方法において、好ましくは、第１の膜は、第２の膜よりも良好な埋め込み特性を有する。このように構成すれば、第１の膜により第１の溝を良好に埋め込むことができる。

上記一の局面による半導体装置の製造方法において、好ましくは、第１の膜を形成する工程は、高密度プラズマＣＶＤ法を用いて絶縁膜からなる第１の膜を形成する工程を含む。このように構成すれば、容易に、良好な埋め込み特性を有する第１の膜を形成することができる。

上記一の局面による半導体装置の製造方法において、好ましくは、第２の膜を形成する工程は、高密度プラズマＣＶＤ法以外の形成方法を用いて、第１の膜よりも良好な被覆性を有する第２の膜を形成する工程を含む。このように構成すれば、たとえば、減圧ＣＶＤ法や常圧ＣＶＤ法などの高密度プラズマＣＶＤ法以外の形成方法を用いて第２の膜を形成することによって、容易に、第１の膜よりも良好な被覆性を有する第２の膜を形成することができる。

上記一の局面による半導体装置の製造方法において、第２の溝内に埋め込み膜を形成する工程に先立って、第２の溝の内面に第１絶縁膜を形成する工程をさらに備えていてもよい。このように構成すれば、第２の溝に形成される埋め込み膜として、絶縁物以外の膜も用いることができる。

上記第１絶縁膜を形成する工程を含む半導体装置の製造方法において、第１絶縁膜を形成する工程は、ＣＶＤ法を用いて第１絶縁膜を形成する工程を含んでいてもよい。このように構成すれば、第１絶縁膜を熱酸化法により形成した場合と異なり、熱酸化に起因して第１開口部および第２開口部の形状が変化するという不都合が生じない。

なお、上記半導体装置の製造方法において、以下のように構成してもよい。

上記第２の膜を形成する工程を含む半導体装置の製造方法において、好ましくは、第２の膜は、３００ｎｍ以上５００ｎｍ以下の厚みを有する。このように構成すれば、３００ｎｍ以上の厚みを有する第２の膜により、半導体基板をエッチングする際に、第２の膜を所定の厚み分残すことができる。また、５００ｎｍ以下の厚みを有する第２の膜により、第２の膜および第１の膜のパターニングを容易に行うことができる。

上記第２の膜を形成する工程を含む半導体装置の製造方法において、第２の膜を形成する工程は、減圧ＣＶＤ法を用いてＨＴＯ膜を形成する工程を含んでいてもよい。

上記第１絶縁膜を形成する工程を含む半導体装置の製造方法において、第２の溝内に埋め込み膜を形成する工程は、第１絶縁膜が形成された第２の溝内に半導体膜を形成する工程を含むのが好ましい。このように第２の溝内に半導体膜を形成したとしても、第１絶縁膜により半導体基板と半導体膜とを絶縁することができる。

上記一の局面による半導体装置の製造方法において、第１の膜の余分な堆積部分および埋め込み膜の余分な堆積部分を実質的に同時に研磨する工程の後、素子分離領域を覆う第２絶縁膜を形成する工程をさらに備えるようにしてもよい。

上記一の局面による半導体装置の製造方法において、素子分離領域に囲まれた素子形成領域に半導体素子を形成する工程をさらに備えていてもよい。

以下、本発明を具体化した実施形態を図面に基づいて説明する。

図１〜図１０は、本発明の一実施形態による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。以下、図１〜図１０を参照して、本実施形態による素子分離領域を含む半導体装置の製造プロセスについて説明する。

まず、図１に示すように、Ｐ型シリコン基板１上に、Ｎ^＋型埋め込み層２を形成する。Ｎ^＋型埋め込み層２上に、Ｎ型エピタキシャルシリコン層３を形成する。なお、Ｐ型シリコン基板１、Ｎ^＋型埋め込み層２およびＮ型エピタキシャルシリコン層３は、本発明の「半導体基板」の一例である。そして、Ｎ型エピタキシャルシリコン層３上に、熱酸化法を用いてシリコン酸化膜（ＳｉＯ_２膜）４を約１０ｎｍの厚みで形成する。シリコン酸化膜４上に、ＣＭＰ工程におけるストッパ膜となるＳｉ_３Ｎ_４膜５を約１００ｎｍの厚みで形成する。そして、Ｓｉ_３Ｎ_４膜５上の所定領域に、レジスト膜６を形成する。

次に、図２に示すように、レジスト膜６をマスクとして、Ｓｉ_３Ｎ_４膜５およびシリコン酸化膜４をドライエッチングした後、さらに、エピタキシャルシリコン層３を約５００ｎｍの厚み分だけエッチングする。これにより、素子形成領域５０を囲むように、約５００ｎｍの深さを有する浅い溝２０が形成される。なお、浅い溝２０は、本発明の「第１の溝」の一例である。この後、レジスト膜６を除去する。

次に、図３に示すように、高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）を用いて、浅い溝２０が完全に埋まるように、約６００ｎｍの厚みで、ＨＤＰ−ＮＳＧ膜７を形成する。この状態では、ＨＤＰ−ＮＳＧ膜７の上面は、Ｎ型エピタキシャルシリコン層３の素子形成領域５０の上面よりも高い位置に位置している。

次に、本実施形態では、図４に示すように、ＨＤＰ−ＮＳＧ膜７上に、減圧ＣＶＤ法を用いて、約８００℃の温度条件下で、ＨＴＯ（Ｈｉｇｈ−Ｔｅｍｐａｒａｔｕｒｅ Ｏｘｉｄｅ）膜８を約３００ｎｍ以上約５００ｎｍ以下の厚みで形成する。このＨＴＯ膜８は、ＨＤＰ−ＮＳＧ膜７よりも段差の被覆性（ステップカバレッジ）に優れた膜である。その一方、ＨＤＰ−ＮＳＧ膜７は、ＨＴＯ膜８よりも埋め込み特性に優れている。このため、ＨＤＰ−ＮＳＧ膜７を用いることにより浅い溝２０を良好に埋め込むことが可能となる。なお、ＨＤＰ−ＮＳＧ膜７は、本発明の「第１の膜」の一例であり、ＨＴＯ膜８は、本発明の「第２の膜」の一例である。

なお、ＨＴＯ膜８を約３００ｎｍ以上で形成するのは、約３００ｎｍよりも小さい厚みになると、後述するエッチング不良の問題を解決できないからである。また、ＨＴＯ膜８を約５００ｎｍ以下の厚みで形成するのは、５００ｎｍよりも大きい厚みになると、ＨＴＯ膜８およびＨＤＰ−ＮＳＧ膜７をパターニングすることが困難になるからである。上記したＨＴＯ膜８の形成後、ＨＴＯ膜８上の所定領域に、レジスト膜９を形成する。

次に、図５に示すように、レジスト膜９をマスクとして、ＨＴＯ膜８およびＨＤＰ−ＮＳＧ膜７をドライエッチングすることによってパターニングする。この後、レジスト膜９を除去することによって、図６に示されるような形状が得られる。

そして、ＨＴＯ膜８およびＨＤＰ−ＮＳＧ膜７をハードマスクとして、Ｎ型エピタキシャルシリコン層３、Ｎ^＋型埋め込み層２およびＰ型シリコン基板１をドライエッチングすることによって、図７に示されるような、Ｎ^＋型埋め込み層２を分離するための深い溝３０が形成される。なお、この深い溝３０の形成時のエッチングによって、ＨＴＯ膜８の厚みが薄くなる。この深い溝３０は、Ｎ型エピタキシャルシリコン層３の上面から約６μｍの深さを有するように形成する。なお、この深い溝３０は、本発明の「第２の溝」の一例である。

ここで、ＨＴＯ膜８を形成しないで深い溝３０を形成する場合の不都合について、図６、図７および図１２を参照して説明する。図１２は、図７に示した深い溝３０の形成工程において、ＨＴＯ膜８を形成しないでＨＤＰ−ＮＳＧ膜７のみをハードマスクとしてエッチングを行った場合を示した断面図である。ＨＤＰ−ＮＳＧ膜７は、埋め込み性に優れ、かつ、成膜速度が速いため、浅い溝２０を埋め込む膜としては最適である。その一方、ＨＤＰ−ＮＳＧ膜７は、堆積とエッチバックとを繰り返すことによって形成されるため、その膜厚分布は、Ｎ型エピタキシャルシリコン層３の段差部上の部分７ａ（図７参照）が非常に薄くなるという不都合がある。このため、ＨＤＰ−ＮＳＧ膜７のみをハードマスクとして深い溝３０のエッチングを行うと、ＨＤＰ−ＮＳＧ膜７の部分７ａが削られてＮ型エピタキシャルシリコン層３が露出し、その結果、図１２に示すように、Ｎ型エピタキシャルシリコン層３の段差部においてスリット状のエッチング部３１が形成されてしまうという不都合が生じる。

このような不都合を防止するため、本実施形態では、ＨＤＰ−ＮＳＧ膜７上に、ＨＤＰ−ＮＳＧ膜７よりも段差の被覆性に優れるＨＴＯ膜８を形成するとともに、ＨＴＯ膜８およびＨＤＰ−ＮＳＧ膜７をハードマスクとして、深い溝３０のエッチングを行う。これにより、深い溝３０の形成時のエッチングの際に、図１２に示したようなスリット状のエッチング部３１が形成されることがない。また、本実施形態では、スリット状のエッチング部３１が確実に形成されないようにするため、上記したように、ＨＴＯ膜８を約３００ｎｍ以上の厚みで形成している。なお、深い溝３０の形成時のエッチングの際に、マスクとなるＨＴＯ膜８のＳｉに対するエッチング選択比を向上できる場合には、ＨＴＯ膜８を約３００ｎｍよりも小さい厚みで形成可能である。

図７に示した工程の後、本実施形態では、図８に示すように、深い溝３０の内面に、熱酸化法を用いて、シリコン酸化膜（ＳｉＯ_２膜）１０を形成する。なお、このシリコン酸化膜１０は、本発明の「第１絶縁膜」の一例である。

次に、図９に示すように、ＣＶＤ法を用いて、深い溝３０を埋め込むとともに、ＨＴＯ膜８を覆うように、約８００ｎｍの厚みでポリシリコン膜１１を形成する。なお、ポリシリコン膜１１は、本発明の「埋め込み膜」の一例である。ここで、ポリシリコン膜１１と、Ｎ型エピタキシャルシリコン層３、Ｎ^＋型埋め込み層２およびＰ型シリコン基板１との電気的絶縁は、シリコン酸化膜１０によって図られている。

最後に、本実施形態では、Ｓｉ_３Ｎ_４膜５をストッパ膜として、ＣＭＰ法を用いて、ポリシリコン膜１１、ＨＴＯ膜８およびＨＤＰ−ＮＳＧ膜７の余分な堆積部分を同時に研磨することにより除去する。その後、Ｓｉ_３Ｎ_４膜５を約１６０℃の燐酸によって除去するとともに、シリコン酸化膜４を希釈フッ酸（ＨＦ）によって除去する。このシリコン酸化膜４の除去の際に、ＨＤＰ−ＮＳＧ膜７の表面も削られるので、最終的に、図１０に示されるような平坦な上面を有する本実施形態による半導体装置の素子分離領域が形成される。

この後、図１１に示すように、素子分離領域を覆うように、ＳｉＯ_２膜からなる絶縁膜５１を形成する。そして、素子形成領域５０上に、ベース電極５２、ベース電極５２を覆うＳｉＯ_２膜からなる絶縁膜５３、および、エミッタ電極５４を形成することによって、バイポーラトランジスタが形成される。

本実施形態では、上記のように、浅い溝２０内を埋め込むようにＨＤＰ−ＮＳＧ膜７を形成するとともに、深い溝３０内にポリシリコン膜１１を形成した後、ＨＤＰ−ＮＳＧ膜７の余分な堆積部分およびポリシリコン膜１１の余分な堆積部分を１回のＣＭＰ工程によって同時に研磨することによって、浅い溝２０を埋め込む絶縁膜の余分な堆積部分と深い溝３０を埋め込む埋め込み膜の余分な堆積部分とを別々のＣＭＰ工程で研磨する場合に比べて、製造プロセスを簡略化することができる。また、高価なＣＭＰ工程を１回行うだけでよいので、その分、製造コストを低減することができる。

また、上記実施形態では、埋め込み性に優れるが被覆性が悪いＨＤＰ−ＮＳＧ膜７上に、ＨＤＰ−ＮＳＧ膜７よりも被覆性に優れるＨＴＯ膜８を形成するとともに、ＨＴＯ膜８およびＨＤＰ−ＮＳＧ膜７をハードマスクとして深い溝３０のエッチングを行うことによって、深い溝３０の形成の際のエッチング時に、Ｎ型エピタキシャルシリコン層３の段差部近傍のＨＤＰ−ＮＳＧ膜７の部分７ａが削られてスリット状のエッチング部３１が形成されるのを有効に抑制することができる。これにより、エッチング不良が発生するのを抑制することができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、浅い溝２０を埋め込むための絶縁膜として埋め込み特性に優れたＨＤＰ−ＮＳＧ膜を用いたが、本発明はこれに限らず、他の絶縁膜を用いてもよい。

また、上記実施形態では、浅い溝２０を埋め込むＨＤＰ−ＮＳＧ膜上に形成する段差の被覆性に優れた膜として、ＨＴＯ膜を用いたが、本発明はこれに限らず、被覆性がよく、かつ、深い溝のエッチング時のハードマスクとして機能する膜であれば、他の膜であってもよい。たとえば、ＬＰ−ＣＶＤ法（減圧ＣＶＤ法）、または、ＡＰ−ＣＶＤ法（常圧ＣＶＤ法）により形成されたＳｉＯ_２膜、ＴＥＯＳ膜またはＳｉ_３Ｎ_４膜であってもよいし、塗布法を用いて形成されたＳＯＧ膜であってもよい。

また、上記実施形態では、深い溝を埋め込む膜として、ポリシリコン膜を用いたが、本発明はこれに限らず、絶縁膜を用いてもよい。

また、上記実施形態では、図７に示した深い溝３０の形成の際に、レジスト膜９を除去した後ＨＴＯ膜および８ＨＤＰ−ＮＳＧ膜７をハードマスクとしてエッチングを行ったが、本発明はこれに限らず、レジスト膜９を除去せずに、レジスト膜９、ＨＴＯ膜８およびＨＤＰ−ＮＳＧ膜７をマスクとしてエッチングを行ってもよい。このようにすれば、ＨＴＯ膜８の厚みを小さくすることができる。

また、上記実施形態では、第２開口部を構成する深い溝３０の内面に、熱酸化法を用いてシリコン酸化膜（ＳｉＯ_２膜）１０を形成したが、本発明はこれに限らず、図１３〜図１６に示す変形例のように、深い溝３０の内面に、ＣＤＶ法を用いてシリコン酸化膜（ＳｉＯ_２膜）１０ａを形成するようにしてもよい。この変形例では、まず、図１３に示すように、深い溝３０の内面およびＨＴＯ膜８を覆うように、ＣＶＤ法を用いてシリコン酸化膜（ＳｉＯ_２膜）１０ａを形成する。そして、図１４に示すように、ＣＶＤ法を用いて、深い溝３０を埋め込むとともに、シリコン酸化膜１０ａを覆うように、約８００ｎｍの厚みでポリシリコン膜１１を形成する。その後、図１０および図１１に示したと同様の図１５および図１６に示した製造プロセスを経て、バイポーラトランジスタが形成される。上記変形例のように、ＣＶＤ法を用いて深い溝３０の内面にシリコン酸化膜（ＳｉＯ_２膜）１０ａを形成すれば、シリコン酸化膜（ＳｉＯ_２膜）１０ａを熱酸化法により形成した場合と異なり、熱酸化に起因して浅い溝（第１開口部）２０および深い溝（第２開口部）３０の形状が変化するという不都合が生じない。なお、このシリコン酸化膜１０ａは、本発明の「第１絶縁膜」の一例である。

本発明の一実施形態による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 図７に示した本実施形態による深い溝の形成工程においてＨＴＯ膜を形成しない場合の不都合を説明するための断面図である。 本発明の一実施形態の変形例による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態の変形例による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態の変形例による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態の変形例による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 従来の素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 従来の素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 従来の素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 従来の素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 従来の素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 従来の素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 従来の素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 従来の素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 従来の素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 従来の素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。 従来の素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。

符号の説明

１ Ｐ型シリコン基板（半導体基板）
２ Ｎ^＋型埋め込み層（半導体基板）
３ Ｎ型エピタキシャルシリコン層（半導体基板）
７ ＨＤＰ−ＮＳＧ膜（第１の膜）
８ ＨＴＯ膜（第２の膜）
１０、１０ａ シリコン酸化膜（第１絶縁膜）
１１ ポリシリコン膜（埋め込み膜）
２０ 浅い溝（第１の溝）
３０ 深い溝（第２の溝）
５０ 素子形成領域

Claims (9)

1. 半導体基板の素子分離領域に、上部に行くにしたがって溝幅が広くなる形状を有する第１の溝を形成する工程と、
   前記半導体基板の素子分離領域の上面を被覆するとともに、前記第１の溝内を埋め込むように、高密度プラズマＣＶＤ法を用いて絶縁膜からなる第１の膜を形成する工程と、
   前記第１の膜上に、前記第１の膜よりも被覆性の良好な第２の膜を形成する工程と、
   前記第２の膜および前記第１の膜をマスクとして、前記半導体基板をエッチングすることによって、前記第１の溝内に、前記第１の溝よりも深さの大きい第２の溝を形成する工程と、
   前記第２の溝内に埋め込み膜を形成する工程と、
   前記第１の膜の余分な堆積部分および前記埋め込み膜の余分な堆積部分を実質的に同時に研磨する工程とを備え、
   前記第２の膜を形成する工程では、前記素子分離領域と前記第１の溝とに起因して生じる前記第１の膜の段差部分を被覆して、前記第２の膜を形成することを特徴とした半導体装置の製造方法。
2. 前記第２の膜は、ＨＴＯ膜である、請求項１に記載の半導体装置の製造方法。
3. 前記第２の溝を形成する工程は、
   前記第２の膜上の所定領域にレジスト膜を形成した後、前記レジスト膜をマスクとして前記第２の膜および前記第１の膜をパターニングする工程と、
   前記レジスト膜を除去した後、前記パターニングされた前記第２の膜および前記第１の膜をマスクとして、前記半導体基板をエッチングすることによって、前記第１の溝内に、前記第１の溝よりも深さの大きい第２の溝を形成する工程とを含む、請求項１または２に記載の半導体装置の製造方法。
4. 前記第２の溝を形成する工程は、前記第２の膜を所定の厚み分残しながら、前記半導体基板をエッチングすることによって、前記第１の溝内に、前記第１の溝よりも深さの大きい第２の溝を形成する工程を含む、請求項３に記載の半導体装置の製造方法。
5. 前記第２の溝を形成する工程は、
   前記第２の膜上の所定領域にレジスト膜を形成した後、前記レジスト膜をマスクとして前記第２の膜および前記第１の膜をパターニングする工程と、
   前記レジスト膜、前記パターニングされた前記第２の膜および前記第１の膜をマスクとして、前記半導体基板をエッチングすることによって、前記第１の溝内に、前記第１の溝よりも深さの大きい第２の溝を形成する工程とを含む、請求項１または２に記載の半導体装置の製造方法。
6. 前記第１の膜は、前記第２の膜よりも良好な埋め込み特性を有する、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
7. 前記第２の膜を形成する工程は、
   高密度プラズマＣＶＤ法以外の形成方法を用いて、前記第１の膜よりも良好な被覆性を有する第２の膜を形成する工程を含む、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
8. 前記第２の溝内に埋め込み膜を形成する工程に先立って、前記第２の溝の内面に第１絶縁膜を形成する工程をさらに備える、請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
9. 前記第１絶縁膜を形成する工程は、ＣＶＤ法を用いて前記第１絶縁膜を形成する工程を含む、請求項８に記載の半導体装置の製造方法。

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