JP4349421B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。
この種の従来技術としては、例えば特許文献１、２や非特許文献１に開示された方法がある。これらの文献に開示された方法はＳＢＳＩ法と呼ばれ、バルク基板上に部分的にＳＯＩ構造を形成する方法である。ＳＢＳＩ法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。次に、空洞部の内部に面するＳｉ基板の上面及びＳｉ層の下面を熱酸化することにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2膜（以下、ＢＯＸ層ともいう。）を形成する。そして、Ｓｉ基板上にＣＶＤ法でＳｉＯ2等を成膜し、これをＣＭＰで平坦化し、さらに、希フッ酸（ＨＦ）溶液等でエッチングすることで、ＢＯＸ層上のＳｉ層（以下、ＳＯＩ層ともいう。）表面を露出させる。
特開２００５−３５４０２４号公報 特開２００６−１０８２０６号公報 特願２００５−３７４４７４号明細書（未公開） Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
ところで、特許文献２には、上記のＳＢＳＩ法を用いて、ＢＵＬＫ（バルク）素子とＳＯＩ素子とを同一基板に混載する方法が開示されている。また、未公開の自社先願であるが、ＢＵＬＫ素子とＳＯＩ素子とを同一基板に混載した半導体装置を製造する際に、素子分離層上に形成された多結晶構造のエピタキシャル成長膜を、後の工程でＣＭＰのストッパーとして用いる方法がある（特許文献３参照。）。これらの方法を用いて、ＳＯＩ素子とバルク素子とを同一基板に混載する半導体装置の製造方法は、以下の通りであった。
図１０（ａ）〜（ｄ）は、従来例に係る半導体装置の製造方法を示す断面図である。
図１０（ａ）では、ＬＯＣＯＳ法によって素子分離層１０７を形成した後、ＳＢＳＩ法によってＳＯＩ構造を形成する領域（以下、「ＳＢＳＩ領域」ともいう。）のＳｉＯ2膜１０３のみをウェットエッチングで除去し、そのＳｉ基板１０１表面を露出させる。
次に、図１０（ｂ）に示すように、Ｓｉ基板上の全面にＳｉＧｅ層１１１及びＳｉ層１１３をエピタキシャル成長法で順次成長させる（以下、ＳｉＧｅ層１１１とＳｉ層１１３とを合わせて、エピ膜ともいう。）。このとき、ＳＢＳＩ領域のＳｉ基板１０１上には単結晶構造のエピ膜１１５ａが形成され、バルク領域のＳｉＯ2膜１０３上及び素子分離層１０７上には多結晶構造（即ち、ポリ状）のエピ膜１１５ｂが形成される。
次に、特許文献１〜３等に記載されたＳＢＳＩ法にしたがって、支持体穴の形成工程、支持体（ＳｉＯ2膜）１２２の形成工程、ＳｉＧｅの選択エッチ工程、ＢＯＸ層の形成工程、穴（溝）を埋め込むためのＳｉＯ2膜のデポジション工程、ＳｉＯ2膜及び支持体１２２に対するＣＭＰ及びウェットエッチング工程等を行う。このようにして、図１０（ｃ）に示すように、ＳＢＳＩ領域のＳｉ基板１０１上に、ＳｉＯ2膜１３１及びＳｉ層１１３からなるＳＯＩ構造を完成させると共に、Ｓｉ層（即ち、ＳＯＩ層）１１３の表面を支持体１２２下から露出させる。
ＳＯＩ構造を完成させた後は、図１０（ｄ）に示すように、ＳＢＳＩ領域をレジストパターンＲ´で覆い、バルク領域に残されている支持体１２２をＢＨＦ等でウェットエッチングする。そして、ポリ状のエピ膜１１５ｂをプラズマエッチングして除去する。ここで、ポリシリコン（ｐｏｌｙ−Ｓｉ）はＳｉＯ2に対して高い選択比でエッチングされるので、エピ膜１１５ｂに対するドライエッチングを薄いＳｉＯ2膜１０３で止めることができる。以上の方法で、ＳＢＳＩ領域におけるＳＯＩ構造の形成及び、バルク領域上からのエピ膜１１５ｂの除去工程が完了する。そして、これ以降は、通常のＣＭＯＳ製造プロセスで、ＳＢＳＩ領域及びバルク領域のＳｉ基板１０１に例えばＣＭＯＳ等の素子をそれぞれ形成する。
このような製造方法において、本発明者は、図１０（ｂ）の工程で、バルク領域のエピ膜１１５ｂ中に微小な穴ｈ１が多数形成されていることを発見した。単結晶のＳｉ基板１０１上には単結晶のエピ膜１１５ａが、ＳｉＯ2膜１０３及び素子分離層１０７上にはポリ状のエピ膜１１５ｂがそれぞれ形成されるが、本発明者による発見及びその後の調査によれば、この微小な穴ｈ１はポリ状のエピ膜１１５ｂに多く形成され、単結晶のエピ膜１１５ａには形成されていないことが明らかとなった。この微小な穴ｈ１の大きさは、その直径が０．数μｍ程度であり、電子顕微鏡で見える程度である。ポリ状のエピ膜１１５ｂは粒の集まり（つまり、グレインの集合）であると考えられるが、この微小な穴ｈ１はエピ膜１１５ｂの形成過程で「粒が成長しなかった場所」なのか、それとも、後の洗浄などで「粒が剥れた場所」なのか、その発生メカニズムについては現時点の調査ではまだ特定できていない。
しかしながら、この微小な穴ｈ１がポリ状のエピ膜１１５ｂに残されていると、半導体装置の歩留まりや信頼性に悪影響を与えるおそれがあった。即ち、図１０（ｃ）において、バルク領域のエピ膜１１５ｂに微小な穴ｈ１が形成されていると、その後のＢＨＦ等を用いたエッチング工程や洗浄工程で、穴ｈ１の内部を埋めている支持体１２２や、その下のＳｉＯ2膜１０３が除去されてＳｉ基板１０１の表面が露出してしまう。そして、穴ｈ１の底面でＳｉ基板１０１表面が露出した状態で、図１０（ｄ）に示すように、エピ膜１１５ｂのプラズマエッチングを行うと、穴ｈ１を介してＳｉ基板１０１表面がエッチングされて、Ｓｉ基板１０１に穴ｈ２が形成されてしまう。このような穴ｈ２は、その後に形成されるバルク素子において、リーク電流の発生や、ゲート絶縁膜の破壊要因となるおそれがあった。
そこで、本発明は、本発明者による知見（即ち、課題の発見）に基づいてなされたものであって、バルク素子における不良発生を低減できるようにした半導体装置の製造方法、を提供することを目的の一つとする。
〔発明１〜３〕 上記目的を達成するために、発明１の半導体装置の製造方法は、ＳＯＩ領域とバルク領域とを同一の半導体基板に有する半導体装置の製造方法であって、バルク領域の前記半導体基板上に保護膜を形成すると共に、ＳＯＩ領域の前記半導体基板表面を前記保護膜下から露出させる工程と、バルク領域に前記保護膜を形成した後で、ＳＯＩ領域及びバルク領域の前記半導体基板上に第１半導体層と第２半導体層とを順次、エピタキシャル成長法で形成する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、ＳＯＩ領域の前記第１半導体層の側面を露出させる第１溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第１溝を介して前記第１半導体層をエッチングすることによって、ＳＯＩ領域の前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁膜を形成する工程と、を含むことを特徴とするものである。
発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記第２半導体層を形成する工程と、前記空洞部を形成する工程との間に、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第２溝を形成する工程と、前記第２半導体層を支持する支持体を少なくとも前記第２溝内に形成する工程と、をさらに含むことを特徴とするものである。
発明３の半導体装置の製造方法は、前記埋め込み絶縁膜を形成した後で、前記第１溝を埋め込むように前記半導体基板上の全面に絶縁層を堆積させる工程と、前記絶縁層に平坦化処理を施して、ＳＯＩ領域の前記第２半導体層上から前記絶縁層を除去する工程と、をさらに含むことを特徴とするものである。
ここで、「バルク領域」とは、その下地が半導体基板のみからなる領域、又は、半導体基板とその上に形成された半導体層のみからなる領域のことである。バルク領域の他に、本発明では、埋め込み絶縁膜上に半導体層が積層された構造をＳＯＩ構造といい、当該ＳＯＩ構造が形成される領域のことを「ＳＯＩ領域」ともいう。
発明１〜３の半導体装置の製造方法によれば、バルク領域において第１半導体層及び第２半導体層（以下、エピ膜ともいう。）に微小な穴が形成された場合であっても、その穴の直下に位置する半導体基板の表面を保護膜で保護することができる。従って、第２半導体層上から絶縁層や支持体等を除去する際に、穴の底面で半導体基板の表面が露出してしまうことを防ぐことができる。
これにより、バルク領域の半導体基板上からエピ膜を除去する際に、微小な穴を介して半導体基板の表面がエッチングされることを防ぐことができ、半導体基板に穴が形成されることを防ぐことができる。それゆえ、バルク領域の半導体基板に形成される素子（即ち、バルク素子）において、不良の発生（例えば、ゲート絶縁膜の破壊や、リーク電流等）を低減することができる。
〔発明４〕 発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置の製造方法において、前記保護膜はアモルファス構造又は多結晶構造の第３半導体層からなり、前記保護膜を形成する工程は、前記半導体基板上に絶縁膜を介して前記第３半導体層をＣＶＤ法で形成する工程と、前記第３半導体層と前記絶縁膜とを部分的にエッチングして、バルク領域の前記半導体基板上に前記第３半導体層を残すと共に、ＳＯＩ領域の前記半導体基板表面を露出させる工程と、を含むことを特徴とするものである。
ここで、本発明者の知見によれば、ＣＶＤ法で形成した半導体層上に、アモルファス構造又は多結晶構造のエピ膜を形成した場合、このエピ膜には微小な穴はほとんど形成されない。なお、ＣＶＤとは、ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎのことである。本発明でいうＣＶＤには、ＬＰ（ｌｏｗ ｐｒｅｓｓｕｒｅ）−ＣＶＤ、ＡＰ（ａｔｏｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ）−ＣＶＤ，Ｐ（ｐｌａｓｍａ）−ＣＶＤ等が含まれる。
このような方法によれば、バルク領域のエピ膜において微小な穴の形成を抑制することができる。また、このエピ膜に微小な穴が形成されたとしても、その穴の直下に位置する半導体基板の表面を保護膜で保護することができる。従って、第２半導体層上から絶縁層を除去する際に、穴の底面で半導体基板の表面が露出してしまうことを防ぐことができる。
〔発明５〕 発明５の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置の製造方法において、前記絶縁層はシリコン酸化膜であり、前記保護膜はシリコン窒化膜であることを特徴とするものである。ここで、希フッ酸溶液（例えば、バッファードフッ酸：ＢＨＦ）を用いたウェットエッチングでは、シリコン窒化（ＳｉＮ）膜に対して、シリコン酸化（ＳｉＯ2）膜を高い選択比でエッチングすることができる。
このような方法によれば、第２半導体層上からシリコン酸化膜を除去する際に、バルク領域の半導体基板表面をＳｉＮ膜で保護することができ、穴の底面で半導体基板表面が露出してしまうことを防ぐことができる。
〔発明６〕 発明６の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置の製造方法において、前記保護膜を形成する前に、ＳＯＩ領域とバルク領域との間の前記半導体基板に素子分離層をＬＯＣＯＳ法で形成する工程、をさらに含み、前記保護膜を形成する工程では、前記素子分離層の形成するためにＳＯＩ領域及びバルク領域の前記半導体基板上に形成された酸化防止膜を部分的にエッチングして、バルク領域の前記半導体基板上に前記酸化防止膜を前記保護膜として残すと共に、ＳＯＩ領域の前記半導体基板上から前記酸化防止膜を除去してその表面を露出させる、ことを特徴とするものである。ここで、ＬＯＣＯＳとは、ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎのことである。
このような方法によれば、ＬＯＣＯＳ法を利用してバルク領域の半導体基板表面を保護することができ、工程数の増加を抑制することができる。
〔発明７〕 発明７の半導体装置の製造方法は、ＳＯＩ領域とバルク領域とを同一の半導体基板に有する半導体装置の製造方法であって、ＳＯＩ領域及びバルク領域の前記半導体基板表面を露出させる工程と、ＳＯＩ領域及びバルク領域の前記半導体基板上に第１半導体層と第２半導体層とを順次、エピタキシャル成長法で形成する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、ＳＯＩ領域の前記第１半導体層の側面を露出させる第１溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第１溝を介して前記第１半導体層をエッチングすることによって、ＳＯＩ領域の前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁膜を形成する工程と、バルク領域の第２半導体層と前記第１半導体層とを順次、エッチングして除去し、バルク領域の前記半導体基板表面を露出させる工程と、を含むことを特徴とするものである。
このような方法によれば、バルク領域の半導体基板上に単結晶構造のエピ膜が形成されるので、微小な穴は形成されない。従って、バルク素子での不良発生を低減することができる。
〔発明８〕 発明８の半導体装置の製造方法は、発明７の半導体装置の製造方法において、前記バルク領域の前記半導体基板の表面と、ＳＯＩ領域の前記第２半導体層の表面とが断面視で同一の高さとなるように、前記第１半導体層を形成する前に予め、ＳＯＩ領域の前記半導体基板表面をエッチングしておく工程、をさらに含むことを特徴とするものである。このような方法によれば、ＳＯＩ領域の第２半導体層表面とバルク領域の半導体基板表面とが同一の高さに揃うので、半導体装置の平坦化に寄与することができる。
以下、本発明に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
（１）第１実施形態
図１〜図６は本発明の第１実施形態に係る半導体装置の製造方法を示す図である。詳しく説明すると、図１（ａ）、図３（ａ）〜図５（ａ）は第１実施形態に係る半導体装置の製造方法を示す平面図であり、図１（ｂ）、図３（ｂ）〜図５（ｂ）は、図１（ａ）、図３（ａ）〜図５（ａ）をＸ１−Ｘ´１線、Ｘ３−Ｘ´３線〜Ｘ５−Ｘ´５線でそれぞれ切断したときの断面図である。また、図２（ａ）〜（ｃ）は、Ｘ１−Ｘ´１断面における図１（ｃ）以降の製造方法を示す断面図であり、図６（ａ）〜（ｄ）はＸ５−Ｘ´５断面における図５（ｃ）以降の製造方法を示す断面図である。
まず始めに、図１（ａ）〜（ｂ）において、ＬＯＣＯＳ法によって、ＳＢＳＩ領域とバルク領域との間、ＳＢＳＩ領域間、及び、バルク領域間にある素子分離領域のシリコン（Ｓｉ）基板１に素子分離層７を形成する。即ち、Ｓｉ基板１の上方全面にシリコン酸化（ＳｉＯ2）膜３と、シリコン窒化（ＳｉＮ）膜５とを形成する。次に、フォトリソグラフィー及びエッチング技術によって、ＳｉＮ膜５とＳｉＯ2膜３とを部分的にエッチングして、素子分離領域のＳｉ基板１の表面を露出させる。そして、ＳＢＳＩ領域及びバルク領域のＳｉ基板１上をＳｉＮ膜５等で覆った状態で、Ｓｉ基板１に熱酸化処理を施す。これにより、素子分離領域のＳｉ基板１に素子分離層７を形成する。
なお、本実施の形態でいう「ＳＢＳＩ領域」とは、ＳＢＳＩ法が施される領域であって、ＳＯＩ領域（即ち、ＳＯＩ構造が形成される領域）と、支持体穴が形成される領域と、ＳｉＧｅ除去用の溝が形成される領域とを含む領域のことである。
次に、例えば、熱リン酸溶液を用いたウェットエッチングによって、ＳＢＳＩ領域及びバルク領域上からＳｉＮ膜５を除去する。そして、図２（ａ）に示すように、ＣＶＤ法によって、Ｓｉ基板１の上方全面にアモルファス構造又は多結晶構造のＳｉ層９を形成する。Ｓｉ層９の厚さは、例えば１００ｎｍ程度である。
次に、図２（ｂ）に示すように、フォトリソグラフィー技術によって、ＳＢＳＩ領域の上方を開口し、バルク領域の上方を覆うレジストパターンＲ１をＳｉ基板１上に形成する。そして、このレジストパターンＲ１をマスクにＳｉ層９をドライエッチングして除去する。このドライエッチング工程では、ＳｉＯ2に対して高い選択比でＳｉをエッチングできる。それゆえ、ＳＢＳＩ領域のＳｉＯ2膜３上でＳｉ層９のエッチングを止めることができる。次に、例えばＢＨＦ等を用いて、ＳｉＯ2膜３をウェットエッチングして除去し、ＳＢＳＩ領域のＳｉ基板１表面を露出させる。その後、レジストパターンＲ１を例えばアッシングして除去する。
次に、図２（ｃ）に示すように、Ｓｉ基板１上に単結晶構造のシリコンゲルマニウム（ＳｉＧｅ）層１１と単結晶構造のＳｉ層１３とを順次積層する。これらのＳｉＧｅ層１１及びＳｉ層１３は、例えばエピタキシャル成長法で連続して形成する（以下、ＳｉＧｅ層１１とＳｉ層１３とを合わせて、エピ膜ともいう。）。このとき、ＳＢＳＩ領域のＳｉ基板１上には単結晶構造のエピ膜１５ａが形成され、バルク領域のＳｉＯ2膜３上及び素子分離層７上には多結晶構造（即ち、ポリ状）のエピ膜１５ｂが形成される。また、ポリ状のエピ膜１５ｂには、図２（ｃ）に示すように、その成膜過程で微小な穴ｈ１が形成される可能性がある。
なお、本実施の形態では、ＳＢＳＩ領域において、Ｓｉ基板１表面とエピ膜１５ａとの間に単結晶構造のシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を配置しても良い。即ち、レジストパターンＲ１を除去した後で、Ｓｉ基板１上にＳｉ−ｂｕｆｆｅｒ層を形成し、その上にＳｉＧｅ層１１とＳｉ層１３とを順次積層しても良い。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層１１及びＳｉ層１３は、例えばエピタキシャル成長法で連続して形成する。これにより、ＳＢＳＩ領域のＳｉ基板１上には単結晶構造のＳｉ−ｂｕｆｆｅｒ層が形成され、バルク領域のＳｉＯ2膜３上及び素子分離層７上にはポリ状のＳｉ−ｂｕｆｆｅｒ層が形成される。このように、Ｓｉ基板１上にエピ膜１５ａを直接形成するのではなく、これらの間にＳｉ−ｂｕｆｆｅｒ層を介在させることで、エピ膜１５ａの膜質向上（例えば、結晶欠陥の低減など）を図ることができる。
次に、フォトリソグラフィー及びエッチング技術によって、ＳＢＳＩ領域のエピ膜１５ａを部分的にエッチングする。これにより、図３（ａ）及び（ｂ）に示すように、エピ膜１５ａを貫いてＳｉ基板１を底面とする支持体穴Ｈ１を形成する。なお、支持体穴Ｈ１を形成するエッチング工程では、図３（ｂ）に示すように、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
次に、支持体穴Ｈ１を埋め込むようにしてＳｉ基板１上の全面に支持体膜２１を形成する。支持体膜２１は例えばＳｉＯ2膜である。そして、フォトリソグラフィー及びエッチング技術によって、支持体膜２１及びエピ膜１５ａを順次、部分的にエッチングする。これにより、図４（ａ）及び（ｂ）に示すように、支持体膜２１から支持体２２を形成すると共に、ＳＯＩ領域のＳｉＧｅ層及びＳｉ層１３の各側面を露出させる溝Ｈ２を形成する。ここで、支持体穴Ｈ１及び溝Ｈ２によって平面視で囲まれた領域がＳＯＩ領域である。なお、溝Ｈ２を形成するエッチング工程では、ＳｉＧｅ層のエッチングを途中で止めてその一部をＳｉ基板１上に残してもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
次に、溝Ｈ２を介して例えばフッ硝酸溶液をＳｉ層１３及びＳｉＧｅ層の各側面に接触させて、ＳｉＧｅ層を選択的にエッチングして除去する。これにより、図４（ｂ）に示すように、Ｓｉ層１３とＳｉ基板１との間に空洞部２５を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ基板１やＳｉ層１３を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部２５の形成途中から、Ｓｉ層１３はその上面と側面とが支持体２２によって支えられることとなる。
次に、図５（ａ）及び（ｂ）に示すように、Ｓｉ基板１及びＳｉ層を熱酸化して、空洞部内にＳｉＯ2膜（即ち、ＢＯＸ層）３１を形成する。この熱酸化の工程では、Ｓｉ基板１の上面から空洞部内に向かってＳｉＯ2膜が成長すると共に、Ｓｉ層１３の下面から空洞部内に向かってＳｉＯ2膜が成長する。そして、これら上下方向から成長してくるＳｉＯ2膜は、空洞部内部の高さ方向の中心付近で密着して、ＢＯＸ層３１が形成される。
ＢＯＸ層３１を形成した後は、ＣＶＤなどの方法により、Ｓｉ基板１上の全面に絶縁層３３を形成して溝Ｈ２を埋め込む。絶縁層３３は、例えばＳｉＯ2膜である。次に、この絶縁層３３及びその下の支持体２２を例えばＣＭＰにより平坦化する。このとき、素子分離層７上に形成されているポリ状のエピ膜１５ｂがＣＭＰ処理のストッパーとして機能する。
続いて、例えばＢＨＦを用いて、絶縁層３３及び支持体２２をウェットエッチングして除去する。これにより、図６（ａ）に示すように、ＳＢＳＩ領域においてＳｉ層（即ち、ＳＯＩ層）１３の表面を露出させる。なお、このＢＨＦを用いたウェットエッチング工程では、バルク領域に残されていた絶縁膜及び支持体２２もエッチングされる。ここで、バルク領域のエピ膜１５ｂに微小な穴ｈ１が形成されている場合には、この穴ｈ１に埋め込まれていた支持体２２もＢＨＦによって取り除かれる。但し、この穴ｈ１の底面には、アモルファス構造又は多結晶構造のＳｉ層９が形成されているので、その下のＳｉＯ2膜３はエッチングされずに済む。
次に、図６（ｂ）に示すように、フォトリソグラフィー技術によって、少なくともＳＯＩ層１３の上方を覆い、バルク領域の上方を露出するレジストパターンＲ２をＳｉ基板１上に形成する。そして、このレジストパターンＲ２をマスクに、ポリ状のエピ膜１５ｂをドライエッチングして除去する。これにより、図６（ｃ）に示すように、ポリ状のエピ膜下からアモルファス構造又は多結晶構造のＳｉ層９が全面的に露出する。続いて、レジストパターンＲ２をマスクに、Ｓｉ層９をドライエッチングして除去する。
これにより、図６（ｄ）に示すように、Ｓｉ層下からＳｉＯ2膜３が露出する。このドライエッチング工程では、ＳｉＯ2膜に対して高い選択比でポリ状エピ膜やＳｉ層をエッチングすることができる。それゆえ、エピ膜及びＳｉ層を完全に除去する前に穴の底面でＳｉＯ2膜３が露出したとしても、ＳｉＯ2膜３から先へのエッチングを止めることができ、Ｓｉ基板１表面の露出を防止できる。その結果、バルク領域のＳｉ基板１表面において、穴が形成されてしまうことを防ぐことができる。
次に、例えばＢＨＦを用いて、ＳｉＯ2膜３をウェットエッチングして除去し、バルク領域のＳｉ基板１表面を露出させる。そして、レジストパターンＲ２を例えばアッシングして除去する。その後は、例えば通常のＣＭＯＳプロセスを用いて、ＳＯＩ層１３と、バルク領域のＳｉ基板１とにそれぞれＭＯＳトランジスタ等の素子を形成する。
このように、本発明の第１実施形態によれば、バルク領域においてポリ状のエピ膜１５ｂに微小な穴ｈ１が形成された場合でも、その穴ｈ１の直下に位置するＳｉ基板１の表面をＳｉ層９で保護することができる。従って、ＳＯＩ層１３上から絶縁層３３や支持体２２を除去する際に、穴ｈ１の底面でＳｉ基板１の表面が露出してしまうことを防ぐことができる。
これにより、バルク領域のＳｉ基板１上からエピ膜１５ｂを除去する際に、微小な穴ｈ１を介してＳｉ基板１の表面がエッチングされることを防ぐことができ、Ｓｉ基板１に穴が形成されることを防ぐことができる。それゆえ、バルク素子におけるゲート絶縁膜の破壊や、リーク電流の発生等を低減することができる。
また、エピタキシャル成長法は表面反応であり、エピ膜の膜質は下地膜の状態に強く影響される。この第１実施形態では、エピ膜１５ｂの下地がアモルファス構造、又は多結晶構造のＳｉ層９であるため、下地が絶縁膜の場合と比べて、微小な穴ｈ１が形成されにくい。
この第１実施形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層１１が本発明の「第１半導体層」に対応し、Ｓｉ層（ＳＯＩ層）１３が本発明の「第２半導体層」に対応している。また、ＳｉＯ2膜３が本発明の「絶縁膜」に対応し、アモルファス構造又は多結晶構造のＳｉ層９が本発明の「保護膜」に対応している。さらに、溝Ｈ２が本発明の「第１溝」に対応し、支持体穴Ｈ１が本発明の「第２溝」に対応している。さらに、ＳｉＯ2膜（ＢＯＸ層）３１が本発明の「埋め込み絶縁膜」に対応し、絶縁層３３が本発明の「絶縁層」に対応している。
なお、上記の第１実施形態では、本発明の「保護膜」として、アモルファス構造又は多結晶構造のＳｉ層９を使用する場合について説明したが、本発明の保護膜はこれに限られることはない。例えば、本発明の保護膜はＳｉＮ膜でも良い。
即ち、図７（ａ）において、ＬＯＣＯＳ法によって素子分離層７を形成し、熱リン酸溶液を用いたウェットエッチングによって、ＳＢＳＩ領域及びバルク領域上から酸化防止用のＳｉＮ膜５（例えば、図１（ａ）及び（ｂ）参照。）を除去した後で、ＣＶＤ法によって、Ｓｉ基板１の上方全面にＳｉＮ膜８を形成する。次に、７（ｂ）に示すように、フォトリソグラフィー及びエッチング技術によって、バルク領域のＳｉ基板１上にＳｉＮ膜８を残しつつ、ＳＢＳＩ領域のＳｉ基板１上からＳｉＮ膜８及びＳｉＯ2膜３を除去する。これにより、ＳＢＳＩ領域のＳｉ基板１表面が露出する。そして、図７（ｃ）に示すように、Ｓｉ基板１上の全面にエピ膜を形成する。単結晶構造のＳｉ基板１上には単結晶構造のエピ膜１５ａが形成され、ＳｉＮ膜８上又は素子分離層７上にはポリ状のエピ膜１５ｂが形成される。
このとき、エピ膜１５ｂには、図７（ｃ）に示すように、その成膜過程で微小な穴ｈ１が形成される可能性が高いが、下地にはＳｉＮ膜８が形成されている。従って、後の工程でＢＨＦ等を用いてウェットエッチングを行う際に、バルク領域でＳｉ基板１表面が露出してしまうことを防ぐことできる。その結果、バルク領域のＳｉ基板１上からポリ状のエピ膜１５ｂを除去する際に、微小な穴ｈ１に起因してＳｉ基板１に穴が形成されることを防ぐことができる。
（２）第２実施形態
上記の第１実施形態では、ＬＯＣＯＳ法で形成した酸化防止用のＳｉＮ膜５を除去した後で、バルク領域のＳｉ基板１上に保護膜としてポリ状のＳｉ層９又はＳｉＮ膜８を形成する場合について説明した。しかしながら、本発明では、酸化防止用のＳｉＮ膜５の一部を保護膜に転用することも可能である。第２実施形態では、この点について説明する。
図８（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。図８（ａ）〜（ｃ）において、第１実施形態で説明した図１〜図７と同一の構成及び機能を有する部分には同一の符号を付し、その詳細な説明は省略する。
図８（ａ）は、ＬＯＣＯＳ法によって素子分離層７を形成した後の状態を示している。図８（ａ）に示すように素子分離層７を形成した後、図８（ｂ）に示すように、フォトリソグラフィー技術によって、ＳＢＳＩ領域の上方を開口し、バルク領域の上方を覆うレジストパターンＲ３をＳｉ基板１上に形成する。そして、このレジストパターンＲ３をマスクにＳｉＮ膜５とＳｉＯ2膜３とをドライエッチングして除去する。これにより、ＳＢＳＩ領域のＳｉ基板１表面が露出すると共に、バルク領域では酸化防止用のＳｉＮ膜５がそのまま保護膜として残ることとなる。なお、ＳｉＯ2膜３の除去はドライエッチングに限られることはなく、例えばＢＨＦを用いたウェットエッチングで行っても良い。ＳＢＳＩ領域からＳｉＮ膜５及びＳｉＯ2膜３を除去した後で、レジストパターンＲ３を例えばアッシングして除去する。
これ以降の工程は、第１実施形態と同じである。即ち、図８（ｃ）に示すように、Ｓｉ基板１上の全面にエピ膜を形成する。単結晶構造のＳｉ基板１上には単結晶構造のエピ膜１５ａが形成され、ＳｉＮ膜５上、又は素子分離層７上にはポリ状のエピ膜１５ｂが形成される。
このとき、ポリ状のエピ膜には、図８（ｃ）に示すように、その成膜過程で微小な穴ｈ１が形成される可能性が高いが、下地には保護膜としてＳｉＮ膜５が残されている。従って、後の工程でＢＨＦ等を用いてウェットエッチングを行う際に、バルク領域でＳｉ基板１表面が露出してしまうことを防ぐことできる。
このように、本発明の第２実施形態に係る半導体装置の製造方法によれば、ＬＯＣＯＳ法を利用してバルク領域のＳｉ基板１表面を保護することができる。従って、第１実施形態と同様の効果を奏することができると共に、工程数の増加を抑制する（つまり、図２（ａ）に示したＳｉ層９の成膜工程や、図７（ａ）に示したＳｉＮ膜８の成膜工程を省く）ことができる。
この第２実施形態では、ＳｉＮ膜５が本発明の「酸化防止膜」及び「保護膜」の両方に対応している。その他の対応関係は第１実施形態と同じである。
なお、この第２実施形態に係る方法では、微小な穴ｈ１が、素子分離領域とバルク領域との境界付近（即ち、素子分離層７のバーズビークと呼ばれる部分）の真上に形成された場合は、その穴ｈ１の底面をＳｉＮ膜５で保護することができず、バーズビークがＢＨＦでエッチングされてしまう可能性がある。それゆえ、ＳｉＯ2膜３だけでなく、バーズビークも含めて保護したい場合は、工程数は増えてしまうが、上記の第１実施形態に係る方法を選択することが好ましい。「工程数を削減する」という効果と、「バーズビークも含めて保護する」という効果は、トレードオフの関係にある。
（３）第３実施形態
上記の第１、第２実施形態では、バルク領域を保護膜で覆うことによって、その下方への穴の形成を防止することについて説明した。しかしながら、本発明では保護膜を形成しなくても、バルク領域の基板表面に穴が形成されないようにすることが可能である。第３実施形態では、この点について説明する。
図９（ａ）〜（ｃ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。図９（ａ）〜（ｃ）において、第１実施形態で説明した図１〜図７と同一の構成及び機能を有する部分には同一の符号を付し、その詳細な説明は省略する。
図９（ａ）に示すように、この第３実施形態では、素子分離層７を形成した後で、酸化防止用のＳｉＮ膜５及びＳｉＯ2膜３（共に、図１（ａ）参照。）をエッチングして除去する。これにより、ＳＢＳＩ領域のＳｉ基板１表面と、バルク領域のＳｉ基板１表面とをそれぞれ完全に露出させる。
次に、Ｓｉ基板１の上方全面にエピ膜を形成する。ここでは、ＳＢＳＩ領域及びバルク領域の両領域で単結晶構造のＳｉ基板１表面が露出しているので、その上には単結晶構造のエピ膜１５ａが形成される。即ち、バルク領域のＳｉ基板１上にも単結晶構造のエピ膜１５ａが形成される。従って、バルク領域のエピ膜１５ａに微小な穴は形成されない。また、素子分離層７上にはポリ状のエピ膜１５ｂが形成される。
エピ膜１５ａ及び１５ｂを形成してから、絶縁層及び支持体２２を平坦化する工程までは、第１実施形態と同じである。
図９（ｂ）に示すように、ＳＢＳＩ法によって、ＳＯＩ領域のＳｉ基板１上にＳｉＯ2膜３１とＳｉ層１３とからなるＳＯＩ構造を形成し、次に、Ｓｉ基板１上の全面に絶縁層３３を形成して溝Ｈ２を埋め込む（例えば、図５（ａ）及び（ｂ）参照。）。そして、この絶縁層３３及びその下の支持体２２を例えばＣＭＰにより平坦化する。このとき、素子分離層７上に形成されているポリ状のエピ膜１５ｂがＣＭＰ処理のストッパーとして機能する。さらに、例えばＢＨＦを用いて、絶縁層３３及び支持体２２をウェットエッチングして除去する。これにより、ＳＢＳＩ領域においてＳｉ層（即ち、ＳＯＩ層）１３の表面を露出させる。
次に、図９（ｂ）に示すように、フォトリソグラフィー技術によって、少なくともＳＯＩ層１３の上方を覆い、バルク領域の上方を露出するレジストパターンＲ４をＳｉ基板１上に形成する。そして、このレジストパターンＲ４をマスクに、バルク領域のエピ膜１５ａをドライエッチングして除去する。これにより、図９（ｃ）に示すように、バルク領域のＳｉ基板１表面を露出させる。
このように、本発明の第３実施形態に係る半導体装置の製造方法によれば、バルク領域のＳｉ基板１上に単結晶構造のエピ膜１５ａが形成されるので、微小な穴は形成されない。従って、バルク素子におけるゲート絶縁膜の破壊や、リーク電流の発生等を低減することができる。第３実施形態と本発明との対応関係は第１実施形態と同じである。
なお、図９（ａ）〜（ｃ）に示した方法では、ＳＯＩ層１３表面と、バルク領域のＳｉ基板１表面との高さ方向の位置がずれてしまう。そこで、これら表面の高さがＳＯＩ構造の完成後に同一の高さとなるように、ＳＢＳＩ領域のＳｉ基板を予めエッチングしておいても良い。このエッチングは、エピ膜１５ａ及び１５ｂを形成する前に行う。このような方法によれば、ＳＯＩ層１３表面と、バルク領域のＳｉ基板１表面とを同一の高さに揃えることができるので、半導体装置の平坦化に寄与することができる。
第１実施形態に係る半導体装置の製造方法を示す図（その１）。 第１実施形態に係る半導体装置の製造方法を示す図（その２）。 第１実施形態に係る半導体装置の製造方法を示す図（その３）。 第１実施形態に係る半導体装置の製造方法を示す図（その４）。 第１実施形態に係る半導体装置の製造方法を示す図（その５）。 第１実施形態に係る半導体装置の製造方法を示す図（その６）。 第１実施形態に係る製造方法の他の例を示す図。 第２実施形態に係る半導体装置の製造方法を示す図。 第３実施形態に係る半導体装置の製造方法を示す図。 従来例に係る半導体装置の製造方法を示す図。
符号の説明
１ Ｓｉ基板、３ ＳｉＯ2膜、５、８ ＳｉＮ膜、７ 素子分離層、９ Ｓｉ層、１１ ＳｉＧｅ層、１３ Ｓｉ層（ＳＯＩ層）、１５ａ エピ膜（単結晶構造）、１５ｂ エピ膜（多結晶構造）、２１ 支持体膜、２２ 支持体、２５ 空洞部、３１ ＳｉＯ2膜（ＢＯＸ層）、３３ 絶縁層、ｈ１ 微小な穴、Ｈ１ 支持体穴、Ｈ２ 溝

Claims (7)

  1. ＳＯＩ領域とバルク領域とを同一の半導体基板に有する半導体装置の製造方法であって、
    バルク領域の前記半導体基板上に保護膜を形成すると共に、ＳＯＩ領域の前記半導体基板表面を前記保護膜下から露出させる工程と、
    バルク領域に前記保護膜を形成した後で、ＳＯＩ領域及びバルク領域の前記半導体基板上に第１半導体層と第２半導体層とを順次、エピタキシャル成長法で形成する工程と、
    前記第２半導体層と前記第１半導体層とを部分的にエッチングして、ＳＯＩ領域の前記第１半導体層の側面を露出させる第１溝を形成する工程と、
    前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第２溝を形成する工程と、
    前記第２半導体層を支持する支持体を少なくとも前記第２溝内に形成する工程と、
    前記支持体を形成した後で、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第１溝を介して前記第１半導体層をエッチングすることによって、ＳＯＩ領域の前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
    前記空洞部内に埋め込み絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記埋め込み絶縁膜を形成した後で、前記第１溝を埋め込むように前記半導体基板上の全面に絶縁層を堆積させる工程と、
    前記絶縁層に平坦化処理を施して、ＳＯＩ領域の前記第２半導体層上から前記絶縁層を除去する工程と、をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記保護膜はアモルファス構造又は多結晶構造の第３半導体層からなり、
    前記保護膜を形成する工程は、
    前記半導体基板上に絶縁膜を介して前記第３半導体層をＣＶＤ法で形成する工程と、
    前記第３半導体層と前記絶縁膜とを部分的にエッチングして、バルク領域の前記半導体基板上に前記第３半導体層を残すと共に、ＳＯＩ領域の前記半導体基板表面を露出させる工程と、を含むことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 前記絶縁層はシリコン酸化膜であり、前記保護膜はシリコン窒化膜であることを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記保護膜を形成する前に、ＳＯＩ領域とバルク領域との間の前記半導体基板に素子分離層をＬＯＣＯＳ法で形成する工程、をさらに含み、
    前記保護膜を形成する工程では、
    前記素子分離層の形成するためにＳＯＩ領域及びバルク領域の前記半導体基板上に形成された酸化防止膜を部分的にエッチングして、バルク領域の前記半導体基板上に前記酸化防止膜を前記保護膜として残すと共に、ＳＯＩ領域の前記半導体基板上から前記酸化防止膜を除去してその表面を露出させる、ことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  6. ＳＯＩ領域とバルク領域とを同一の半導体基板に有する半導体装置の製造方法であって、
    ＳＯＩ領域及びバルク領域の前記半導体基板表面を露出させる工程と、
    ＳＯＩ領域及びバルク領域の前記半導体基板上に第１半導体層と第２半導体層とを順次、エピタキシャル成長法で形成する工程と、
    前記第２半導体層と前記第１半導体層とを部分的にエッチングして、ＳＯＩ領域の前記 第１半導体層の側面を露出させる第１溝を形成する工程と、
    前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第２溝を形成する工程と、
    前記第２半導体層を支持する支持体を少なくとも前記第２溝内に形成する工程と、
    前記支持体を形成した後で、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第１溝を介して前記第１半導体層をエッチングすることによって、ＳＯＩ領域の前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
    前記空洞部内に埋め込み絶縁膜を形成する工程と、
    バルク領域の第２半導体層と前記第１半導体層とを順次、エッチングして除去し、バルク領域の前記半導体基板表面を露出させる工程と、を含むことを特徴とする半導体装置の製造方法。
  7. 前記バルク領域の前記半導体基板の表面と、ＳＯＩ領域の前記第２半導体層の表面とが断面視で同一の高さとなるように、前記第１半導体層を形成する前に予め、ＳＯＩ領域の前記半導体基板表面をエッチングしておく工程、をさらに含むことを特徴とする請求項６に記載の半導体装置の製造方法。
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