JP2004040007A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004040007A JP2004040007A JP2002198184A JP2002198184A JP2004040007A JP 2004040007 A JP2004040007 A JP 2004040007A JP 2002198184 A JP2002198184 A JP 2002198184A JP 2002198184 A JP2002198184 A JP 2002198184A JP 2004040007 A JP2004040007 A JP 2004040007A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- oxidation
- insulating
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】製造過程でのＳＯＩウエハの反りを抑制できる半導体装置の製造方法を提供する。
【解決手段】ＳＯＩウエハの半導体層３に形成したトレンチを充填する充填層８ａの表面を耐酸化層１３ａで被覆することで、第６の絶縁層１４ａを形成するＬＯＣＯＳ工程で、充填層８ａが酸化されることを防止して、ＳＯＩウエハの反りを抑制する。
【選択図】 図８
【解決手段】ＳＯＩウエハの半導体層３に形成したトレンチを充填する充填層８ａの表面を耐酸化層１３ａで被覆することで、第６の絶縁層１４ａを形成するＬＯＣＯＳ工程で、充填層８ａが酸化されることを防止して、ＳＯＩウエハの反りを抑制する。
【選択図】 図８
Description
【０００１】
【発明の属する技術分野】
この発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔａｒ）基板を用いて製造される誘電体分離型の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩ基板を用いた誘電体分離技術は、素子間を絶縁膜で分離するため、ｐｎ接合を用いた接合分離技術に比べ、狭い分離領域で高耐圧の素子間分離を実現できる技術である。
図２９から図４０は、従来の誘電体分離技術を用いてＳＯＩ基板に形成される半導体装置の製造方法で、工程順に示した要部工程断面図である。
【０００３】
支持基板１上に第１の絶縁層２を介して形成した半導体層３で構成されるＳＯＩ基板（ＳＯＩウエハ）にエッチングマスク層４ａ、４ｂを形成し、このエッチングマスク層４ａのトレンチ形成領域５を一般的なフォトリソグラフ法（フォトリソグラフィー）を用いて選択的に開口する（図２９）。
このエッチングマスク層４ａ、４ｂをマスクとしてトレンチ６を形成する。エッチングマスク層４ａ、４ｂには熱酸化法により形成された熱酸化膜が用いられる（図３０）。
【０００４】
つぎに、エッチングマスク層４ａ、４ｂをフッ化水素酸溶液を用いて除去し、素子間を分離する第２の絶縁層７ａ（このとき、ＳＯＩウエハの裏面に第２の絶縁層７ｂも同時に形成される）を形成し、さらに充填材をトレンチ６に充填した後（このとき、ＳＯＩウエハの裏面にも充填材が形成される）、トレンチ６内に充填材を残して、また、ＳＯＩウエハの裏面の充填材も残し、半導体層３上に形成された充填材を除去する。このとき、トレンチ６内に充填された充填材充填層８ａとなり、ＳＯＩウエハの裏面（支持基板１の表面）には残留した充填材は充填層８ｂとなる。（図３１）
つぎに、半導体層３上に形成された第２の絶縁層７ａをフォトリソグラフ法を用いて選択的に除去する（図３２）。
【０００５】
つぎに、前記トレンチ６により区画され第２の絶縁層７ａが除去された半導体層３のｐ型ＭＯＳＦＥＴ形成領域１０１、ｎ型ＭＯＳＦＥＴ形成領域１０２および高耐圧デバイス形成領域１０３にイオン注入法および熱拡散法により拡散層（ウエル領域、ベース領域、バッファ領域など）を形成する（図３３）。
つぎに、第５の絶縁層１１ａ、１１ａ’ １１ｂおよび耐酸化層１２ａ、１２ｂを形成する（図３４）。
【０００６】
つぎに、フォトリソグラフ法を用いてｐ型ＭＯＳＦＥＴ形成領域１０１、ｎ型１ＭＯＳＦＥＴ形成領域１０２および高耐圧デバイス領域１０３の活性領域に耐酸化層１２ａを残し、またＳＯＩウエハの裏面の耐酸化層１２ｂも残す（図３５）。
つぎに、この耐酸化層１２ａ、１２ｂをマスクとして選択的に第６の絶縁層１４ａ、１４ａ’ を形成する（図３６）。
【０００７】
つぎに、耐酸化層１２ａ、１２ｂおよび第５の絶縁層１１ａ、１１ｂを除去した後、第７の絶縁層１５ａ（同時にＳＯＩウエハの裏面に第７の絶縁層１５ｂも形成される）及びゲート電極１６ａ（同時にＳＯＩウエハの裏面にゲート電極１６ｂ（多結晶シリコン膜）も形成される）を形成し、高濃度拡散層を形成する（図３７）。
【０００８】
つぎに、層間絶縁膜１７を堆積する（図３８）。
つぎに、コンタクト孔を形成して金属電極１８を形成する（図３９）。
つぎに、最終保護膜１９を形成する工程を経て半導体チップとなる素子ユニットが多数内蔵されたＳＯＩウエハが出来上がる（図４０）。
【０００９】
【発明が解決しようとする課題】
図４１は、半導体装置の製造工程を示す図である。図４２は、図４１の各工程でのＳＯＩウエハの反り量を示す図である。ＳＯＩウエハは半導体層側が凸になるように反る。製造プロセス投入前（初期状態）のＳＯＩウエハの反り量は約６０μｍである。工程が進むにつれて反り量が大きくなっていく。工程Ｎｏ５のＬＯＣＯＳ形成工程（図３６の第６の絶縁層１４ａを形成する工程）で反り量は急激に大きくなり１８０μｍ程度となる。この反り量が２００μｍを超えると、ＳＯＩウエハを次工程へ搬送するための搬送治具にウエハを真空固定することが困難となり、ＳＯＩウエハが搬送治具から落下して、割れるという搬送トラブルが発生する。そのため、余裕を見て、ＳＯＩウエハの反り量の上限を１５０μｍに抑えて、搬送トラブルを確実に防止することが求められている。
【００１０】
ＳＯＩウエハは、支持基板１と絶縁層２および半導体層３で構成される。通常、支持基板１と半導体層３はシリコンであり、絶縁層２は酸化シリコンが用いられる。シリコンと酸化シリコンの熱膨張係数は２．６×１０−６、０．５×１０−６（／℃）であり５倍の差がある。このため熱処理を施すと支持基板１および半導体層３と第１の絶縁層２の間に応力が発生し、ＳＯＩウエハは製造工程に入る前の初期状態（工程Ｎｏ１）で、図４２に示すように半導体層３が凸の反りが発生している。この初期状態でのＳＯＩウエハの反りを抑制する方法としてＳＯＩウエハの裏面に酸化シリコン膜を形成する方法が特開平９−４５８８２号公報や特開平３−２５０６１７号公報などで開示されている。
【００１１】
しかし、ＳＯＩウエハの裏面に酸化シリコン膜を形成した場合でも、トレンチを形成し、このトレンチに充填される多結晶シリコンである充填層８ａの表面が、ＬＯＣＯＳ工程などで酸化されると、充填層８ａに体積膨張が生じて、前記のように、ＳＯＩウエハの反り量が１５０μｍを超える場合が生じる。また、図４３に示すように、多結晶シリコン内に、表面が露出する空洞があると、この空洞箇所での酸化により充填層８ａの体積膨張が大きくなり、図４２のＮｏ８のウエハのように反り量が４００μｍ程度と大きくなる場合もある。このトレンチの充填層８ａの酸化によるＳＯＩウエハの反りについて、その詳細な説明は後述することとする。
【００１２】
また、初期的に前記公報の対策が施されたＳＯＩウエハにおいて、従来のように熱酸化法によりエッチングマスク層４ａ、４ｂを形成すると、ＳＯＩウエハの裏面、すなわち支持基板１表面には既にシリコン酸化膜が形成されているため、ＳＯＩウエハの裏面の酸化はほとんど進行しない。このため、トレンチ６形成後にエッチングマスク層４ａ、４ｂを除去する際、ＳＯＩウエハの裏面（支持基板１表面）に形成されたエッチングマスク層４ｂと初期に形成された酸化シリコン膜を除去すると、その後の半導体装置の製造過程で生じるＳＯＩウエハの反りを防止することはできない。また、初期に形成された酸化シリコン膜をＳＯＩウエハの裏面に残したとしても、トレンチ６内に形成された充填層８ａがＬＯＣＯＳ工程で酸化されると、充填層８ａの体積膨張により、ＳＯＩウエハは反ってしまう。
【００１３】
ＳＯＩウエハを用いた誘電体分離型の半導体装置ではウエハの反りは第１の絶縁層２の膜厚にも依存するが、トレンチ６で形成される素子分離領域の有無にも影響される。
図４４は、ＳＯＩウエハを用いて製造した半導体装置の最終工程における反り量と第１の絶縁層２の膜厚との関係を示す図である。反り量はトレンチ６の有無に関わらず第１の絶縁層２の厚さに依存し、トレンチ６がある場合の反り量はない場合の反り量に比べ、およそ５０〜８０μｍ大きくなる。
【００１４】
詳細な調査を実施した結果、トレンチ６に起因する反り量の増大は構造的な要因に加えて、充填層８ａの充填材に用いる多結晶シリコンが図３６に示すＬＯＣＯＳ工程（熱酸化工程）で酸化されることにより反りが増大することが明らかとなった（図３６の第６の絶縁層１４ａ’の形成により反りが増大する）。
図４５は、多結晶シリコンの酸化量と反り量の関係を示す図である。酸化膜厚が厚くなるに従い反り量は増大し、０．６μｍの膜厚では酸化しない場合に比べ約３０μｍ反り量が増加する。また、反り量のばらつきはトレンチ６の形状や充填材８の埋込性および図３１に示す充填材８ａの表面層に形成される空洞（隙間）の大きさなどのばらつきに起因している。
【００１５】
図４６は、底部に比べ上部の開口幅が広いトレンチ６を第２の絶縁層７ａと充填層８ａで埋め込んだ直後の分離領域の上部断面図である。充填層８ａは第２の絶縁層７ａの両側の端面から成長し、トレンチ６の中央部分で接触することによりトレンチ６の内部を充填する。充填層８ａが接触した領域は成長した領域に比べて緻密性に劣るため、次の表面の充填層８ａの除去工程においても接触部でのエッチングは進行し、充填層８ａの窪みより大きくなる。
【００１６】
図４７に示す露出した接触部（イ部）は、第６の絶縁層１４を形成するＬＯＣＯＳ工程（酸化工程）で、図示しない半導体層（単結晶シリコン層）の成長領域に比べて、酸化が速く進む（図４８）。充填層８ａに対してクサビ状に酸化が進行するため、体積膨張により水平方向に応力が発生し反りを増大させる。
一方、トレンチ６の形状が、垂直あるいは上部に比べて底部の幅が広い場合、図４９に示すようにトレンチ６の形状に起因してトレンチ６中央部に空洞が発生する。この場合、次の除去工程では空洞部が開口するため（図５０）、通常よりさらに充填層８ａ内部まで酸化が進行する（図５１）。従ってより応力は大きくなりさらに反り量を増大させる。
【００１７】
このように、トレンチ６の形状バラツキや多結晶シリコンの埋込のばらつきによって、ＳＯＩウエハの反り量のばらつきが生じる。
この発明の目的は、前記の課題を解決して、製造過程でのＳＯＩウエハの反り量と反り量のばらつきを低減できる半導体装置の製造方法を提供することにである。
【００１８】
【課題を解決するための手段】
前記の目的を達成するために、支持基板上に第１の絶縁層を介して半導体層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔａｒ）基板の該半導体層表面から前記第一の絶縁層に到達する分離溝を形成する工程と、該分離溝の内壁に第二の絶縁層を形成する工程と、該第二の絶縁層で被覆された前記分離溝内を充填材で充填して充填層を形成する工程と、耐酸化層を前記半導体層上に選択的に形成する工程と、前記半導体層に前記耐酸化層の開口部に第三の絶縁層を形成する工程と、前記耐酸化層を除去し、前記半導体層の表面層に拡散層を形成する工程とを有する半導体装置の製造方法において、前記第三の絶縁層を形成する際に前記分離溝内に形成した前記充填層上に前記耐酸化層を形成する製造方法とする。
【００１９】
このように、多結晶シリコンなどで形成された充填層上に、窒化シリコンなどで形成した耐酸化層を形成することで、以降のＬＯＣＯＳ（選択酸化）工程で、充填層が酸化されることを防止する。酸化が防止されることで、充填層の体積膨張が防止され、ＳＯＩ基板の反り量を低減できる。
また、支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板の該半導体層表面から前記第一の絶縁層に到達する分離溝を形成する工程と、該分離溝の内壁に第二の絶縁層を形成する工程と、該第二の絶縁層で被覆された前記分離溝内を充填材で充填して充填層を形成する工程と、耐酸化層を前記半導体層上に選択的に形成する工程と、前記半導体層に前記耐酸化層の開口部に第三の絶縁層を形成する工程と、前記耐絶縁層を除去し、前記半導体層の表面層に拡散層を形成する工程とを有する半導体装置の製造方法において、前記第三の絶縁膜を形成する工程において、前記第三の絶縁膜を形成する際に前記分離溝内に形成した前記充填層上に前記耐酸化層を形成し、前記第三の絶縁膜の形成と同時に前記支持基板の裏面に第四の絶縁膜を形成する製造方法とする。
【００２０】
このように、ＳＯＩ基板の裏面の耐酸化層を除去することで、ＳＯＩ基板の裏面に充填層が酸化され、このＳＯＩ基板の裏面の充填層が体積膨張することで、半導体層側（ＳＯＩ基板の表面側）に凸に反っていたＳＯＩ基板の反り量を小さくできる。
また、支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板の該半導体層表面から前記第一の絶縁層に到達する分離溝を形成する第一の工程と、該分離溝の内壁に第二の絶縁層を形成する第２の工程と、前記第２の絶縁層で被覆された前記分離溝内を充填材で充填して充填層を形成する第３の工程と、前記半導体層の表面層に選択的に第一の拡散層を形成する第４の工程と、耐酸化層を前記半導体層上に前記第一の拡散層上に形成する第５の工程と、前記半導体層に前記耐酸化層の開口部に第三の絶縁層を形成する第５の工程と、前記耐絶縁層を除去し、前記半導体層の表面層に第二の拡散層を形成する第６の工程とを有する半導体装置の製造方法において、前記第３の工程と第４の工程の間に、前記充填層上に第四の絶縁層を形成する工程を有し、前記第５の工程において、前記第三の絶縁膜を形成する際に該第四の絶縁層上に耐酸化層を形成する製造方法とする。
【００２１】
このように、第四の絶縁膜を充填層上に形成することで、第４の工程で、充填層が酸化されることを防止して、ＳＯＩウエハの反り量と反り量のばらつきを小さくできる。
また、支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板の該半導体層表面から前記第一の絶縁層に到達する分離溝を形成する第１の工程と、該分離溝の内壁に第二の絶縁層を形成する第２の工程と、前記第二の絶縁層で被覆された前記分離溝内を充填材で充填して充填層を形成する第３の工程と、前記半導体層の表面層に選択的に第一の拡散層を形成する第４の工程と、耐酸化層を前記半導体層上に前記第一の拡散層上に形成する第５の工程と、前記半導体層に前記耐酸化層の開口部に第三の絶縁層を形成する第５の工程と、前記耐絶縁層を除去し、前記半導体層の表面層に第二の拡散層を形成する第６の工程とを有する半導体装置の製造方法において、前記第３の工程と第４の工程の間に、前記充填層上に第四の絶縁層を形成する工程を有し、前記第三の絶縁膜を形成する工程において、前記第三の絶縁膜を形成する際に該第四の絶縁層上に前記耐酸化層を形成し、前記第三の絶縁膜の形成と同時に前記支持基板の裏面に第五の絶縁膜を形成する製造方法する。
【００２２】
このように、ＳＯＩ基板の裏面に形成された第四の絶縁層と耐酸化層を共に除去することで、ＳＯＩ基板の裏面に形成された充填層が第５の工程で酸化されて、体積膨張し、ＳＯＩウエハの反り量を小さくできる。
また、前記充填層上に形成する耐酸化層と前記拡散層上に形成する耐酸化層を同時に形成することで、工数を低減できる。
【００２３】
また、前記充填層上に形成した耐酸化層の幅が充填層で充填された開口部の幅より大きくすることで、充填層の酸化を確実に防止して、ＳＯＩ基板の反り量と反り量のばらつきを小さくすることができる。
また、支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板の該半導体層表面から前記第一の絶縁層に到達する分離溝を形成する工程と、該分離溝の内壁に第二の絶縁層を形成する工程と、前記第二の絶縁層で被覆された前記分離溝内を充填材で充填して充填層を形成する工程と、耐酸化層を前記半導体層上に選択的に形成する工程と、前記半導体層に前記耐酸化層の開口部に第三の絶縁層を形成する工程と、前記耐酸化層を除去し、前記半導体層の表面層に拡散層を形成する工程とを有する半導体装置の製造方法において、前記第三の絶縁層を形成する工程において、前記第三の絶縁層の形成と同時に前記支持基板の裏面に第四の絶縁層を形成する製造方法とする。
【００２４】
このように、ＳＯＩ基板の裏面に形成された耐酸化層を除去し、第三の絶縁層を形成することで、ＳＯＩ基板の裏面に形成された充填層が酸化されて、体積膨張し、ＳＯＩ基板の反り量を小さくできる。
さらに、前記した工程を詳細に説明する。
支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板全面に第二の絶縁膜を形成し、該第二の絶縁膜を選択的に開口し前記半導体層表面から前記第一の絶縁層に達する分離溝を形成する工程と、
前記ＳＯＩ基板全面に第一の酸化膜を形成し、前記分離溝の内壁および前記支持基板の裏面に第一の酸化膜を形成する工程と、
前記ＳＯＩ基板全面に多結晶半導体膜を形成し、前記第一の酸化膜で被覆された分離溝内を充填し、前記支持基板の裏面の前記第一の酸化膜上に多結晶半導体膜を形成し、前記半導体層表面に形成された前記多結晶半導体膜を除去する工程と、
前記半導体層表面に形成された前記第一の酸化膜を選択的に除去し、前記分離溝で分離された分離領域表面層に拡散層を形成する工程と、
前記ＳＯＩ基板全面に耐酸化膜を形成する工程と、
前記半導体層上に形成された前記耐酸化膜を、前記分離溝に充填された多結晶半導体膜上は残し、前記分離領域表面上は選択的に除去する工程と、
熱酸化により前記半導体層表面に熱酸化膜を形成する工程と、
を有する製造方法とするとよい。
【００２５】
また、支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板全面に第二の絶縁膜を形成し、該第二の絶縁膜を選択的に開口し前記半導体層表面から前記第一の絶縁層に達する分離溝を形成する工程と、
前記ＳＯＩ基板全面に第一の酸化膜を形成し、前記分離溝の内壁および前記支持基板の裏面に第一の酸化膜を形成する工程と、
前記ＳＯＩ基板全面に多結晶半導体膜を形成し、前記第一の酸化膜で被覆された分離溝内を充填し、前記支持基板の裏面の前記第一の酸化膜上に多結晶半導体膜を形成し、前記半導体層表面に形成された前記多結晶半導体膜を除去する工程と、
前記ＳＯＩ基板全面に第二の酸化膜を形成する工程と、
前記半導体層上に形成された前記第二の酸化膜を、前記分離溝に充填された多結晶半導体膜上は残して除去する工程と、
前記半導体層表面に形成された前記第一の酸化膜を選択的に除去し、前記分離溝で分離された分離領域表面層に拡散層を形成する工程と、
前記ＳＯＩ基板全面に耐酸化膜を形成する工程と、
前記半導体層上に形成された前記耐酸化膜を、前記分離溝に充填された多結晶半導体膜の上部は残し、前記分離領域表面上は選択的に除去する工程と、
熱酸化により前記半導体層表面に熱酸化膜を形成する工程と、
を有する製造方法とするとよい。
【００２６】
また、前記分離溝を形成する工程の後に、前記支持基板の裏面に形成された第二の絶縁膜を除去する工程を有するとよい。
また、前記支持基板の裏面上に形成された前記耐酸化膜を除去する工程を有し、
前記半導体層表面に熱酸化膜を形成する工程と、支持基板裏面の前記耐酸化膜を除去した箇所に熱酸化膜を形成するとよい。
【００２７】
【発明の実施の形態】
図１から図９は、この発明の第１の実施例の半導体装置の製造方法で、工程順に示した要部製造工程断面図である。
支持基板１上に第１の絶縁層２を介して形成した半導体層３で構成されるＳＯＩウエハにエッチングマスク層４ａ、４ｂを形成し、エッチングマスク層４ａのトレンチ形成領域５をフォトリソグラフ法を用いて選択的に開口する。ＳＯＩウエハの各層の構成は支持基板１が厚さ６２０μｍの単結晶シリコン、第１の絶縁層２が厚さ１．０μｍの酸化シリコン、半導体層３が厚さ１０μｍの単結晶シリコンである。ＳＯＩウエハの直径は１５０ｍｍのものを用いた。製造工程投入前の支持基板１の表面（ＳＯＩウエハの裏面）にあらかじめ形成される酸化シリコン膜は有無を問わない。本実施例では前記酸化シリコン膜がないＳＯＩウエハを用いており、製造工程投入前の反り量はおよそ６０μｍである。エッチングマスク層４ａ、４ｂは熱酸化法により形成した１μｍ厚の酸化シリコン膜である。このとき、支持基板１の表面（ＳＯＩウエハの裏面）にも同じ膜厚のエッチングマスク層４ｂが形成される。トレンチ形成領域５の開口幅は１．２μｍであり、フォトレジストをマスクとしてフッ素系の混合ガスを用いたドライエッチング法で開口する（図１）。
【００２８】
つぎに、このエッチングマスク層４ａ、４ｂをマスクとして半導体層３の表面から第１の絶縁層２に到達するトレンチ６を形成する。エッチングマスク層４ｂはＳＯＩウエハの裏面をマスクする。このトレンチエッチングは臭化水素、酸素を含む混合ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いている（図２）。
【００２９】
つぎに、エッチングマスク層４ａ、４ｂをフッ化水素酸溶液を用いて除去し、素子間を分離する第２の絶縁層７ａ（このとき、ＳＯＩウエハの裏面に第２の絶縁層７ｂも同時に形成される）を形成し、さらに充填材をトレンチ６に充填した後（このとき、ＳＯＩウエハの裏面にも充填材が形成される）、トレンチ６内に充填材を残して、また、ＳＯＩウエハの裏面の充填材も残し、半導体層３上に形成された充填材を除去する。このとき、トレンチ６内に充填された充填材は充填層８ａとなり、支持基板１の表面（ＳＯＩウエハの裏面）に残留した充填材は充填層８ｂとなる。エッチングマスク層４ａを除去する際、ＳＯＩウエハ裏面に形成されているエッチングマスク層４ｂも同時に除去され、充填層８ｂは露出する。第２の絶縁層７ａ、７ｂは熱酸化法により形成された厚さ６００ｎｍの酸化シリコン膜であり、トレンチ６表面および半導体層３の表面に形成される第２の絶縁層７ａと同時に支持基板１表面（ＳＯＩウエハの裏面）に第２の絶縁層７ｂが形成される。充填材８ａ、８ｂには減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により形成される多結晶シリコン膜を用いた。多結晶シリコン膜は、第２の絶縁層７ａで被覆されたトレンチ６の内側を十分埋め込む膜厚で成膜する。本実施例では、充填層８ａ、８ｂの膜厚は１．０μｍとした。また、多結晶シリコン膜は、第２の絶縁層７ｂが形成されたＳＯＩウエハの裏面にも１．０μｍ成膜され、充填層８ｂとなる。半導体層３の表面側に成膜された充填層８ａはフッ素系の混合ガスを用いたドライエッチング法により除去する。ＳＯＩウエハの裏面（支持基板側１）の充填層８ｂは除去しない（図３）。
【００３０】
つぎに、半導体層３上に形成された第２の絶縁層７ａをフォトリソグラフ法を用いて選択的に除去し、前記トレンチ６により区画され、第２の絶縁層７ａが除去された半導体層３のｐ型ＭＯＳＦＥＴ形成領域１０１、ｎ型ＭＯＳＦＥＴ形成領域１０２および高耐圧デバイス形成領域１０３に、イオン注入時の犠牲酸化膜となる第４の絶縁層１０ａを形成し、この第４の絶縁層１０ａを介してイオン注入法および熱拡散法により拡散層を形成する（ウエル領域やベース領域やバッファ領域の形成）。この第４の絶縁層１０ａを形成するとき、同時に、充填層８ａ上にも第４の絶縁層１０ａ’ が形成され、ＳＯＩウエハの裏面にも第４の絶縁層１０ｂが形成される。半導体層３上の第２の絶縁層７ａの除去には選択的に開口されたレジスト膜をマスクとして希釈されたフッ化水素酸溶液を用いた（図４）。
【００３１】
つぎに、第４の絶縁層１０ａ、１０ａ’ 、１０ｂを希釈されたフッ化水素酸溶液で除去した後、第５の絶縁層１１ａ、１１ａ’ 、１１ｂおよび耐酸化層１２ａ、１２ｂを形成する。第５の絶縁層１１ａ、１１ａ’ 、１１ｂは熱酸化法により形成された厚さ３５ｎｍの酸化シリコン膜であり、耐酸化層１２ａ、１２ｂは減圧ＣＶＤ法により形成した厚さ１５０ｎｍの窒化シリコン膜である。第５の絶縁層１１ａ、１１ａ’ と耐酸化層１２ａは半導体層３上とトレンチ６上（充填層８ａ上）に形成され、第５の絶縁層１１ｂ、耐酸化層１２ｂはＳＯＩウエハの裏面（支持基板１側）の充填層８ｂ上にも形成される（図５）。
【００３２】
つぎに、半導体層３側の耐酸化膜１２ａの表面に、図示しないレジスト層を形成して保護し、ＳＯＩウエハの裏面（支持基板１側）の耐酸化膜１２ｂを除去する。この耐酸化膜１２ｂを除去することで、図８の工程で裏面に形成された充填材８ｂが酸化され、体積膨張（酸化されたポリシリコンの体積が倍以上となる）してＳＯＩ基板の反りを補正する働きをする（図６）。
【００３３】
つぎに、図示しないレジスト層を除去した後、フォトリソグラフ法を用いてｐ型ＭＯＳＦＥＴ形成領域１０１、ｎ型ＭＯＳＦＥＴ形成領域１０２および高耐圧デバイス領域１０３の活性領域上に耐酸化層１２ａを残し、充填層８ａ上に耐酸化層１３ａを残す。この耐酸化層１３ａは、充填層８ａ上に残留した耐酸化層１２ａである。また、充填層８ａが露出する幅より広く耐酸化層１３ａを残す。こうすることで、充填層８ａが酸化されることを確実に防止できる（図７）。
【００３４】
つぎに、この耐酸化層１３ａをマスクとして選択的に第６の絶縁層１４ａ、１４ｂを熱酸化法で８００ｎｍ形成する（ＬＯＣＯＳ（選択酸化）工程）。このとき耐酸化膜１２ａが被覆した拡散層（半導体素子の活性領域）表面およびトレンチ６上の耐酸化膜１３ａで保護される充填層８ａ表面を除く表面に、第６の絶縁層１４ａが形成されるとともに、ＳＯＩウエハの裏面（支持基板１側）の充填層８ｂにも第６の絶縁膜１４ｂが形成される。充填層８ａ、８ｂとして用いる多結晶シリコンは単結晶シリコンに比べ熱酸化法による酸化速度が大きいため、半導体層３側に形成される第６の絶縁層１４ａ（ＬＯＣＯＳ酸化膜）に比べＳＯＩウエハの裏面（支持基板１側）の充填層８ｂ上に形成される第６の絶縁層１４ｂの方が厚くなる。ＳＯＩウエハの裏面（支持基板１側）の充填層８ｂ上に形成された第６の絶縁層１４ｂが残存している後工程では、ＳＯＩウエハの反りは小さく抑えられる（図８）。
【００３５】
つぎに、耐酸化層１２ａ、１３ａを除去した後、ゲート絶縁膜である第７の絶縁層１５ａ、１５ａ’ 、ゲート電極１６ａ（ゲート電極１６ｂはゲート電極１６ａ形成時に工程上、同時にＳＯＩウエハの裏面に形成される多結晶シリコン層である）、ソース領域、ドレイン領域、金属電極１８、保護膜１９などを形成して、半導体チップとなる素子ユニットが多数内蔵されたＳＯＩウエハが出来上がる（図９）。
【００３６】
これらの工程を経たＳＯＩウエハの最終的な反りについて説明する。後述の図２４のＡに示すとおり、１４個のＳＯＩウエハの反り量の平均値は０μｍ程度となり、反り量のばらつきは１０μｍ程度となる。反り量のばらつきは、充填層８ａの空洞の大きさに依存するが、充填層８ａ上に耐酸化層１３ａを被覆することで、空洞の有無に係わらず充填層８ａの酸化を防止するため、反り量のばらつきは小さくなる。勿論、反り量自体も小さくなる。また、後述する図２５のＡに各工程での反り量の推移を示す。各工程で、反り量は１５０μｍ以下となっている。
【００３７】
この第１実施例において、図６に示すＳＯＩウエハの裏面（支持基板１側）の耐酸化膜１２ｂを除去する工程と、図７に示すｐ型ＭＯＳＦＥＴ形成領域１０１、ｎ型ＭＯＳＦＥＴ形成領域１０２および高耐圧デバイス領域１０３の活性領域および各トレンチ６上の充填層８ａが露出する幅より広く耐酸化層１３ａを残す工程とを同時に実施しすることにより、より少ない工程数で同じ効果が得られる。
【００３８】
尚、前記の第１の絶縁層２および第２の絶縁層７ａ、７ｂは、熱酸化法以外にＣＶＤ法による絶縁膜を適用しても構わない。
図１０から図１７は、この発明の第２実施例の半導体装置の製造方法で、工程順に示した要部製造工程断面図である。
第１実施例の図３の工程まで同様の工程を経た後、減圧ＣＶＤ法により第３の絶縁層９ａ、９ｂ（同一の絶縁膜）を厚さ０．４μｍ形成する（図１０）。
【００３９】
つぎに、フォトリソグラフ法と希釈フッ化水素酸溶液を用いてトレンチ６上の第２の絶縁層７ａと第３の絶縁層９ａを除いて他の箇所の第２の絶縁層７ａとＳＯＩウエハの裏面の第３の絶縁層９ｂを除去する（図１１）。
本実施例では第２の絶縁層７ａが熱酸化層で第３の絶縁層はＣＶＤ酸化膜である。同じ酸化膜であるため同一工程で除去できる。
【００４０】
つぎに、第４の絶縁層１０ａを形成し、前記した図４の工程と同様に半導体装置の拡散層を形成する。この工程では、充填層８ａ上に第３の絶縁層９ａが形成されているため、充填層８ａの酸化は、第３の絶縁層９ａで阻止され、ＳＯＩウエハの反りは抑制される。また、ＳＯＩウエハの裏面にも第４の絶縁膜１０ｂが形成される（図１２）。
【００４１】
つぎに、第４の絶縁層１０ａ、１０ｂを除去し、第５の絶縁層１１ａ、１１ｂと耐酸化層１２ａ、１２ｂを形成する（図１３）。
つぎに、ＳＯＩウエハの裏面（支持基板１側）の耐酸化層１２ｂを除去する。これによって、図１６の工程でＳＯＩウエハの裏面の充填層８ｂが酸化されやすくなる（図１４）。
【００４２】
つぎに、半導体装置の活性領域上に耐酸化層１２ａとトレンチ６上に耐酸化膜１３ａを残す（図１５）。
つぎに、耐酸化層１２ａ、１３ａをマスクとして選択的に第６の絶縁層１４ａ、１４ｂを半導体層３の表面およびＳＯＩウエハの裏面（支持基板１側）の充填層８ｂ上にそれぞれ形成する（ＬＯＣＯＳ工程）。この第６の絶縁層１４ｂは、充填層８ｂを酸化して形成されるため、充填層８ｂが体積膨張を起こして、ＳＯＩウエハの反りは抑制される（図１６）。
【００４３】
つぎに、耐酸化層１２ａ、１３ａを除去した後、ゲート絶縁膜である第７の絶縁層１５ａ、１５ａ’ 、ゲート電極１６ａ（ゲート電極１６ｂはゲート電極１６ａ形成時に工程上、同時にＳＯＩウエハの裏面に形成される多結晶シリコン層である）、ソース領域、ドレイン領域、金属電極１８、保護膜１９などを形成して、半導体チップとなる素子ユニットが多数内蔵されたＳＯＩウエハが出来上がる（図１７）。
【００４４】
図１２の工程の第４の絶縁膜１０ａを形成する過程で、充填層８ａ上が第３の絶縁層９ａで被覆されており、この過程での充填層８ａの酸化は抑制される。そのため、第１実施例の場合に比べて、図１２の工程後のＳＯＩウエハの反りは小さくなる。また、最終的なＳＯＩウエハの反り量および反り量のばらつきは第１実施例とほぼ同じである（図２５を参照のこと）。
【００４５】
図１８から図２０は、この発明の第３実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
図１８までの工程は、第１実施例の図５までの工程と同じであるが、それに続く図１９では、図７のようにＳＯＩウエハの裏面の耐酸化層１２ｂを除去することをせずに残留させる。また、図２０以降の工程は従来の図３７以降の工程と同じである。そのため、ＳＯＩウエハの裏面は、最終工程では従来方法の図４０の裏面と同じになる。この点が第１実施例と異なる。図２０では図８のように、耐酸化層１２ａ、１３ａをマスクとして選択的に第６の絶縁層１４ａ、１４ｂを熱酸化法で８００ｎｍ形成する。このとき、充填層８ａは耐酸化層１３ａで被覆されているので、酸化されず、体積膨張が起こらないので、ＳＯＩウエハの反りは抑制される。しかし、ＳＯＩウエハの裏面の充填層８ｂは酸化されないため、体積膨張が起こらずＳＯＩウエハの反りは第１実施例のようには抑制されない。
【００４６】
そのため、１４個のＳＯＩウエハの反り量の平均値は、第１実施例と比べて１００μｍ程度と大きくなるが、１５０μｍよりは小さい。また、ウエハ間のばらつきは１０μｍと小さいために、ＳＯＩウエハの搬送には支障がでない。
図２１から図２３は、この発明の第４実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
【００４７】
図２１までの工程は、第２実施例の図１３までの工程と同じであるが、それに続く図２２では、図１５のようにＳＯＩウエハの裏面の耐酸化層１２ｂを除去することをせずに残留させる。また、図２３以降の工程は従来の図３７以降の工程と同じである。そのため、ＳＯＩウエハの裏面は、最終工程では従来方法の図４０の裏面と同じになる。この点が第２実施例と異なる。図２３では図１６のように、耐酸化層１２ａ、１３ａをマスクとして選択的に第６の絶縁層１４ａ、１４ｂを熱酸化法で８００ｎｍ形成する。このとき、充填層８ａは耐酸化層１３ａで被覆されているので、酸化されず、体積膨張が起こらないので、ＳＯＩウエハの反りは抑制される。しかし、ＳＯＩウエハの裏面の充填層８ｂは酸化されないため、体積膨張が起こらずＳＯＩウエハの反りは第２実施例のようには抑制されない。
【００４８】
そのため、１４個のＳＯＩウエハの反り量の平均値は、第２実施例と比べて１００μｍ程度と大きくなるが、１５０μｍよりは小さい。また、ウエハ間のばらつきは１０μｍと小さいために、ＳＯＩウエハの搬送には支障がでない。
図２４は、第１実施例と第３実施例と従来のＳＯＩウエハの最終工程での反り量を示す図である。ＳＯＩウエハの枚数は各１４枚である。反り量は製造工程完了後の値を示している。図中のＡは、第１実施例の図１０工程後の反り量である。Ｃは、第３実施例で、第１実施例の図９に相当する工程後の反り量である。従来は、従来方法の場合で、充填材８ａを酸化した場合で図４０の工程後の反り量である。従来方法ではＳＯＩウエハの反り量は１３０〜１９０μｍ前後でありウエハ間のばらつきも６０μｍと大きい。また、従来方法のＳＯＩウエハ番号８は、ＬＯＣＯＳ工程（第６の絶縁層１４ａ、１４ｂを形成する工程）で４００μｍ程度の反りが発生し、後工程へのＳＯＩウエハの搬送が困難となったものである。また、Ｃの場合、ＳＯＩウエハの裏面の充填層８ｂを酸化しないようにしたため、反り量は平均で１００μｍと大きいが、反り量のばらつきは１０μｍ程度で小さい。Ａの場合、ＳＯＩウエハの裏面の充填層８ｂを酸化し、トレンチ６の充填層８ａの酸化を防止することにより、反り量はほぼ０μｍとなり、反り量のばらつきも１０μｍと小さい。第１実施例および第３実施例のいずれの場合も反り量は１５０μｍ以下となり、搬送のトラブルは発生しない。
【００４９】
尚、第２実施例および第４実施例の反り量は、図示しないが、第１実施例および第３実施例とそれぞれほぼ同じである。
図２５は、各工程と反り量の関係を示す図である。工程Ｎｏの説明は図４１に示す。Ａ、Ｃは図２４のＡ、Ｃのウエハ番号１０の反り量であり、Ｂは、第２実施例の場合である。Ｎｏ３の工程で、第１実施例（Ａ）に比べて第２実施例（Ｂ）の反り量が小さくなっているのは、図１２の工程で、充填層８ａ上に形成された第３の絶縁膜９ａが充填層８ａの酸化を防止しているためである。
【００５０】
Ｎｏ４のＬＯＣＯＳ工程（第６の絶縁層１４ａを形成する工程）で、その前のＮｏ３の拡散層形成（ウエル領域形成）工程での反り量１４０μｍ程度と比べて、Ａの場合では反り量は０μｍ程度となり、Ｃの場合でも１００μｍ程度となり、いずれの場合も反り量は減少している。これは、従来の方法で、反り量が１８０μｍ程度に増大するのに比べて、大幅に反り量が改善されていることが分かる。
【００５１】
図２６から図２８は、この発明の第５実施例の半導体装置の製造方法で、工程順に示した要部製造工程断面図である。
図２６までの工程は、第１実施例の図５までの工程と同じであるが、それに続く図２７では、図７のようにトレンチ６上の耐酸化層１３ａを残すのではなく、除去する。この点が第１実施例と異なる。図２８では図８のように、耐酸化層１２ａをマスクとして選択的に第６の絶縁層１４ａ、１４ｂを熱酸化法で８００ｎｍ程度形成する。このとき、充填層８ａは耐酸化層１３ａで被覆されていないので、酸化して体積膨張を起こし、ＳＯＩウエハの反りが増長される。しかし、ＳＯＩウエハの裏面の充填層８ｂが酸化されるため、体積膨張が起こり、ＳＯＩウエハの反りは抑制され、前記の増長された以上に抑制されて、反り量は小さくなる。その結果、搬送トラブルは発生しなくなる。
【００５２】
【発明の効果】
この発明によると、トレンチ内に形成された充填層の酸化を防止することで、ＳＯＩウエハの反り量と反り量のばらつきを小さくする。
また、ＳＯＩウエハの裏面に形成された充填層を酸化させることで、ＳＯＩウエハの反り量を小さくする。
【００５３】
反り量が小さくなることで、ＳＯＩウエハの工程間での搬送トラブルが解決できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２】図１に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図３】図２に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図４】図３に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図５】図４に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図６】図５に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図７】図６に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図８】図７に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図９】図８に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１０】この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１１】図１０に続く、この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１２】図１１に続く、この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１３】図１２に続く、この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１４】図１３に続く、この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１５】図１４に続く、この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１６】図１５に続く、この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１７】図１６に続く、この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１８】この発明の第３の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１９】図１８に続く、この発明の第３の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２０】図１９に続く、この発明の第３の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２１】この発明の第４の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２２】図２１に続く、この発明の第４の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２３】図２２に続く、この発明の第４の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２４】ＳＯＩウエハと反り量の関係を示す図
【図２５】各工程と反り量の関係を示す図
【図２６】この発明の第５の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２７】図２６に続く、この発明の第５の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２８】図２７に続く、この発明の第５の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２９】従来の半導体装置の製造方法を示す要部製造工程断面図
【図３０】図２９に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３１】図３０に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３２】図３１に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３３】図３２に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３４】図３３に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３５】図３４に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３６】図３５に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３７】図３６に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３８】図３７に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３９】図３８に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図４０】図３９に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図４１】半導体装置の主要な製造工程を示す図
【図４２】従来の製造工程と反り量の関係を示す図
【図４３】トレンチ内に形成した充填層に形成された空洞を示す図
【図４４】第１の絶縁層の膜厚と反り量の関係を示す図
【図４５】多結晶シリコンの酸化膜厚と反り量の関係を示す図
【図４６】トレンチを充填する充填層の状態を示す図
【図４７】トレンチを充填する充填層の状態を示す図
【図４８】トレンチを充填する充填層に第６の絶縁層１４が形成した図
【図４９】充填層に形成された空洞の図
【図５０】空洞が露出した状態を示す図
【図５１】空洞が第６の絶縁層で酸化された状態を示す図
【符号の説明】
１ 支持基板
２ 第１の絶縁層
３ 半導体層
４ａ、４ｂ エッチングマスク
５ トレンチ形成領域
６ トレンチ
７ａ、７ｂ 第２の絶縁層
８ａ、８ｂ 充填層
９ａ、９ｂ 第３の絶縁層
１０ａ、１０ａ’ １０ｂ 第４の絶縁層
１１ａ、１１ｂ 第５の絶縁層
１２ａ、１２ｂ 耐酸化層
１３ａ 耐酸化層
１４ａ、１４ａ’ １４ｂ 第６の絶縁層
１５ 第７の絶縁層
１６ ゲート電極（多結晶シリコン膜）
１７ 層間絶縁膜
１８ 金属電極
１９ 保護膜
１０１ ｐ形ＭＯＳＦＥＴ形成領域
１０２ ｎ形ＭＯＳＦＥＴ形成領域
１０３ 高耐圧デバイス形成領域
【発明の属する技術分野】
この発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔａｒ）基板を用いて製造される誘電体分離型の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩ基板を用いた誘電体分離技術は、素子間を絶縁膜で分離するため、ｐｎ接合を用いた接合分離技術に比べ、狭い分離領域で高耐圧の素子間分離を実現できる技術である。
図２９から図４０は、従来の誘電体分離技術を用いてＳＯＩ基板に形成される半導体装置の製造方法で、工程順に示した要部工程断面図である。
【０００３】
支持基板１上に第１の絶縁層２を介して形成した半導体層３で構成されるＳＯＩ基板（ＳＯＩウエハ）にエッチングマスク層４ａ、４ｂを形成し、このエッチングマスク層４ａのトレンチ形成領域５を一般的なフォトリソグラフ法（フォトリソグラフィー）を用いて選択的に開口する（図２９）。
このエッチングマスク層４ａ、４ｂをマスクとしてトレンチ６を形成する。エッチングマスク層４ａ、４ｂには熱酸化法により形成された熱酸化膜が用いられる（図３０）。
【０００４】
つぎに、エッチングマスク層４ａ、４ｂをフッ化水素酸溶液を用いて除去し、素子間を分離する第２の絶縁層７ａ（このとき、ＳＯＩウエハの裏面に第２の絶縁層７ｂも同時に形成される）を形成し、さらに充填材をトレンチ６に充填した後（このとき、ＳＯＩウエハの裏面にも充填材が形成される）、トレンチ６内に充填材を残して、また、ＳＯＩウエハの裏面の充填材も残し、半導体層３上に形成された充填材を除去する。このとき、トレンチ６内に充填された充填材充填層８ａとなり、ＳＯＩウエハの裏面（支持基板１の表面）には残留した充填材は充填層８ｂとなる。（図３１）
つぎに、半導体層３上に形成された第２の絶縁層７ａをフォトリソグラフ法を用いて選択的に除去する（図３２）。
【０００５】
つぎに、前記トレンチ６により区画され第２の絶縁層７ａが除去された半導体層３のｐ型ＭＯＳＦＥＴ形成領域１０１、ｎ型ＭＯＳＦＥＴ形成領域１０２および高耐圧デバイス形成領域１０３にイオン注入法および熱拡散法により拡散層（ウエル領域、ベース領域、バッファ領域など）を形成する（図３３）。
つぎに、第５の絶縁層１１ａ、１１ａ’ １１ｂおよび耐酸化層１２ａ、１２ｂを形成する（図３４）。
【０００６】
つぎに、フォトリソグラフ法を用いてｐ型ＭＯＳＦＥＴ形成領域１０１、ｎ型１ＭＯＳＦＥＴ形成領域１０２および高耐圧デバイス領域１０３の活性領域に耐酸化層１２ａを残し、またＳＯＩウエハの裏面の耐酸化層１２ｂも残す（図３５）。
つぎに、この耐酸化層１２ａ、１２ｂをマスクとして選択的に第６の絶縁層１４ａ、１４ａ’ を形成する（図３６）。
【０００７】
つぎに、耐酸化層１２ａ、１２ｂおよび第５の絶縁層１１ａ、１１ｂを除去した後、第７の絶縁層１５ａ（同時にＳＯＩウエハの裏面に第７の絶縁層１５ｂも形成される）及びゲート電極１６ａ（同時にＳＯＩウエハの裏面にゲート電極１６ｂ（多結晶シリコン膜）も形成される）を形成し、高濃度拡散層を形成する（図３７）。
【０００８】
つぎに、層間絶縁膜１７を堆積する（図３８）。
つぎに、コンタクト孔を形成して金属電極１８を形成する（図３９）。
つぎに、最終保護膜１９を形成する工程を経て半導体チップとなる素子ユニットが多数内蔵されたＳＯＩウエハが出来上がる（図４０）。
【０００９】
【発明が解決しようとする課題】
図４１は、半導体装置の製造工程を示す図である。図４２は、図４１の各工程でのＳＯＩウエハの反り量を示す図である。ＳＯＩウエハは半導体層側が凸になるように反る。製造プロセス投入前（初期状態）のＳＯＩウエハの反り量は約６０μｍである。工程が進むにつれて反り量が大きくなっていく。工程Ｎｏ５のＬＯＣＯＳ形成工程（図３６の第６の絶縁層１４ａを形成する工程）で反り量は急激に大きくなり１８０μｍ程度となる。この反り量が２００μｍを超えると、ＳＯＩウエハを次工程へ搬送するための搬送治具にウエハを真空固定することが困難となり、ＳＯＩウエハが搬送治具から落下して、割れるという搬送トラブルが発生する。そのため、余裕を見て、ＳＯＩウエハの反り量の上限を１５０μｍに抑えて、搬送トラブルを確実に防止することが求められている。
【００１０】
ＳＯＩウエハは、支持基板１と絶縁層２および半導体層３で構成される。通常、支持基板１と半導体層３はシリコンであり、絶縁層２は酸化シリコンが用いられる。シリコンと酸化シリコンの熱膨張係数は２．６×１０−６、０．５×１０−６（／℃）であり５倍の差がある。このため熱処理を施すと支持基板１および半導体層３と第１の絶縁層２の間に応力が発生し、ＳＯＩウエハは製造工程に入る前の初期状態（工程Ｎｏ１）で、図４２に示すように半導体層３が凸の反りが発生している。この初期状態でのＳＯＩウエハの反りを抑制する方法としてＳＯＩウエハの裏面に酸化シリコン膜を形成する方法が特開平９−４５８８２号公報や特開平３−２５０６１７号公報などで開示されている。
【００１１】
しかし、ＳＯＩウエハの裏面に酸化シリコン膜を形成した場合でも、トレンチを形成し、このトレンチに充填される多結晶シリコンである充填層８ａの表面が、ＬＯＣＯＳ工程などで酸化されると、充填層８ａに体積膨張が生じて、前記のように、ＳＯＩウエハの反り量が１５０μｍを超える場合が生じる。また、図４３に示すように、多結晶シリコン内に、表面が露出する空洞があると、この空洞箇所での酸化により充填層８ａの体積膨張が大きくなり、図４２のＮｏ８のウエハのように反り量が４００μｍ程度と大きくなる場合もある。このトレンチの充填層８ａの酸化によるＳＯＩウエハの反りについて、その詳細な説明は後述することとする。
【００１２】
また、初期的に前記公報の対策が施されたＳＯＩウエハにおいて、従来のように熱酸化法によりエッチングマスク層４ａ、４ｂを形成すると、ＳＯＩウエハの裏面、すなわち支持基板１表面には既にシリコン酸化膜が形成されているため、ＳＯＩウエハの裏面の酸化はほとんど進行しない。このため、トレンチ６形成後にエッチングマスク層４ａ、４ｂを除去する際、ＳＯＩウエハの裏面（支持基板１表面）に形成されたエッチングマスク層４ｂと初期に形成された酸化シリコン膜を除去すると、その後の半導体装置の製造過程で生じるＳＯＩウエハの反りを防止することはできない。また、初期に形成された酸化シリコン膜をＳＯＩウエハの裏面に残したとしても、トレンチ６内に形成された充填層８ａがＬＯＣＯＳ工程で酸化されると、充填層８ａの体積膨張により、ＳＯＩウエハは反ってしまう。
【００１３】
ＳＯＩウエハを用いた誘電体分離型の半導体装置ではウエハの反りは第１の絶縁層２の膜厚にも依存するが、トレンチ６で形成される素子分離領域の有無にも影響される。
図４４は、ＳＯＩウエハを用いて製造した半導体装置の最終工程における反り量と第１の絶縁層２の膜厚との関係を示す図である。反り量はトレンチ６の有無に関わらず第１の絶縁層２の厚さに依存し、トレンチ６がある場合の反り量はない場合の反り量に比べ、およそ５０〜８０μｍ大きくなる。
【００１４】
詳細な調査を実施した結果、トレンチ６に起因する反り量の増大は構造的な要因に加えて、充填層８ａの充填材に用いる多結晶シリコンが図３６に示すＬＯＣＯＳ工程（熱酸化工程）で酸化されることにより反りが増大することが明らかとなった（図３６の第６の絶縁層１４ａ’の形成により反りが増大する）。
図４５は、多結晶シリコンの酸化量と反り量の関係を示す図である。酸化膜厚が厚くなるに従い反り量は増大し、０．６μｍの膜厚では酸化しない場合に比べ約３０μｍ反り量が増加する。また、反り量のばらつきはトレンチ６の形状や充填材８の埋込性および図３１に示す充填材８ａの表面層に形成される空洞（隙間）の大きさなどのばらつきに起因している。
【００１５】
図４６は、底部に比べ上部の開口幅が広いトレンチ６を第２の絶縁層７ａと充填層８ａで埋め込んだ直後の分離領域の上部断面図である。充填層８ａは第２の絶縁層７ａの両側の端面から成長し、トレンチ６の中央部分で接触することによりトレンチ６の内部を充填する。充填層８ａが接触した領域は成長した領域に比べて緻密性に劣るため、次の表面の充填層８ａの除去工程においても接触部でのエッチングは進行し、充填層８ａの窪みより大きくなる。
【００１６】
図４７に示す露出した接触部（イ部）は、第６の絶縁層１４を形成するＬＯＣＯＳ工程（酸化工程）で、図示しない半導体層（単結晶シリコン層）の成長領域に比べて、酸化が速く進む（図４８）。充填層８ａに対してクサビ状に酸化が進行するため、体積膨張により水平方向に応力が発生し反りを増大させる。
一方、トレンチ６の形状が、垂直あるいは上部に比べて底部の幅が広い場合、図４９に示すようにトレンチ６の形状に起因してトレンチ６中央部に空洞が発生する。この場合、次の除去工程では空洞部が開口するため（図５０）、通常よりさらに充填層８ａ内部まで酸化が進行する（図５１）。従ってより応力は大きくなりさらに反り量を増大させる。
【００１７】
このように、トレンチ６の形状バラツキや多結晶シリコンの埋込のばらつきによって、ＳＯＩウエハの反り量のばらつきが生じる。
この発明の目的は、前記の課題を解決して、製造過程でのＳＯＩウエハの反り量と反り量のばらつきを低減できる半導体装置の製造方法を提供することにである。
【００１８】
【課題を解決するための手段】
前記の目的を達成するために、支持基板上に第１の絶縁層を介して半導体層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔａｒ）基板の該半導体層表面から前記第一の絶縁層に到達する分離溝を形成する工程と、該分離溝の内壁に第二の絶縁層を形成する工程と、該第二の絶縁層で被覆された前記分離溝内を充填材で充填して充填層を形成する工程と、耐酸化層を前記半導体層上に選択的に形成する工程と、前記半導体層に前記耐酸化層の開口部に第三の絶縁層を形成する工程と、前記耐酸化層を除去し、前記半導体層の表面層に拡散層を形成する工程とを有する半導体装置の製造方法において、前記第三の絶縁層を形成する際に前記分離溝内に形成した前記充填層上に前記耐酸化層を形成する製造方法とする。
【００１９】
このように、多結晶シリコンなどで形成された充填層上に、窒化シリコンなどで形成した耐酸化層を形成することで、以降のＬＯＣＯＳ（選択酸化）工程で、充填層が酸化されることを防止する。酸化が防止されることで、充填層の体積膨張が防止され、ＳＯＩ基板の反り量を低減できる。
また、支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板の該半導体層表面から前記第一の絶縁層に到達する分離溝を形成する工程と、該分離溝の内壁に第二の絶縁層を形成する工程と、該第二の絶縁層で被覆された前記分離溝内を充填材で充填して充填層を形成する工程と、耐酸化層を前記半導体層上に選択的に形成する工程と、前記半導体層に前記耐酸化層の開口部に第三の絶縁層を形成する工程と、前記耐絶縁層を除去し、前記半導体層の表面層に拡散層を形成する工程とを有する半導体装置の製造方法において、前記第三の絶縁膜を形成する工程において、前記第三の絶縁膜を形成する際に前記分離溝内に形成した前記充填層上に前記耐酸化層を形成し、前記第三の絶縁膜の形成と同時に前記支持基板の裏面に第四の絶縁膜を形成する製造方法とする。
【００２０】
このように、ＳＯＩ基板の裏面の耐酸化層を除去することで、ＳＯＩ基板の裏面に充填層が酸化され、このＳＯＩ基板の裏面の充填層が体積膨張することで、半導体層側（ＳＯＩ基板の表面側）に凸に反っていたＳＯＩ基板の反り量を小さくできる。
また、支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板の該半導体層表面から前記第一の絶縁層に到達する分離溝を形成する第一の工程と、該分離溝の内壁に第二の絶縁層を形成する第２の工程と、前記第２の絶縁層で被覆された前記分離溝内を充填材で充填して充填層を形成する第３の工程と、前記半導体層の表面層に選択的に第一の拡散層を形成する第４の工程と、耐酸化層を前記半導体層上に前記第一の拡散層上に形成する第５の工程と、前記半導体層に前記耐酸化層の開口部に第三の絶縁層を形成する第５の工程と、前記耐絶縁層を除去し、前記半導体層の表面層に第二の拡散層を形成する第６の工程とを有する半導体装置の製造方法において、前記第３の工程と第４の工程の間に、前記充填層上に第四の絶縁層を形成する工程を有し、前記第５の工程において、前記第三の絶縁膜を形成する際に該第四の絶縁層上に耐酸化層を形成する製造方法とする。
【００２１】
このように、第四の絶縁膜を充填層上に形成することで、第４の工程で、充填層が酸化されることを防止して、ＳＯＩウエハの反り量と反り量のばらつきを小さくできる。
また、支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板の該半導体層表面から前記第一の絶縁層に到達する分離溝を形成する第１の工程と、該分離溝の内壁に第二の絶縁層を形成する第２の工程と、前記第二の絶縁層で被覆された前記分離溝内を充填材で充填して充填層を形成する第３の工程と、前記半導体層の表面層に選択的に第一の拡散層を形成する第４の工程と、耐酸化層を前記半導体層上に前記第一の拡散層上に形成する第５の工程と、前記半導体層に前記耐酸化層の開口部に第三の絶縁層を形成する第５の工程と、前記耐絶縁層を除去し、前記半導体層の表面層に第二の拡散層を形成する第６の工程とを有する半導体装置の製造方法において、前記第３の工程と第４の工程の間に、前記充填層上に第四の絶縁層を形成する工程を有し、前記第三の絶縁膜を形成する工程において、前記第三の絶縁膜を形成する際に該第四の絶縁層上に前記耐酸化層を形成し、前記第三の絶縁膜の形成と同時に前記支持基板の裏面に第五の絶縁膜を形成する製造方法する。
【００２２】
このように、ＳＯＩ基板の裏面に形成された第四の絶縁層と耐酸化層を共に除去することで、ＳＯＩ基板の裏面に形成された充填層が第５の工程で酸化されて、体積膨張し、ＳＯＩウエハの反り量を小さくできる。
また、前記充填層上に形成する耐酸化層と前記拡散層上に形成する耐酸化層を同時に形成することで、工数を低減できる。
【００２３】
また、前記充填層上に形成した耐酸化層の幅が充填層で充填された開口部の幅より大きくすることで、充填層の酸化を確実に防止して、ＳＯＩ基板の反り量と反り量のばらつきを小さくすることができる。
また、支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板の該半導体層表面から前記第一の絶縁層に到達する分離溝を形成する工程と、該分離溝の内壁に第二の絶縁層を形成する工程と、前記第二の絶縁層で被覆された前記分離溝内を充填材で充填して充填層を形成する工程と、耐酸化層を前記半導体層上に選択的に形成する工程と、前記半導体層に前記耐酸化層の開口部に第三の絶縁層を形成する工程と、前記耐酸化層を除去し、前記半導体層の表面層に拡散層を形成する工程とを有する半導体装置の製造方法において、前記第三の絶縁層を形成する工程において、前記第三の絶縁層の形成と同時に前記支持基板の裏面に第四の絶縁層を形成する製造方法とする。
【００２４】
このように、ＳＯＩ基板の裏面に形成された耐酸化層を除去し、第三の絶縁層を形成することで、ＳＯＩ基板の裏面に形成された充填層が酸化されて、体積膨張し、ＳＯＩ基板の反り量を小さくできる。
さらに、前記した工程を詳細に説明する。
支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板全面に第二の絶縁膜を形成し、該第二の絶縁膜を選択的に開口し前記半導体層表面から前記第一の絶縁層に達する分離溝を形成する工程と、
前記ＳＯＩ基板全面に第一の酸化膜を形成し、前記分離溝の内壁および前記支持基板の裏面に第一の酸化膜を形成する工程と、
前記ＳＯＩ基板全面に多結晶半導体膜を形成し、前記第一の酸化膜で被覆された分離溝内を充填し、前記支持基板の裏面の前記第一の酸化膜上に多結晶半導体膜を形成し、前記半導体層表面に形成された前記多結晶半導体膜を除去する工程と、
前記半導体層表面に形成された前記第一の酸化膜を選択的に除去し、前記分離溝で分離された分離領域表面層に拡散層を形成する工程と、
前記ＳＯＩ基板全面に耐酸化膜を形成する工程と、
前記半導体層上に形成された前記耐酸化膜を、前記分離溝に充填された多結晶半導体膜上は残し、前記分離領域表面上は選択的に除去する工程と、
熱酸化により前記半導体層表面に熱酸化膜を形成する工程と、
を有する製造方法とするとよい。
【００２５】
また、支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板全面に第二の絶縁膜を形成し、該第二の絶縁膜を選択的に開口し前記半導体層表面から前記第一の絶縁層に達する分離溝を形成する工程と、
前記ＳＯＩ基板全面に第一の酸化膜を形成し、前記分離溝の内壁および前記支持基板の裏面に第一の酸化膜を形成する工程と、
前記ＳＯＩ基板全面に多結晶半導体膜を形成し、前記第一の酸化膜で被覆された分離溝内を充填し、前記支持基板の裏面の前記第一の酸化膜上に多結晶半導体膜を形成し、前記半導体層表面に形成された前記多結晶半導体膜を除去する工程と、
前記ＳＯＩ基板全面に第二の酸化膜を形成する工程と、
前記半導体層上に形成された前記第二の酸化膜を、前記分離溝に充填された多結晶半導体膜上は残して除去する工程と、
前記半導体層表面に形成された前記第一の酸化膜を選択的に除去し、前記分離溝で分離された分離領域表面層に拡散層を形成する工程と、
前記ＳＯＩ基板全面に耐酸化膜を形成する工程と、
前記半導体層上に形成された前記耐酸化膜を、前記分離溝に充填された多結晶半導体膜の上部は残し、前記分離領域表面上は選択的に除去する工程と、
熱酸化により前記半導体層表面に熱酸化膜を形成する工程と、
を有する製造方法とするとよい。
【００２６】
また、前記分離溝を形成する工程の後に、前記支持基板の裏面に形成された第二の絶縁膜を除去する工程を有するとよい。
また、前記支持基板の裏面上に形成された前記耐酸化膜を除去する工程を有し、
前記半導体層表面に熱酸化膜を形成する工程と、支持基板裏面の前記耐酸化膜を除去した箇所に熱酸化膜を形成するとよい。
【００２７】
【発明の実施の形態】
図１から図９は、この発明の第１の実施例の半導体装置の製造方法で、工程順に示した要部製造工程断面図である。
支持基板１上に第１の絶縁層２を介して形成した半導体層３で構成されるＳＯＩウエハにエッチングマスク層４ａ、４ｂを形成し、エッチングマスク層４ａのトレンチ形成領域５をフォトリソグラフ法を用いて選択的に開口する。ＳＯＩウエハの各層の構成は支持基板１が厚さ６２０μｍの単結晶シリコン、第１の絶縁層２が厚さ１．０μｍの酸化シリコン、半導体層３が厚さ１０μｍの単結晶シリコンである。ＳＯＩウエハの直径は１５０ｍｍのものを用いた。製造工程投入前の支持基板１の表面（ＳＯＩウエハの裏面）にあらかじめ形成される酸化シリコン膜は有無を問わない。本実施例では前記酸化シリコン膜がないＳＯＩウエハを用いており、製造工程投入前の反り量はおよそ６０μｍである。エッチングマスク層４ａ、４ｂは熱酸化法により形成した１μｍ厚の酸化シリコン膜である。このとき、支持基板１の表面（ＳＯＩウエハの裏面）にも同じ膜厚のエッチングマスク層４ｂが形成される。トレンチ形成領域５の開口幅は１．２μｍであり、フォトレジストをマスクとしてフッ素系の混合ガスを用いたドライエッチング法で開口する（図１）。
【００２８】
つぎに、このエッチングマスク層４ａ、４ｂをマスクとして半導体層３の表面から第１の絶縁層２に到達するトレンチ６を形成する。エッチングマスク層４ｂはＳＯＩウエハの裏面をマスクする。このトレンチエッチングは臭化水素、酸素を含む混合ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いている（図２）。
【００２９】
つぎに、エッチングマスク層４ａ、４ｂをフッ化水素酸溶液を用いて除去し、素子間を分離する第２の絶縁層７ａ（このとき、ＳＯＩウエハの裏面に第２の絶縁層７ｂも同時に形成される）を形成し、さらに充填材をトレンチ６に充填した後（このとき、ＳＯＩウエハの裏面にも充填材が形成される）、トレンチ６内に充填材を残して、また、ＳＯＩウエハの裏面の充填材も残し、半導体層３上に形成された充填材を除去する。このとき、トレンチ６内に充填された充填材は充填層８ａとなり、支持基板１の表面（ＳＯＩウエハの裏面）に残留した充填材は充填層８ｂとなる。エッチングマスク層４ａを除去する際、ＳＯＩウエハ裏面に形成されているエッチングマスク層４ｂも同時に除去され、充填層８ｂは露出する。第２の絶縁層７ａ、７ｂは熱酸化法により形成された厚さ６００ｎｍの酸化シリコン膜であり、トレンチ６表面および半導体層３の表面に形成される第２の絶縁層７ａと同時に支持基板１表面（ＳＯＩウエハの裏面）に第２の絶縁層７ｂが形成される。充填材８ａ、８ｂには減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により形成される多結晶シリコン膜を用いた。多結晶シリコン膜は、第２の絶縁層７ａで被覆されたトレンチ６の内側を十分埋め込む膜厚で成膜する。本実施例では、充填層８ａ、８ｂの膜厚は１．０μｍとした。また、多結晶シリコン膜は、第２の絶縁層７ｂが形成されたＳＯＩウエハの裏面にも１．０μｍ成膜され、充填層８ｂとなる。半導体層３の表面側に成膜された充填層８ａはフッ素系の混合ガスを用いたドライエッチング法により除去する。ＳＯＩウエハの裏面（支持基板側１）の充填層８ｂは除去しない（図３）。
【００３０】
つぎに、半導体層３上に形成された第２の絶縁層７ａをフォトリソグラフ法を用いて選択的に除去し、前記トレンチ６により区画され、第２の絶縁層７ａが除去された半導体層３のｐ型ＭＯＳＦＥＴ形成領域１０１、ｎ型ＭＯＳＦＥＴ形成領域１０２および高耐圧デバイス形成領域１０３に、イオン注入時の犠牲酸化膜となる第４の絶縁層１０ａを形成し、この第４の絶縁層１０ａを介してイオン注入法および熱拡散法により拡散層を形成する（ウエル領域やベース領域やバッファ領域の形成）。この第４の絶縁層１０ａを形成するとき、同時に、充填層８ａ上にも第４の絶縁層１０ａ’ が形成され、ＳＯＩウエハの裏面にも第４の絶縁層１０ｂが形成される。半導体層３上の第２の絶縁層７ａの除去には選択的に開口されたレジスト膜をマスクとして希釈されたフッ化水素酸溶液を用いた（図４）。
【００３１】
つぎに、第４の絶縁層１０ａ、１０ａ’ 、１０ｂを希釈されたフッ化水素酸溶液で除去した後、第５の絶縁層１１ａ、１１ａ’ 、１１ｂおよび耐酸化層１２ａ、１２ｂを形成する。第５の絶縁層１１ａ、１１ａ’ 、１１ｂは熱酸化法により形成された厚さ３５ｎｍの酸化シリコン膜であり、耐酸化層１２ａ、１２ｂは減圧ＣＶＤ法により形成した厚さ１５０ｎｍの窒化シリコン膜である。第５の絶縁層１１ａ、１１ａ’ と耐酸化層１２ａは半導体層３上とトレンチ６上（充填層８ａ上）に形成され、第５の絶縁層１１ｂ、耐酸化層１２ｂはＳＯＩウエハの裏面（支持基板１側）の充填層８ｂ上にも形成される（図５）。
【００３２】
つぎに、半導体層３側の耐酸化膜１２ａの表面に、図示しないレジスト層を形成して保護し、ＳＯＩウエハの裏面（支持基板１側）の耐酸化膜１２ｂを除去する。この耐酸化膜１２ｂを除去することで、図８の工程で裏面に形成された充填材８ｂが酸化され、体積膨張（酸化されたポリシリコンの体積が倍以上となる）してＳＯＩ基板の反りを補正する働きをする（図６）。
【００３３】
つぎに、図示しないレジスト層を除去した後、フォトリソグラフ法を用いてｐ型ＭＯＳＦＥＴ形成領域１０１、ｎ型ＭＯＳＦＥＴ形成領域１０２および高耐圧デバイス領域１０３の活性領域上に耐酸化層１２ａを残し、充填層８ａ上に耐酸化層１３ａを残す。この耐酸化層１３ａは、充填層８ａ上に残留した耐酸化層１２ａである。また、充填層８ａが露出する幅より広く耐酸化層１３ａを残す。こうすることで、充填層８ａが酸化されることを確実に防止できる（図７）。
【００３４】
つぎに、この耐酸化層１３ａをマスクとして選択的に第６の絶縁層１４ａ、１４ｂを熱酸化法で８００ｎｍ形成する（ＬＯＣＯＳ（選択酸化）工程）。このとき耐酸化膜１２ａが被覆した拡散層（半導体素子の活性領域）表面およびトレンチ６上の耐酸化膜１３ａで保護される充填層８ａ表面を除く表面に、第６の絶縁層１４ａが形成されるとともに、ＳＯＩウエハの裏面（支持基板１側）の充填層８ｂにも第６の絶縁膜１４ｂが形成される。充填層８ａ、８ｂとして用いる多結晶シリコンは単結晶シリコンに比べ熱酸化法による酸化速度が大きいため、半導体層３側に形成される第６の絶縁層１４ａ（ＬＯＣＯＳ酸化膜）に比べＳＯＩウエハの裏面（支持基板１側）の充填層８ｂ上に形成される第６の絶縁層１４ｂの方が厚くなる。ＳＯＩウエハの裏面（支持基板１側）の充填層８ｂ上に形成された第６の絶縁層１４ｂが残存している後工程では、ＳＯＩウエハの反りは小さく抑えられる（図８）。
【００３５】
つぎに、耐酸化層１２ａ、１３ａを除去した後、ゲート絶縁膜である第７の絶縁層１５ａ、１５ａ’ 、ゲート電極１６ａ（ゲート電極１６ｂはゲート電極１６ａ形成時に工程上、同時にＳＯＩウエハの裏面に形成される多結晶シリコン層である）、ソース領域、ドレイン領域、金属電極１８、保護膜１９などを形成して、半導体チップとなる素子ユニットが多数内蔵されたＳＯＩウエハが出来上がる（図９）。
【００３６】
これらの工程を経たＳＯＩウエハの最終的な反りについて説明する。後述の図２４のＡに示すとおり、１４個のＳＯＩウエハの反り量の平均値は０μｍ程度となり、反り量のばらつきは１０μｍ程度となる。反り量のばらつきは、充填層８ａの空洞の大きさに依存するが、充填層８ａ上に耐酸化層１３ａを被覆することで、空洞の有無に係わらず充填層８ａの酸化を防止するため、反り量のばらつきは小さくなる。勿論、反り量自体も小さくなる。また、後述する図２５のＡに各工程での反り量の推移を示す。各工程で、反り量は１５０μｍ以下となっている。
【００３７】
この第１実施例において、図６に示すＳＯＩウエハの裏面（支持基板１側）の耐酸化膜１２ｂを除去する工程と、図７に示すｐ型ＭＯＳＦＥＴ形成領域１０１、ｎ型ＭＯＳＦＥＴ形成領域１０２および高耐圧デバイス領域１０３の活性領域および各トレンチ６上の充填層８ａが露出する幅より広く耐酸化層１３ａを残す工程とを同時に実施しすることにより、より少ない工程数で同じ効果が得られる。
【００３８】
尚、前記の第１の絶縁層２および第２の絶縁層７ａ、７ｂは、熱酸化法以外にＣＶＤ法による絶縁膜を適用しても構わない。
図１０から図１７は、この発明の第２実施例の半導体装置の製造方法で、工程順に示した要部製造工程断面図である。
第１実施例の図３の工程まで同様の工程を経た後、減圧ＣＶＤ法により第３の絶縁層９ａ、９ｂ（同一の絶縁膜）を厚さ０．４μｍ形成する（図１０）。
【００３９】
つぎに、フォトリソグラフ法と希釈フッ化水素酸溶液を用いてトレンチ６上の第２の絶縁層７ａと第３の絶縁層９ａを除いて他の箇所の第２の絶縁層７ａとＳＯＩウエハの裏面の第３の絶縁層９ｂを除去する（図１１）。
本実施例では第２の絶縁層７ａが熱酸化層で第３の絶縁層はＣＶＤ酸化膜である。同じ酸化膜であるため同一工程で除去できる。
【００４０】
つぎに、第４の絶縁層１０ａを形成し、前記した図４の工程と同様に半導体装置の拡散層を形成する。この工程では、充填層８ａ上に第３の絶縁層９ａが形成されているため、充填層８ａの酸化は、第３の絶縁層９ａで阻止され、ＳＯＩウエハの反りは抑制される。また、ＳＯＩウエハの裏面にも第４の絶縁膜１０ｂが形成される（図１２）。
【００４１】
つぎに、第４の絶縁層１０ａ、１０ｂを除去し、第５の絶縁層１１ａ、１１ｂと耐酸化層１２ａ、１２ｂを形成する（図１３）。
つぎに、ＳＯＩウエハの裏面（支持基板１側）の耐酸化層１２ｂを除去する。これによって、図１６の工程でＳＯＩウエハの裏面の充填層８ｂが酸化されやすくなる（図１４）。
【００４２】
つぎに、半導体装置の活性領域上に耐酸化層１２ａとトレンチ６上に耐酸化膜１３ａを残す（図１５）。
つぎに、耐酸化層１２ａ、１３ａをマスクとして選択的に第６の絶縁層１４ａ、１４ｂを半導体層３の表面およびＳＯＩウエハの裏面（支持基板１側）の充填層８ｂ上にそれぞれ形成する（ＬＯＣＯＳ工程）。この第６の絶縁層１４ｂは、充填層８ｂを酸化して形成されるため、充填層８ｂが体積膨張を起こして、ＳＯＩウエハの反りは抑制される（図１６）。
【００４３】
つぎに、耐酸化層１２ａ、１３ａを除去した後、ゲート絶縁膜である第７の絶縁層１５ａ、１５ａ’ 、ゲート電極１６ａ（ゲート電極１６ｂはゲート電極１６ａ形成時に工程上、同時にＳＯＩウエハの裏面に形成される多結晶シリコン層である）、ソース領域、ドレイン領域、金属電極１８、保護膜１９などを形成して、半導体チップとなる素子ユニットが多数内蔵されたＳＯＩウエハが出来上がる（図１７）。
【００４４】
図１２の工程の第４の絶縁膜１０ａを形成する過程で、充填層８ａ上が第３の絶縁層９ａで被覆されており、この過程での充填層８ａの酸化は抑制される。そのため、第１実施例の場合に比べて、図１２の工程後のＳＯＩウエハの反りは小さくなる。また、最終的なＳＯＩウエハの反り量および反り量のばらつきは第１実施例とほぼ同じである（図２５を参照のこと）。
【００４５】
図１８から図２０は、この発明の第３実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
図１８までの工程は、第１実施例の図５までの工程と同じであるが、それに続く図１９では、図７のようにＳＯＩウエハの裏面の耐酸化層１２ｂを除去することをせずに残留させる。また、図２０以降の工程は従来の図３７以降の工程と同じである。そのため、ＳＯＩウエハの裏面は、最終工程では従来方法の図４０の裏面と同じになる。この点が第１実施例と異なる。図２０では図８のように、耐酸化層１２ａ、１３ａをマスクとして選択的に第６の絶縁層１４ａ、１４ｂを熱酸化法で８００ｎｍ形成する。このとき、充填層８ａは耐酸化層１３ａで被覆されているので、酸化されず、体積膨張が起こらないので、ＳＯＩウエハの反りは抑制される。しかし、ＳＯＩウエハの裏面の充填層８ｂは酸化されないため、体積膨張が起こらずＳＯＩウエハの反りは第１実施例のようには抑制されない。
【００４６】
そのため、１４個のＳＯＩウエハの反り量の平均値は、第１実施例と比べて１００μｍ程度と大きくなるが、１５０μｍよりは小さい。また、ウエハ間のばらつきは１０μｍと小さいために、ＳＯＩウエハの搬送には支障がでない。
図２１から図２３は、この発明の第４実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
【００４７】
図２１までの工程は、第２実施例の図１３までの工程と同じであるが、それに続く図２２では、図１５のようにＳＯＩウエハの裏面の耐酸化層１２ｂを除去することをせずに残留させる。また、図２３以降の工程は従来の図３７以降の工程と同じである。そのため、ＳＯＩウエハの裏面は、最終工程では従来方法の図４０の裏面と同じになる。この点が第２実施例と異なる。図２３では図１６のように、耐酸化層１２ａ、１３ａをマスクとして選択的に第６の絶縁層１４ａ、１４ｂを熱酸化法で８００ｎｍ形成する。このとき、充填層８ａは耐酸化層１３ａで被覆されているので、酸化されず、体積膨張が起こらないので、ＳＯＩウエハの反りは抑制される。しかし、ＳＯＩウエハの裏面の充填層８ｂは酸化されないため、体積膨張が起こらずＳＯＩウエハの反りは第２実施例のようには抑制されない。
【００４８】
そのため、１４個のＳＯＩウエハの反り量の平均値は、第２実施例と比べて１００μｍ程度と大きくなるが、１５０μｍよりは小さい。また、ウエハ間のばらつきは１０μｍと小さいために、ＳＯＩウエハの搬送には支障がでない。
図２４は、第１実施例と第３実施例と従来のＳＯＩウエハの最終工程での反り量を示す図である。ＳＯＩウエハの枚数は各１４枚である。反り量は製造工程完了後の値を示している。図中のＡは、第１実施例の図１０工程後の反り量である。Ｃは、第３実施例で、第１実施例の図９に相当する工程後の反り量である。従来は、従来方法の場合で、充填材８ａを酸化した場合で図４０の工程後の反り量である。従来方法ではＳＯＩウエハの反り量は１３０〜１９０μｍ前後でありウエハ間のばらつきも６０μｍと大きい。また、従来方法のＳＯＩウエハ番号８は、ＬＯＣＯＳ工程（第６の絶縁層１４ａ、１４ｂを形成する工程）で４００μｍ程度の反りが発生し、後工程へのＳＯＩウエハの搬送が困難となったものである。また、Ｃの場合、ＳＯＩウエハの裏面の充填層８ｂを酸化しないようにしたため、反り量は平均で１００μｍと大きいが、反り量のばらつきは１０μｍ程度で小さい。Ａの場合、ＳＯＩウエハの裏面の充填層８ｂを酸化し、トレンチ６の充填層８ａの酸化を防止することにより、反り量はほぼ０μｍとなり、反り量のばらつきも１０μｍと小さい。第１実施例および第３実施例のいずれの場合も反り量は１５０μｍ以下となり、搬送のトラブルは発生しない。
【００４９】
尚、第２実施例および第４実施例の反り量は、図示しないが、第１実施例および第３実施例とそれぞれほぼ同じである。
図２５は、各工程と反り量の関係を示す図である。工程Ｎｏの説明は図４１に示す。Ａ、Ｃは図２４のＡ、Ｃのウエハ番号１０の反り量であり、Ｂは、第２実施例の場合である。Ｎｏ３の工程で、第１実施例（Ａ）に比べて第２実施例（Ｂ）の反り量が小さくなっているのは、図１２の工程で、充填層８ａ上に形成された第３の絶縁膜９ａが充填層８ａの酸化を防止しているためである。
【００５０】
Ｎｏ４のＬＯＣＯＳ工程（第６の絶縁層１４ａを形成する工程）で、その前のＮｏ３の拡散層形成（ウエル領域形成）工程での反り量１４０μｍ程度と比べて、Ａの場合では反り量は０μｍ程度となり、Ｃの場合でも１００μｍ程度となり、いずれの場合も反り量は減少している。これは、従来の方法で、反り量が１８０μｍ程度に増大するのに比べて、大幅に反り量が改善されていることが分かる。
【００５１】
図２６から図２８は、この発明の第５実施例の半導体装置の製造方法で、工程順に示した要部製造工程断面図である。
図２６までの工程は、第１実施例の図５までの工程と同じであるが、それに続く図２７では、図７のようにトレンチ６上の耐酸化層１３ａを残すのではなく、除去する。この点が第１実施例と異なる。図２８では図８のように、耐酸化層１２ａをマスクとして選択的に第６の絶縁層１４ａ、１４ｂを熱酸化法で８００ｎｍ程度形成する。このとき、充填層８ａは耐酸化層１３ａで被覆されていないので、酸化して体積膨張を起こし、ＳＯＩウエハの反りが増長される。しかし、ＳＯＩウエハの裏面の充填層８ｂが酸化されるため、体積膨張が起こり、ＳＯＩウエハの反りは抑制され、前記の増長された以上に抑制されて、反り量は小さくなる。その結果、搬送トラブルは発生しなくなる。
【００５２】
【発明の効果】
この発明によると、トレンチ内に形成された充填層の酸化を防止することで、ＳＯＩウエハの反り量と反り量のばらつきを小さくする。
また、ＳＯＩウエハの裏面に形成された充填層を酸化させることで、ＳＯＩウエハの反り量を小さくする。
【００５３】
反り量が小さくなることで、ＳＯＩウエハの工程間での搬送トラブルが解決できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２】図１に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図３】図２に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図４】図３に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図５】図４に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図６】図５に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図７】図６に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図８】図７に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図９】図８に続く、この発明の第１の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１０】この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１１】図１０に続く、この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１２】図１１に続く、この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１３】図１２に続く、この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１４】図１３に続く、この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１５】図１４に続く、この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１６】図１５に続く、この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１７】図１６に続く、この発明の第２の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１８】この発明の第３の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１９】図１８に続く、この発明の第３の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２０】図１９に続く、この発明の第３の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２１】この発明の第４の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２２】図２１に続く、この発明の第４の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２３】図２２に続く、この発明の第４の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２４】ＳＯＩウエハと反り量の関係を示す図
【図２５】各工程と反り量の関係を示す図
【図２６】この発明の第５の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２７】図２６に続く、この発明の第５の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２８】図２７に続く、この発明の第５の実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２９】従来の半導体装置の製造方法を示す要部製造工程断面図
【図３０】図２９に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３１】図３０に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３２】図３１に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３３】図３２に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３４】図３３に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３５】図３４に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３６】図３５に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３７】図３６に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３８】図３７に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図３９】図３８に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図４０】図３９に続く、従来の半導体装置の製造方法を示す要部製造工程断面図
【図４１】半導体装置の主要な製造工程を示す図
【図４２】従来の製造工程と反り量の関係を示す図
【図４３】トレンチ内に形成した充填層に形成された空洞を示す図
【図４４】第１の絶縁層の膜厚と反り量の関係を示す図
【図４５】多結晶シリコンの酸化膜厚と反り量の関係を示す図
【図４６】トレンチを充填する充填層の状態を示す図
【図４７】トレンチを充填する充填層の状態を示す図
【図４８】トレンチを充填する充填層に第６の絶縁層１４が形成した図
【図４９】充填層に形成された空洞の図
【図５０】空洞が露出した状態を示す図
【図５１】空洞が第６の絶縁層で酸化された状態を示す図
【符号の説明】
１ 支持基板
２ 第１の絶縁層
３ 半導体層
４ａ、４ｂ エッチングマスク
５ トレンチ形成領域
６ トレンチ
７ａ、７ｂ 第２の絶縁層
８ａ、８ｂ 充填層
９ａ、９ｂ 第３の絶縁層
１０ａ、１０ａ’ １０ｂ 第４の絶縁層
１１ａ、１１ｂ 第５の絶縁層
１２ａ、１２ｂ 耐酸化層
１３ａ 耐酸化層
１４ａ、１４ａ’ １４ｂ 第６の絶縁層
１５ 第７の絶縁層
１６ ゲート電極（多結晶シリコン膜）
１７ 層間絶縁膜
１８ 金属電極
１９ 保護膜
１０１ ｐ形ＭＯＳＦＥＴ形成領域
１０２ ｎ形ＭＯＳＦＥＴ形成領域
１０３ 高耐圧デバイス形成領域
Claims (11)
- 支持基板上に第１の絶縁層を介して半導体層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔａｒ）基板の該半導体層表面から前記第一の絶縁層に到達する分離溝を形成する工程と、該分離溝の内壁に第二の絶縁層を形成する工程と、該第二の絶縁層で被覆された前記分離溝内を充填材で充填して充填層を形成する工程と、耐酸化層を前記半導体層上に選択的に形成する工程と、前記半導体層に前記耐酸化層の開口部に第三の絶縁層を形成する工程と、前記耐酸化層を除去し、前記半導体層の表面層に拡散層を形成する工程とを有する半導体装置の製造方法において、前記第三の絶縁層を形成する際に前記分離溝内に形成した前記充填層上に前記耐酸化層を形成することを特徴とする半導体装置の製造方法。
- 支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板の該半導体層表面から前記第一の絶縁層に到達する分離溝を形成する工程と、該分離溝の内壁に第二の絶縁層を形成する工程と、該第二の絶縁層で被覆された前記分離溝内を充填材で充填して充填層を形成する工程と、耐酸化層を前記半導体層上に選択的に形成する工程と、前記半導体層に前記耐酸化層の開口部に第三の絶縁層を形成する工程と、前記耐絶縁層を除去し、前記半導体層の表面層に拡散層を形成する工程とを有する半導体装置の製造方法において、前記第三の絶縁膜を形成する工程において、前記第三の絶縁膜を形成する際に前記分離溝内に形成した前記充填層上に前記耐酸化層を形成し、前記第三の絶縁膜の形成と同時に前記支持基板の裏面に第四の絶縁膜を形成することを特徴とする半導体装置の製造方法。
- 支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板の該半導体層表面から前記第一の絶縁層に到達する分離溝を形成する第一の工程と、該分離溝の内壁に第二の絶縁層を形成する第２の工程と、前記第２の絶縁層で被覆された前記分離溝内を充填材で充填して充填層を形成する第３の工程と、前記半導体層の表面層に選択的に第一の拡散層を形成する第４の工程と、耐酸化層を前記半導体層上に前記第一の拡散層上に形成する第５の工程と、前記半導体層に前記耐酸化層の開口部に第三の絶縁層を形成する第５の工程と、前記耐絶縁層を除去し、前記半導体層の表面層に第二の拡散層を形成する第６の工程とを有する半導体装置の製造方法において、前記第３の工程と第４の工程の間に、前記充填層上に第四の絶縁層を形成する工程を有し、前記第５の工程において、前記第三の絶縁膜を形成する際に該第四の絶縁層上に耐酸化層を形成することを特徴とする半導体装置の製造方法。
- 支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板の該半導体層表面から前記第一の絶縁層に到達する分離溝を形成する第１の工程と、該分離溝の内壁に第二の絶縁層を形成する第２の工程と、前記第二の絶縁層で被覆された前記分離溝内を充填材で充填して充填層を形成する第３の工程と、前記半導体層の表面層に選択的に第一の拡散層を形成する第４の工程と、耐酸化層を前記半導体層上に前記第一の拡散層上に形成する第５の工程と、前記半導体層に前記耐酸化層の開口部に第三の絶縁層を形成する第５の工程と、前記耐絶縁層を除去し、前記半導体層の表面層に第二の拡散層を形成する第６の工程とを有する半導体装置の製造方法において、前記第３の工程と第４の工程の間に、前記充填層上に第四の絶縁層を形成する工程を有し、前記第三の絶縁膜を形成する工程において、前記第三の絶縁膜を形成する際に該第四の絶縁層上に前記耐酸化層を形成し、前記第三の絶縁膜の形成と同時に前記支持基板の裏面に第五の絶縁膜を形成することを特徴とする半導体装置の製造方法。
- 前記充填層上に形成する耐酸化層と前記拡散層上に形成する耐酸化層を同時に形成することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
- 前記充填層上に形成した耐酸化層の幅が充填層で充填された開口部の幅より大きいことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
- 支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板の該半導体層表面から前記第一の絶縁層に到達する分離溝を形成する工程と、該分離溝の内壁に第二の絶縁層を形成する工程と、前記第二の絶縁層で被覆された前記分離溝内を充填材で充填して充填層を形成する工程と、耐酸化層を前記半導体層上に選択的に形成する工程と、前記半導体層に前記耐酸化層の開口部に第三の絶縁層を形成する工程と、前記耐酸化層を除去し、前記半導体層の表面層に拡散層を形成する工程とを有する半導体装置の製造方法において、前記第三の絶縁層を形成する工程において、前記第三の絶縁層の形成と同時に前記支持基板の裏面に第四の絶縁層を形成することを特徴とする半導体装置の製造方法。
- 支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板全面に第二の絶縁膜を形成し、該第二の絶縁膜を選択的に開口し前記半導体層表面から前記第一の絶縁層に達する分離溝を形成する工程と、
前記ＳＯＩ基板全面に第一の酸化膜を形成し、前記分離溝の内壁および前記支持基板の裏面に第一の酸化膜を形成する工程と、
前記ＳＯＩ基板全面に多結晶半導体膜を形成し、前記第一の酸化膜で被覆された分離溝内を充填し、前記支持基板の裏面の前記第一の酸化膜上に多結晶半導体膜を形成し、前記半導体層表面に形成された前記多結晶半導体膜を除去する工程と、
前記半導体層表面に形成された前記第一の酸化膜を選択的に除去し、前記分離溝で分離された分離領域表面層に拡散層を形成する工程と、
前記ＳＯＩ基板全面に耐酸化膜を形成する工程と、
前記半導体層上に形成された前記耐酸化膜を、前記分離溝に充填された多結晶半導体膜上は残し、前記分離領域表面上は選択的に除去する工程と、
熱酸化により前記半導体層表面に熱酸化膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 支持基板上に第一の絶縁層を介して半導体層を形成したＳＯＩ基板全面に第二の絶縁膜を形成し、該第二の絶縁膜を選択的に開口し前記半導体層表面から前記第一の絶縁層に達する分離溝を形成する工程と、
前記ＳＯＩ基板全面に第一の酸化膜を形成し、前記分離溝の内壁および前記支持基板の裏面に第一の酸化膜を形成する工程と、
前記ＳＯＩ基板全面に多結晶半導体膜を形成し、前記第一の酸化膜で被覆された分離溝内を充填し、前記支持基板の裏面の前記第一の酸化膜上に多結晶半導体膜を形成し、前記半導体層表面に形成された前記多結晶半導体膜を除去する工程と、
前記ＳＯＩ基板全面に第二の酸化膜を形成する工程と、
前記半導体層上に形成された前記第二の酸化膜を、前記分離溝に充填された多結晶半導体膜上は残して除去する工程と、
前記半導体層表面に形成された前記第一の酸化膜を選択的に除去し、前記分離溝で分離された分離領域表面層に拡散層を形成する工程と、
前記ＳＯＩ基板全面に耐酸化膜を形成する工程と、
前記半導体層上に形成された前記耐酸化膜を、前記分離溝に充填された多結晶半導体膜の上部は残し、前記分離領域表面上は選択的に除去する工程と、
熱酸化により前記半導体層表面に熱酸化膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記分離溝を形成する工程の後に、前記支持基板の裏面に形成された第二の絶縁膜を除去する工程を有することを特徴とする請求項８または９に記載の半導体装置の製造方法。
- 前記支持基板の裏面上に形成された前記耐酸化膜を除去する工程を有し、
前記半導体層表面に熱酸化膜を形成する工程と、支持基板裏面の前記耐酸化膜を除去した箇所に熱酸化膜を形成することを特徴とする請求項８〜１０のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002198184A JP4380116B2 (ja) | 2002-07-08 | 2002-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002198184A JP4380116B2 (ja) | 2002-07-08 | 2002-07-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004040007A true JP2004040007A (ja) | 2004-02-05 |
| JP4380116B2 JP4380116B2 (ja) | 2009-12-09 |
Family
ID=31705708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002198184A Expired - Fee Related JP4380116B2 (ja) | 2002-07-08 | 2002-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4380116B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009238980A (ja) * | 2008-03-27 | 2009-10-15 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US10066965B2 (en) | 2012-01-06 | 2018-09-04 | Allegro Microsystems, Llc | Magnetic field sensor and associated method that can establish a measured threshold value and that can store the measured threshold value in a memory device |
| US10430296B2 (en) | 2017-09-29 | 2019-10-01 | Allegro Microsystems, Llc | Circuit and method for storing information in non-volatile memory during a loss of power event |
| US10839920B2 (en) | 2017-09-29 | 2020-11-17 | Allegro Microsystems, Llc | Circuit having a low power charge pump for storing information in non-volatile memory during a loss of power event |
| US10845434B2 (en) | 2012-01-06 | 2020-11-24 | Allegro Microsystems, Llc | Magnetic field sensor having a temperature compensated threshold on power up |
| US11009565B2 (en) | 2013-03-15 | 2021-05-18 | Allegro Microsystems, Llc | Magnetic field sensor and associated method that can store a measured threshold value in a memory device during a time when the magnetic field sensor is powered off |
| CN113964024A (zh) * | 2021-12-21 | 2022-01-21 | 广州粤芯半导体技术有限公司 | 半导体器件的制备方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9852999B2 (en) | 2015-10-02 | 2017-12-26 | International Business Machines Corporation | Wafer reinforcement to reduce wafer curvature |
-
2002
- 2002-07-08 JP JP2002198184A patent/JP4380116B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009238980A (ja) * | 2008-03-27 | 2009-10-15 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US10066965B2 (en) | 2012-01-06 | 2018-09-04 | Allegro Microsystems, Llc | Magnetic field sensor and associated method that can establish a measured threshold value and that can store the measured threshold value in a memory device |
| US10845434B2 (en) | 2012-01-06 | 2020-11-24 | Allegro Microsystems, Llc | Magnetic field sensor having a temperature compensated threshold on power up |
| US11009565B2 (en) | 2013-03-15 | 2021-05-18 | Allegro Microsystems, Llc | Magnetic field sensor and associated method that can store a measured threshold value in a memory device during a time when the magnetic field sensor is powered off |
| US10430296B2 (en) | 2017-09-29 | 2019-10-01 | Allegro Microsystems, Llc | Circuit and method for storing information in non-volatile memory during a loss of power event |
| US10839920B2 (en) | 2017-09-29 | 2020-11-17 | Allegro Microsystems, Llc | Circuit having a low power charge pump for storing information in non-volatile memory during a loss of power event |
| US10929252B2 (en) | 2017-09-29 | 2021-02-23 | Allegro Microsystems, Llc | Circuit and method for storing information in non-volatile memory during a loss of power event |
| US11467928B2 (en) | 2017-09-29 | 2022-10-11 | Allegro Microsystems, Llc | Circuit and method for storing information in non-volatile memory during a loss of power event |
| CN113964024A (zh) * | 2021-12-21 | 2022-01-21 | 广州粤芯半导体技术有限公司 | 半导体器件的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4380116B2 (ja) | 2009-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7132349B2 (en) | Methods of forming integrated circuits structures including epitaxial silicon layers in active regions | |
| US7902628B2 (en) | Semiconductor device with trench isolation structure | |
| US6350662B1 (en) | Method to reduce defects in shallow trench isolations by post liner anneal | |
| JP4437570B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH0513566A (ja) | 半導体装置の製造方法 | |
| JP2001160589A (ja) | トレンチ素子分離構造とこれを有する半導体素子及びトレンチ素子分離方法 | |
| US8304322B2 (en) | Methods of filling isolation trenches for semiconductor devices and resulting structures | |
| JPH08293541A (ja) | 半導体装置の素子分離方法 | |
| US20020127818A1 (en) | Recess-free trench isolation structure and method of forming the same | |
| JP2002016156A (ja) | 不揮発性メモリの製造方法 | |
| JP4380116B2 (ja) | 半導体装置の製造方法 | |
| JP2004088015A (ja) | 半導体装置およびその製造方法。 | |
| KR101077014B1 (ko) | 반도체 소자의 소자분리막 제조방법 | |
| JPS59232437A (ja) | 半導体装置の製造方法 | |
| KR100506453B1 (ko) | 반도체소자의 제조방법 | |
| KR100705212B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| JP2000294623A (ja) | 誘電体分離基板の製造方法 | |
| JPS60137037A (ja) | 半導体装置の製造方法 | |
| JPS60132341A (ja) | 半導体装置 | |
| JP4549039B2 (ja) | 半導体集積回路の製造方法 | |
| KR20050014164A (ko) | 반도체소자의 제조방법 | |
| KR100344771B1 (ko) | 반도체장치의 소자격리방법 | |
| JP4349421B2 (ja) | 半導体装置の製造方法 | |
| CN114864479A (zh) | 半导体器件及其制作方法 | |
| JP2001023923A (ja) | コンタクトパッドの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041213 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080226 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080424 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090217 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090416 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090901 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090914 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131002 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |