KR20050014164A - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법Info
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 소자분리 산화막과 트랜치의 사이에 라이너 질화막이 개재되어있는 STI 구조의 반도체기판에서 트랜치의바닥면에 불순물 이온을 주입하여 트랜치의 다른 부분과 열산화 속도가 유사하도록 한 후, 웰산화막을 형성하였으므로, 기판에서의 스트레스가 감소되고, 트랜치의 갭필을 용이하게 할 수 있으며, 임계크기의 불규칙한 변화로 인한 활성영역의 감소로 불량 발생을 방지할 수 있고, 부차적으로 주입된 이온들에 의해 소자분리 영역의 필드 차단 효과도 기대할 수 있는 등의 이점이 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 라이너 질화막을 구비하는 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함)에서 트랜치 내벽에 형성되는 웰산화막의 두께를 부위에 따라 균일하게 형성되도록하여 부위별 임께 크기 차이에 의한 패턴 불균일이나 소자의 신뢰성 저하 및 수율 저하를 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요할 뿐만 아니라 소자의 원활한 동작을 위하여 각 소자들간의 간섭을 배재시키고, 접합 캐패시턴스를 감소시키는 구조를 갖도록 형성하여야한다.
또한 소자의 집적도가 높아질수록 단위셀에 대한 누설전류 허용치가 감소되는데, 이를 위해서 트랩 생성을 억제하거나 셀간의 소자분리막을 통한 누설전류를 더욱 감소시켜야하는 과제가 있다.
여기서 트랜치가 형성된 반도체기판은 소자분리막이 매립되기 전후의 열산화에 대한 스트레스 정도가 많은 차이가 나는 것을 알수 있다.
종래기술에 따른 반도체소자의 STI 제조방법을 살펴보면 다음과 같다.
먼저, 실리콘 반도체기판상에 패드 산화막과 패드질화막을 순차적으로 도포한 후, 소자분리 마스크를 이용하여 패턴닝하여 반도체기판에서 소자분리 영역으로 예정되어있는 부분을 노출시키는 패드질화막과 패드산화막 패턴을 형성하고, 상기 패드질화막 패턴을 마스크로 노출되어있는 반도체기판을 일정깊이 식각하여 트랜치를 형성한다.
그다음 소자분리막과 기판간의 인터페이스 차지 트랩 센터 형성을 억제하기 위하여 상기 트랜치 표면의 반도체기판상에 웰산화막을 형성한 후, 상기 구조의 전표면에 리플레쉬 악화를 방지하기 위한 라이너 질화막을 도포한다.
그후, 상기 트랜치를 메우는 필드산화막을 전면에 도포하여 트랜치를 메우고, 상기 필드산화막의 상부를 CMP 방법으로 식각하여 상기 패드질화막 패턴을 노출시키고, 상기 패드질화막을 제거하여 STI 공정을 완료한다.
상기와 같은 종래 기술에 따른 반도체소자에서 라이너 질화막을 이용한 STI 방법은 기판 식각시의 손상을 보상하기 위하여 열산화 방법으로 웰산화막을 형성하게 되는데, 이러한 열산화 공정시 실리콘 기판은 결정 방향에 따라 산화 속도가 차이가 나게된다.
즉 통상 사용되는 실리콘 웨이퍼의 표면은 (100) 라티스를 가지는데, (100) 라티스에 비해 타 라티스가 60∼70% 정도 산화가 더 잘 일어나게되어, 트랜치 바닥의 (100) 라티스 면에서 100Å이 성장되면, 트랜치 측벽의 타 라티스 면에서는 160∼170Å 의 웰산화막이 성장하게 된다. 즉 , 예를 들어 트랜치의 폭/간격을 각각 130㎚/130㎚ 으로 형성하면, 바닥 웰산화막을 100Å 기준으로 형성시키면, 산화막 부분을 제외한 폭/간격이 실리콘 소모 비율등을 고려한 계산에서는 121㎚/119㎚ 가 예상되는데, 실제로는 115.6/112.4㎚ 의 크기를 가지게 되어 간격 면에서는 약 7㎚의 오차가 나타나게된다.
이는 130㎚에 비해 약 4∼5% 의 차이를 가지는 것이 되며, 이러한 오차 범위는 130㎚에서 약 60% 정도 미세화된 80㎚ 급 소자의 경우에는 폭/간격 80/80㎚에서는 최종 폭/간격이 예상되는 71/69㎚ 가 아니고 65/62㎚의 크기를 가지게되어 이는 9∼10% 의 임계크기 차이를 유발하게되어 이를 조정하지 않을 경우 소자의 갭필이나 동작 특성이 악화되어 공정수율 및 소자의 신뢰성을 저하 시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은기판의 (100)면의 산화 속도를 다른 면들과 일치시켜 라티스 면에 따른 열산화 정도 차이를 줄여 임계크기 오차를 작게하여 공정 불량이나 동작 불량을 방지할 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체소자의 제조 공정도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체기판 12 : 패드산화막
14 : 패드질화막 16 : 트랜치
18 : 웰산화막 20 : 라이너 질화막
22 : 필드산화막
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,
반도체기판상에 패드산화막과 패드질화막 패턴을 순차적으로 형성하는 공정과,
상기 패드질화막 패턴을 마스크로 노출되어있는 패드산화막과 반도체기판의 일정 두께를 식각하여 트랜치를 형성하는 공정과,
상기 트랜치 바닥의 반도체기판에 불순물 이온을 주입하여 트랜치 바닥면의 열산화 속도를 트랜치 측벽의 열산화 속도와 같게 증가시키는 공정과,
상기 트랜치 내벽을 열산화시켜 웰산화막을 형성하는 공정과,
상기 구조의 전표면에 라이너 질화막을 형성하는 공정과,
상기 라이너 질화막상에 필드산화막을 형성하여 상기 트랜치를 메우는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명에 따른 반도체소자의 제조 공정도이다.
먼저, 표면이 (100) 라티스를 가지는 실리콘 웨이퍼등의 반도체기판(10)상에패드산화막(12)과 패드질화막(14)을 순차적으로 형성하고, 소자분리 마스크(도시되지 않음)를 이용하여 사진 식각하여 반도체기판(10)에서 소자분리 영역으로 예정되어있는 부분을 노출시키는 패드질화막(14) 및 패드산화막(12) 패턴을 형성한 후, 상기 패드질화막(14) 패턴에 의해 노출되어있는 반도체기판(10)을 일정 깊이 식각하여 트랜치(16)를 형성한다. (도 1a 참조).
그후, 상기 트랜치(16) 표면의 반도체기판(10)에 실리콘 산화를 촉진시키는 불순물 이온을 수직으로 이온주입하여 상기 (100) 라티스 면인 트랜치(16) 바닥면의 열산화 속도를 증가시켜되 불순물 량이나 깊이를 조절하면, 상대적으로 불순물 이온이 덜 주입되는 트랜치(16) 측벽과 같이 다른 라티스 면에서의 열산화 속도와 유사하게 할 수 있다. 여기서 상기 불순물은 O, F, Ar, B, Ar 또는 Sb 등은 열산화 속도를 증가시키며, 질소는 산화율을 감소시킨다. (도 1b 참조).
그다음 상기 트랜치(16)의 내벽에 웰산화막(18)을 형성한 후, 상기 구조의 전표면에 라이너 질화막(20)을 도포하고, 그 상부에 필드산화막(22)을 도포하여 상기 트랜치(16)를 메운다. 여기서 상기 웰산화막(18)은 트랜치(16)의 표면에 균일한 두께로 형성되어 임계 크기의 불규칙한 변형을 유발하지 않는다. (도 1c 참조).
그후, 도시되어있지는 않으나, 상기 필드산화막(22)의 상부를 CMP 방법으로 식각하여 상기 패드질화막(14) 패턴의 상부를 노출시킨 후, 상기 패드질화막(14) 패턴을 제거하여 STI 공정을 완료한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 소자분리 산화막과 트랜치의 사이에 라이너 질화막이 개재되어있는 STI 구조의 반도체기판에서 트랜치의바닥면에 불순물 이온을 주입하여 트랜치의 다른 부분과 열산화 속도가 유사하도록 한 후, 웰산화막을 형성하였으므로, 기판에서의 스트레스가 감소되고, 트랜치의 갭필을 용이하게 할 수 있으며, 임계크기의 불규칙한 변화로 인한 활성영역의 감소로 불량 발생을 방지할 수 있고, 부차적으로 주입된 이온들에 의해 소자분리의 필드 차단 효과도 기대할 수 있는 등의 이점이 있다.
Claims (2)
- 반도체기판상에 패드산화막과 패드질화막 패턴을 순차적으로 형성하는 공정과,상기 패드질화막 패턴을 마스크로 노출되어있는 패드산화막과 반도체기판의 일정 두께를 식각하여 트랜치를 형성하는 공정과,상기 트랜치 바닥의 반도체기판에 불순물 이온을 주입하여 트랜치 바닥면의 열산화 속도를 트랜치 측벽의 열산화 속도와 같게 증가시키는 공정과,상기 트랜치 내벽을 열산화시켜 웰산화막을 형성하는 공정과,상기 구조의 전표면에 라이너 질화막을 형성하는 공정과,상기 라이너 질화막상에 필드산화막을 형성하여 상기 트랜치를 메우는 공정을 구비하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 불순물은 O, F, Ar, B, Ar 및 Sb 로 이루어지는 군에서 임의로 선택되는 적어도 하나의 물질을 사용하는 것을 특징으로하는 반도체소자의 제조방법.
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Cited By (3)
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|---|---|---|---|---|
| US7846812B2 (en) | 2007-12-18 | 2010-12-07 | Micron Technology, Inc. | Methods of forming trench isolation and methods of forming floating gate transistors |
| US8003482B2 (en) | 2009-11-19 | 2011-08-23 | Micron Technology, Inc. | Methods of processing semiconductor substrates in forming scribe line alignment marks |
| CN110233130A (zh) * | 2019-05-29 | 2019-09-13 | 长江存储科技有限责任公司 | 半导体结构、uhv器件及其制备方法 |
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2003
- 2003-07-30 KR KR1020030052656A patent/KR20050014164A/ko not_active Application Discontinuation
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| CN110233130A (zh) * | 2019-05-29 | 2019-09-13 | 长江存储科技有限责任公司 | 半导体结构、uhv器件及其制备方法 |
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