KR100677766B1 - 트렌치형 소자분리막을 갖는 반도체 소자 및 그의 제조 방법 - Google Patents

트렌치형 소자분리막을 갖는 반도체 소자 및 그의 제조 방법 Download PDF

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Abstract

측벽산화막의 두께를 얇게 하면서도 얇은 두께의 측벽산화막으로 인해 초래되는 PMOS 소자의 소자분리막 브레이크다운전압 감소를 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공하기 위한 것으로, 반도체 기판을 소정깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 내측 표면에 측벽산화막을 형성하는 단계, 상기 측벽산화막을 포함한 상기 반도체 기판 상부에 상기 트렌치의 탑부분과 측면부분에 비해 바닥쪽에서 얇은 두께를 갖도록 라이너질화막을 형성하는 단계, 상기 트렌치의 내부가 충분히 매립되도록 고밀도플라즈마산화막을 형성함과 동시에 상기 트렌치의 바닥에 형성된 라이너질화막을 제거하는 단계, 및 상기 고밀도플라즈마산화막을 평탄화하여 상기 측벽산화막, 상기 라이너질화막 및 상기 고밀도플라즈마산화막으로 이루어진 소자분리막을 형성하는 단계를 포함한다.
소자분리막, STI, 라이너질화막, 브레이크다운전압, 측벽산화막, 갭필마진

Description

트렌치형 소자분리막을 갖는 반도체 소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH TRENCH TYPE ISOLATION AND METHOD FOR MAKING THE SAME}
도 1a 및 도 1b는 종래 기술에 따른 STI 구조를 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 2는 종래 기술에 따른 소자분리막 주변에서의 PMOS 소자의 누설전류 경로를 나타낸 도면,
도 3은 본 발명의 실시예에 따른 STI 구조를 갖는 반도체 소자를 도시한 구조 단면도,
도 4a 내지 도 4d는 도 3에 도시된 반도체 소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 24 : 트렌치
25 : 측벽산화막 26 : 라이너질화막
27 : 고밀도플라즈마산화막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 트렌치 구조의 소자분리막을 갖는 반도체 소자의 제조 방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
반도체 소자의 소자분리막으로는 로코스(LOCOS) 산화막이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 활성영역의 면적을 감소시키면서 누설전류를 발생시키는 단점을 갖는다.
현재에는 좁은 폭을 가지면서, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조가 제안되었으며, 이러한 STI 구조를 갖는 반도체 소자에 대하여 도 1a 및 도 1b를 참조하여 설명하기로 한다.
도 1a 및 도 1b는 종래 기술에 따른 STI 구조를 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 상부에 소자분리영역을 노출시키기 위한 다층 패드(12)를 형성한다. 이때, 반도체 기판(11)은 셀영역(cell area)과 주변영역(peripheral area)으로 구분되며, 다층 패드(12)는 패드산화막(12a)과 패드질화막(12b)의 적층막이 이용될 수 있다.
이어서, 다층 패드(12)를 식각마스크로 이용하여 노출된 반도체 기판(11)을 설정된 깊이로 식각하여 반도체 기판(11) 내에 트렌치(13)를 형성한다. 한편, 트렌치(13)를 형성하기 위한 식각 공정은 예를 들어, 플라즈마 가스를 이용한 건식식각 방식이 이용된다. 이때, 트렌치(13)를 형성하기 위한 건식 식각 공정으로 인하여, 트렌치(13)의 측벽에 실리콘 격자 결함(defect) 및 데미지(damage)가 발생될 수 있다. 이러한 실리콘 격자 결함 및 데미지를 감소시키기 위하여, 트렌치(13)의 측벽을 열산화시켜 측벽산화막(14)을 형성하고 있다.
다음으로, 측벽산화막(14)을 포함한 다층 패드(12) 상에 라이너질화막(liner nitride, 15)과 라이너산화막(liner oxide, 16)를 형성한다. 계속해서, 트렌치(13)들이 충분히 매립되어질 수 있도록, 반도체 기판(11) 상부에 절연물 예를 들어, 고밀도플라즈마 산화막(high density plasma oxide, 17)을 증착한다. 이어서, 고밀도 플라즈마 산화막(17), 라이너질화막(15) 및 라이너산화막(16)을 다층패드(12)의 표면이 노출되도록 화학적기계적연마(chemical mechanical polishing; CMP)하여, 트렌치(13)내에 고밀도 플라즈마 산화막(17)을 매립시킨다. 이에 따라, 라이너들(15, 16)을 포함하는 STI 구조의 소자분리막(100, 101)이 셀영역과 주변영역에 형성된다.
도 1b에 도시된 바와 같이, 소자분리막(100, 101)의 단차를 제거하기 위한 추가 식각을 진행한 후에, 다층패드(12)를 제거한다. 먼저, 패드질화막(12b)을 제 거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 잔류하는 패드산화막(12a)을 제거하기 위해 HF 또는 BOE 용액을 이용한 세정공정을 진행한다.
상술한 종래 기술에서는 셀영역과 주변영역 모두 트렌치(13)의 측벽과 바닥의 실리콘기판(11)을 보호하기 위해서 라이너질화막(15)을 사용하고 있다. 이러한 라이너질화막(15)에 의해 반도체 기판(11)에 유발되는 스트레스가 감소되고, 소자분리막(100, 101)에서 반도체 기판(11)으로의 도펀트의 확산작용이 억제되는 등의 효과를 얻을 수 있고, 결국 소자의 리프레시 특성이 향상되는 것으로 알려져 있다.
최근에, DRAM 소자의 고집적화에 따라 소자분리막 공간(Spacing)이 점차저으로 감소되어 80nm 기술에서는 0.12㎛까지 감소되는 실정이고, 이는 갭필마진의 감소를 초래한다.
이러한 갭필마진을 극복하기 위해서는 고밀도플라즈마산화막(17)의 공정자체애 대한 개발과 아울러 고밀도플라즈마산화막(17)의 갭필이전에 형성되는 측벽산화막, 라이너질화막 및 라이너산화막의 두께를 줄여주는 노력이 필요하다.
그러나, 측벽산화막, 질화막라이너 및 산화막라이너의 두께를 줄이는데 있어서 특히, 측벽산화막의 두께가 감소되면 주변영역에 형성되는 PMOS 소자의 특성이 열화되는 또다른 문제가 발생하였다.
도 2는 종래 기술에 따른 소자분리막 주변에서의 PMOS 소자의 누설전류 경로를 나타낸 도면으로서, 이해를 돕기 위해 확대한 도면이다.
도 2에 도시된 바와 같이, 일반적으로 트랜지스터의 핫 캐리어(hot carrier)들은 높은 에너지를 지니고 있으므로, 측벽산화막(14)을 관통하여 소자분리막(101)에 침투하기 쉽다. 여기서, 소자분리막(101)에 침투되는 핫 캐리어들은 대부분 전자(electron)로서, 소자분리막(101)내의 라이너질화막(15)과 측벽산화막(14)의 계면에 쉽게 트랩된다. 이때, 측벽산화막(14)의 두께가 상술한 바와 같이 매우 얇은 막이므로 전자들은 매우 조밀하게 트랩된다. 이와같이 소자분리막(101)의 가장자리에 전자들이 밀집되면, 트랜지스터들이 형성되는 반도체 기판(11)의 양이온들이 소자분리막(101)의 외주면에 유기된다. 이때, 전자들이 라이너질화막(15)과 측벽산화막(14)의 계면에 매우 조밀하게 트랩되어 있으므로, 반도체 기판(11) 내의 양이온들도 이와 대응하도록 매우 조밀하게 모이게 된다.
따라서, 소자분리막(101)의 외주면에 밀집된 양이온이 소자분리막(101)을 사이에 두고 분리된 접합영역(P+)간을 연결시키는 전류패스(I)로 작용한다. 이로 인하여, 소자분리막(101)에 의하여 소자 분리되었다고 하더라도 인접하는 트랜지스터 사이에는 대기전류(standby current) 또는 자기리프레시전류(Self refresh current)와 같은 누설 전류가 발생되어, PMOS 소자의 트랜지스터 특성이 열화된다. 특히, PMOS 소자의 소자분리막 브레인크다운전압(ISO Breakdown voltage)이 감소되는 문제가 발생한다.
디자인룰이 감소할수록 트렌치 바닥쪽 측벽산화막의 두께가 얇아지는 현상이 발생되고 있는데, 이는 소자분리막 브레이크다운전압 감소를 더욱 초래하며, 측벽 산화막의 타겟두께를 높이다 보면 트렌치 측벽쪽의 두께가 반대로 점점 두꺼워져 갭필마진의 악화가 발생되는 문제가 있다.
또한, 갭필마진을 확보하기 위해 질화막라이너를 제거하는 경우에는 셀영역에서 리프레시 저하를 초래하기 때문에 생략할 수 없는 실정이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 측벽산화막의 두께를 얇게 하면서도 얇은 두께의 측벽산화막으로 인해 초래되는 PMOS 소자의 소자분리막 브레이크다운전압 감소를 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
삭제
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체 기판을 소정깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 내측 표면에 측벽산화막을 형성하는 단계, 상기 측벽산화막을 포함한 상기 반도체 기판 상부에 상기 트렌치의 탑부분과 측면부분에 비해 바닥쪽에서 얇은 두께를 갖도록 라이너질화막을 형성하는 단계, 상기 트렌치의 내부가 충분히 매립되도록 고밀도플라즈마산화막을 형성함과 동시에 상기 트렌치의 바닥에 형성된 라이너질화막을 제거하는 단계, 및 상기 고밀도플라즈마산화막을 평탄화하여 상기 측벽산화막, 상기 라이너질화막 및 상기 고밀도플라즈마산화막으로 이루어진 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 트렌치의 바닥쪽에 형성된 라이너질화막은 상기 고밀도플라즈마산화막 형성시에 제거되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 소자를 도시한 구조 단면도이다.
도 3에 도시된 바와 같이, 메모리소자가 형성될 셀영역과 그 밖의 회로소자가 형성될 주변영역을 포함하는 반도체 기판(21), 반도체 기판(21) 내에 형성되고 셀영역내에 형성되는 소자들간을 분리하는 제1소자분리막(200)과 주변영역내에 형성되는 소자들간을 분리하는 제2소자분리막(201)을 포함한다.
각 소자분리막에 대해 자세히 살펴보면, 주변영역에서 소자들간을 분리하는 제2소자분리막(201)은 인접한 트랜지스터 사이의 반도체 기판(21) 내에 형성된 트렌치(24) 내측 표면에 형성되는 측벽산화막(25), 측벽산화막(25) 상에 형성되며 트 렌치의 측벽부분에 형성된 라이너질화막(26a), 및 라이너질화막(26a) 표면 상에 트렌치(24)가 매립되도록 형성되는 고밀도플라즈마산화막(27)으로 구성된다.
그리고, 셀영역에 형성되는 제1소자분리막(200)은, 인접한 트랜지스터 사이의 반도체 기판(21) 내에 형성된 트렌치(24) 내측 표면에 형성되는 측벽산화막(25), 측벽산화막(25) 상에 형성되며 트렌치의 측벽부분에 형성된 라이너질화막(26a), 및 라이너질화막(26a) 표면 상에 트렌치(24)가 매립되도록 형성되는 고밀도플라즈마산화막(27)으로 구성된다.
도 3에서, 측벽산화막(25)은 트렌치(24) 식각시 발생된 식각손실층을 제거하기 위한 것으로 20Å∼50Å 두께로 형성된다.
그리고, 라이너질화막(26a)은 실리콘으로 된 반도체 기판(21)과 고밀도플라즈마산화막(27) 사이에 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 하며, 또한 활성영역에 발생되는 디펙트들이 트렌치(24) 내부로 확산되는 것을 차단하는 역할을 한다. 이러한 라이너질화막(26a)으로는 실리콘질화막(Si3N4)이 이용될 수 있으며, 50Å∼100Å의 두께로 형성된다.
도 3에 따르면, 셀영역에 형성된 제1소자분리막(200)과 주변영역에 형성된 제2소자분리막(201)은 모두 트렌치(24)의 바닥부분에 형성되지 않고 측벽에만 형성된 라이너질화막(26a)이 존재한다.
위와 같이, 셀영역에 형성되는 제1소자분리막(200)에는 접합영역과 소자분리막간 누설전류에 영향이 없는 트렌치(24) 바닥부분을 제외한 부분에 라이너질화막(26a)을 적용하므로 리프레시 특성을 증가시키는 효과를 얻고, 동시에 주변영역의 제2소자분리막(201)에는 트렌치 바닥부분에 라이너질화막을 형성하지 않으므로 측벽산화막(25)과 라이너질화막(26a)의 계면에서의 전하트랩에 의해서 유발되는 PMOS 소자의 소자분리막 브레이크다운전압의 감소가 방지된다.
도 4a 내지 도 4d는 도 3에 도시된 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 소자가 형성될 셀영역 및 주변영역으로 구분된다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다.
다음에, 반도체 기판(21)의 소자분리 예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 다층 패드를 형성한다. 여기서, '소자분리 예정영역'은 셀영역 및 주변영역을 한정하면서, 각 영역의 소자간을 분리하기 위한 영역을 나타낸다.
다음으로, 다층패드, 바람직하게는 패드질화막(23)을 마스크로 하여, 반도체 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 트렌치(24)를 형성한다. 이때, 트렌치(24)는 STI 구조를 형성하기 위한 얕은 트렌치이며, 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치이고, 주변영역에 형성되는 소자간을 분리시키기 위한 트렌치이다. 아울러, 셀영역에 형성되는 트렌치(24)는 소자들이 밀집되므로 주변영역에 형성되는 트렌치(24)보다 그 폭이 좁을 것이다. 한편, 트렌치(24)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 트렌치(24) 표면에 실리콘 격자 결함 및 데미지와 같은 누설 전류원이 발생될 수 있다.
그 다음, 트렌치(24) 내부에 발생된 격자 결함 및 데미지를 치유하도록, 트렌치(24)의 측벽을 열산화하여 트렌치(24) 내부에 측벽산화막(25)을 형성한다.
이때, 측벽산화막(25)은 갭필마진을 고려하여 얇은 두께로 형성하되, 실리콘과 실리콘산화막(Si/SiO2) 계면 특성을 유지할 수 있는 두께 이상으로 형성한다. 그 이유는 실리콘과 실리콘산화막 계면내 트랩사이트(Trap site)를 최소화하기 위함이다. 바람직하게, 측벽산화막(25)은 10Å∼100Å 두께로 형성한다.
측벽산화막(25)은 퍼니스(furnace)에서 산화할 경우 750℃∼900℃ 온도에서 진행하며, 저온플라즈마/라디칼(low temperature plasma/radical) 산화공정시에는 200℃∼600℃ 범위에서 진행한다.
위와 같이 측벽산화막(25) 공정은 계면트랩(interface trap)이 적은 건식산화 공정을 사용하는데, 예를 들어 산화 초기에 Cl 가스를 5%∼10% 범위로 첨가하고 850℃∼950℃ 온도범위에서 건식산화(dry oxidation)를 하여 계면트랩을 최소화한다. 즉, 일반적으로 습식산화를 수소 종말처리(Hydrogen termaination)에 의해 계면트랩이 적지만 외부 전기적 스트레스에 대해서 수소 본딩(bonding)이 쉽게 깨지기 때문에 계면트랩의 생성이 많다. 하지만, 건식산화를 이용하면서 Cl 가스를 사 용하면, Cl이 실리콘과 측벽산화막(25) 계면에 축적되어 수소보다 강력한 본딩(bonding)을 가질 수 있다.
도 4b에 도시된 바와 같이, 측벽산화막(25)이 형성된 반도체 기판(21) 상부에 화학기상증착법(CVD)을 이용하여 라이너질화막(26)을 형성한다.
라이너질화막(26)은 실리콘으로 된 반도체 기판(21)과 이후 트렌치(24) 내부에 매립되어질 고밀도플라즈마산화막 사이에 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 하며, 활성영역에 발생되는 디펙트(defect)가 소자분리막 내부로 확산되는 것을 차단하는 역할을 한다. 이러한 라이너질화막(26)으로는 실리콘질화막(Si3N4)이 이용될 수 있으며, 20Å∼100Å의 두께로 형성된다.
상기한 라이너질화막(26) 증착시에는 단차피복성(step coverage)을 제어하여 탑부분(d1)과 측면부분(d2)에 비해 바닥쪽(d3)을 얇게 한다. 여기서, 바닥 두께(d3)는 후속 고밀도플라즈마산화막의 갭필시 손실되는 두께를 고려하여 증착타겟을 설정하도록 한다.
도 4c에 도시된 바와 같이, 반도체 기판(21) 상부에 트렌치(24)가 충분히 매립되도록 6000Å∼10000Å의 두께로 고밀도플라즈마산화막(27)을 형성한다. 이때, 고밀도플라즈마산화막(27)은 실리콘소스와 산소가스를 이용한 플라즈마증착법, 바람직하게는 플라즈마를 이용한 화학기상증착법(CVD)을 이용한다.
위와 같은 고밀도플라즈마산화막(27) 증착후 트렌치 바닥에 형성된 라이너질화막(26)이 제거된다.
자세히 살펴보면, 라이너질화막(26) 위에 고밀도플라즈마산화막(27) 증착시 이온충격(ion bombardment)에 의해 라이너질화막(26) 중에서 트렌치(24) 바닥에 얇게 형성된 부분이 손실된다. 이처럼, 고밀도플라즈마산화막(27) 증착시에 트렌치(24) 바닥의 라이너질화막(26)을 제거하므로 라이너질화막(26)을 제거하기 위한 별도의 식각공정이 필요없어 공정이 단순해지는 부가적인 효과를 얻는다.
위와 같은 고밀도플라즈마산화막(27) 증착후에는 셀영역과 주변영역 모두 라이너질화막(27)이 각 트렌치(24)의 측벽에만 존재하고 트렌치(24) 바닥에서는 모두 손실되는 구조를 갖는다. 이처럼, 트렌치(4) 바닥에 형성된 라이너질화막(26)을 제거하면 전하트랩이 발생되는 라이너질화막(26)과 측벽산화막(25)간 계면이 형성되는 것을 방지한다.
한편, 고밀도플라즈마산화막(27) 증착후에 트렌치의 탑부분과 측벽부분에는 라이너질화막(26a)이 잔류하는데, 트렌치 바닥부분의 라이너질화막이 제거되는 동안 일부분이 소모되므로 그 두께가 얇아진다. 하지만, 라이너질화막(26) 증착시에는 두께를 고려했으므로 라이너질화막(26a)의 고유한 역할을 수행할 수 있는 두께만큼은 잔류한다. 바람직하게, 잔류하는 라이너질화막(26a)의 최소 두께는 적어도 10Å이다.
도 4d에 도시된 바와 같이, 고밀도플라즈마산화막(27)을 패드질화막(23)의 표면이 노출될때까지 화학적기계적연마(CMP)한다. 이에 따라, 트렌치(24) 내에 고밀도플라즈마산화막(27)이 매립되어 제1소자분리막(200) 및 제2소자분리막(201)이 완성된다.
후속 공정으로, 제1,2소자분리막(200, 201)의 단차를 제거하기 위한 추가 식각을 진행한 후에, 패드질화막(23)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 잔류하는 패드산화막(22)을 제거하기 위해 HF 또는 BOE 용액을 이용한 세정공정을 진행한다.
상술한 실시예에 따르면, 주변영역에서 라이너질화막(26a)이 트렌치 바닥에서는 제거되고 측벽에서는 잔류하고 있는데, 트렌치(24)의 측벽에서 전자들을 트랩하는 라이너질화막(26a)이 존재하더라도 트렌치(24) 바닥에서 라이너질화막(26a)이 존재하지 않으므로 인접하는 트랜지스터의 접합영역 사이의 누설 전류 패스가 발생되지 않는다.
그리고, 셀영역에서도 트렌치(24) 바닥에서 라이너질화막(26a)이 제거되고 있는데, 리프레시 특성 측면에서 트렌치(24)의 측벽에 형성되는 라이너질화막(26a)은 반드시 필요하지만, 트렌치(24) 바닥의 라이너질화막은 소자분리막과 접합영역간 누설전류에 영향이 없으므로 손실되어도 무방하다.
결국, 본 발명은 트렌치(24) 바닥에 형성된 라이너질화막(26)은 후속 고밀도플라즈마산화막 증착시에 손실시키므로써 트렌치(24) 바닥부분에서 라이너질화막(26a)과 측벽산화막(25)간 계면이 없어지고, 이로써 전하트랩에 의한 PMOS 소자의 소자분리막 브레이크다운전압 감소없이 측벽산화막(25)의 두께를 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 전하트랩에 의한 PMOS 소자의 소자분리막 브레이크다운전압 감소의 원인이 되는 라이너질화막과 측벽산화막간 계면을 없애므로써 측벽산화막의 두께를 감소시킬 수 있어 소자분리막의 갭필마진을 확보할 수 있는 효과가 있다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 기판을 소정깊이로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 내측 표면에 측벽산화막을 형성하는 단계;
    상기 측벽산화막을 포함한 상기 반도체 기판 상부에 상기 트렌치의 탑부분과 측면부분에 비해 바닥쪽에서 얇은 두께를 갖도록 라이너질화막을 형성하는 단계;
    상기 트렌치의 내부가 충분히 매립되도록 고밀도플라즈마산화막을 형성함과 동시에 상기 트렌치의 바닥에 형성된 라이너질화막을 제거하는 단계; 및
    상기 고밀도플라즈마산화막을 평탄화하여 상기 측벽산화막, 상기 라이너질화막 및 상기 고밀도플라즈마산화막으로 이루어진 소자분리막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 라이너질화막 중에서 상기 트렌치의 바닥쪽에 형성된 라이너질화막은 상기 고밀도플라즈마산화막 형성시에 제거되는 두께를 갖는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 라이너질화막은,
    20Å∼100Å의 두께로 형성하며, 상기 고밀도플라즈마산화막 형성시 상기 트렌치의 바닥쪽을 제외한 나머지 영역에서는 적어도 10Å 두께로 잔류하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 라이너질화막은 500℃∼800℃의 온도에서 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제4항에 있어서,
    상기 소자분리막은,
    상기 반도체 기판의 셀영역에 형성된 트랜지스터 사이를 분리하는 소자분리막 또는 상기 반도체 기판의 주변영역에 형성된 트랜지스터 사이를 분리하는 소자분리막인 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제4항에 있어서,
    상기 측벽산화막은,
    10Å∼100Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
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